JP6628053B2 - 半導体記憶装置の書き換え方法 - Google Patents

半導体記憶装置の書き換え方法 Download PDF

Info

Publication number
JP6628053B2
JP6628053B2 JP2017509213A JP2017509213A JP6628053B2 JP 6628053 B2 JP6628053 B2 JP 6628053B2 JP 2017509213 A JP2017509213 A JP 2017509213A JP 2017509213 A JP2017509213 A JP 2017509213A JP 6628053 B2 JP6628053 B2 JP 6628053B2
Authority
JP
Japan
Prior art keywords
line
voltage
lines
rewriting
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017509213A
Other languages
English (en)
Other versions
JPWO2016157719A1 (ja
Inventor
永井　裕康
裕康 永井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2016157719A1 publication Critical patent/JPWO2016157719A1/ja
Application granted granted Critical
Publication of JP6628053B2 publication Critical patent/JP6628053B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

本開示は、半導体記憶装置の書き換え方法及び半導体記憶装置に関する。
半導体記憶装置は、組み込み機器、コンピュータまたは情報通信機器等に用いられる。近年では、半導体記憶装置の大容量化、小型化、高速書き換え、高速読み出し及び動作の低消費電力化を実現するための技術開発が盛んに行われている。
特に、抵抗変化素子を記憶素子に用いた抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、従来のフラッシュメモリに比べ、高速かつ低消費電力で書き換えが可能であることが特徴である。
抵抗変化素子とは、電気的な信号によって抵抗値が可逆的に変化する性質を有し、さらには、抵抗変化素子の可逆的に変化する抵抗値に対応したデータを、記憶することが可能な素子をいう。
抵抗変化素子を用いた半導体記憶装置として、直交するように配置されたワード線とビット線との交点の位置に、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと抵抗変化素子とを直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した半導体記憶装置が一般的に知られている。
ところで、半導体記憶装置が微細化されることによって、ＭＯＳトランジスタのサイズが小さくなり、ＭＯＳトランジスタの酸化膜が薄膜化される。これにより、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）またはＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）等の特性が悪化する。従って、ＭＯＳトランジスタへの高い電圧の印加が困難となる。例えば、１．１Ｖ系ＭＯＳトランジスタに３Ｖのバイアス印加は困難となる。
そこで、ＭＯＳトランジスタに高い電圧を印加するための方法が特許文献１に示されている。具体的には、ＭＯＳトランジスタのドレイン及びソースにプリチャージ電圧を印加する。これにより、ＭＯＳトランジスタのゲートに印加される印加バイアスが大きく低下し、半導体記憶装置の微細化による課題に対する有効な手段となる。
特開２０１１−２４８９５３号公報
しかしながら、例えば、ＭＯＳトランジスタのドレイン及びソースにプリチャージ電圧を印加した状態から、同時に書き込み電圧を印加する方式である同時パルス方式において、配線遅延等により、書き込み電圧を印加するタイミングがずれることがある。これにより、同時パルス方式では、抵抗変化素子の抵抗値を変化させるための印加パルスの波形が不安定になる。このように、波形が不安定な印加パルス（以下、波形不安定型の印加パルスと呼ぶ）が複数発生し、印加パルス幅のばらつきが大きくなるという課題がある。
本開示は、上記課題に鑑み、配線遅延等により書き込み電圧を印加するタイミングがずれた際に、複数の波形不安定型の印加パルスの発生及び印加パルス幅のばらつきを抑制することができる半導体記憶装置の書き換え方法及び半導体記憶装置を提供する。
上記課題を解決するため、本開示の一態様に係る半導体記憶装置の書き換え方法は、メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、前記複数のビット線及び前記複数のソース線の両方にプリチャージ電圧を印加する第１の書き換えステップと、前記選択ビット線または前記選択ソース線のどちらか一方に書き換え電圧を印加する第２の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方に書き換え電圧を印加する第３の書き換えステップと、前記選択ビット線または前記選択ソース線のどちらか一方にプリチャージ電圧を印加する第４の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方にプリチャージ電圧を印加する第５の書き換えステップと、を含む。
また、本開示の一態様に係る半導体記憶装置の書き換え方法は、メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、前記複数のビット線及び前記複数のソース線の両方にプリチャージ電圧を印加する第１の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方を接地する第２の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方に書き換え電圧を印加する第３の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方を接地する第４の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方にプリチャージ電圧を印加する第５の書き換えステップと、を含む。
また、本開示の一態様に係る半導体記憶装置の書き換え方法は、メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、前記複数のビット線及び前記複数のソース線の両方にプリチャージ電圧を印加する第１の書き換えステップと、前記選択ビット線または前記選択ソース線のどちらか一方を接地する第２の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方を接地する第３の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方に書き換え電圧を印加する第４の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方を接地する第５の書き換えステップと、前記選択ビット線または前記選択ソース線のどちらか一方にプリチャージ電圧を印加する第６の書き換えステップと、前記選択ビット線及び前記選択ソース線の両方にプリチャージ電圧を印加する第７の書き換えステップと、を含む。
また、本開示の一態様に係る半導体記憶装置の書き換え方法は、メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、前記選択ワード線にプリチャージ電圧を印加する第１の書き換えステップと、前記選択ワード線に書き換え電圧を印加する第２の書き換えステップと、前記選択ワード線にプリチャージ電圧を印加する第３の書き換えステップと、を含む。
また、本開示の一態様に係る半導体記憶装置は、メモリセルアレイと、第１の方向に延設されている複数のワード線と、前記第１の方向と異なる第２の方向に延設されている複数のビット線と、前記第２の方向に延設されている複数のソース線と、前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択する第１のデコード回路と、前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択する第２のデコード回路と、書き換え電圧及びプリチャージ電圧の少なくとも２つ以上の電圧を発生させる電源回路と、前記メモリセルアレイに前記書き換え電圧を印加するためのクロック信号及びパルス信号を発生させ、かつ前記選択ワード線を選択するためのワード線選択信号を発生させ、かつ前記選択ビット線を選択するためのビット線選択信号を発生させ、かつ前記選択ソース線を選択するためのソース線選択信号を発生させ、かつ前記複数のビット線及び前記複数のソース線に前記プリチャージ電圧を印加するためのプリチャージイネーブル信号を発生させるコントロール回路と、前記選択ワード線へのパルスの印加を制御するワード線パルスイネーブル信号を発生させ、かつ前記選択ビット線へのパルスの印加を制御するビット線パルスイネーブル信号及びビット線ディスチャージイネーブル信号を発生させ、かつ前記選択ソース線へのパルスの印加を制御するソース線パルスイネーブル信号及びソース線ディスチャージイネーブル信号を発生させるパルス生成回路と、を備え、前記メモリセルアレイは、複数のメモリセルを含み、前記複数のメモリセルのそれぞれは、制御素子と記憶素子とを備え、前記制御素子と前記記憶素子とは接続されており、前記制御素子は、前記複数のワード線のうちの１つのワード線と接続され、かつ前記複数のソース線のうちの１つのソース線と接続され、前記記憶素子は、前記複数のビット線のうちの１つのビット線と接続され、前記複数のワード線は、前記第１のデコード回路に接続され、前記複数のビット線及び前記複数のソース線は、前記第２のデコード回路に接続され、前記ワード線選択信号は、前記第１のデコード回路に入力され、前記ビット線選択信号、前記ソース線選択信号及び前記プリチャージイネーブル信号は、前記第２のデコード回路に入力され、前記クロック信号及び前記パルス信号は、前記パルス生成回路に入力され、前記ワード線パルスイネーブル信号は、前記第１のデコード回路に入力され、前記ビット線パルスイネーブル信号、前記ビット線ディスチャージイネーブル信号、前記ソース線パルスイネーブル信号及び前記ソース線ディスチャージイネーブル信号は、前記第２のデコード回路に入力され、前記書き換え電圧及び前記プリチャージ電圧は、前記第１のデコード回路または前記第２のデコード回路に印加される。
また、本開示の一態様に係る半導体記憶装置は、メモリセルアレイと、第１の方向に延設されている複数のワード線と、前記第１の方向に延設されている複数のソース線と、前記第１の方向と異なる第２の方向に延設されている複数のビット線と、前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択する第１のデコード回路と、前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択する第２のデコード回路と、書き換え電圧及びプリチャージ電圧の少なくとも２つ以上の電圧を発生させる電源回路と、前記メモリセルアレイに前記書き換え電圧を印加するためのクロック信号及びパルス信号を発生させ、かつ前記選択ワード線を選択するためのワード線選択信号を発生させ、かつ前記選択ビット線を選択するためのビット線選択信号を発生させ、かつ前記選択ソース線を選択するためのソース線選択信号を発生させ、かつ前記複数のビット線及び前記複数のソース線に前記プリチャージ電圧を印加するためのプリチャージイネーブル信号を発生させるコントロール回路と、前記選択ワード線へのパルス印加を制御するワード線パルスイネーブル信号を発生させ、かつ前記選択ビット線へのパルス印加を制御するビット線パルスイネーブル信号及びビット線ディスチャージイネーブル信号を発生させ、かつ前記選択ソース線へのパルス印加を制御するソース線パルスイネーブル信号及びソース線ディスチャージイネーブル信号を発生させるパルス生成回路と、を備え、前記メモリセルアレイは、複数のメモリセルを含み、前記複数のメモリセルのそれぞれは、制御素子と記憶素子とを備え、前記制御素子と前記記憶素子とは接続されており、前記制御素子は、前記複数のワード線のうちの１つのワード線と接続され、かつ前記複数のソース線のうちの１つのソース線と接続され、前記記憶素子は、前記複数のビット線のうちの１つのビット線と接続され、前記複数のワード線及び前記複数のソース線は、前記第１のデコード回路に接続され、前記複数のビット線は、前記第２のデコード回路に接続され、前記ワード線選択信号及び前記ソース線選択信号は、前記第１のデコード回路に入力され、前記ビット線選択信号及び前記ソース線選択信号は、前記第２のデコード回路に入力され、前記プリチャージイネーブル信号は、前記第１のデコード回路及び前記第２のデコード回路の両方に入力され、前記クロック信号及び前記パルス信号は、前記パルス生成回路に入力され、前記ワード線パルスイネーブル信号、前記ソース線パルスイネーブル信号及び前記ソース線ディスチャージイネーブル信号は、前記第１のデコード回路に入力され、前記ビット線パルスイネーブル信号及び前記ビット線ディスチャージイネーブル信号は、前記第２のデコード回路に入力され、前記書き換え電圧は、前記第１のデコード回路または前記第２のデコード回路に印加され、前記プリチャージ電圧は、前記第１のデコード回路及び前記第２のデコード回路の両方に印加される。
本開示の半導体記憶装置の書き換え方法及び半導体記憶装置によれば、メモリセル（例えばＭＯＳトランジスタ）に高電圧を印加することを可能とし、かつ、配線遅延等により書き込み電圧を印加するタイミングがずれた際に、複数の波形不安定型の印加パルスの発生及び印加パルス幅のばらつきを抑制することができる。
図１Ａは、実施の形態１に係る半導体記憶装置の書き換え時のタイミングチャートである。 図１Ｂは、実施の形態１に係る半導体記憶装置の書き換え時のタイミングチャートである。 図２は、実施の形態１に係る半導体記憶装置の回路構成図である。 図３Ａは、実施の形態１に係る半導体記憶装置のパルス生成回路の回路図である。 図３Ｂは、実施の形態１に係る半導体記憶装置のパルス生成回路のタイミングチャートである。 図４Ａは、実施の形態１に係る半導体記憶装置の第２のデコード回路の回路図である。 図４Ｂは、実施の形態１に係る半導体記憶装置の第２のデコード回路の回路図である。 図４Ｃは、実施の形態１に係る半導体記憶装置の第２のデコード回路のタイミングチャートである。 図５Ａは、実施の形態２に係る半導体記憶装置の書き換え時のタイミングチャートである。 図５Ｂは、実施の形態２に係る半導体記憶装置の書き換え時のタイミングチャートである。 図５Ｃは、実施の形態２に係る半導体記憶装置の書き換え時のタイミングチャートである。 図５Ｄは、実施の形態２に係る半導体記憶装置の書き換え時のタイミングチャートである。 図５Ｅは、実施の形態２に係る半導体記憶装置の書き換え時のタイミングチャートである。 図６は、実施の形態３に係る半導体記憶装置の書き換え時のタイミングチャートである。 図７Ａは、実施の形態４に係る半導体記憶装置の書き換え時のタイミングチャートである。 図７Ｂは、実施の形態４に係る半導体記憶装置の書き換え時のタイミングチャートである。 図７Ｃは、実施の形態４に係る半導体記憶装置の書き換え時のタイミングチャートである。 図７Ｄは、実施の形態４に係る半導体記憶装置の書き換え時のタイミングチャートである。 図８は、実施の形態４に係る半導体記憶装置の回路構成図である。 図９Ａは、実施の形態４に係る半導体記憶装置の第１のデコード回路の回路図である。 図９Ｂは、実施の形態４に係る半導体記憶装置の第１のデコード回路のタイミングチャートである。 図１０は、実施の形態５に係る半導体記憶装置の回路構成図である。 図１１は、実施の形態５に係る半導体記憶装置の書き換え時のタイミングチャートである。 図１２は、従来の半導体記憶装置の回路構成図である。 図１３Ａは、図１２に示される第１のデコード回路の回路図である。 図１３Ｂは、図１２に示される第２のデコード回路の回路図である。 図１３Ｃは、図１２に示される第２のデコード回路の回路図である。 図１４Ａは、図１３Ａに示される第１のデコード回路のタイミングチャートである。 図１４Ｂは、図１３Ｂに示される第２のデコード回路のタイミングチャートである。 図１４Ｃは、図１３Ｃに示される第２のデコード回路のタイミングチャートである。 図１４Ｄは、図１２に示されるワード線電圧、ビット線電圧、及び、ソース線電圧のタイミングチャートである。 図１５は、半導体記憶装置のメモリセルの構成図である。 図１６Ａは、書き込み電圧を印加するタイミングがずれないときの従来の半導体記憶装置のタイミングチャートである。 図１６Ｂは、書き込み電圧を印加するタイミングがずれたときの従来の半導体記憶装置のタイミングチャートである。 図１６Ｃは、書き込み電圧を印加するタイミングがずれたときの従来の半導体記憶装置のタイミングチャートである。 図１６Ｄは、書き込み電圧を印加するタイミングがずれたときの従来の半導体記憶装置のタイミングチャートである。 図１６Ｅは、書き込み電圧を印加するタイミングがずれたときの従来の半導体記憶装置のタイミングチャートである。
（本発明の基礎となった知見）
以下に、「背景技術」の欄において記載した従来の半導体記憶装置に生じる問題について、より詳細に説明する。
まずは、従来の半導体記憶装置１０について説明する。
図１２は、従来の半導体記憶装置１０の回路構成図である。
従来の半導体記憶装置１０は、メモリセルアレイ１００１、第１のデコード回路１００２、第２のデコード回路１００３、電源回路１００４、パルス生成回路１００５、コントロール回路１００６を備える。また、従来の半導体記憶装置１０は、複数のワード線、複数のビット線及び複数のソース線を備える。図１２には、複数のワード線、複数のビット線及び複数のソース線として、ワード線１０１１及び１０１２、ビット線１０１３及び１０１４、及び、ソース線１０１５及び１０１６が示されている。
メモリセルアレイ１００１は、複数のメモリセルを含む。メモリセルの詳細については、後述する図１５で説明する。
第１のデコード回路１００２は、複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択する。
第２のデコード回路１００３は、複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択する。
電源回路１００４は、書き換え電圧Ｖ０〜Ｖ２を発生させる。
コントロール回路１００６は、メモリセルアレイ１００１に書き換え電圧Ｖ０、Ｖ１及びＶ２を印加するためのクロック信号ＣＬＫ及びパルス信号ＰＬＳを発生させる。また、コントロール回路１００６は、選択ワード線を選択するためのワード線選択信号ＷＬＳＥＬを発生させ、かつ選択ビット線を選択するためのビット線選択信号ＢＬＳＥＬを発生させ、かつ選択ソース線を選択するためのソース線選択信号ＳＬＳＥＬを発生させる。
パルス生成回路１００５は、選択ワード線へのパルスの印加を制御するワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮを発生させる。また、パルス生成回路１００５は、選択ビット線へのパルスの印加を制御するビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮを発生させる。また、パルス生成回路１００５は、選択ソース線へのパルスの印加を制御するソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮを発生させる。
複数のワード線（１０１１及び１０１２）は、メモリセルアレイ１００１のワード線であり、第１の方向に延設され、第１のデコード回路１００２に接続されている。メモリセルアレイ１００１には、ワード線１０１１及び１０１２を介してワード線電圧ＷＬ１及びＷＬ２が印加される。
複数のビット線（１０１３及び１０１４）は、メモリセルアレイ１００１のビット線であり、第１の方向と異なる第２の方向に延設され、第２のデコード回路１００３に接続されている。メモリセルアレイ１００１には、ビット線１０１３及び１０１４を介してビット線電圧ＢＬ１及びＢＬ２が印加される。
複数のソース線（１０１５及び１０１６）は、メモリセルアレイ１００１のソース線であり、第２の方向に延設され、第２のデコード回路１００３に接続されている。メモリセルアレイ１００１には、ソース線１０１５及び１０１６を介してソース線電圧ＳＬ１及びＳＬ２が印加される。
従来の半導体記憶装置１０では、ワード線１０１１及び１０１２とビット線１０１３及び１０１４とが直交し、ビット線１０１３及び１０１４とソース線１０１５及び１０１６とが並行するタイプのメモリセルアレイを用いて説明する。一方、ワード線１０１１及び１０１２とソース線１０１５及び１０１６とが並行するタイプのメモリセルアレイについては、後述する実施の形態５において説明する。
電源線１０２１は、電源回路１００４が発生させる書き換え電圧Ｖ０を伝送する電源線であり、電源回路１００４から第１のデコード回路１００２に接続されている。
電源線１０２２は、電源回路１００４が発生させる書き換え電圧Ｖ１を伝送する電源線であり、電源回路１００４から第２のデコード回路１００３に接続されている。
電源線１０２３は、電源回路１００４が発生させる書き換え電圧Ｖ２を伝送する電源線であり、電源回路１００４から第２のデコード回路１００３に接続されている。
クロック信号線１０３１は、コントロール回路１００６が発生させるクロック信号ＣＬＫを伝送する信号線であり、コントロール回路１００６からパルス生成回路１００５に接続されている。これにより、クロック信号ＣＬＫは、パルス生成回路１００５に入力される。
パルス信号線１０３２は、コントロール回路１００６が発生させるパルス信号ＰＬＳを伝送する信号線であり、コントロール回路１００６からパルス生成回路１００５に接続されている。これにより、パルス信号ＰＬＳは、パルス生成回路１００５に入力される。
ワード線選択信号線１０３３は、コントロール回路１００６が発生させるワード線選択信号ＷＬＳＥＬを伝送する信号線であり、コントロール回路１００６から第１のデコード回路１００２に接続されている。これにより、ワード線選択信号ＷＬＳＥＬは、第１のデコード回路１００２に入力される。
ビット線選択信号線１０３４は、コントロール回路１００６が発生させるビット線選択信号ＢＬＳＥＬを伝送する信号線であり、コントロール回路１００６から第２のデコード回路１００３に接続されている。これにより、ビット線選択信号ＢＬＳＥＬは、第２のデコード回路１００３に入力される。
ソース線選択信号線１０３５は、コントロール回路１００６が発生させるソース線選択信号ＳＬＳＥＬを伝送する信号線であり、コントロール回路１００６から第２のデコード生成回路１００３に接続されている。これにより、ソース線選択信号ＳＬＳＥＬは、第２のデコード回路１００３に入力される。
ワード線パルスイネーブル信号線１０４１は、パルス生成回路１００５が発生させるワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮを伝送する信号線であり、パルス生成回路１００５から第１のデコード回路１００２に接続されている。これにより、ワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮは、第１のデコード回路１００２に入力される。
ビット線パルスイネーブル信号線１０４２は、パルス生成回路１００５が発生させるビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮを伝送する信号線であり、パルス生成回路１００５から第２のデコード回路１００３に接続されている。これにより、ビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮは、第２のデコード回路１００３に入力される。
ソース線パルスイネーブル信号線１０４３は、パルス生成回路１００５が発生させるソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮを伝送する信号線であり、パルス生成回路１００５から第２のデコード回路１００３に接続されている。これにより、ソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮは、第２のデコード回路１００３に入力される。
次に、従来の半導体記憶装置１０のデコード回路について説明する。
図１３Ａ〜図１３Ｃは、従来の半導体記憶装置１０のデコード回路の回路図である。
図１３Ａは、図１２に示される第１のデコード回路１００２の回路図である。第１のデコード回路１００２は、ワード線選択信号ＷＬＳＥＬとワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮとから、ワード線電圧ＶＷＬを生成する。ワード線が選択される時には、ワード線選択信号ＷＬＳＥＬ及びワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮがともに“Ｈ”となる。そして、ワード線電圧ＶＷＬとして電圧Ｖ０が出力される。また、ワード線が選択されない時には、ワード線選択信号ＷＬＳＥＬ及びワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮのどちらかまたは両方が“Ｌ”となる。そして、ワード線電圧ＶＷＬとして接地電圧ＶＳＳ（＝０Ｖ）が出力される。
図１３Ｂは、図１２に示される第２のデコード回路１００３の回路図である。第２のデコード回路１００３は、ビット線選択信号ＢＬＳＥＬとビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮとからビット線電圧ＶＢＬを生成する。具体的な動作は図１３Ａで説明した動作と同様であるため、説明は省略する。
図１３Ｃは、図１２に示される第２のデコード回路１００３の回路図である。第２のデコード回路１００３は、ソース線選択信号ＳＬＳＥＬとソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮとからビット線電圧ＶＳＬを生成する。具体的な動作は図１３Ａで説明した動作と同様であるため、説明は省略する。
次に、従来の半導体記憶装置１０の書き換え時の動作について説明する。
図１４Ａ〜図１４Ｄは、従来の半導体記憶装置１０の書き換え時のタイミングチャートである。
図１４Ａは、図１３Ａに示される第１のデコード回路１００２のタイミングチャートである。図１４Ｂは、図１３Ｂに示される第２のデコード回路１００３のタイミングチャートである。図１４Ｃは、図１３Ｃに示される第２のデコード回路１００３のタイミングチャートである。図１４Ｄは、図１２に示されるワード線電圧ＷＬ１及びＷＬ２、ビット線電圧ＢＬ１及びＢＬ２、及び、ソース線電圧ＳＬ１及びＳＬ２のタイミングチャートである。
図１４Ａに示されるように、書き換え時のワード線電圧ＶＷＬは、ｔ２−ｔ３間において書き換え電圧Ｖ０となり、後述するメモリセルに印加される。図１４Ｂに示されるように、メモリセルが高抵抗（ＨＲ：Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ）化するために、ビット線電圧ＶＢＬは、ｔ２−ｔ３間において書き換え電圧Ｖ１となり、メモリセルに印加される。また、メモリセルが低抵抗（ＬＲ：Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ）化するために、ビット線電圧ＶＢＬは、ｔ２−ｔ３間において書き換え電圧ＶＳＳ（＝０Ｖ）となり、メモリセルに印加される。図１４Ｃに示されるように、メモリセルがＨＲ化するために、ソース線電圧ＶＳＬは、ｔ２−ｔ３間において書き換え電圧ＶＳＳ（＝０Ｖ）となり、メモリセルに印加される。また、メモリセルがＬＲ化するために、ソース線電圧ＶＳＬは、ｔ２−ｔ３間において書き換え電圧Ｖ２となり、メモリセルに印加される。このように、メモリセルのＨＲ化時とＬＲ化時とで、異なる極性の電圧を印加して抵抗を変化させる素子をバイポーラ型素子と呼ぶ。一方、メモリセルのＨＲ化時とＬＲ化時とで同一極性の電圧を印加して抵抗を変化させる素子をユニポーラ型素子と呼ぶ。なお、ここでは、バイポーラ型抵抗変化メモリを用いて説明をしているが、これに限定されるものではない。
図１４Ｄには、図１２に示されるワード線１０１１、ビット線１０１３及びソース線１０１５が選択され、メモリセルが書き換えられたときのタイミングチャートが示されている。ワード線１０１１、ビット線１０１３及びソース線１０１５には、ワード線電圧ＷＬ１、ビット線電圧ＢＬ１及びソース線電圧ＳＬ１としてそれぞれ図１４Ａ〜図１４Ｃに示される電圧が印加される。一方、書き換えられないメモリセルに接続されるワード線１０１２、ビット線１０１４及びソース線１０１６には、ワード線電圧ＷＬ２、ビット線電圧ＢＬ２及びソース線電圧ＳＬ２として接地電圧ＶＳＳ（＝０Ｖ）が印加される。
次に、従来の半導体記憶装置１０のメモリセルについて説明する。
図１５は、半導体記憶装置１０のメモリセルの構成図である。
メモリセルアレイ１００１に含まれる複数のメモリセルのそれぞれは、制御素子１４０１と記憶素子１４０２とを備える。制御素子１４０１は、例えば、ダイオードまたはトランジスタ等である。記憶素子１４０２は、例えば、キャパシタ、電荷蓄積型素子、抵抗変化型素子、強誘電体素子、磁気抵抗変化型素子または相変化素子等である。制御素子１４０１と記憶素子１４０２とは接続されている。具体的には、図１５に示されるように、制御素子１４０１として例えばＭＯＳトランジスタと、記憶素子１４０２として例えば抵抗変化素子とが直列に接続されている。また、制御素子１４０１は、複数のワード線のうちの１つのワード線と接続され、かつ複数のソース線のうちの１つのソース線と接続される。記憶素子１４０２は、複数のビット線のうちの１つのビット線と接続される。
図１５では、ＭＯＳトランジスタのゲートに印加する電圧をＶｇ、ドレインに印加する電圧をＶｄ、抵抗変化素子を介して印加する電圧をＶｓとしている。また、ＭＯＳトランジスタと抵抗変化素子との中間電位をＶｓ’、ＶｇとＶｄとの間の電位差をＶｇｄ、ＶｇとＶｓ’との間の電位差をＶｇｓ’、ＶｄとＶｓ’との間の電位差をＶｄｓ’としている。ここで、図１４Ｄに示されるｔ１−ｔ２間におけるメモリセルへのバイアス状態を算出する。ｔ１−ｔ２間において、Ｖｇ＝Ｖ０（例えば３Ｖ）、Ｖｄ＝ＶＳＳ（＝０Ｖ）、Ｖｓ＝ＶＳＳ（＝０Ｖ）がメモリセルに印加される。従って、ＶｄとＶｓとの間には電流が流れないため、Ｖｓ’＝０Ｖとなる。これにより、Ｖｇｄ＝３Ｖ、Ｖｇｓ’＝３Ｖ、Ｖｄｓ’＝０Ｖと算出できる。
しかし、半導体記憶装置が微細化されることによって、ＭＯＳトランジスタのサイズが小さくなり、ＭＯＳトランジスタの酸化膜が薄膜化され、ＭＯＳトランジスタへの高い電圧の印加が困難となる。例えば、１．１Ｖ系ＭＯＳトランジスタに３Ｖのバイアス印加は困難となる。
次に、特許文献１に示されているＭＯＳトランジスタに高い電圧を印加するための方法について、図１４Ｄ及び図１５を用いて説明する。
図１４Ｄに示されるｔ２−ｔ３間以外の区間において、Ｖｄ及びＶｓにプリチャージ電圧ＶＰＲＥ（例えば１．５Ｖ）を印加する。このときの図１４Ｄに示されるｔ１−ｔ２間におけるメモリセルへのバイアス状態を算出する。ｔ１−ｔ２間において、Ｖｇ＝Ｖ０（例えば３Ｖ）、Ｖｄ＝ＶＰＲＥ（例えば１．５Ｖ）、Ｖｓ＝ＶＰＲＥ（例えば１．５Ｖ）がメモリセルに印加される。従って、ＶｄとＶｓとの間には電流が流れないため、Ｖｓ’＝１．５Ｖとなる。これにより、Ｖｇｄ＝１．５Ｖ、Ｖｇｓ’＝１．５Ｖ、Ｖｄｓ’＝０Ｖと算出できる。これにより、Ｖｄ及びＶｓにプリチャージ電圧ＶＰＲＥを印加しないときと比較して、ＭＯＳトランジスタに印加される印加バイアスが大きく低下する。
次に、特許文献１に示されるＭＯＳトランジスタに高い電圧を印加するための方法が適用されたときに生じる課題について説明する。
図１６Ａ〜図１６Ｅは、特許文献１に示される方法を適用したときに生じる課題を示す図である。
図１６Ａは、書き込み電圧を印加するタイミングがずれないときの従来の半導体記憶装置１０のタイミングチャートである。図１６Ａに示されるＶＳＬ−ＶＢＬは、ソース線電圧ＶＳＬからビット線電圧ＶＢＬを差し引いた波形を示しており、抵抗変化素子の抵抗値を変化させるための印加パルスとなる。印加パルスが正の値であればメモリセルはＬＲ化され、負の値であればメモリセルはＨＲ化される。図１６Ａでは、ｔ３及びｔ４でビット線電圧ＶＢＬとソース線電圧ＶＳＬとが同時に切り替えられており、以降このようなパルス波形を印加することを同時パルス方式と呼ぶ。しかし、同時パルス方式において、配線遅延等により、書き込み電圧を印加するタイミングがずれることがある。
図１６Ｂ〜図１６Ｅは、書き込み電圧を印加するタイミングがずれたときの従来の半導体記憶装置１０のタイミングチャートである。図１６Ｂでは、ビット線電圧ＶＢＬがｔ２で書き換え電圧ＶＳＳ（＝０Ｖ）になり、ＶＳＬ−ＶＢＬの波形が変化している。図１６Ｃでは、ビット線電圧ＶＢＬがｔ５でプリチャージ電圧Ｖ３になり、ＶＳＬ−ＶＢＬの波形が変化している。図１６Ｄでは、ソース線電圧ＶＳＬがｔ２で書き換え電圧Ｖ２になり、ＶＳＬ−ＶＢＬの波形が変化している。図１６Ｅでは、ソース線電圧ＶＳＬがｔ５でプリチャージ電圧Ｖ３になり、ＶＳＬ−ＶＢＬの波形が変化している。図１６Ｂ〜図１６Ｅのように、書き込み電圧を印加するタイミングがずれると、波形不安定型の印加パルスが複数発生し、印加パルス幅のばらつきが大きくなるという課題がある。
以下、本開示の実施の形態に係る半導体記憶装置の書き換え方法及び半導体記憶装置について、図面を参照して説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態等は、一例であり、本開示を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
なお、以下で述べる半導体記憶装置は、バイポーラ型抵抗変化メモリを用いて説明をしているが、これに限定されるものではない。
（実施の形態１）
以下、実施の形態１について図１Ａから図４Ｃを用いて説明する。
図１Ａ及び図１Ｂは、実施の形態１に係る半導体記憶装置１の書き換え時のタイミングチャートである。
図１Ａ及び図１Ｂには、選択メモリセルをＬＲ化する際のバイアス状態が示されている。
ここでは、複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択されている。また、複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択され、かつ複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択されている。
まず、複数のビット線及び複数のソース線の両方にプリチャージ電圧Ｖ３が印加される（第１の書き換えステップ）。次に、選択ビット線または選択ソース線のどちらか一方に書き換え電圧（ＶＳＳ（＝０Ｖ）、Ｖ１またはＶ２）が印加される（第２の書き換えステップ）。次に、選択ビット線及び選択ソース線の両方に書き換え電圧（ＶＳＳ（＝０Ｖ）、Ｖ１またはＶ２）が印加される（第３の書き換えステップ）。そして、選択ビット線または選択ソース線のどちらか一方にプリチャージ電圧Ｖ３が印加される（第４の書き換えステップ）。最後に、選択ビット線及び選択ソース線の両方にプリチャージ電圧Ｖ３が印加される（第５の書き換えステップ）。なお、第１の書き換えステップから第５の書き換えステップは連続して発生してもよい。つまり、各ステップ間で別の動作が行われなくてもよい。
第１の書き換えステップから第５の書き換えステップについて、具体的には、以下の動作が行われる。
図１Ａに示されるように、はじめに選択ビット線及び選択ソース線にプリチャージ電圧Ｖ３が印加される（ＶＢＬ＝Ｖ３、ＶＳＬ＝Ｖ３）。選択ワード線には、ｔ１−ｔ６間で書き換え電圧Ｖ０が印加される（ＶＷＬ＝Ｖ０）。選択ビット線には、ｔ２−ｔ５間で書き換え電圧ＶＳＳ（＝０Ｖ）が印加され（ＶＢＬ＝ＶＳＳ）、その後プリチャージ電圧Ｖ３が印加される（ＶＢＬ＝Ｖ３）。選択ソース線には、ｔ３−ｔ４間で書き換え電圧Ｖ２が印加され（ＶＳＬ＝Ｖ２）、その後プリチャージ電圧Ｖ３が印加される（ＶＳＬ＝Ｖ３）。また、非選択ワード線には接地電圧ＶＳＳ（＝０Ｖ）が印加され、非選択ビット線及び非選択ソース線にはプリチャージ電圧Ｖ３が印加される。このとき、電圧ＶＳＳ（＝０Ｖ）は、接地または書き換えのために使用される。ここでプリチャージ電圧Ｖ３は、書き換え電圧Ｖ３（またはＶ１）と０Ｖとの中間の電圧に設定する。
図１Ａでは、選択ビット線電圧ＶＢＬと選択ソース線電圧ＶＳＬとが同時に切り替えられるのではなく、時間差（ｔ３−ｔ２またはｔ５−ｔ４）をもって切り替えられている。これにより、選択ビット線電圧ＶＢＬのパルス波形が選択ソース線電圧ＶＳＬのパルス波形を包括している。以降、このようなパルス波形をメモリセルに印加することを包括パルス方式と呼ぶ。
ＶＳＬ−ＶＢＬは、選択ソース線電圧ＶＳＬから選択ビット線電圧ＶＢＬを差し引いたパルス波形を示しており、正の値であればメモリセルはＬＲ化され、負の値であればメモリセルはＨＲ化される。ここではメモリセルがＬＲ化するときの一例が示されており、ＶＳＬ−ＶＢＬは正の値を示している。一方、メモリセルがＨＲ化するときには、選択ビット線には書き換え電圧Ｖ１が印加され、選択ソース線には書き換え電圧ＶＳＳ（＝０Ｖ）が印加されることで、ＶＳＬ−ＶＢＬは負の値を示す。
従来の方法である同時パルス方式の図１６Ａと比較すると、図１Ａでは、ｔ２−ｔ３間及びｔ４−ｔ５間でＶＳＬ−ＶＢＬの波形にこぶができた形状になっている。しかし、配線遅延等で図１６Ｂ〜図１６Ｅのように電圧印加のタイミングがずれた際に、同時パルス方式のような複数の波形不安定型の印加パルスができにくく、印加パルス幅のばらつきを抑制することができる。
また、図１Ｂには、パルス印加方法のもう１つの例が示される。図１Ａでは、選択ビット線電圧ＶＢＬのパルス波形が選択ソース線電圧ＶＳＬのパルス波形を包括している。これに対し、図１Ｂでは、選択ソース線電圧ＶＳＬのパルス波形が選択ビット線電圧ＶＢＬのパルス波形を包括している。プリチャージ電圧Ｖ３が書き換え電圧Ｖ２の電圧の半分の値であれば、ＶＳＬ−ＶＢＬの波形は図１Ａと全く同じ形状となる。このように、選択ソース線電圧ＶＳＬのパルス波形が選択ビット線電圧ＶＢＬのパルス波形を包括している場合においても、同時パルス方式のような複数の波形不安定型の印加パルスができにくく、印加パルス幅のばらつきを抑制することができる。
次に、実施の形態１に係る半導体記憶装置１の構成について説明する。
図２は、実施の形態１に係る半導体記憶装置１の回路構成図である。
ここでは図１２に示される従来の半導体記憶装置１０の回路構成との違いについて述べる。本実施の形態の半導体記憶装置１は、第２のデコード回路１００３の代わりに第２のデコード回路２００３を備え、電源回路１００４の代わりに電源回路２００４を備える。また、半導体記憶装置１は、パルス生成回路１００５の代わりにパルス生成回路２００５を備え、コントロール回路１００６の代わりにコントロール回路２００６を備える。さらに、半導体記憶装置１は、電源線２０２４、プリチャージイネーブル信号線２０３６、ビット線ディスチャージイネーブル信号線２０４４及びソース線ディスチャージイネーブル信号線２０４５を備える。これらの点が、従来の半導体記憶装置１０と異なる。それ以外の構成要素は従来の半導体記憶装置１０におけるものと同じであるため、説明は省略する。
第２のデコード回路２００３は、第２のデコード回路１００３の有する機能を有する。第２のデコード回路２００３は、さらに、電源線２０２４、プリチャージイネーブル信号線２０３６、ビット線ディスチャージイネーブル信号線２０４４及びソース線ディスチャージイネーブル信号線２０４５が接続される。
電源回路２００４は、電源回路１００４が有する機能を有し、さらに、書き換え電圧Ｖ０〜Ｖ２及びプリチャージ電圧Ｖ３の少なくとも２つ以上の電圧を発生させる。本実施の形態では、書き換え電圧Ｖ０〜Ｖ２及びプリチャージ電圧Ｖ３は、第１のデコード回路１００２または第２のデコード回路２００３に印加される。具体的には、書き換え電圧Ｖ０は、第１のデコード回路１００２に印加され、書き換え電圧Ｖ１、Ｖ２及びプリチャージ電圧Ｖ３は、第２のデコード回路２００３に印加される。
コントロール回路２００６は、コントロール回路１００６の有する機能を有し、さらに、複数のビット線及び複数のソース線にプリチャージ電圧Ｖ３を印加するためのプリチャージイネーブル信号ＰＲＥ＿ＥＮを発生させる。
パルス生成回路２００５は、パルス生成回路２００５の有する機能を有する。さらに、パルス生成回路２００５は、選択ビット線へのパルスの印加を制御するビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮ及びビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮを発生させる。また、パルス生成回路１００５は、選択ソース線へのパルスの印加を制御するソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮ及びソース線ディスチャージイネーブル信号ＳＬＤＩＳ＿ＥＮを発生させる。
電源線２０２４は、電源回路２００４が発生させるプリチャージ電圧Ｖ３を伝送する電源線であり、電源回路２００４から第２のデコード回路２００３に接続される。
プリチャージイネーブル信号線２０３６は、コントロール回路２００６が発生させるプリチャージイネーブル信号ＰＲＥ＿ＥＮを伝送する信号線であり、コントロール回路２００６から第２のデコード回路２００３に接続される。これにより、プリチャージイネーブル信号ＰＲＥ＿ＥＮは、第２のデコード回路２００３に入力される。
ビット線ディスチャージイネーブル信号線２０４４は、パルス生成回路２００５が発生させるビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮを伝送する信号線であり、パルス生成回路２００５から第２のデコード回路２００３に接続される。これにより、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮは、第２のデコード回路２００３に入力される。
ソース線ディスチャージイネーブル信号線２０４５は、パルス生成回路２００５が発生させるソース線ディスチャージイネーブル信号ＳＬＤＩＳ＿ＥＮを伝送する信号線であり、パルス生成回路２００５から第２のデコード回路２００３に接続される。これにより、ソース線ディスチャージイネーブル信号ＳＬＤＩＳ＿ＥＮは、第２のデコード回路２００３に入力される。
次に、パルス生成回路２００５の構成及びメモリセルが書き換えられるときのタイミングチャートについて説明する。
図３Ａは、実施の形態１に係る半導体記憶装置１のパルス生成回路２００５の回路図である。図３Ｂは、実施の形態１に係る半導体記憶装置１のパルス生成回路２００５の書き換え時のタイミングチャートである。
図３Ａには、パルス生成回路２００５の一例が示されている。図３Ａに示されるように、パルス生成回路２００５には、クロック信号ＣＬＫ及びパルス信号ＰＬＳが入力される。また、パルス生成回路２００５は、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮ及びソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮを出力する。Ｄ−フリップフロップ回路３０１〜３０４は、直列に接続されており、クロック信号ＣＬＫとパルス信号ＰＬＳとが入力され、出力データＡ〜Ｄを出力する。ロジック回路３０５は、Ｄ−フリップフロップ回路３０１〜３０４の出力データＡ〜Ｄが入力され、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮとソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮとを出力する。
図３Ｂには、パルス生成回路２００５の書き換え時のタイミングチャートが示されている。図３Ｂでは、ビット線電圧ＶＢＬのパルス波形がソース線電圧ＶＳＬのパルス波形を包括するように、パルスが生成されている。クロック信号ＣＬＫが“Ｌ”から“Ｈ”へ立ち上がるタイミング（ｔ１）で、入力されたパルス信号ＰＬＳが取り込まれ、時間差があって出力データＡが出力される。クロック信号ＣＬＫが“Ｌ”から“Ｈ”へ立ち上がるタイミング以外においては、出力データは前の値が保持される。Ｄ−フリップフロップ回路３０１及び３０２が直列に接続されているため、出力データＢは出力データＡの出力からクロック周期分遅延して出力される。以降、出力データＣは出力データＢの出力からクロック周期分遅延し、出力データＤは出力データＣの出力からクロック周期分遅延して出力される。このように、Ｄ−フリップフロップ回路は遅延回路として用いられる。Ｄ−フリップフロップ回路３０１〜３０４の出力データＡ〜Ｄがロジック回路３０５で論理演算されることで、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮとソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮとは生成される。ここでは、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮは（Ａ）ＡＮＤ（ＮＯＴ Ｄ）、ソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮは（Ｂ）ＡＮＤ（ＮＯＴ Ｃ）で表現される。
次に、第２のデコード回路２００３の構成及びメモリセルが書き換えられるときのタイミングチャートについて説明する。
図４Ａ及び図４Ｂは、実施の形態１に係る半導体記憶装置１の第２のデコード回路２００３の回路図である。図４Ｃは、実施の形態１に係る半導体記憶装置１の第２のデコード回路２００３の書き換え時のタイミングチャートである。
図４Ａには、第２のデコード回路２００３のビット線デコード回路の一例が示されている。図４Ａに示されるように、第２のデコード回路２００３には、ビット線選択信号ＢＬＳＥＬ、ビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮ、プリチャージイネーブル信号ＰＲＥ＿ＥＮ及びビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮが入力される。また、第２のデコード回路２００３は、ビット線電圧ＶＢＬを出力する。ビット線選択信号ＢＬＳＥＬとビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮとがともに“Ｈ”の場合、ビット線電圧ＶＢＬとして書き換え電圧Ｖ１が出力される。ビット線選択信号ＢＬＳＥＬとビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮとがともに“Ｈ”の場合、ビット線電圧ＶＢＬとして書き換え電圧ＶＳＳ（＝０Ｖ）が出力される。ただし、ビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮとビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮとは同時に“Ｈ”にならない。プリチャージイネーブル信号ＰＲＥ＿ＥＮが“Ｈ”で、ビット線選択信号ＢＬＳＥＬとビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮがともに“Ｈ”ではなく、かつビット線選択信号ＢＬＳＥＬとビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮとがともに“Ｈ”ではない場合、ビット線電圧ＶＢＬとしてプリチャージ電圧Ｖ３が出力される。
図４Ｂには、第２のデコード回路２００３のソース線デコード回路の一例が示されている。図４Ｂでの動作は、図４Ａの動作からビット線がソース線に変わり、また書き換え電圧Ｖ１が書き換え電圧Ｖ２に変わるだけで、図４Ａに示されるビット線デコード回路と同様の動作となるため、説明は省略する。
図４Ｃには、第２のデコード回路２００３の書き換え時のタイミングチャートが示されている。ｔ１にて、ビット線選択信号ＢＬＳＥＬとプリチャージイネーブル信号ＰＲＥ＿ＥＮとが“Ｌ”から“Ｈ”となる。しかし、ビット線パルスイネーブル信号ＢＬＰＬＳ＿ＥＮとビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮとが“Ｌ”のため、ビット線電圧ＶＢＬとしてプリチャージ電圧Ｖ３が出力される。同様に、ソース線電圧ＶＳＬとしてプリチャージ電圧Ｖ３が出力される。ｔ２にて、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮが“Ｌ”から“Ｈ”になり、ビット線電圧ＶＢＬとして書き換え電圧ＶＳＳ（＝０Ｖ）が出力される。ｔ３にて、ソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮが“Ｌ”から“Ｈ”になり、ソース線電圧ＶＳＬとして書き換え電圧Ｖ２が出力される。ｔ４にて、ソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮが“Ｈ”から“Ｌ”になり、ソース線電圧ＶＳＬとしてプリチャージ電圧Ｖ３が出力される。ｔ５にて、ビット線ディスチャージイネーブル信号ＢＬＤＩＳ＿ＥＮが“Ｈ”から“Ｌ”になり、ビット線電圧ＶＢＬとしてプリチャージ電圧Ｖ３が出力される。
ここでは、ＶＳＬ−ＶＢＬは正の値でメモリセルのＬＲ化の動作が示されているが、ＶＳＬ−ＶＢＬが負の値となるメモリセルのＨＲ化の動作も同様の手法で実現できる。
以上、本実施の形態の半導体記憶装置１の書き換え方法及び半導体記憶装置１は、半導体記憶装置１の書き換えにおいて、ビット線及びソース線にプリチャージ電圧Ｖ３を印加する。これにより、メモリセル（例えばＭＯＳトランジスタ）に高電圧を印加することを可能とする。さらに、配線遅延等による電圧印加のタイミングのずれを考慮した上述の包括パルス方式により、複数の波形不安定型の印加パルスの発生及び印加パルス幅のばらつきを抑制することができる。
（実施の形態２）
以下、実施の形態２について図５Ａ〜図５Ｅを用いて説明する。
本実施の形態における半導体記憶装置２の構成は実施の形態１の半導体記憶装置１と同じであるため説明は省略する。
図５Ａ〜図５Ｅは、実施の形態２に係る半導体記憶装置２の書き換え時のタイミングチャートである。
図５Ａ〜図５Ｅには、選択メモリセルをＬＲ化する際のバイアス状態が示されている。
ここでは、複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択されている。また、複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択され、かつ複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択されている。
まず、複数のビット線及び複数のソース線の両方にプリチャージ電圧Ｖ３が印加される（第１の書き換えステップ）。次に、選択ビット線及び選択ソース線の両方が接地される（第２の書き換えステップ）。次に、選択ビット線及び選択ソース線の両方に書き換え電圧（ＶＳＳ（＝０Ｖ）、Ｖ１またはＶ２）が印加される（第３の書き換えステップ）。そして、選択ビット線及び選択ソース線の両方が接地される（第４の書き換えステップ）。最後に、選択ビット線及び選択ソース線の両方にプリチャージ電圧Ｖ３が印加される（第５の書き換えステップ）。なお、第１の書き換えステップから第５の書き換えステップは連続して発生してもよい。つまり、各ステップ間で別の動作が行われなくてもよい。
第１の書き換えステップから第５の書き換えステップについて、具体的には、以下の動作が行われる。
図５Ａに示されるように、はじめに選択ビット線及び選択ソース線にプリチャージ電圧Ｖ３が印加される（ＶＢＬ＝Ｖ３、ＶＳＬ＝Ｖ３）。選択ワード線には、ｔ１−ｔ８間で書き換え電圧Ｖ０が印加される（ＶＷＬ＝Ｖ０）。選択ビット線は、ｔ３−ｔ４間及びｔ５−ｔ６間で接地され（ＶＢＬ＝ＶＳＳ）、ｔ４−ｔ５間で書き換え電圧ＶＳＳ（＝０Ｖ）が印加され（ＶＢＬ＝ＶＳＳ）、ｔ６以降はプリチャージ電圧Ｖ３が印加される（ＶＢＬ＝Ｖ３）。選択ソース線は、ｔ３−ｔ４間及びｔ５−ｔ６間で接地され（ＶＳＬ＝ＶＳＳ）、ｔ４−ｔ５間で書き換え電圧Ｖ２が印加され（ＶＳＬ＝Ｖ２）、ｔ６以降はプリチャージ電圧Ｖ３が印加される（ＶＳＬ＝Ｖ３）。非選択のワード線には接地電圧ＶＳＳ（＝０Ｖ）が印加され、非選択ビット線及び非選択ソース線にはプリチャージ電圧Ｖ３が印加される。
図５Ａでは、ｔ３−ｔ４間及びｔ５−ｔ６間で選択ビット線及び選択ソース線を接地し、ｔ４−ｔ５間で書き込み電圧を印加している。以降、このようなパルス波形をメモリセルに印加することを接地後パルス方式と呼ぶ。
ＶＳＬ−ＶＢＬは、選択ソース線電圧ＶＳＬから選択ビット線電圧ＶＢＬを差し引いたパルス波形を示しており、正の値であればメモリセルはＬＲ化され、負の値であればメモリセルはＨＲ化される。ここではメモリセルがＬＲ化するときの一例が示されており、ＶＳＬ−ＶＢＬは正の値を示している。一方、メモリセルがＨＲ化するときには、選択ビット線には書き換え電圧Ｖ１が印加され、選択ソース線には書き換え電圧ＶＳＳ（＝０Ｖ）が印加されることで、ＶＳＬ−ＶＢＬは負の値を示す。
図５Ｂ〜図５Ｅには、図１６Ｂ〜図１６Ｅと同様に配線遅延等で電圧印加のタイミングがずれた場合のタイミングチャートが示されている。図５Ｂ〜図５Ｅに示されるように、配線遅延等で電圧印加のタイミングがずれた場合においても、ＶＳＬ−ＶＢＬの電圧０Ｖ以上の印加パルス幅のばらつきを抑制することができる。
ただし、接地後パルス方式では、ＶＳＬ−ＶＢＬが負となる時間が存在する。ＶＳＬ−ＶＢＬが負となる時間は、図５Ｂではｔ５−ｔ６間、図５Ｃではｔ３−ｔ４間、図５Ｄではｔ２−ｔ３間、図５Ｅではｔ６−ｔ７間である。この間はメモリセルのＬＲ化の動作に対し、プリチャージ電圧Ｖ３でのメモリセルのＨＲ化の動作が実施される可能性がある。これに対し、例えば、プリチャージ電圧Ｖ３をメモリセルがＨＲ化しない電圧に設定しておけば対処することができる。
以上、本実施の形態の半導体記憶装置２の書き換え方法及び半導体記憶装置２は、半導体記憶装置２の書き換えにおいて、ビット線及びソース線にプリチャージ電圧Ｖ３を印加する。これにより、メモリセル（例えばＭＯＳトランジスタ）に高電圧を印加することを可能とする。さらに、配線遅延等による電圧印加のタイミングずれを考慮した上述の接地後パルス方式により、複数の波形不安定型の印加パルスの発生及び印加パルス幅のばらつきを抑制することができる。
（実施の形態３）
以下、実施の形態３について図６を用いて説明する。
本実施の形態における半導体記憶装置３の構成は実施の形態１の半導体記憶装置１と同じであるため説明は省略する。
図６は、実施の形態３の半導体記憶装置３の書き換え時のタイミングチャートである。
図６には、選択メモリセルをＬＲ化する際のバイアス状態が示されている。
ここでは、複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択されている。また、複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択され、かつ複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択されている。
まず、複数のビット線及び複数のソース線の両方にプリチャージ電圧Ｖ３が印加される（第１の書き換えステップ）。次に、選択ビット線または選択ソース線のどちらか一方が接地される（第２の書き換えステップ）。次に、選択ビット線及び選択ソース線の両方が接地される（第３の書き換えステップ）。次に、選択ビット線及び選択ソース線の両方に書き換え電圧（ＶＳＳ（＝０Ｖ）、Ｖ１またはＶ２）が印加される（第４の書き換えステップ）。次に、選択ビット線及び選択ソース線の両方が接地される（第５の書き換えステップ）。そして、選択ビット線または選択ソース線のどちらか一方にプリチャージ電圧Ｖ３が印加される（第６の書き換えステップ）。最後に、選択ビット線及び前記選択ソース線の両方にプリチャージ電圧Ｖ３が印加される（第７の書き換えステップ）。なお、第１の書き換えステップから第７の書き換えステップは連続して発生してもよい。つまり、各ステップ間で別の動作が行われなくてもよい。
第１の書き換えステップから第７の書き換えステップについて、具体的には、以下の動作が行われる。
図６に示されるように、はじめに選択ビット線及び選択ソース線にプリチャージ電圧Ｖ３が印加される（ＶＢＬ＝Ｖ３、ＶＳＬ＝Ｖ３）。選択ワード線には、ｔ１−ｔ８間で書き換え電圧Ｖ０が印加される（ＶＷＬ＝Ｖ０）。選択ビット線は、ｔ２−ｔ４間及びｔ５−ｔ７間で接地され（ＶＢＬ＝ＶＳＳ）、ｔ４−ｔ５間で書き換え電圧ＶＳＳ（＝０Ｖ）が印加され（ＶＢＬ＝ＶＳＳ）、ｔ７以降はプリチャージ電圧Ｖ３が印加される（ＶＢＬ＝Ｖ３）。選択ソース線は、ｔ３−ｔ４間及びｔ５−ｔ６間で接地され（ＶＳＬ＝ＶＳＳ）、ｔ４−ｔ５間で書き換え電圧Ｖ２が印加され（ＶＳＬ＝Ｖ２）、ｔ６以降はプリチャージ電圧Ｖ３が印加される（ＶＳＬ＝Ｖ３）。非選択ワード線には、接地電圧ＶＳＳ（＝０Ｖ）が印加され、非選択ビット線及び非選択ソース線にはプリチャージ電圧Ｖ３が印加される。
図６では、選択ビット線電圧ＶＢＬのパルス波形が選択ソース線電圧ＶＳＬのパルス波形（接地後パルス方式における選択ソース線電圧ＶＳＬと同じパルス波形）を包括している。以降、このようなパルス波形をメモリセルに印加することを包括接地後パルス方式と呼ぶ。
ＶＳＬ−ＶＢＬは、選択ソース線電圧ＶＳＬから選択ビット線電圧ＶＢＬを差し引いたパルス波形を示しており、正の値であればメモリセルはＬＲ化され、負の値であればメモリセルはＨＲ化される。ここではメモリセルがＬＲ化するときの一例が示されており、ＶＳＬ−ＶＢＬは正の値を示している。一方、メモリセルがＨＲ化するときには、選択ビット線には書き換え電圧Ｖ１が印加され、選択ソース線には書き換え電圧ＶＳＳ（＝０Ｖ）が印加されることで、ＶＳＬ−ＶＢＬは負の値を示す。
包括接地後パルス方式では、接地後パルス方式で見られたＶＳＬ−ＶＢＬが負となる時間が存在しない。従って、包括接地後パルス方式では、接地後パルス方式のようなプリチャージ電圧Ｖ３の制限を必要としない。また、接地後パルス方式と同様に、配線遅延等で電圧印加のタイミングがずれた場合においても、印加パルス幅のばらつきを抑制することができる。
以上、本実施の形態の半導体記憶装置３の書き換え方法及び半導体記憶装置３は、半導体記憶装置３の書き換えにおいて、ビット線及びソース線にプリチャージ電圧Ｖ３を印加する。これにより、メモリセル（例えばＭＯＳトランジスタ）に高電圧を印加することを可能とする。さらに、配線遅延等による電圧印加のタイミングずれを考慮した上述の包括接地後パルス方式により、接地後パルス方式のようなプリチャージ電圧Ｖ３の制限をすることなく、複数の波形不安定型の印加パルスの発生及び印加パルス幅のばらつきを抑制することができる。
（実施の形態４）
以下、実施の形態４について図７Ａから図９Ｂを用いて説明する。
図７Ａ〜図７Ｄは、実施の形態４に係る半導体記憶装置４の書き換え時のタイミングチャートである。
図７Ａ〜図７Ｄには、選択メモリセルをＬＲ化する際のバイアス状態が示されている。
ここでは、複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択されている。また、複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択され、かつ複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択されている。
まず、選択ワード線にプリチャージ電圧Ｖ３が印加される（第１の書き換えステップ）。次に、選択ワード線に書き換え電圧Ｖ０が印加される（第２の書き換えステップ）。最後に、選択ワード線にプリチャージ電圧Ｖ３が印加される（第３の書き換えステップ）。なお、第１の書き換えステップから第３の書き換えステップは連続して発生してもよい。つまり、各ステップ間で別の動作が行われなくてもよい。
第１の書き換えステップから第３の書き換えステップについて、具体的には、以下の動作が行われる。
図７Ａに示されるように、はじめに選択ワード線にプリチャージ電圧Ｖ３が印加される（ＶＷＬ＝Ｖ３）。そして、選択ワード線に、ｔ１−ｔ６間で書き換え電圧Ｖ０が印加される（ＶＷＬ＝Ｖ０）。選択ビット線には、ｔ３−ｔ４間で書き換え電圧ＶＳＳ（＝０Ｖ）が印加される（ＶＢＬ＝ＶＳＳ）。選択ソース線には、ｔ３−ｔ４間で書き換え電圧Ｖ２が印加される（ＶＳＬ＝Ｖ２）。非選択ワード線、非選択ビット線及び非選択ソース線には、接地電圧ＶＳＳ（＝０Ｖ）が印加される。
ＶＳＬ−ＶＢＬは、選択ソース線電圧ＶＳＬから選択ビット線電圧ＶＢＬを差し引いたパルス波形を示しており、正の値であればメモリセルはＬＲ化され、負の値であればメモリセルはＨＲ化される。ここではメモリセルがＬＲ化するときの一例が示されており、ＶＳＬ−ＶＢＬは正の値を示している。一方、メモリセルがＨＲ化するときには、選択ビット線には書き換え電圧Ｖ１が印加され、選択ソース線には書き換え電圧ＶＳＳ（＝０Ｖ）が印加されることで、ＶＳＬ−ＶＢＬは負の値を示す。
実施の形態１〜３では、ビット線及びソース線にプリチャージ電圧Ｖ３を印加することで、メモリセル（例えばＭＯＳトランジスタ）に高い電圧を印加することを可能とした。しかし、本実施の形態では、ワード線にプリチャージ電圧Ｖ３を印加することで、メモリセル（例えばＭＯＳトランジスタ）に高い電圧を印加することを可能としている。
図７Ａでは、選択ビット線及び選択ソース線の制御によって書き込み時間（ｔ４−ｔ３）が制御されているのに対し、図７Ｂでは、選択ワード線の制御によって書き込み時間（ｔ４−ｔ３）が制御されている。具体的には以下の動作が行われる。
図７Ｂに示されるように、はじめに選択ワード線にプリチャージ電圧Ｖ３が印加される（ＶＷＬ＝Ｖ３）。そして、選択ワード線にｔ３−ｔ４間で書き換え電圧Ｖ０が印加される（ＶＷＬ＝Ｖ０）。選択ビット線には、ｔ２−ｔ５間で書き換え電圧ＶＳＳ（＝０Ｖ）が印加される（ＶＢＬ＝ＶＳＳ）。選択ソース線には、ｔ２−ｔ５間で書き換え電圧Ｖ２が印加される（ＶＳＬ＝Ｖ２）。非選択ワード線、非選択ビット線及び非選択ソース線には、接地電圧ＶＳＳ（＝０Ｖ）が印加される。
図７Ｃでは、図７Ａに対して選択ビット線及び選択ソース線のプリチャージ機能が追加されている。
また、図７Ｃでは、選択ビット線及び選択ソース線の制御によって書き込み時間（ｔ４−ｔ３）が制御されているのに対し、図７Ｄでは、選択ワード線の制御によって書き込み時間（ｔ４−ｔ３）が制御されている。このように、メモリセルに高電圧を印加することができる。
次に、実施の形態４に係る半導体記憶装置４の構成について説明する。
図８は、実施の形態４に係る半導体記憶装置４の回路構成図である。
ここでは図２に示される実施の形態１の半導体記憶装置１の回路構成との違いについて述べる。本実施の形態の半導体記憶装置４は、第１のデコード回路１００２の代わりに第１のデコード回路３００２を備える。また、半導体記憶装置４は、電源線２０２４の代わりに電源線３０２４、プリチャージイネーブル信号線２０３６の代わりにプリチャージイネーブル信号線３０３６を備える。これらの点が、実施の形態１の半導体記憶装置１と異なる。それ以外の構成要素は実施の形態１の半導体記憶装置１におけるものと同じであるため、説明は省略する。
第１のデコード回路３００２は、第１のデコード回路１００２の有する機能を有し、さらに、電源線３０２４が接続される。
電源線３０２４は、電源回路２００４が発生させるプリチャージ電圧Ｖ３を伝送する電源線であり、電源回路１００４から第１のデコード回路３００２及び第２のデコード回路２００３に接続される。これにより、プリチャージ電圧Ｖ３は、第１のデコード回路１００２及び第２のデコード回路２００３の両方に印加される。
プリチャージイネーブル信号線３０３６は、コントロール回路２００６が発生させるプリチャージイネーブル信号ＰＲＥ＿ＥＮを伝送する信号線であり、コントロール回路２００６から第１のデコード回路３００２及び第２のデコード回路２００３に接続される。これにより、プリチャージイネーブル信号ＰＲＥ＿ＥＮは、第１のデコード回路３００２及び第２のデコード回路２００３の両方に入力される。
次に、第１のデコード回路３００２の構成及びメモリセルが書き換えられるときのタイミングチャートについて説明する。
図９Ａは、実施の形態４に係る半導体記憶装置４の第１のデコード回路３００２の回路図である。図９Ｂは、実施の形態４に係る半導体記憶装置４の第１のデコード回路３００２のタイミングチャートである。
図９Ａには、第１のデコード回路３００２の一例が示されている。図９Ａに示されるように、第１のデコード回路３００２には、ワード線選択信号ＷＬＳＥＬ、ワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮ及びプリチャージイネーブル信号ＰＲＥ＿ＥＮが入力される。また、第１のデコード回路３００２は、ビット線電圧ＶＢＬを出力する。ワード線選択信号ＷＬＳＥＬとワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮとがともに“Ｈ”の場合、ワード線電圧ＶＷＬとして書き換え電圧Ｖ０が出力される。プリチャージイネーブル信号ＰＲＥ＿ＥＮが“Ｈ”で、ワード線選択信号ＷＬＳＥＬとワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮとがともに“Ｈ”ではない場合、ワード線電圧ＶＷＬとしてプリチャージ電圧Ｖ３が出力される。
図９Ｂには、第１のデコード回路３００２の書き換え時のタイミングチャートが示されている。ｔ１にて、ワード線選択信号ＷＬＳＥＬとプリチャージイネーブル信号ＰＲＥ＿ＥＮとが“Ｌ”から“Ｈ”となる。しかし、ワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮが“Ｌ”のため、ワード線電圧ＶＷＬとしてプリチャージ電圧Ｖ３が出力される。ｔ２にて、ワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮが“Ｌ”から“Ｈ”になり、ワード線電圧ＶＷＬとして書き換え電圧Ｖ０が出力される。ｔ３にて、ワード線パルスイネーブル信号ＷＬＰＬＳ＿ＥＮが“Ｈ”から“Ｌ”になり、ワード線電圧ＶＷＬとしてプリチャージ電圧Ｖ３が出力される。
以上、本実施の形態の半導体記憶装置４の書き換え方法及び半導体記憶装置４は、半導体記憶装置４の書き換えにおいて、ワード線にプリチャージ電圧Ｖ３を印加する。これにより、メモリセル（例えばＭＯＳトランジスタ）に高電圧を印加することを可能とする。
（実施の形態５）
以下、実施の形態５について図１０及び図１１を用いて説明する。
図１０は、実施の形態５に係る半導体記憶装置５の回路構成図である。
ここでは図８に示される実施の形態４の半導体記憶装置４の回路構成との違いについて述べる。本実施の形態の半導体記憶装置５は、メモリセルアレイ１００１の代わりにメモリセルアレイ４００１、第１のデコード回路３００２の代わりに第１のデコード回路４００２、第２のデコード回路２００３の代わりに第２のデコード回路４００３を備える。また、半導体記憶装置５は、ソース線１０１５及び１０１６の代わりにソース線４０１５及び４０１６、電源線１０２３の代わりに電源線４０２３を備える。さらに、半導体記憶装置５は、ソース線選択信号線１０３５の代わりにソース線選択信号線４０３５、ソース線パルスイネーブル信号線１０４３の代わりにソース線パルスイネーブル信号線４０４３、ソース線ディスチャージイネーブル信号線２０４５の代わりにソース線ディスチャージイネーブル信号線４０４５を備える。これらの点が、実施の形態４の半導体記憶装置４と異なる。それ以外の構成要素は実施の形態４の半導体記憶装置４におけるものと同じであるため、説明は省略する。
第１のデコード回路４００２は、複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択する。また、第１のデコード回路４００２は、第１のデコード回路３００２の有する機能を有し、さらに、電源線４０２３、ソース線選択信号線４０３５、ソース線パルスイネーブル信号線４０４３及びソース線ディスチャージイネーブル信号線４０４５が接続される。
第２のデコード回路４００３は、複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択する。また、第２のデコード回路４００３は、第２のデコード回路２００３から、ソース線１０１５及び１０１６、電源線１０２３、ソース線選択信号線１０３５、ソース線パルスイネーブル信号線１０４３及びソース線ディスチャージイネーブル信号線２０４５の接続が解除されている。
複数のソース線（４０１５及び４０１６）は、メモリセルアレイ４００１のソース線であり、第１の方向に延設され、第１のデコード回路４００２に接続されている。メモリセルアレイ４００１には、ソース線４０１５及び４０１６を介してソース線電圧ＳＬ１及びＳＬ２が印加される。
電源線４０２３は、電源回路２００４が発生させる書き換え電圧Ｖ２を伝送する電源線であり、電源回路２００４から第１のデコード回路４００２に接続される。
ソース線選択信号線４０３５は、コントロール回路２００６が発生させるソース線選択信号ＳＬＳＥＬを伝送する信号線であり、コントロール回路２００６から第１のデコード回路４００２に接続される。これにより、ソース線選択信号ＳＬＳＥＬは、第１のデコード回路４００２に入力される。
ソース線パルスイネーブル信号線４０４３は、パルス生成回路２００５が発生させるソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮを伝送する信号線であり、パルス生成回路２００５から第１のデコード回路４００２に接続されている。これにより、ソース線パルスイネーブル信号ＳＬＰＬＳ＿ＥＮは、第１のデコード回路４００２に入力される。
ソース線ディスチャージイネーブル信号線４０４５は、パルス生成回路２００５が発生させるソース線ディスチャージイネーブル信号ＳＬＤＩＳ＿ＥＮを伝送する信号線であり、パルス生成回路２００５から第１のデコード回路４００２に接続されている。これにより、ソース線ディスチャージイネーブル信号ＳＬＤＩＳ＿ＥＮは、第１のデコード回路４００２に入力される。
メモリセルアレイ４００１において、複数のワード線（１０１１及び１０１２）及び複数のソース線（４０１５及び４０１６）は、第１の方向に延設されており、複数のビット線（１０１３及び１０１４）は、第１の方向と異なる第２の方向に延設されている。具体的には、実施の形態１〜４では、メモリセルアレイ１００１のビット線１０１３及び１０１４がソース線１０１５及び１０１６と並行しているのに対し、実施の形態５では、メモリセル４００１のワード線１０１１及び１０１２がソース線４０１５及び４０１６と並行している。しかし、本実施の形態の半導体記憶装置５に基づいた半導体記憶装置が使用され、実施の形態１〜４と同様の動作が行われたときにも、実施の形態１〜４と同様の効果を得ることができる。例えば、図１１には、実施の形態１と同様に、ビット線及びソース線がプリチャージされ、かつ包括パルス方式を用いた書き換え方法での一例が示されている。
図１１は、実施の形態５に係る半導体記憶装置５の書き換え時のタイミングチャートである。
図１１には、図１０に示されるワード線１０１１及び１０１２、ビット線１０１３及び１０１４、及び、ソース線４０１５及び４０１６でのタイミングチャートが示されている。図１１に示されるように、選択ソース線電圧のパルス波形及び選択ビット線電圧のパルス波形のうちの一方が他方を包括することで、同時パルス方式のような複数の波形不安定型の印加パルスができにくく、印加パルス幅のばらつきを抑制することができる。また、図１１では、図１０に示されるメモリセル４０５１が選択されたときのパルス波形が示されており、選択ワード線は１０１１、選択ソース線は４０１５、選択ビット線は１０１３となる。しかし、メモリセル４０５２は非選択のメモリセルであるが、メモリセル４０５１と共通のワード線１０１１及びソース線４０１５上に存在するため、選択メモリセル４０５１と同様の電圧が印加される。従って、複数のビット線のうち選択ビット線以外のビット線である非選択ビット線に対し、選択ソース線に電圧を印加したタイミングと同じタイミングで、選択ソース線に印加した電圧と同じ電圧を印加する必要がある。具体的には、非選択メモリセル４０５２が書き換えられないように、非選択ビット線１０１４に選択ソース線４０１５と同じ電圧を同じタイミングで印加する必要がある。図１１に示されるように、非選択ビット線電圧ＢＬ２は、選択ソース線電圧ＳＬ１と同じタイミングで同じ波形となっている。本実施の形態の半導体記憶装置５に基づいた半導体記憶装置が使用され、実施の形態２〜４と同様の動作が行われるときについても、同様である。
以上、本実施の形態の半導体記憶装置５の書き換え方法及び半導体記憶装置５は、半導体記憶装置５の書き換えにおいて、ビット線及びソース線にプリチャージ電圧を印加する、または、ワード線にプリチャージ電圧を印加する。これにより、メモリセル（例えばＭＯＳトランジスタ）に高電圧を印加することを可能とする。さらに、配線遅延等による電圧印加のタイミングのずれを考慮したパルス印加方法（包括パルス方式、接地後パルス方式または包括接地後パルス方式）により、複数の波形不安定型の印加パルスの発生及び印加パルス幅のばらつきを抑制することができる。
（その他の実施の形態）
以上、本開示に係る半導体記憶装置の書き換え方法及び半導体記憶装置について、上記実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。
実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
本開示は、半導体記憶装置に利用可能であり、特にＩＣカードなどの高度な書き換え信頼性が要求される電子機器のメモリに有用である。
１〜５、１０ 半導体記憶装置
３０１〜３０４ Ｄ−フリップフロップ回路
３０５ ロジック回路
１００１、４００１ メモリセルアレイ
１００２、３００２、４００２ 第１のデコード回路
１００３、２００３、４００３ 第２のデコード回路
１００４、２００４ 電源回路
１００５、２００５ パルス生成回路
１００６、２００６ コントロール回路
１０１１、１０１２ ワード線
１０１３、１０１４ ビット線
１０１５、１０１６、４０１５、４０１６ ソース線
１０２１〜１０２３、２０２４、３０２４、４０２３ 電源線
１０３１ クロック信号線
１０３２ パルス信号線
１０３３ ワード線選択信号線
１０３４ ビット線選択信号線
１０３５、４０３５ ソース線選択信号線
２０３６、３０３６ プリチャージイネーブル信号線
１０４１ ワード線パルスイネーブル信号線
１０４２ ビット線パルスイネーブル信号線
１０４３、４０４３ ソース線パルスイネーブル信号線
２０４４ ビット線ディスチャージイネーブル信号線
２０４５、４０４５ ソース線ディスチャージイネーブル信号線
１４０１ 制御素子（ＭＯＳトランジスタ）
１４０２ 記憶素子（抵抗変化素子）
４０５１、４０５２ メモリセル

Claims (8)

  1. メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、
    前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、
    前記複数のビット線及び前記複数のソース線の両方にプリチャージ電圧を印加する第１の書き換えステップと、
    前記選択ビット線または前記選択ソース線のどちらか一方に書き換え電圧を印加する第２の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方に書き換え電圧を印加する第３の書き換えステップと、
    前記選択ビット線または前記選択ソース線のどちらか一方にプリチャージ電圧を印加する第４の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方にプリチャージ電圧を印加する第５の書き換えステップと、を含む
    半導体記憶装置の書き換え方法。
  2. メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、
    前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、
    前記複数のビット線及び前記複数のソース線の両方にプリチャージ電圧を印加する第１の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方を接地する第２の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方に書き換え電圧を印加する第３の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方を接地する第４の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方にプリチャージ電圧を印加する第５の書き換えステップと、を含む
    半導体記憶装置の書き換え方法。
  3. メモリセルアレイと、複数のワード線と、複数のビット線と、複数のソース線と、を備える半導体記憶装置の書き換え方法であって、
    前記複数のワード線のうちから少なくとも１つのワード線を選択ワード線として選択し、かつ前記複数のビット線のうちから少なくとも１つのビット線を選択ビット線として選択し、かつ前記複数のソース線のうちから少なくとも１つのソース線を選択ソース線として選択したときに、
    前記複数のビット線及び前記複数のソース線の両方にプリチャージ電圧を印加する第１の書き換えステップと、
    前記選択ビット線または前記選択ソース線のどちらか一方を接地する第２の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方を接地する第３の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方に書き換え電圧を印加する第４の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方を接地する第５の書き換えステップと、
    前記選択ビット線または前記選択ソース線のどちらか一方にプリチャージ電圧を印加する第６の書き換えステップと、
    前記選択ビット線及び前記選択ソース線の両方にプリチャージ電圧を印加する第７の書き換えステップと、を含む
    半導体記憶装置の書き換え方法。
  4. 前記複数のワード線は、第１の方向に延設されており、
    前記複数のビット線及び前記複数のソース線は、前記第１の方向と異なる第２の方向に延設されており、
    前記半導体記憶装置は、
    前記複数のワード線のうちから前記選択ワード線を選択する第１のデコード回路と、
    前記複数のビット線のうちから前記選択ビット線を選択し、かつ前記複数のソース線のうちから前記選択ソース線を選択する第２のデコード回路と、を備える
    請求項１〜３のいずれか１項に記載の半導体記憶装置の書き換え方法。
  5. 前記複数のワード線及び前記複数のソース線は、第１の方向に延設されており、
    前記複数のビット線は、前記第１の方向と異なる第２の方向に延設されており、
    前記半導体記憶装置は、
    前記複数のワード線のうちから前記選択ワード線を選択し、かつ前記複数のソース線のうちから前記選択ソース線を選択する第１のデコード回路と、
    前記複数のビット線のうちから前記選択ビット線を選択する第２のデコード回路と、を備える
    請求項１〜３のいずれか１項に記載の半導体記憶装置の書き換え方法。
  6. 前記複数のビット線のうち前記選択ビット線以外のビット線である非選択ビット線に対し、前記選択ソース線に電圧を印加したタイミングと同じタイミングで、前記選択ソース線に印加した電圧と同じ電圧を印加する
    請求項５に記載の半導体記憶装置の書き換え方法。
  7. 前記プリチャージ電圧は、前記書き換え電圧と０Ｖとの中間の電圧である
    請求項１〜３のいずれか１項に記載の半導体記憶装置の書き換え方法。
  8. 各書き換えステップが連続して発生する
    請求項１〜３のいずれか１項に記載の半導体記憶装置の書き換え方法。
JP2017509213A 2015-03-27 2016-03-02 半導体記憶装置の書き換え方法 Active JP6628053B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015067676 2015-03-27
JP2015067676 2015-03-27
PCT/JP2016/001123 WO2016157719A1 (ja) 2015-03-27 2016-03-02 半導体記憶装置の書き換え方法及び半導体記憶装置

Publications (2)

Publication Number Publication Date
JPWO2016157719A1 JPWO2016157719A1 (ja) 2018-01-18
JP6628053B2 true JP6628053B2 (ja) 2020-01-08

Family

ID=57005450

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017509213A Active JP6628053B2 (ja) 2015-03-27 2016-03-02 半導体記憶装置の書き換え方法

Country Status (4)

Country Link
US (1) US10354725B2 (ja)
JP (1) JP6628053B2 (ja)
CN (1) CN107430889B (ja)
WO (1) WO2016157719A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6723402B1 (ja) * 2019-02-28 2020-07-15 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型ランダムアクセスメモリ
WO2023178193A1 (en) 2022-03-16 2023-09-21 Genomatica, Inc. Acyl-acp thioesterase variants and uses thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877786A (ja) * 1994-08-31 1996-03-22 Nkk Corp 不揮発性半導体記憶装置
TW584976B (en) * 2000-11-09 2004-04-21 Sanyo Electric Co Magnetic memory device
US6760244B2 (en) * 2002-01-30 2004-07-06 Sanyo Electric Co., Ltd. Magnetic memory device including storage elements exhibiting a ferromagnetic tunnel effect
JP4804133B2 (ja) * 2005-12-06 2011-11-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007193867A (ja) * 2006-01-17 2007-08-02 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその書き換え方法
JP2009026382A (ja) * 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
JP5054803B2 (ja) 2010-05-26 2012-10-24 シャープ株式会社 半導体記憶装置
JP5149414B2 (ja) * 2010-07-16 2013-02-20 シャープ株式会社 半導体記憶装置およびその駆動方法
JP2011204358A (ja) * 2011-07-21 2011-10-13 Panasonic Corp 半導体記憶装置
US20130286714A1 (en) * 2011-09-28 2013-10-31 Panasonic Corporation Data write method for writing data to nonvolatile memory element, and nonvolatile memory device
CN103282965B (zh) * 2011-11-22 2015-05-06 松下电器产业株式会社 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
US9070424B2 (en) * 2012-06-29 2015-06-30 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
JP6422273B2 (ja) * 2014-09-03 2018-11-14 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20170358349A1 (en) 2017-12-14
CN107430889B (zh) 2020-09-01
WO2016157719A1 (ja) 2016-10-06
JPWO2016157719A1 (ja) 2018-01-18
US10354725B2 (en) 2019-07-16
CN107430889A (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
US9779811B2 (en) Apparatuses and methods for efficient write in a cross-point array
US11587615B2 (en) Cross-point memory compensation
KR20090123244A (ko) 상 변화 메모리 장치 및 그것의 쓰기 방법
JP2013084324A (ja) 半導体記憶装置及び半導体装置
JP5748877B1 (ja) 抵抗変化型メモリ
CN102339636B (zh) 半导体存储装置及其驱动方法
US10014861B2 (en) Level shifters, memory systems, and level shifting methods
US20200005866A1 (en) Apparatuses and methods to control operations performed on resistive memory cells
JP6547758B2 (ja) 不揮発性メモリ装置、および不揮発性メモリ装置の制御方法
JP6628053B2 (ja) 半導体記憶装置の書き換え方法
US9443585B2 (en) Resistance change memory
KR101884203B1 (ko) 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법
JP6672224B2 (ja) 磁気メモリ
US20150235689A1 (en) Semiconductor memory device and control method thereof
JP5407949B2 (ja) 不揮発性記憶装置及びデータ書き込み方法
US11183237B2 (en) Timing control of voltage supply during polarity transition
US6927994B2 (en) Ferroelectric memory device
JP5183677B2 (ja) 半導体記憶装置
JP2009252283A (ja) 半導体記憶装置
JP2012185870A (ja) 半導体記憶装置
JP2012221525A (ja) 半導体装置
WO2014168144A1 (ja) 半導体装置
JP2019114321A (ja) 磁気メモリ
US20150279457A1 (en) Nonvolatile semiconductor storage device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181004

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191119

R151 Written notification of patent or utility model registration

Ref document number: 6628053

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

SZ03 Written request for cancellation of trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R313Z03

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250