JP5054803B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5054803B2 JP5054803B2 JP2010119948A JP2010119948A JP5054803B2 JP 5054803 B2 JP5054803 B2 JP 5054803B2 JP 2010119948 A JP2010119948 A JP 2010119948A JP 2010119948 A JP2010119948 A JP 2010119948A JP 5054803 B2 JP5054803 B2 JP 5054803B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- bit line
- rewrite
- memory cell
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0071—Write using write potential applied to access device gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
Description
前記セルトランジスタは、前記入出力端子の一方端、チャネル領域、及び、前記入出力端子の他方端を行及び列方向に垂直な第3方向に配列してなる縦型の電界効果トランジスタであり、
前記各メモリセルにおいて、前記記憶素子と前記セルトランジスタが前記第3方向に配列され、
前記ワード線、前記第1ビット線、及び、前記第2ビット線が夫々前記第3方向に分離されて形成され、
前記記憶素子に記憶された情報を書き換える書き換え動作の夫々において、
前記第2電圧印加回路は、前記第1電圧印加回路が前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線の双方に前記プリチャージ電圧を予め印加するとともに、前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線との接続を切断し、前記選択されたメモリセルに接続する前記第2ビット線に前記プリチャージ電圧の印加を継続することを第1の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第1の特徴に加えて、前記第2電圧印加回路は、前記第1電圧印加回路が前記書き換え電圧を印加する前に、書き換え対象として選択されなかった非選択の前記メモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間も、前記非選択の前記メモリセルに接続する前記第1ビット線と前記第2ビット線に前記プリチャージ電圧の印加を継続することを第2の特徴とする。
このとき、前記プリチャージ電圧が、前記可変抵抗素子の低抵抗化のための前記書き換え電圧と、前記可変抵抗素子の高抵抗化のための前記書き換え電圧の中間電圧であることが好ましい。
本発明の一実施形態に係る半導体記憶装置(以下、「本発明装置1」と称す)の回路構成図を図1に示す。本発明装置1は、メモリセルアレイ100、第1電圧印加回路101、及び、第2電圧印加回路102を有し、メモリセルアレイ100には、可変抵抗素子としてR11〜R1n,R21〜R2n,・・・が、また、メモリセル選択用のトランジスタとしてQ11〜Q1n,Q21〜Q2n,・・・が、夫々、行方向(図の縦方向)と列方向(図の横方向)にマトリクス状に配列して構成されている。個々のメモリセルにおいて、可変抵抗素子の一方端とトランジスタの入出力端子の一方端が接続され、また、同一列に配列されたメモリセルのトランジスタ入出力端子のうち可変抵抗素子と接続しない他方端同士が、夫々、第1ビット線BL11,BL12,・・・に接続され、同一列に配列されたメモリセルの可変抵抗素子のトランジスタと接続しない他方端同士が、夫々、第2ビット線BL21,・・・に接続されている。同一行に配列されたメモリセルのトランジスタの制御端子同士は、夫々、ワード線WL1〜WLnに接続されている。メモリセルアレイ100内のメモリセルの書き換え・読み出し動作時においては、動作対象のメモリセルを選択し、選択されたメモリセルに接続するワード線及び第1ビット線には夫々、選択ワード線電圧及び選択第1ビット線電圧を各別に印加し、非選択のメモリセルに接続する第1ビット線には非選択第1ビット線電圧を各別に印加し、第2ビット線にはプリチャージ電圧を印加して、選択されたメモリセルの可変抵抗素子に記憶された情報の書き換え又は読み出しを行うことができる。
以下に、別実施形態につき説明する。
10: 基板
12: 層間絶縁膜
14: ゲート電極(ワード線)
15: チューブ
16: ゲート絶縁膜
17: チャネル領域
18: ドレイン領域
20: 下部電極
21: 可変抵抗体
22: 上部電極(第2ビット線)
23: ソース領域(第1ビット線)
30: 素子分離領域
31: 活性領域
32,33,35,36: 導通孔
34: 金属配線層
100,100b,200: メモリセルアレイ
101,103,201: 第1電圧印加回路(書き換え電圧印加回路)
102: 第2電圧印加回路(プリチャージ電圧印加回路)
202: 初期化回路
203: ビット線ノイズ
204: コモン線ノイズ
BL1〜BL4: ビット線
BL11,BL12,BL13: 第1ビット線
BL21,BL22: 第2ビット線
CML: コモン線
Q11〜Q1n,Q21〜Q2n,Q31〜Q3n: セルトランジスタ
R11〜R1n,R21〜R2n,R31〜R3n: 可変抵抗素子
V1: プリチャージ電源線
V2〜V4: 書き換え電源線
WL1〜WLn: ワード線
φ1〜φ5,φ11,φ12,φ21,φ22,φ31,φ32,φ41,φ42: 切替信号
Claims (10)
- 二つの入出力端子を備え、当該二端子間の電気特性の違いにより情報を記憶し、当該二端子間に電圧を印加することにより記憶された情報の書き換えを行う記憶素子と、二つの入出力端子と一つの制御端子を備えたセルトランジスタとを有し、前記記憶素子の前記入出力端子の一方端と前記セルトランジスタの前記入出力端子の一方端とを接続してなる複数のメモリセルを、行及び列方向に夫々マトリクス状に配列してなるメモリセルアレイと、
同一行に配列された前記メモリセルの前記セルトランジスタの前記制御端子同士を夫々接続する、行方向に延伸するワード線と、
同一列に配列された前記メモリセルの前記セルトランジスタの前記入出力端子の前記記憶素子と接続しない他方端同士を夫々接続する、列方向に延伸する第1ビット線と、
前記メモリセルの前記記憶素子の前記入出力端子の前記セルトランジスタと接続しない他方端同士を接続する、列方向に延伸する第2ビット線と、
書き換え対象として選択された前記メモリセルに接続するワード線に電圧を印加するワード線電圧印加回路と、
前記選択されたメモリセルに接続する前記第1ビット線に書き換え電圧を印加する第1電圧印加回路と、
前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線に前記書き換え電圧と異なるプリチャージ電圧を印加する第2電圧印加回路と、を備え、
前記セルトランジスタは、前記入出力端子の一方端、チャネル領域、及び、前記入出力端子の他方端を行及び列方向に垂直な第3方向に配列してなる縦型の電界効果トランジスタであり、
前記各メモリセルにおいて、前記記憶素子と前記セルトランジスタが前記第3方向に配列され、
前記ワード線、前記第1ビット線、及び、前記第2ビット線が夫々前記第3方向に分離されて形成され、
前記記憶素子に記憶された情報を書き換える書き換え動作の夫々において、
前記第2電圧印加回路は、
前記第1電圧印加回路が前記書き換え電圧を印加する前に、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線の双方に前記プリチャージ電圧を予め印加するとともに、
前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間、前記選択されたメモリセルに接続する前記第1ビット線と前記第2ビット線との接続を切断し、前記選択されたメモリセルに接続する前記第2ビット線に前記プリチャージ電圧の印加を継続することを特徴とする半導体記憶装置。 - 前記第2電圧印加回路は、
前記第1電圧印加回路が前記書き換え電圧を印加する前に、書き換え対象として選択されなかった非選択の前記メモリセルに接続する前記第1ビット線と前記第2ビット線を短絡し、前記選択されたメモリセルに接続する前記第1ビット線に前記書き換え電圧が印加されている間も、前記非選択の前記メモリセルに接続する前記第1ビット線と前記第2ビット線に前記プリチャージ電圧の印加を継続することを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1ビット線が、拡散層を含んで形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記セルトランジスタは、
ソース領域、ドレイン領域、チューブ状の前記チャネル領域、
前記チャネル領域の外周側壁面を覆うチューブ状のゲート絶縁膜、及び、
前記ゲート絶縁膜の外周側壁面を覆うゲート電極を有し、
前記チャネル領域の底面および上面において、前記ソース領域および前記ドレイン領域が、夫々、前記チャネル領域と接続するサラウンドゲート型のトランジスタであることを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。 - 前記セルトランジスタは、その底面において前記第1ビット線と、その上面において前記記憶素子の前記入出力端子の一方端と、夫々接続し、
前記記憶素子の前記入出力端子の他方端が前記第2ビット線と接続していることを特徴とする請求項1〜4の何れか一項に記載の半導体記憶装置。 - 前記第2電圧印加回路は、前記プリチャージ電圧が印加されるプリチャージ電源線を有し、
前記プリチャージ電源線は前記第2ビット線の夫々と直接接続し、前記第1ビット線の夫々と前記第1ビット線毎に設けられた第1トランジスタを介して接続することを特徴とする請求項1〜5の何れか一項に記載の半導体記憶装置。 - 前記第1電圧印加回路は、前記書き換え電圧が印加される書き換え電源線を有し、
前記書き換え電源線は前記第1ビット線の夫々と前記第1ビット線毎に設けられた第2トランジスタを介して接続することを特徴とする請求項1〜6の何れか一項に記載の半導体記憶装置。 - 前記第1電圧印加回路は、夫々、前記プリチャージ電圧とは印加電圧が異なる前記書き換え電圧が印加される第1書き換え電源線及び第2書き換え電源線を有し、
前記第1書き換え電源線は前記第1ビット線の夫々と前記第1ビット線毎に設けられた第3トランジスタを介して接続し、
前記第2書き換え電源線は前記第1ビット線の夫々と前記第1ビット線毎に設けられた第4トランジスタを介して接続することを特徴とする請求項1〜6の何れか一項に記載の半導体記憶装置。 - 前記記憶素子は、前記記憶素子の前記二つの入出力端子間の抵抗特性で表される抵抗状態が前記二端子間に印加する電圧により遷移する可変抵抗素子であることを特徴とする請求項1〜8の何れか一項に記載の半導体記憶装置。
- 前記プリチャージ電圧が、前記可変抵抗素子の低抵抗化のための前記書き換え電圧と、前記可変抵抗素子の高抵抗化のための前記書き換え電圧の中間電圧であることを特徴とする請求項9に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010119948A JP5054803B2 (ja) | 2010-05-26 | 2010-05-26 | 半導体記憶装置 |
US13/114,507 US8508978B2 (en) | 2010-05-26 | 2011-05-24 | Semiconductor memory device |
CN201110138379.9A CN102332300B (zh) | 2010-05-26 | 2011-05-26 | 半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010119948A JP5054803B2 (ja) | 2010-05-26 | 2010-05-26 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011248953A JP2011248953A (ja) | 2011-12-08 |
JP5054803B2 true JP5054803B2 (ja) | 2012-10-24 |
Family
ID=45022021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010119948A Expired - Fee Related JP5054803B2 (ja) | 2010-05-26 | 2010-05-26 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8508978B2 (ja) |
JP (1) | JP5054803B2 (ja) |
CN (1) | CN102332300B (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102544049B (zh) * | 2010-12-22 | 2014-04-16 | 中国科学院微电子研究所 | 三维半导体存储器件及其制备方法 |
JP2012204399A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 抵抗変化メモリ |
EP2608210B1 (en) * | 2011-12-23 | 2019-04-17 | IMEC vzw | Stacked RRAM array with integrated transistor selector |
KR20130092930A (ko) * | 2012-02-13 | 2013-08-21 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 소자, 이의 제조 방법 및 이의 구동 방법 |
US9053784B2 (en) | 2012-04-12 | 2015-06-09 | Micron Technology, Inc. | Apparatuses and methods for providing set and reset voltages at the same time |
US8730711B2 (en) * | 2012-04-26 | 2014-05-20 | Robert Newton Rountree | Low noise memory array |
WO2014119537A1 (ja) * | 2013-01-29 | 2014-08-07 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP6092696B2 (ja) * | 2013-04-15 | 2017-03-08 | シャープ株式会社 | 可変抵抗素子を用いたメモリセル |
TW201511228A (zh) * | 2013-04-16 | 2015-03-16 | Ps4 Luxco Sarl | 半導體裝置 |
WO2015037159A1 (ja) * | 2013-09-13 | 2015-03-19 | 株式会社 東芝 | 半導体記憶装置及びメモリシステム |
US10037801B2 (en) * | 2013-12-06 | 2018-07-31 | Hefei Reliance Memory Limited | 2T-1R architecture for resistive RAM |
US9231029B2 (en) | 2013-12-18 | 2016-01-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
US9368170B2 (en) | 2014-03-14 | 2016-06-14 | Kabushiki Kaisha Toshiba | Memory device with resistance-change type storage elements |
JP6628053B2 (ja) | 2015-03-27 | 2020-01-08 | パナソニックIpマネジメント株式会社 | 半導体記憶装置の書き換え方法 |
JP2017037691A (ja) | 2015-08-10 | 2017-02-16 | 株式会社東芝 | 不揮発性半導体メモリ |
JP2018157154A (ja) | 2017-03-21 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
US11417829B2 (en) * | 2018-05-18 | 2022-08-16 | Integrated Silicon Solution, (Cayman) Inc. | Three dimensional perpendicular magnetic tunnel junction with thin film transistor array |
US10593397B1 (en) * | 2018-12-07 | 2020-03-17 | Arm Limited | MRAM read and write methods using an incubation delay interval |
KR20200078048A (ko) * | 2018-12-21 | 2020-07-01 | 에스케이하이닉스 주식회사 | 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법 |
US10783957B1 (en) | 2019-03-20 | 2020-09-22 | Arm Limited | Read and logic operation methods for voltage-divider bit-cell memory devices |
CN110519538B (zh) * | 2019-08-09 | 2021-11-19 | 上海集成电路研发中心有限公司 | 一种基于忆阻器的像元电路和图像传感器 |
US11462282B2 (en) | 2020-04-01 | 2022-10-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory structure |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN85103516B (zh) * | 1985-05-02 | 1987-04-15 | 得克萨斯仪器公司 | 具有拟折叠位线的动态存储阵列 |
KR970001346B1 (ko) * | 1992-10-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
DE19640235C2 (de) * | 1996-09-30 | 2001-10-25 | Infineon Technologies Ag | Halbleiter-Festwertspeicher mit in Grabenseitenwänden vertikal verlaufenden Transistoren und Verfahren zu seiner Herstellung |
JP4726292B2 (ja) | 2000-11-14 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP2004185755A (ja) | 2002-12-05 | 2004-07-02 | Sharp Corp | 不揮発性半導体記憶装置 |
KR100937564B1 (ko) * | 2005-06-20 | 2010-01-19 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 기억 장치 및 그 기입 방법 |
JP4751432B2 (ja) | 2008-09-26 | 2011-08-17 | シャープ株式会社 | 半導体記憶装置 |
JP4796640B2 (ja) * | 2009-05-19 | 2011-10-19 | シャープ株式会社 | 半導体記憶装置、及び、電子機器 |
JP5297342B2 (ja) * | 2009-11-02 | 2013-09-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2010
- 2010-05-26 JP JP2010119948A patent/JP5054803B2/ja not_active Expired - Fee Related
-
2011
- 2011-05-24 US US13/114,507 patent/US8508978B2/en not_active Expired - Fee Related
- 2011-05-26 CN CN201110138379.9A patent/CN102332300B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011248953A (ja) | 2011-12-08 |
CN102332300A (zh) | 2012-01-25 |
CN102332300B (zh) | 2014-10-29 |
US8508978B2 (en) | 2013-08-13 |
US20110292715A1 (en) | 2011-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5054803B2 (ja) | 半導体記憶装置 | |
JP4796640B2 (ja) | 半導体記憶装置、及び、電子機器 | |
KR102167196B1 (ko) | 저항 변화형 랜덤 액세스 메모리 | |
JP5662237B2 (ja) | 半導体記憶装置 | |
TWI708411B (zh) | 可變電阻式記憶體 | |
US8929122B2 (en) | Circuit and system of using a junction diode as program selector for resistive devices | |
KR101115756B1 (ko) | 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법 | |
JP4834542B2 (ja) | 半導体装置 | |
US20170345496A1 (en) | Asymmetrical write driver for resistive memory | |
JP5149414B2 (ja) | 半導体記憶装置およびその駆動方法 | |
US9153625B2 (en) | Non-volatile semiconductor memory device | |
JP5598338B2 (ja) | 記憶装置およびその動作方法 | |
CN102254570A (zh) | 半导体器件 | |
US11842780B2 (en) | Semiconductor device and electronic apparatus including the same | |
US20170372779A1 (en) | Ots for nvm array select lines | |
JP5207092B2 (ja) | 逆バイアス漏れを緩和するシステム及び方法 | |
KR101051166B1 (ko) | 상 변화 메모리 장치 | |
JP5700602B1 (ja) | 不揮発性半導体メモリ | |
KR20130028416A (ko) | 3개의 트랜지스터를 이용한 메모리셀 회로 및 디스플레이 화소 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120411 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120417 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120703 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120727 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150803 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |