CN102544049B - 三维半导体存储器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种基于垂直型环栅晶体管的1T1R存储结构的三维半导体存储器件及其制备方法，通过控制环栅晶体管的沟道宽度和沟道长度，可以有效控制开关电流比，从而有利于1T1R存储单元的多态运作，同时垂直晶体管相比水平晶体管具有更小的版图尺寸，从而可以有效缩减版图尺寸，实现超高密度的阵列集成。
Description
技术领域
本发明涉及微电子技术领域，尤其涉及一种非易失性高密度的三维半导体存储器件及其制备方法。
背景技术
半导体存储技术是微电子技术领域的关键技术之一。随着信息技术从网络和计算为核心转入以存储为核心，存储技术的研究成为了信息技术研究的重要方向。当前存储技术的研究主要集中在高密度、高性能的非挥发性闪存技术研究上面。随着器件尺寸的不断缩小，传统FLASH技术在实现变比的过程中遭遇到越来越严重的技术难点，如串扰、写入速度慢等，因而难以适应后20纳米结点的存储技术发展的要求。因此，大容量存储需求需要发展新的存储技术。
近年来，阻变存储技术引起了众多研究者的注意，并被认为是后20纳米结点的关键技术。电阻随机存储器(RRAM)是利用电信号作用下存储介质在高阻和低阻间的可逆转换来区分两态。存储单元结构一般由上电极、阻变材料和下电极三层依次堆叠形成，其具有结构简单，制造容易，以及和现有CMOS工艺兼容的优点。为此，对阻变存储单元的三维集成将有望实现高密度的数据存储并有望用于固态磁盘(Solid State Disk)等多种应用。
鉴于常规十字结(cross-bar)型阻变存储单元之间的串扰效应，因此，常规的阻变存储技术需要借助于二极管或者选择晶体管来实现单元的选择，1D1R和1T1R是两种典型的存储结构。三维阻变存储主要是实现这两种典型存储结构的三维集成。图1为本发明现有技术1D1R结构的半导体存储器件的示意图。如图1所示，尽管1D1R型三维阻变存储器件可以在一定程度上提高存储密度，然而由于构成存储单元的二极管一般是由PN结所构成，因此其很难实现存储单元高度的真正变比。常规PN结的高度将大于100纳米，为了提高正偏电流抑制反偏电流甚至需要在PN结中间采用一层本征硅，为了抑制下金属电极中的金属与P型硅的互扩散也需要引入金属势垒层，这些措施将进一步增加单元厚度，从而不利于更多层存储单元的实现，比如多层刻蚀工艺将变得难以实现；更重要的是，多层堆栈存储单元实现过程中，形成PN结时候的注入和随后的杂质激活需要较高的温度，使得在后续单元形成过程中对之前的单元性能产生影响，不利于实现存储器件的高可靠运作。因此，相较于三维1D1R型阻变存储器，1T1R型三维存储技术显示了更大的高密度集成的潜力，例如通过调整各存储层厚度可以实现更多层的集成。
图2为本发明现有技术左右电极位置的1T1R结构半导体存储器件的示意图；图3为本发明现有技术上下电极位置的1T1R结构半导体存储器件的示意图。如图2和图3所示，对于1T1R型三维存储技术而言，不管是左右电极位置的阻变单元结构还是上下电极位置的阻变单元结构，其对存储区域的访问都是通过平面型选择晶体管来进行，这就要求该选择晶体管能够提供大的开关比(大的开态电流用以编程和低的关态电流防止串扰)。然而，大开关比的实现与三维存储器件高密度集成需要减小晶体管版图尺寸的需求背离，因此常规的三维结构必须在密度和性能之间进行权衡，并不是一个很好的解决方式。这也与常规的1T1C结构的DRAM类似，在按比例缩小的过程中，单个选择晶体管的尺寸将成为制约其进一步缩小的瓶颈。
在实现本发明的过程中，发明人意识到现有技术存在如下缺陷：在三维半导体存储器件中，晶体管提供大的开关比与晶体管版图尺寸的缩小两者不能兼顾。
发明内容
(一)要解决的技术问题
针对现有技术中存在的上述缺陷，本发明提供了一种三维半导体存储器件及其制备方法，以使尺寸较小的晶体管能够提供尽可能大的开关比。
(二)技术方案
根据本发明的一个方面，提供了一种三维半导体存储器件，包括衬底和位于衬底上方的一个或多个垂直存储阵列串，每个存储阵列串包括垂直型环栅晶体管和垂直环状阻变单元。其中：在位线方向上，相邻的垂直存储阵列串的垂直型环栅晶体管共享源区，垂直型环栅晶体管的栅极通过绝缘层隔离，垂直环状阻变单元的上电极通过绝缘层隔离，共享的源区作为存储阵列串的位线；在字线方向上，相邻的垂直存储阵列串的垂直型环栅晶体管的源区通过浅槽隔离区隔离，垂直型环栅晶体管的栅极相互连接，垂直环状阻变单元的上电极相互连接。
优选地，本技术方案中，垂直型环栅晶体管包括：源区，形成于衬底的上方；沟道区，形成于源区上方，垂直于衬底；漏极，形成于沟道区和垂直环状阻变单元之间；以及栅绝缘层和栅极，依次形成于沟道区的侧面。
优选地，本技术方案中，垂直环状阻变单元包括纵向设置的一个或多个环状电阻子单元，环状电阻子单元包括：下电极，形成于所对应的垂直型环栅晶体管的漏极上，对应同一垂直型环栅晶体管的一个或多个环状电阻子单元共享下电极；阻变功能层，形成于下电极预设位置的侧面，用于区分信息状态；以及上电极，形成于阻变功能层上方，构成垂直环状阻变单元的各层上电极之间互相绝缘，相邻的垂直环状阻变单元的环状电阻子单元的上电极，在位线方向相互绝缘，在字线方向则共享连接到阵列外围。
优选地，本技术方案中，垂直型环栅晶体管中，源极，通过注入形成，或通过形成金属硅化物形成，或者通过金属埋层形成；沟道区，通过对衬底的刻蚀完成，或通过外延生长或者沉积工艺完成；栅极，通过先形成栅极然后形成沟道的“gate-first”工艺完成，或通过先完成沟道在形成栅极的“gate-last”工艺完成；栅介质层，通过沉积工艺完成；以及漏极，通过掺杂注入形成，或通过硅化工艺形成，或通过沉积金属方式形成。
优选地，本技术方案中，沟道区的材料为以下材料中的一种：硅、多晶硅或锗；栅极的材料为以下材料中的一种：多晶硅、金属或金属硅化物；栅介质层的材料为以下材料中的一种：SiO2或SiOxNy。
优选地，本技术方案中，下电极由单层金属、金属钝化层和金属双层结构构成；阻变薄膜功能层，通过沉积单层阻变材料或者多层阻变材料形成，通过改变功能层材料的相位予以实现；
根据本发明的另一个方面，提供了一种三维半导体存储器件的制备方法，包括：在衬底上制备垂直环栅晶体管；以及在制备了垂直环栅晶体管的衬底上形成垂直环状阻变单元，从而完成三维半导体存储器件的制备。
优选地，本技术方案中，在衬底上制备垂直环栅晶体管包括：在衬底上形成浅槽隔离区定义位线区域；采用离子注入工艺或者硅化工艺在位线区域形成位线；在已形成位线的衬底上沉积SiO2绝缘层/SiN牺牲层/SiO2绝缘层堆栈；在沉积SiO2/SiN/SiO2堆栈的衬底上在位线区域上方刻蚀形成通孔，定义沟道区域；在定义沟道区域的衬底上采用外延工艺形成沟道，或者采用沉积并退火的工艺在通孔区域形成沟道区；采用离子注入形成漏区；在形成漏区的衬底上刻蚀定义形成字线区域；在形成字线区域的衬底上移去SiN牺牲层；在移去SiN牺牲层的衬底上采用gate-last工艺的栅介质和栅极沉积和回刻；以及沉积绝缘介质层隔离区。
优选地，本技术方案中，刻蚀定义形成字线区域之前还包括：沉积金属或者硅化形成低阻漏接触区。
优选地，本技术方案中，在制备了垂直环栅晶体管的衬底上制备垂直环状阻变单元包括：交替沉积多层的隔绝层和牺牲层SiN，通过厚度定义阻变单元尺寸，牺牲层的层数对应于环状电阻子单元的个数；通孔刻蚀定义阻变阵列单元的下电极区域，下电极区域向下连接垂直环栅晶体管的漏极；在通孔区域沉积金属钝化层和下电极金属；在字线方向刻蚀堆栈层定义阻变单元的上电极尺寸；移去SiN牺牲层；沉积形成阻变功能层薄膜和上电极，回刻完成单元间隔离；以及进行绝缘层介质沉积，外围金属连线。
(三)有益效果
本发明提出了一种采用垂直型环栅晶体管的1T1R存储结构的三维半导体存储器件，垂直晶体管相比水平晶体管具有更小的版图尺寸，同时通过控制环栅晶体管的沟道宽度和沟道长度可以有效控制开关电流比。
附图说明
图1为本发明现有技术1D1R结构的半导体存储器件的示意图；
图2为本发明现有技术左右电极位置的1T1R结构半导体存储器件的示意图；
图3为本发明现有技术上下电极位置的1T1R结构半导体存储器件的示意图；
图4为本发明实施例三维半导体存储器件在位线方向上的示意图；
图5为本发明实施例三维半导体存储器件在字线方向上的示意图。
图6为本发明实施例三维半导体存储器件中单个阻变存储单元的截面图；
图7为本发明实施例三维半导体存储器件制备工艺中定义位线后的示意图；
图8为本发明实施例三维半导体存储器件制备工艺中形成低阻位线后的示意图；
图9为本发明实施例三维半导体存储器件制备工艺中沉积牺牲层后的示意图；
图10为本发明实施例三维半导体存储器件制备工艺中定义沟道区域后的示意图；
图11为本发明实施例三维半导体存储器件制备工艺中采用离子注入形成漏区后的示意图；
图12为本发明实施例三维半导体存储器件制备工艺中形成低阻漏接触区后的示意图；
图13为本发明实施例三维半导体存储器件制备工艺中刻蚀定义形成字线区域后的示意图；
图14为本发明实施例三维半导体存储器件制备工艺中移去SiN牺牲层后的示意图；
图15为本发明实施例三维半导体存储器件制备工艺中采用gate-last工艺的栅介质和栅极沉积和回刻后的示意图；
图16为本发明实施例三维半导体存储器件制备工艺中沉积绝缘介质层隔离区后的示意图；
图17为本发明实施例三维半导体存储器件制备工艺中沉积多层牺牲层介质后的示意图；
图18为本发明实施例三维半导体存储器件制备工艺中通孔刻蚀定义阻变阵列单元的下电极区域后的示意图；
图19为本发明实施例三维半导体存储器件制备工艺中在通孔区域沉积金属钝化层和下电极金属性材料后的示意图；
图20为本发明实施例三维半导体存储器件制备工艺中在字线方向刻蚀堆栈层定义阻变单元的上电极尺寸后的示意图；
图21为本发明实施例三维半导体存储器件制备工艺中移去SiN牺牲层后的示意图；
图22为本发明实施例三维半导体存储器件制备工艺中定义位线后的示意图；
图23a为本发明实施例三维半导体存储器件制备工艺中存储阵列区域在位线方向的截面图；
图23b本发明实施例三维半导体存储器件制备工艺中存储阵列区域在字线方向的截面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明公开了一种三维半导体存储器件，包括衬底和位于衬底上方的一个或多个垂直存储阵列串，每个存储阵列串包括垂直型环栅晶体管和垂直环状阻变单元，在位线方向上，相邻的垂直存储阵列串的垂直型环栅晶体管共享源区，垂直型环栅晶体管的栅极通过绝缘层隔离，垂直环状阻变单元的上电极通过绝缘层隔离，共享的源区作为存储阵列串的位线；在字线方向上，相邻的垂直存储阵列串的垂直型环栅晶体管的源区通过浅槽隔离区隔离，垂直型环栅晶体管的栅极相互连接，垂直环状阻变单元的上电极相互连接，相互连接的栅极作为存储阵列串的字线。
在进一步的实施例中，垂直型环栅晶体管包括：源区，形成于衬底的上方；沟道区，形成于源区上方，垂直于衬底；漏极，形成于沟道区和垂直环状阻变单元之间；栅绝缘层和栅极，依次形成于沟道区的侧面。
本发明提出的基于垂直型环栅晶体管的1T1R三维存储结构的三维半导体存储器件通过控制环栅晶体管的沟道宽度和沟道长度可以有效控制开关电流比，有利于1T1R存储单元的多态运作。同时垂直晶体管相比水平晶体管具有更小的版图尺寸，比如，常规的位线接触控将位于晶体管的下方从而可以有效缩减版图尺寸等，因此可以实现超高密度的阵列集成。
本发明中，三维半导体存储器件中，垂直环状阻变单元由纵向设置的一个或多个环状电阻子单元构成，环状电阻子单元包括：下电极，形成于所对应的垂直型环栅晶体管的漏极上，对应同一垂直型环栅晶体管的一个或多个环状电阻子单元共享下电极；阻变功能层，形成于下电极的侧面，用于区分信息状态；上电极，形成的阻变功能层上方，构成垂直环状阻变单元的各层上电极之间互相绝缘，相邻的垂直环状阻变单元的环状电阻子单元的上电极，在位线方向相互绝缘，在字线方向则共享连接到阵列外围。
以下给出本发明的一个具体实施例，来说明本发明。本发明中，每一个存储阵列串由一个垂直型环栅晶体管和一串垂直环状阻变单元构成。图4为本发明实施例三维半导体存储器件在位线方向上的示意图。如图4所示，在位线方向上，不同的阵列串共享一个低阻的晶体管源区，晶体管栅极和阻变材料电极通过绝缘层隔离。图5为本发明实施例三维半导体存储器件在字线方向上的示意图。如图5所示，在字线方向上，每个串之间的源区通过浅槽隔离区隔离开来，每个串之间选择管的栅极以及各层阻变单元的上电极相互连接，在阵列外围提供阵列访问接口。
对于本方案中的垂直型环栅晶体管(1T)，其包括以下结构：
源极(401或502)：这也是存储阵列的位线，该位线可以通过注入形成，也可以通过形成金属硅化物或者通过金属埋层形成；
沟道(404或504)：该区可以通过对原有硅衬底的刻蚀完成，也可通过外延生长或者沉积工艺完成，沟道可以是硅、多晶硅、锗以及其他的用以实现晶体管沟道区的材料构成；
栅极(403或503)：该栅极可以通过先形成栅极然后形成沟道的“gate-first”工艺(先做栅极，在做源极和漏极)完成，或通过先完成沟道再形成栅极的“gate-last”工艺(先做伪栅极，在做源极和漏极)完成；其材料可以是多晶硅、金属、金属硅化物等材料；
栅介质层(402)：该层可以是常规的SiO2，或者SiOxNy，也可以是高介电常数材料构成；
漏极(405或505)：漏区可以通过掺杂注入实现，也可以通过硅化工艺或者沉积金属等方式形成。该漏区将与存储单元的下电极连接。
图6为本发明实施例三维半导体存储器件中单个阻变存储单元的截面图。参照图4-图6，对于本发明中的每一个垂直环状阻变单元(“1R”)，包括：
下电极：对于垂直存储阵列串，其各个存储单元的下电极共享连接到该串访问晶体管的漏区。该区可以用单层金属构成，也可以由金属钝化层和金属的双层结构构成。其材料可以是Ag，Au，Cu，W，Ti，Pt，Ti，Ta等金属材料；其也可以包括TiN，TaN，WN等材料。
阻变功能层薄膜：该层薄膜将环绕柱状下电极形成环状结构。该功能层材料将提供用以区分信息状态的能力，主要包括两种情况：
<1>通过沉积单层阻变材料或者多层阻变材料来构成。比如其阻变功能层材料可以为复杂的氧化物，如Pr1-xCaxMnO3等，或者钙钛矿材，SrTiO3和SrZrO3等，也可以为HfO2、CuO2、TiO2、ZrO2、NiOx、Nb2O5、MoO等二元过度金属氧化物等，以及上述各种材料的组合结构。
<2>电阻态的转换也可以通过改变功能层材料的相位予以实现(即常规的相变存储器)。因此，该功能材料亦可以包括各种可以发生相变的材料，比如Ge2Sb2Te5(GST)，GeTe，GeTeC等材料。
上电极：构成垂直存储串的各层上电极之间互相绝缘，在位线方向各串之间也相互绝缘，但在字线方向则共享连接到阵列外围。构成该层的材料可以是单层或者双层金属材料，比如，其材料可以是Ag，Au，Cu，W，Ti，Pt，Ti，Ta等金属材料；其也可以包括TiN，TaN，WN等材料，以及上述材料的组合。
为了实现上述三维半导体存储器件，可以采用多种制备流程，作为一个例子，本实施例提出了实现该三维半导体存储阵列的电极替代式工艺技术具体包括：
步骤S100：Gate-Last工艺制备垂直环栅晶体管，包括以下子步骤，
S102，形成浅槽隔离区定义位线(选择管源区)区域，如图7所示，其中左图为X方向，右图为Y方向；
S104，采用离子注入工艺或者硅化工艺形成低阻位线，如图8所示，其中左图为X方向，右图为Y方向；
S106，沉积牺牲层SiO2/SiN/SiO2堆栈，如图9所示；
S108，在沉积SiO2/SiN/SiO2堆栈的衬底上在位线区域上方刻蚀形成通孔，定义沟道区域，如图10所示；
S110，外延或者沉积退火形成沟道区，采用离子注入形成漏区，如图11所示；
S112，(可选步骤)沉积金属或者硅化形成低阻漏接触区，如图12所示；
S114，刻蚀定义形成字线区域(未刻蚀部分)，如图13所示；
S116，移去SiN牺牲层，如图14所示；
S118，采用gate-last工艺的栅介质和栅极沉积和回刻，如图15所示；
S120，沉积绝缘介质层隔离区，如图16所示。
步骤S200：采用电极替代方式形成阻变单元的三维集成，包括以下子步骤：
S202，沉积多层牺牲层介质，通过厚度定义阻变单元尺寸，如图17所示；
S204，通孔刻蚀定义阻变阵列单元的下电极区域，如图18所示；
S206，在通孔区域沉积金属钝化层和下电极金属性材料，如图19所示；
S208，在字线方向刻蚀堆栈层定义阻变单元的上电极尺寸，如图20所示；
S210，利用SIN/SiO之间的高选择性移去SiN牺牲层，如图21所示；
S212，形成阻变功能层薄膜和上电极，回刻完成单元间隔离，如图22所示；
S214，最后完成绝缘层介质沉积，外围金属连线等后端工艺步骤。图23a为本发明实施例三维半导体存储器件制备工艺中存储阵列区域在位线方向的截面图；图23b本发明实施例三维半导体存储器件制备工艺中存储阵列区域在字线方向的截面图。
通过采用上述步骤，垂直型1T1R三维存储阵列能够有效实现。当然，对于阻变单元的实现也可以在下电极通孔刻蚀(上述步骤S204)后，通过选择性部分刻蚀SiN，然后沉积阻变材料并回刻形成分立的阻变区域，然后再完成下电极沉积(上述步骤S206)。在字线刻蚀后选择性移去SiN(上述步骤S210)后，则只需要沉积上电极材料(上述步骤S212)就可以完成存储单元。对这种三维阻变存储阵列的擦、写以及读操作可以参考基于平面管的1T1R型阵列实现，此处不再一一赘述。
在上述实施例的基础上，在进一步的实施例中，采用电极替代式的三维半导体存储器件制备方法包括如下流程：
步骤A，在硅衬底上形成浅槽隔离区定义位线(选择管源区)区域；
步骤B，采用离子注入工艺形成高浓度的n型掺杂位线(源区)；
步骤C，沉积牺牲层SiO/SiN/SiO；
步骤D，刻蚀形成通孔，定义沟道区域；
步骤E，采用外延工艺形成硅沟道区，随后采用离子注入形成漏区；
步骤F，(可选步骤)完成硅化工艺形成低阻漏接触区；
步骤G，刻蚀定义形成栅极区域(未刻蚀部分)；
步骤H，选择性刻蚀移去SiN牺牲层；
步骤I，完成栅介质SiO2和栅极多晶硅PolySilicon沉积和回刻；
步骤J，沉积绝缘介质层SiO2或者HDP等形成隔离区；
步骤K，沉积多层牺牲层介质SiO/SIN/.../SiN/SiO；
步骤L，通孔刻蚀定义阻变阵列单元的下电极区域；
步骤M，在通孔区域沉积金属钝化层TaN和下电极金属如Pt等；
步骤N，在字线方向刻蚀堆栈层定义阻变单元的上电极尺寸；
步骤O，利用SIN/SiO之间的高选择性移去SiN牺牲层；
步骤P，阻变功能层薄膜NiO和上电极如Ti沉积、回刻完成单元隔离；
步骤Q，完成绝缘层介质SiO2沉积，外围金属连线等后端工艺。
由上述可工艺流程可以看出，尽管本存储结构采用了多个存储单元的堆栈结构，然而由于采用替代式电极工艺，只需要两次刻蚀(一次刻蚀通孔完成下电极制备，一次刻蚀完成上电极制备)，因此其制备工艺非常简单、制造成本低、与传统的硅平面CMOS工艺的兼容性也非常好，便于工业应用和推广。
以上结构我们只画出了四层存储单元堆栈结构，对不同层数(N＞＝1)存储单元堆栈结构也将被本发明所涵盖。
从上述本发明的实施例可以看出，本发明具有以下有益效果：
1、本发明提出的基于垂直型环栅晶体管的1T1R三维存储结构通过控制环栅的周长和垂直向沟长可以有效控制开关电流比，有利于1T1R存储单元的多态运作。同时垂直晶体管相比水平晶体管具有更小的版图尺寸，比如，图2左所示常规的位线接触控(或者说选择管的源接触)将位于晶体管的下方可以有效缩减版图尺寸等，因此可以实现超高密度的阵列集成。
2、本发明中提出的新结构，在晶体管形成以后，阻变单元的三维集成可以采用低温工艺进行，相比1D1R存储结构，存储阵列具有更高的可靠性。
3、本发明提出的一种阻变区电极的替代式工艺技术可以通过控制牺牲堆栈层SiO2/SiN/SiO2的厚度来达到控制环状阻变存储区域的大小(高矮)，通过控制金属和阻变材料的回刻工艺来控制电极和阻变材料的尺寸(厚度)，相较常规的三维阻变工艺流(阻变单元沉积→刻蚀→阻变单元沉积→刻蚀→。。。)，只采用一次性刻蚀将使得工艺非常简单，成本迅速降低，更适合工艺集成。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种三维半导体存储器件，其特征在于，包括衬底和位于所述衬底上方的一个或多个垂直存储阵列串，每个所述存储阵列串包括垂直型环栅晶体管和垂直环状阻变单元，其中：
在位线方向上，相邻的所述垂直存储阵列串的所述垂直型环栅晶体管共享源区，所述垂直型环栅晶体管的栅极通过绝缘层隔离，所述垂直环状阻变单元的上电极通过绝缘层隔离，共享的所述源区作为所述存储阵列串的位线；
在字线方向上，相邻的所述垂直存储阵列串的所述垂直型环栅晶体管的源区通过浅槽隔离区隔离，所述垂直型环栅晶体管的栅极相互连接，所述垂直环状阻变单元的上电极相互连接。
2.根据权利要求1所述的三维半导体存储器件，其特征在于，所述垂直型环栅晶体管包括：
源区，形成于所述衬底的上方；
沟道区，形成于所述源区上方，垂直于所述衬底；
漏极，形成于所述沟道区和所述垂直环状阻变单元之间；以及
栅绝缘层和栅极，依次形成于所述沟道区的侧面。
3.根据权利要求2所述的三维半导体存储器件，其特征在于，所述垂直环状阻变单元包括纵向设置的一个或多个环状电阻子单元，所述环状电阻子单元包括：
下电极，形成于所对应的垂直型环栅晶体管的漏极上，对应同一垂直型环栅晶体管的一个或多个环状电阻子单元共享下电极；
阻变功能层，形成于所述下电极预设位置的侧面，用于区分信息状态；以及
上电极，形成于所述阻变功能层上方，构成垂直环状阻变单元的各层上电极之间互相绝缘，相邻的垂直环状阻变单元的环状电阻子单元的上电极，在位线方向相互绝缘，在字线方向则共享连接到阵列外围。
4.根据权利要求2所述的三维半导体存储器件，其特征在于，所述垂直型环栅晶体管中，
所述源极，通过注入形成，或通过形成金属硅化物形成，或者通过金属埋层形成；
所述沟道区，通过对所述衬底的刻蚀完成，或通过外延生长或者沉积工艺完成；
所述栅极，通过“gate-first”工艺或“gate-last”工艺完成，其中，所述“gate-first”工艺为先形成栅极然后形成沟道的工艺，所述“gate-last”工艺为先完成沟道再形成栅极的工艺；
所述栅介质层，通过沉积工艺完成；以及
所述漏极，通过掺杂注入形成，或通过硅化工艺形成，或通过沉积金属方式形成。
5.根据权利要求4所述的三维半导体存储器件，其特征在于，
所述沟道区的材料为以下材料中的一种：硅、多晶硅或锗；
所述栅极的材料为以下材料中的一种：多晶硅、金属或金属硅化物；
所述栅介质层的材料为以下材料中的一种：SiO2或SiOxNy。
6.根据权利要求3所述的三维半导体存储器件，其特征在于，
所述下电极由单层金属、金属钝化层和金属双层结构构成；
所述阻变薄膜功能层，通过沉积单层阻变材料或者多层阻变材料形成，通过改变功能层材料的相位予以实现。
7.根据权利要求6所述的三维半导体存储器件，其特征在于，
所述下电极的材料为以下材料中的一种：Ag，Au，Cu，W，Ti，Pt，Ti，Ta，TiN，TaN或WN；
所述阻变功能层为以下材料中的一种：Pr1-xCaxMnO3、，SrTiO3、SrZrO3、HfO2、CuO2、TiO2、ZrO2、NiOx、Nb2O5、MoO、Ge2Sb2Te5、GeTe或GeTeC；
所述上电极为以下材料中的一种或多种：Ag、Au、Cu、W、Ti、Pt、Ti、Ta、TiN、TaN或WN。
8.一种三维半导体存储器件的制备方法，其特征在于，包括：
在衬底上制备垂直环栅晶体管，包括：
在所述衬底上形成浅槽隔离区定义位线区域；
采用离子注入工艺或者硅化工艺在所述位线区域形成位线；
在已形成位线的所述衬底上沉积SiO2绝缘层/SiN牺牲层/SiO2绝缘层堆栈；
在沉积SiO2/SiN/SiO2堆栈的所述衬底上在位线区域上方刻蚀形成通孔，定义沟道区域；
在所述定义沟道区域的衬底上采用外延工艺形成沟道，或者采用沉积并退火的工艺在通孔区域形成沟道区；
采用离子注入形成漏区；
在形成漏区的衬底上刻蚀定义形成字线区域；
在形成字线区域的衬底上移去SiN牺牲层；
在移去SiN牺牲层的衬底上采用gate-last工艺的栅介质和栅极沉积和回刻；以及
沉积绝缘介质层隔离区；以及
在制备了所述垂直环栅晶体管的衬底上形成垂直环状阻变单元，从而完成三维半导体存储器件的制备。
9.根据权利要求8所述的三维半导体存储器件制备方法，其特征在于，所述刻蚀定义形成字线区域之前还包括：
沉积金属或者硅化形成低阻漏接触区。
10.根据权利要求8所述的三维半导体存储器件制备方法，其特征在于，所述在制备了垂直环栅晶体管的衬底上制备垂直环状阻变单元包括：
交替沉积多层的隔绝层和牺牲层SiN，通过厚度定义阻变单元尺寸，所述牺牲层的层数对应于环状电阻子单元的个数；
通孔刻蚀定义阻变阵列单元的下电极区域，所述下电极区域向下连接所述垂直环栅晶体管的漏极；
在通孔区域沉积金属钝化层和下电极金属；
在字线方向刻蚀堆栈层定义阻变单元的上电极尺寸；
移去SiN牺牲层；
沉积形成阻变功能层薄膜和上电极，回刻完成单元间隔离；以及
进行绝缘层介质沉积，外围金属连线。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741716B1 (en) | 2016-09-23 | 2017-08-22 | International Business Machines Corporation | Forming vertical and horizontal field effect transistors on the same substrate |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
| KR101794017B1 (ko) * | 2011-05-12 | 2017-11-06 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US9627443B2 (en) * | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
| KR20130004784A (ko) * | 2011-07-04 | 2013-01-14 | 삼성전자주식회사 | 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법 |
| KR20130015444A (ko) * | 2011-08-03 | 2013-02-14 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
| US10096653B2 (en) | 2012-08-14 | 2018-10-09 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
| US9076879B2 (en) | 2012-09-11 | 2015-07-07 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and method for fabricating the same |
| US9704580B2 (en) * | 2012-10-22 | 2017-07-11 | Conversant Intellectual Property Management Inc. | Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices |
| KR20140068627A (ko) * | 2012-11-28 | 2014-06-09 | 삼성전자주식회사 | 가변저항막을 갖는 저항 메모리 소자 및 그 제조방법 |
| KR102035279B1 (ko) | 2013-02-04 | 2019-10-22 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조 방법 |
| US9184217B2 (en) | 2013-04-18 | 2015-11-10 | Kabushiki Kaisha Toshiba | Memory device |
| KR20140127577A (ko) * | 2013-04-25 | 2014-11-04 | 에스케이하이닉스 주식회사 | 3차원 저항 가변 메모리 장치 및 그 제조방법 |
| CN103311310A (zh) * | 2013-05-13 | 2013-09-18 | 北京京东方光电科技有限公司 | 一种薄膜晶体管及其制备方法、阵列基板 |
| KR20140142887A (ko) * | 2013-06-05 | 2014-12-15 | 에스케이하이닉스 주식회사 | 3차원 반도체 장치 및 그 제조방법 |
| CN103413834B (zh) * | 2013-07-25 | 2016-01-20 | 北京京东方光电科技有限公司 | 一种薄膜晶体管及其制作方法、阵列基板及显示装置 |
| WO2015075819A1 (ja) * | 2013-11-22 | 2015-05-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び半導体装置の製造方法 |
| US9224788B2 (en) * | 2013-11-29 | 2015-12-29 | Kabushiki Kaisha Toshiba | Nonvolatile memory device and method for manufacturing same |
| EP2887396B1 (en) | 2013-12-20 | 2017-03-08 | Imec | Three-dimensional resistive memory array |
| US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
| US20150255510A1 (en) * | 2014-03-06 | 2015-09-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9343507B2 (en) * | 2014-03-12 | 2016-05-17 | Sandisk 3D Llc | Dual channel vertical field effect transistor including an embedded electrode |
| US9331088B2 (en) | 2014-03-25 | 2016-05-03 | Sandisk 3D Llc | Transistor device with gate bottom isolation and method of making thereof |
| US9570514B2 (en) * | 2014-06-06 | 2017-02-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN104022121B (zh) * | 2014-06-23 | 2017-05-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| CN104022120B (zh) * | 2014-06-23 | 2018-03-30 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| CN104037175B (zh) * | 2014-06-23 | 2018-03-30 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US9985026B2 (en) | 2014-08-15 | 2018-05-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor, integrated circuit and method of fabricating the same |
| US9893159B2 (en) * | 2014-08-15 | 2018-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistor, integrated circuit and method of fabricating the same |
| US11133461B2 (en) * | 2014-09-26 | 2021-09-28 | Intel Corporation | Laminate diffusion barriers and related devices and methods |
| US10608177B2 (en) * | 2014-12-26 | 2020-03-31 | Institute of Microelectronics, Chinese Academy of Sciences | Self-gated RRAM cell and method for manufacturing the same |
| US9595669B2 (en) * | 2015-06-30 | 2017-03-14 | Western Digital Technologies, Inc. | Electroplated phase change switch |
| US9443910B1 (en) * | 2015-07-09 | 2016-09-13 | Sandisk Technologies Llc | Silicided bit line for reversible-resistivity memory |
| US9502407B1 (en) | 2015-12-16 | 2016-11-22 | International Business Machines Corporation | Integrating a planar field effect transistor (FET) with a vertical FET |
| TWI585766B (zh) * | 2016-03-03 | 2017-06-01 | 華邦電子股份有限公司 | 電極的製造方法及電阻式隨機存取記憶體 |
| US10424515B2 (en) | 2016-06-30 | 2019-09-24 | International Business Machines Corporation | Vertical FET devices with multiple channel lengths |
| CN106098721B (zh) * | 2016-08-19 | 2018-12-25 | 中国科学院上海微系统与信息技术研究所 | 三维1d1r相变存储器单元及其制备方法 |
| US9876055B1 (en) * | 2016-12-02 | 2018-01-23 | Macronix International Co., Ltd. | Three-dimensional semiconductor device and method for forming the same |
| US10032908B1 (en) | 2017-01-06 | 2018-07-24 | Sandisk Technologies Llc | Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof |
| CN108807660A (zh) * | 2017-05-02 | 2018-11-13 | 上海磁宇信息科技有限公司 | 使用垂直型环绕式场效晶体管的超高密度随机存储器架构 |
| US10490602B2 (en) | 2017-09-21 | 2019-11-26 | Micron Technology, Inc. | Three dimensional memory arrays |
| US10825516B2 (en) | 2018-02-27 | 2020-11-03 | Nantero, Inc. | Resistive change element cells sharing selection devices |
| US10797107B2 (en) | 2018-02-27 | 2020-10-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory device including phase change material layers and method for manufacturing thereof |
| US10490667B1 (en) | 2018-05-15 | 2019-11-26 | International Business Machines Corporation | Three-dimensional field effect device |
| US10971490B2 (en) | 2018-05-15 | 2021-04-06 | International Business Machines Corporation | Three-dimensional field effect device |
| CN109244236B (zh) * | 2018-08-01 | 2022-11-04 | 宁涉洋 | 一种存储器结构 |
| US11121258B2 (en) * | 2018-08-27 | 2021-09-14 | Micron Technology, Inc. | Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods |
| US10903425B2 (en) | 2018-09-05 | 2021-01-26 | International Business Machines Corporation | Oxygen vacancy and filament-loss protection for resistive switching devices |
| CN109496360A (zh) | 2018-10-09 | 2019-03-19 | 长江存储科技有限责任公司 | 用于减少三维存储器件中的半导体插塞中的缺陷的方法 |
| US11233091B2 (en) | 2019-03-04 | 2022-01-25 | International Business Machines Corporation | Resistive memory cell having a single fin |
| US11295810B2 (en) | 2019-06-07 | 2022-04-05 | Nantero, Inc. | Combinational resistive change elements |
| CN110610943A (zh) * | 2019-08-07 | 2019-12-24 | 成都皮兆永存科技有限公司 | 高密度三维结构半导体存储器及制备方法 |
| US11282815B2 (en) | 2020-01-14 | 2022-03-22 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices and electronic systems |
| JP2021145004A (ja) * | 2020-03-10 | 2021-09-24 | キオクシア株式会社 | 記憶装置 |
| CN113644064B (zh) * | 2020-04-27 | 2023-09-12 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| US11444123B2 (en) * | 2020-06-10 | 2022-09-13 | Integrated Silicon Solution, (Cayman) Inc. | Selector transistor with metal replacement gate wordline |
| US11581368B2 (en) | 2020-06-18 | 2023-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device, integrated circuit device and method |
| US11380669B2 (en) | 2020-06-18 | 2022-07-05 | Micron Technology, Inc. | Methods of forming microelectronic devices |
| US11699652B2 (en) | 2020-06-18 | 2023-07-11 | Micron Technology, Inc. | Microelectronic devices and electronic systems |
| US11557569B2 (en) | 2020-06-18 | 2023-01-17 | Micron Technology, Inc. | Microelectronic devices including source structures overlying stack structures, and related electronic systems |
| US11502128B2 (en) * | 2020-06-18 | 2022-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method of forming the same |
| US11705367B2 (en) | 2020-06-18 | 2023-07-18 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods |
| US11563018B2 (en) | 2020-06-18 | 2023-01-24 | Micron Technology, Inc. | Microelectronic devices, and related methods, memory devices, and electronic systems |
| US11417676B2 (en) | 2020-08-24 | 2022-08-16 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems |
| US11825658B2 (en) * | 2020-08-24 | 2023-11-21 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices |
| CN112071935B (zh) * | 2020-09-04 | 2022-02-01 | 复旦大学 | 一种基于太阳能的三维集成系统及制备方法 |
| US11751408B2 (en) | 2021-02-02 | 2023-09-05 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems |
| US11515250B2 (en) | 2021-02-03 | 2022-11-29 | Sandisk Technologies Llc | Three dimensional semiconductor device containing composite contact via structures and methods of making the same |
| CN113053904A (zh) * | 2021-03-15 | 2021-06-29 | 维沃移动通信有限公司 | 三维闪存结构和电子设备 |
| WO2022241660A1 (en) * | 2021-05-19 | 2022-11-24 | Yangtze Advanced Memory Industrial Innovation Center Co., Ltd | Three-dimensional phase-change memory devices and forming method thereof |
| CN113594162B (zh) * | 2021-07-05 | 2024-02-09 | 长鑫存储技术有限公司 | 存储器及其制造方法 |
| CN113506772B (zh) | 2021-07-08 | 2023-10-24 | 长鑫存储技术有限公司 | 电容阵列的形成方法及半导体结构 |
| CN115643747A (zh) | 2021-07-19 | 2023-01-24 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| US11626558B2 (en) | 2021-09-01 | 2023-04-11 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof, and memory |
| CN115843184A (zh) * | 2021-09-01 | 2023-03-24 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
| CN116133391A (zh) * | 2021-09-07 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2023070640A1 (en) | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors in staggered layouts |
| CN116391452A (zh) * | 2021-10-31 | 2023-07-04 | 长江存储科技有限责任公司 | 具有垂直晶体管和堆叠存储单元的存储器器件及其形成方法 |
| US11798623B2 (en) | 2021-11-05 | 2023-10-24 | Nantero, Inc. | Three dimensional (3D) memories with multiple resistive change elements per cell and corresponding architectures |
| CN116234306B (zh) * | 2022-05-31 | 2024-02-20 | 北京超弦存储器研究院 | 场效应管、存储器、存储器的制备方法及电子设备 |
| CN116209259B (zh) * | 2022-11-01 | 2024-03-15 | 北京超弦存储器研究院 | 存储单元阵列结构和制备方法 |
| CN116209258B (zh) * | 2022-11-01 | 2024-03-29 | 北京超弦存储器研究院 | 存储单元的存储结构和制备方法 |
| CN116322048A (zh) * | 2022-12-20 | 2023-06-23 | 成都皮兆永存科技有限公司 | 半导体存储器底层电路及制备方法 |
| CN116347889B (zh) * | 2023-03-14 | 2024-01-12 | 北京超弦存储器研究院 | 存储单元、存储器、存储器的制备方法及电子设备 |
| CN118368902B (zh) * | 2024-06-18 | 2024-08-30 | 杭州积海半导体有限公司 | 一种三维存储器的制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1930686A (zh) * | 2004-03-11 | 2007-03-14 | 微米技术有限公司 | 具有掩埋位线的半导体构造及其形成方法 |
| CN101794862A (zh) * | 2010-02-24 | 2010-08-04 | 中国科学院半导体研究所 | 垂直相变存储器的制备方法 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7118988B2 (en) * | 1994-08-15 | 2006-10-10 | Buerger Jr Walter Richard | Vertically wired integrated circuit and method of fabrication |
| US5874760A (en) * | 1997-01-22 | 1999-02-23 | International Business Machines Corporation | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation |
| US6387758B1 (en) * | 2001-03-26 | 2002-05-14 | Advanced Micro Devices, Inc. | Method of making vertical field effect transistor having channel length determined by the thickness of a layer of dummy material |
| JP3948292B2 (ja) * | 2002-02-01 | 2007-07-25 | 株式会社日立製作所 | 半導体記憶装置及びその製造方法 |
| US7116593B2 (en) * | 2002-02-01 | 2006-10-03 | Hitachi, Ltd. | Storage device |
| AU2003201760A1 (en) * | 2002-04-04 | 2003-10-20 | Kabushiki Kaisha Toshiba | Phase-change memory device |
| US7767993B2 (en) * | 2002-04-04 | 2010-08-03 | Kabushiki Kaisha Toshiba | Resistance change memory device |
| US7242057B2 (en) * | 2004-08-26 | 2007-07-10 | Micron Technology, Inc. | Vertical transistor structures having vertical-surrounding-gates with self-aligned features |
| JP3989506B2 (ja) * | 2005-12-27 | 2007-10-10 | シャープ株式会社 | 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置 |
| KR100739532B1 (ko) * | 2006-06-09 | 2007-07-13 | 삼성전자주식회사 | 매몰 비트라인 형성 방법 |
| JP5091491B2 (ja) * | 2007-01-23 | 2012-12-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4939955B2 (ja) * | 2007-01-26 | 2012-05-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101226685B1 (ko) * | 2007-11-08 | 2013-01-25 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법. |
| US7906818B2 (en) * | 2008-03-13 | 2011-03-15 | Micron Technology, Inc. | Memory array with a pair of memory-cell strings to a single conductive pillar |
| US7701750B2 (en) * | 2008-05-08 | 2010-04-20 | Macronix International Co., Ltd. | Phase change device having two or more substantial amorphous regions in high resistance state |
| JP5244454B2 (ja) * | 2008-05-19 | 2013-07-24 | 株式会社東芝 | 不揮発性記憶装置及びその製造方法 |
| KR101493874B1 (ko) * | 2008-11-12 | 2015-02-16 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| JP5287197B2 (ja) * | 2008-12-09 | 2013-09-11 | ソニー株式会社 | 半導体装置 |
| JP4956598B2 (ja) * | 2009-02-27 | 2012-06-20 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US8421164B2 (en) * | 2010-01-05 | 2013-04-16 | Micron Technology, Inc. | Memory cell array with semiconductor selection device for multiple memory cells |
| JP5641779B2 (ja) * | 2010-05-18 | 2014-12-17 | 株式会社日立製作所 | 不揮発性記憶装置およびその製造方法 |
| JP5054803B2 (ja) * | 2010-05-26 | 2012-10-24 | シャープ株式会社 | 半導体記憶装置 |
| KR20120030193A (ko) * | 2010-09-17 | 2012-03-28 | 삼성전자주식회사 | 3차원 반도체 장치의 제조 방법 |
| US8300454B2 (en) * | 2010-09-17 | 2012-10-30 | Micron Technology, Inc. | Spin torque transfer memory cell structures and methods |
-
2010
- 2010-12-22 CN CN201010599602.5A patent/CN102544049B/zh active Active
-
2011
- 2011-06-30 WO PCT/CN2011/076674 patent/WO2012083672A1/zh active Application Filing
- 2011-06-30 US US13/376,276 patent/US9000409B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1930686A (zh) * | 2004-03-11 | 2007-03-14 | 微米技术有限公司 | 具有掩埋位线的半导体构造及其形成方法 |
| CN101794862A (zh) * | 2010-02-24 | 2010-08-04 | 中国科学院半导体研究所 | 垂直相变存储器的制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9741716B1 (en) | 2016-09-23 | 2017-08-22 | International Business Machines Corporation | Forming vertical and horizontal field effect transistors on the same substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102544049A (zh) | 2012-07-04 |
| WO2012083672A1 (zh) | 2012-06-28 |
| US9000409B2 (en) | 2015-04-07 |
| US20120161094A1 (en) | 2012-06-28 |
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