CN116234306B - 场效应管、存储器、存储器的制备方法及电子设备 - Google Patents
场效应管、存储器、存储器的制备方法及电子设备 Download PDFInfo
- Publication number
- CN116234306B CN116234306B CN202210613174.XA CN202210613174A CN116234306B CN 116234306 B CN116234306 B CN 116234306B CN 202210613174 A CN202210613174 A CN 202210613174A CN 116234306 B CN116234306 B CN 116234306B
- Authority
- CN
- China
- Prior art keywords
- initial
- substrate
- preparing
- memory
- columns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims abstract description 102
- 230000005669 field effect Effects 0.000 title claims abstract description 53
- 238000002360 preparation method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 109
- 238000000034 method Methods 0.000 claims abstract description 87
- 238000004519 manufacturing process Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims description 146
- 238000000059 patterning Methods 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 4
- 238000013473 artificial intelligence Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 111
- 238000010586 diagram Methods 0.000 description 25
- 239000011241 protective layer Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
本申请实施例提供了一种场效应管、存储器、存储器的制备方法及电子设备。在本申请实施例提供的存储器的制备方法中，通过侧向刻蚀初始结构列的初始牺牲半导体结构，使得初始叠置结构的第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，通过外延工艺在初始叠置结构的两侧面制备包括沟道结构的半导体结构，然后去除中间牺牲半导体结构，从而能够精准控制制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障存储器中各个场效应管性能的均一性，进而保障存储器的性能。
Description
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种场效应管、存储器、存储器的制备方法及电子设备。
背景技术
随着半导体技术的发展，特别是半导体器件集成化技术的发展，目前垂直结构的场效应晶体管是研究的重点方向。
目前在具有垂直结构的场效应管的存储器制备过程中，存储器中场效应管的沟道结构的制备精度较低，导致制备的沟道结构的性能波动较大，进而导致场效应管的性能波动较大。
发明内容
本申请针对现有方式的缺点，提出一种场效应管、存储器、存储器的制备方法及电子设备，用以解决现有技术存在具有垂直结构的场效应管的存储器的制备过程中，存储器中场效应管的沟道结构的制备精度较低的技术问题。
第一个方面，本申请实施例提供了一种存储器的制备方法，包括：
在衬底的一侧依次制备第一电极层、牺牲半导体层和第二电极层，得到第一中间基板；
基于第一中间基板制备得到包括位线的第二中间基板；
图案化第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽和初始结构列；第一方向平行于衬底；
侧向刻蚀所有初始结构列的初始牺牲半导体结构，得到至少两个中间结构列；中间结构列包括间隔排列的初始叠置结构，初始叠置结构包括初始源极结构、第一中间牺牲半导体结构和初始漏极结构，第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，第二方向平行于衬底且垂直于第一方向；
采用外延工艺在初始叠置结构的两侧面制备半导体结构，半导体结构包括位于第一中间牺牲半导体结构的两侧面的沟道结构；
在第一沟槽内制备绝缘结构和两条字线；绝缘结构与半导体结构的表面随形，字线包括位于绝缘结构中凹部内的栅极结构；
图案化所有中间结构列，得到至少两个结构列；结构列包括间隔排列的中间叠置结构，中间叠置结构包括源极结构、中间牺牲半导体结构和漏极结构；
去除中间牺牲半导体结构，得到包括叠置结构的场效应管。
可选地，图案化所有中间结构列，得到至少两个结构列之前，包括：
在第一沟槽内相邻的两条字线之间填充第二介质层，得到第三中间基板；
以及，图案化所有中间结构列，得到至少两个结构列，包括：
图案化第三中间基板，使得每个中间结构列形成一个平行于第一方向的第二沟槽和至少一个结构列；第二沟槽探入于部分衬底。
可选地，在第一沟槽内制备绝缘结构和两条字线，包括：
在第一沟槽内制备与第一沟槽的内表面随形的初始绝缘层，初始绝缘层包括绝缘结构；
在初始绝缘层的内表面一侧制备初始字线；
图案化所有初始字线，使得每个条初始字线形成一个平行于第一方向的第三沟槽和两条字线，第三沟槽探入于部分衬底。
可选地，基于第一中间基板制备得到包括位线的第二中间基板，包括：
图案化第一中间基板，形成至少两个间隔且平行于第二方向的第四沟槽；第四沟槽的底部探入于部分衬底，第四沟槽的底部沿第一方向向衬底的内部延伸；
在第四沟槽内制备两条位线和第三介质层，得到第二中间基板。
可选地，图案化第一中间基板，形成至少两个间隔且平行于第二方向的第四沟槽，包括：
图案化第一中间基板，形成至少两个间隔且平行于第二方向的第四沟槽和结构行，结构行包括叠置的第一电极结构、第一牺牲半导体结构和第二电极结构，第四沟槽的底部沿第一方向在衬底中延伸至至少部分第一电极结构的下方；
以及，在第四沟槽内制备两条位线和第三介质层，得到第二中间基板，包括：
在第四沟槽的底部制备初始金属线；
采用退火工艺处理初始金属线，得到与第四沟槽的底部随形的初始位线；
图案化所有初始位线，使得每条初始位线形成两条平行于第二方向的位线，且每条位线的至少部分位于第一电极结构的下方；
在第四沟槽内制备第三介质层，得到第二中间基板。
可选地，在衬底的一侧依次制备第一电极层、牺牲半导体层和第二电极层，得到第一中间基板，包括：
在衬底的一侧依次制备掺杂的半导体层，得到第一电极层；
在第一电极层远离衬底的一侧制备牺牲半导体层；
在牺牲半导体层远离衬底的一侧制备另一掺杂的半导体层，得到第二电极层。
可选地，图案化第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽和初始结构列，包括：
在第二中间基板的一侧制备掩膜结构，以掩膜结构为掩膜图案化第二中间基板，形成第一沟槽和初始结构列，第一沟槽的底部探入于部分衬底。
可选地，在第二中间基板的一侧制备掩膜结构，包括：
在第二中间基板的一侧制备至少两个间隔且平行于第一方向的第一子掩膜结构；
在每个第一子掩膜结构沿第二方向的两端面制备第二子掩膜结构；
以及，图案化所有中间结构列，得到至少两个结构列，包括：
刻蚀第一子掩膜结构和被其覆盖中间结构列的部分，使得每个中间结构列形成一个平行于第一方向的第二沟槽和被第二沟槽分隔的两个结构列。
第二个方面，本申请实施例提供了一种场效应管，基于上述第一个方面所提供的存储器的制备方法制备得到，场效应管包括：
叠置结构，设置于衬底的一侧，叠置结构包括沿第三方向叠置的源极结构、沟道结构和漏极结构，沟道结构沿第二方向相对于源极结构和漏极结构缩进；第三方向垂直于衬底；
栅极结构，至少部分设置于源极结构、沟道结构和漏极结构围合形成的侧向凹槽中；
绝缘结构，设置于栅极结构和叠置结构之间。
第三个方面，本申请实施例提供了一种存储器，基于上述第一个方面所提供的存储器的制备方法制备得到，存储器包括：衬底、至少两条字线、至少两条位线和至少两个场效应管；
位线设置于衬底内，位线平行于第二方向，沿第二方向位于同一行的场效应管与同一条位线连接；字线设置于场效应管沿第二方向的一侧，字线平行于第一方向，沿第一方向位于同一列的场效应管与同一条字线连接。
可选地，每条字线包括位于同一列的各场效应管的栅极结构。
第四个方面，本申请实施例提供了一种电子设备，至少部分包括如上述第三个方面所提供的存储器。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例提供的存储器的制备方法中，通过侧向刻蚀初始结构列的初始牺牲半导体结构，使得初始叠置结构的第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，通过外延工艺在初始叠置结构的两侧面制备包括沟道结构的半导体结构，然后去除中间牺牲半导体结构，从而能够精准控制制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障存储器中各个场效应管性能的均一性，进而保障存储器的性能。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的一种存储器的制备方法的流程示意图；
图2为本申请实施例提供的存储器的制备方法中制备得到的第一中间基板的结构示意图；
图3为本申请实施例提供的存储器的制备方法中制备得到第一掩膜结构后的结构示意图；
图4为本申请实施例提供的存储器的制备方法中制备得到初始第四沟槽和结构行后的结构示意图；
图5为本申请实施例提供的存储器的制备方法中制备得到第二保护层后的结构示意图；
图6为本申请实施例提供的存储器的制备方法中刻蚀第二保护层后的结构示意图；
图7为本申请实施例提供的存储器的制备方法中制备得到第四沟槽后的结构示意图；
图8为本申请实施例提供的存储器的制备方法中制备得到初始金属层后的结构示意图；
图9为本申请实施例提供的存储器的制备方法中制备得到初始金属线后的结构示意图；
图10为本申请实施例提供的存储器的制备方法中制备得到初始位线后的结构示意图；
图11为本申请实施例提供的存储器的制备方法中制备得到位线后的结构示意图；
图12为本申请实施例提供的存储器的制备方法中制备得到的第二中间基板的结构示意图；
图13为本申请实施例提供的存储器的制备方法中制备得到第一子掩膜结构后的结构示意图；
图14为本申请实施例提供的存储器的制备方法中制备得到初始掩膜层后的结构示意图；
图15为本申请实施例提供的存储器的制备方法中制备得到掩膜结构后的结构示意图；
图16为本申请实施例提供的存储器的制备方法中制备得到第一沟槽和初始结构列后的结构示意图；
图17为本申请实施例提供的存储器的制备方法中侧向刻蚀所有初始结构列的初始牺牲半导体结构后的结构示意图；
图18为本申请实施例提供的存储器的制备方法中得到半导体结构后的结构示意图；
图19为本申请实施例提供的存储器的制备方法中制备得到字线金属层后的结构示意图；
图20为本申请实施例提供的存储器的制备方法中制备得到初始字线后的结构示意图；
图21为本申请实施例提供的存储器的制备方法中制备得到第三保护层后的结构示意图；
图22为本申请实施例提供的存储器的制备方法中制备得到字线后的结构示意图；
图23为本申请实施例提供的存储器的制备方法中制备得到的第三中间基板的结构示意图；
图24为本申请实施例提供的存储器的制备方法中制备得到第二沟槽后的结构示意图；
图25为本申请实施例提供的存储器的制备方法中去除中间牺牲半导体结构后的结构示意图；
图26为本申请实施例提供的存储器的制备方法中制备得到的包括阵列排布的场效应管的存储器。
附图标记说明：
10-衬底；20-位线；30-字线；31-栅极结构；
101-第一电极层；102-牺牲半导体层；103-第二电极层；104-第一保护层；105-第一掩膜条；106-第四沟槽；1061-初始第四沟槽；
107-结构行；1071-第一电极结构；1072-第一牺牲半导体结构；1073-第二电极结构；
108-第二保护层；1081-第二保护结构；109-初始金属层；1091-初始金属线；1092-初始位线；
110-第三介质层；1101-第三介质结构；
111-掩膜结构；1111-第一子掩膜结构；1112-初始掩膜层；1113-第二子掩膜结构；
112-第一沟槽；113-第一叠置结构；1131-初始源极结构；1132-初始牺牲半导体结构；1133-初始漏极结构；1134-初始保护结构；
114-初始叠置结构；1141-第一中间牺牲半导体结构；115-半导体结构；1151-沟道结构；
116-初始绝缘结构；1161-绝缘结构；117-字线金属层；118-初始字线；
119-第三保护层；1191-第三保护结构；
120-第三沟槽；121-第二介质层；1211-第二介质结构；122-第二沟槽；123-结构列；
124-中间叠置结构；1241-源极结构；1242-中间牺牲半导体结构；1243-漏极结构；
125-叠置结构；126-第四介质层。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、和/或操作，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作和/或它们的组合等。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
首先对本申请涉及的几个名词进行介绍和解释：
具有垂直结构的场效应管，指的是VGAA(Vertical gate-all-around，垂直全环栅)晶体管。
目前，随着半导体器件集成化技术的发展，特别是在以DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)为代表的存储器的集成化过程中，多采用VGAA晶体管代替平面型晶体管，从而能够将源漏端布线面积节约下来，从而在不缩减存储器特征尺寸的情况下增加存储密度。
但是，目前在具有垂直结构的场效应管的存储器制备过程中，由于掺杂深度难以精准控制，导致存储器中场效应管的沟道结构的尺寸，特别是沟道结构的宽度波动较大，从而导致沟道结构的制备精度较低，导致制备的沟道结构的性能波动较大，进而导致场效应管的性能波动较大。
本申请提供的场效应管、存储器、存储器的制备方法及电子设备，旨在解决现有技术的如上技术问题。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种存储器的制备方法，该方法的流程示意图如图1所示，该方法包括如下步骤S101-S108：
S101，在衬底的一侧依次制备第一电极层、牺牲半导体层和第二电极层，得到第一中间基板。
S102，基于第一中间基板制备得到包括位线的第二中间基板。
S103，图案化第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽和初始结构列；第一方向平行于衬底。
S104，侧向刻蚀所有初始结构列的初始牺牲半导体结构，得到至少两个中间结构列；中间结构列包括间隔排列的初始叠置结构，初始叠置结构包括初始源极结构、第一中间牺牲半导体结构和初始漏极结构，第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，第二方向平行于衬底且垂直于第一方向。
S105，采用外延工艺在初始叠置结构的两侧面制备半导体结构，半导体结构包括位于第一中间牺牲半导体结构的两侧面的沟道结构。
S106，在第一沟槽内制备绝缘结构和两条字线；绝缘结构与半导体结构的表面随形，字线包括位于绝缘结构中凹部内的栅极结构。
S107，图案化所有中间结构列，得到至少两个结构列；结构列包括间隔排列的中间叠置结构，中间叠置结构包括源极结构、中间牺牲半导体结构和漏极结构。
S108，去除中间牺牲半导体结构，得到包括叠置结构的场效应管。
在本申请实施例提供的存储器的制备方法中，通过侧向刻蚀初始结构列的初始牺牲半导体结构，使得初始叠置结构的第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，通过外延工艺在初始叠置结构的两侧面制备包括沟道结构的半导体结构，然后去除中间牺牲半导体结构，从而能够精准控制制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障存储器中各个场效应管性能的均一性，进而保障存储器的性能。
为了便于读者直观了解本申请实施例所提供的存储器的制备方法以及采用该方法制备得到的存储器的优点，下面将结合图2-图26进行具体说明。
在本申请的一个实施例中，上述步骤S101中在衬底10的一侧依次制备第一电极层101、牺牲半导体层102和第二电极层103，得到第一中间基板，具体包括：在衬底10的一侧依次制备掺杂的半导体层，得到第一电极层101；在第一电极层101远离衬底10的一侧制备牺牲半导体层102；在牺牲半导体层102远离衬底10的一侧制备另一掺杂的半导体层，得到第二电极层103。
本申请实施例中，可以采用外延工艺在衬底10的一侧依次制备第一电极层101、牺牲半导体层102和第二电极层103。
具体的，采用外延工艺在衬底10的一侧制备掺杂的半导体层，使得该半导体层具有良好的导电性，得到第一电极层101；然后，采用外延工艺在第一电极层101的一侧制备半导体层，得到牺牲半导体层102；接着，采用外延工艺在牺牲半导体层102远离衬底10的一侧制备另一掺杂的半导体层，得到第二电极层103。
可选地，掺杂的半导体层既可以是N型掺杂，也可是P型掺杂，且为重度掺杂。
本申请实施例中，牺牲半导体层102的制备材料包括SiGe(硅锗)，第一电极层101和第二电极层103包括掺杂的硅。
本申请实施例中，通过控制牺牲半导体层102沿第三方向的尺寸，可以控制后续制备得到的存储器中场效应管中沟道结构沿第三方向的尺寸，即通过控制牺牲半导体层102的厚度，可以控制后续制备得到的沟道结构的长度，从而能够提高沟道结构长度的制备精度，有助于保障存储器中各个场效应管性能的均一性，有助于保障存储器的性能。
可选地，为了保护避免后续制备工序影响第一电极层101、牺牲半导体层102和第二电极层103，特别是避免影响第二电极层103，需要在第二电极层103远离衬底10的一侧制备得到第一保护层104，得到如图2所示的第一中间基板。
可选地，第一保护层104的制备材料可以是氧化硅，可以采用CVD(Chemical VaporDeposition，化学气相沉积)、PVD(Physical Vapor Deposition，物理气相沉积)以及ALD(Atomic Layer Deposition，原子层沉积)等工艺制备得到第一保护层104。
在本申请的一个实施例中，上述步骤S102中基于第一中间基板制备得到包括位线的第二中间基板，包括：图案化第一中间基板，形成至少两个间隔且平行于第二方向的第四沟槽106；第四沟槽106的底部探入于部分衬底10，第四沟槽106的底部沿第一方向向衬底10的内部延伸；在第四沟槽106内制备两条位线20和第三介质层110，得到第二中间基板。
本申请实施例中，通过设置第四沟槽106的底部探入于部分衬底10，且第四沟槽106的底部沿第一方向向衬底10的内部延伸，从而使得后续制备得到的位线20能够与后续制备得到的场效应管电连接。
本申请实施例中，在第一中间基板中第一保护层104远离衬底10的一侧制备得到多个第一掩膜条105，多个第一掩膜条105间隔排列，且沿第二方向延伸，如图3所示。本申请实施例中，通过设置第一掩膜条105来定义后续制备得到的位线20的位置。
在本申请的一个实施例中，图案化第一中间基板，形成至少两个间隔且平行于第二方向的第四沟槽106，包括：图案化第一中间基板，形成至少两个间隔且平行于第二方向的第四沟槽106和结构行107，结构行107包括叠置的第一电极结构1071、第一牺牲半导体结构1072和第二电极结构1073，第四沟槽106的底部沿第一方向在衬底10中延伸至至少部分第一电极结构1071的下方。
具体的，以第一掩膜条105为掩膜图案化第一中间基板，形成至少两个间隔且平行于第二方向的初始第四沟槽1061和结构行107，初始第四沟槽1061的底部探入部分衬底10，从而能够保障任意相邻两个结构行107被初始第四沟槽1061所隔离开，然后去除第一掩膜条105，如图4所示。
接着，在初始第四沟槽1061内制备与初始第四沟槽1061内表面随形的第二保护层108，如图5所示。可选地，通过ALD的工艺制备得到与初始第四沟槽1061内表面随形的第二保护层108，使得第二保护层108能够保护结构行107沿第一方向的两个侧面。可选地，第二保护层108的制备材料包括氧化硅。
然后，刻蚀第二保护层108的底壁，使得被底壁所覆盖的部分衬底10暴露，得到位于护结构行107两侧面的第二保护结构1081，如图6所示。可选地，可以采用干刻工艺刻蚀第二保护层108的底壁。
接着，刻蚀初始第四沟槽1061的底部暴露的衬底10，得到第四沟槽106，第四沟槽106的底部沿第一方向在衬底10中延伸至至少部分第一电极结构1071的下方，如图7所示。可选地，可以采用干刻工艺刻蚀初始第四沟槽1061的底部暴露的衬底10。
在本申请的一个实施例中，上述步骤中在第四沟槽内制备两条位线和第三介质层110，得到第二中间基板，包括：在第四沟槽106的底部制备初始金属线1091；采用退火工艺处理初始金属线，得到与第四沟槽106的底部随形的初始位线1092；图案化所有初始位线1092，使得每条初始位线1092形成两条平行于第二方向的位线20，且每条位线20的至少部分位于第一电极结构1071的下方；在第四沟槽106内制备第三介质层110，得到第二中间基板。
本申请实施例中，在如图7所示的结构中制备初始金属层109，使得初始金属层109填充第四沟槽106并覆盖结构行107，如图8所示。可选地，可以通过CVD工艺沉积得到初始金属层109，初始金属层109的制备材料包括Ti(钛)。
然后，在第四沟槽106的底部制备初始金属线1091，具体包括：刻蚀初始金属层109，得到位于第四沟槽106底部的初始金属线1091，使得初始金属线1091沿第三方向的高度高于第一电极结构1071下表面的高度，且低于第一电极结构1071上表面的高度，如图9所示。可选地，可以采用干刻工艺刻蚀初始金属层109。
接着，采用退火工艺处理初始金属线1091，使得初始金属线1091的金属材料能够与衬底10的硅材料发生反应，并去除初始金属线1091剩余未反应的部分，从而得到与第四沟槽106的底部随形的初始位线1092，如图10所示。
应该说明的是，如图2-图26所示，只是展示了制备过程中各个中间结构的局部。
然后，图案化所有初始位线1092，使得每条初始位线1092形成两条平行于第二方向的位线20，且每条位线20的至少部分位于第一电极结构1071的下方。具体的，采用干刻工艺刻蚀初始位线1092，使得每条初始位线1092形成两条独立的位线20，从使得每条位线20能够与后续制备得到的同一行的场效应管电连接。
接着，在第四沟槽106内制备第三介质层110，得到第二中间基板。具体的，采用CVD或ALD工艺在第四沟槽106内沉积制备得到第三介质层110，从而得到第二中间基板，如图12所示。可选地，在沉积制备得到第三介质层110后，可以采用CMP(Chemical MechanicalPolishing，化学机械抛光)工艺处理，使得结构行107出露。
在本申请的一个实施例中，上述步骤S103中图案化第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽112和初始结构列113，包括：在第二中间基板的一侧制备掩膜结构111，以掩膜结构111为掩膜图案化第二中间基板，形成第一沟槽112和初始结构列113，第一沟槽112底部探入于部分衬底10。
在本申请的一个实施例中，上述步骤中，在第二中间基板的一侧制备掩膜结构111，包括：在第二中间基板的一侧制备至少两个间隔且平行于第一方向的第一子掩膜结构1111；在每个第一子掩膜结构1111沿第二方向的两端面制备第二子掩膜结构1113；以及，图案化所有中间结构列，得到至少两个结构列123，包括：刻蚀第一子掩膜结构1111和被其覆盖中间结构列的部分，使得每个中间结构列形成一个平行于第一方向的第二沟槽122和被第二沟槽122分隔的两个结构列123。
本申请实施例中，基于如图12所示的第二中间基板，在第二中间基板的一侧制备至少两个间隔且平行于第一方向的第一子掩膜结构1111，如图13所示。可选地，采用ALD工艺沉积SiN(氮化硅)材料制备得到多个间隔设置且沿第一方向延伸的第一子掩膜结构1111。
可选地，第一子掩膜结构1111在衬底10的正投影位于后续制备得到的两个相邻的结构列123之间。
本申请实施中，在每个第一子掩膜结构1111沿第二方向的两端面制备第二子掩膜结构1113，具体包括：
然后，采用ALD工艺在第一子掩膜结构1111的一侧和第二中间基板一侧未被第一子掩膜结构1111遮盖的区域沉积制备一初始掩膜层1112，使得初始掩膜层1112覆盖第一子掩膜结构1111和第二中间基板一侧，如图14所示。可选地，初始掩膜层1112的制备材料包括氧化硅。
接着，采用干法刻蚀工艺刻蚀初始掩膜层1112，使得每个第一子掩膜结构1111沿第二方向的两端面形成有第二子掩膜结构1113，从而制备得到包括第一子掩膜结构1111的第二子掩膜结构1113的掩膜结构111，如图15所示。
本申请实施例中，如图15所示，掩膜结构111包括两个第二子掩膜结构1113和一个第一子掩膜结构1111，掩膜结构111的截面形状类似半圆形。任意相邻两个第二子掩膜结构1113之间设置有第一子掩膜结构1111或相互分隔开。
本申请实施例中，在后续制备字线30的过程中，掩膜结构111中的第一子掩膜结构1111起到对准定义的作用；同时，在后续制备场效应管的过程中，掩膜结构111起到保护后续制备得到的结构列123的作用。
本申请实施例中，图案化第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽112和初始结构列，具体包括：以掩膜结构111为掩膜刻蚀第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽112和初始结构列。
本申请实施例中，初始结构列包括沿第一方向间隔设置的第一叠置结构113，相邻两个第一叠置结构113之间设置有第三介质结构1101(图16中由于第一叠置结构113的遮挡未示出)，如图16所示。第三介质结构1101是通过图案化第三介质层110得到的。
如图16所示，第一沟槽112的底部探入于部分衬底10，从而使得相邻的两个初始结构列相互隔离开。第一叠置结构113包括依次叠置的初始源极结构1131、初始牺牲半导体结构1132、初始漏极结构1133和初始保护结构1134。
本申请实施例中，上述步骤S104具体包括：侧向刻蚀所有初始结构列中各个第一叠置结构113的初始牺牲半导体结构1132，使得初始牺牲半导体结构1132相对于初始源极结构1131和初始漏极结构1133沿第二方向侧向缩进，得到中间结构列，如图17所示。
本申请实施例中，如图17所示，中间结构列包括间隔排列的初始叠置结构114，初始叠置结构114包括初始源极结构1131、第一中间牺牲半导体结构1141、初始漏极结构1133和初始保护结构1134，第一中间牺牲半导体结构1141的两侧面沿第二方向相对于初始源极结构1131和初始漏极结构1133缩进。同时，由于第一中间牺牲半导体结构1141的侧向缩进，使得被第一叠置结构113遮挡的第三介质结构1101部分出露。
本申请实施例中，上述步骤S105具体包括：采用外延工艺在初始叠置结构114的两侧面制备半导体结构115，如图18所示。
本申请实施例中，由于初始源极结构1131、第一中间牺牲半导体结构1141和初始漏极结构1133均包括半导电体材料，因此，用于形成半导体结构115的材料只会在初始源极结构1131、第一中间牺牲半导体结构1141和初始漏极结构1133的两侧面生长形成，并不会生长到第三介质结构1101，从而能够精准控制制备得到的半导体结构115宽度；半导体结构115中位于第一中间牺牲半导体结构1141的两侧面的部分作为后续制备得到的场效应管的沟道结构1151，由于第一中间牺牲半导体结构1141沿第三方向的尺寸能够精准控制，从而能够精准控制制备得到的沟道结构1151的长度，从而能够精准控制后续制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障后续制备得到存储器中各个场效应管性能的均一性，进而保障后续制备得到存储器的性能。
在本申请的一个实施例中，上述步骤S106中在第一沟槽内制备绝缘结构和两条字线，包括：在第一沟槽112内制备与第一沟槽112的内表面随形的初始绝缘层，初始绝缘层包括绝缘结构1161；在初始绝缘层的内表面一侧制备初始字线118；图案化所有初始字线118，使得每个条初始字线118形成一个平行于第一方向的第三沟槽120和两条字线30，第三沟槽120探入于部分衬底10。
本申请实施例中，在第一沟槽112内沉积介电常数较高的高k介质材料形成与第一沟槽112的内表面随形的初始绝缘层，初始绝缘层包括位于初始叠置结构114的两侧面的初始绝缘结构116。然后，在初始绝缘层的内表面一侧沉积介电常数较高的高k字线金属材料，如TiN(氮化钛)，接着，采用CMP工艺处理得到字线金属层117，如图19所示。
然后，刻蚀字线金属层117并停止在设定位置处，得到初始字线118，如图20所示。可选地，通过干刻工艺刻蚀字线金属层117，使得制备得到的初始字线118沿第三方向的高度高于初始漏极结构1133下表面的高度，且低于初始漏极结构1133上表面的高度。可选地，通过干刻工艺刻蚀字线金属层117的过程中，会刻蚀初始绝缘结构116的部分，从而得到绝缘结构1161，绝缘结构1161与半导体结构115的表面随形从而使得绝缘结构1161能够隔离开初始字线118和初始叠置结构114。
接着，通过沉积和刻蚀工艺在掩膜结构111的表面形成第三保护层119，如图21所示。可选地，沉积工艺具体可以采用ALD工艺。
然后，通过干刻工艺刻蚀处理所有初始字线118，使得每个条初始字线118形成一个平行于第一方向的第三沟槽120和两条字线30，如图22所示。本申请实施例中，第三沟槽120探入于部分衬底10，从而使得相邻两条字线30隔离开来，避免相邻两条字线30电连接。如图22所示，沿第一方向，第三沟槽120会显示部分字线20和部分第三介质结构1101。本申请实施例中，每条字线30位于绝缘结构1161凹部内的部分形成后续制备得到的场效应管的栅极结构31。
在通过干刻工艺刻蚀处理所有初始字线118的过程中，第三保护层119位于掩膜结构111的表面的部分会被刻蚀掉，从而形成位于初始叠置结构114两侧面的第三保护结构1191。
在本申请的一个实施例中，上述步骤S107之前还包括：在第一沟槽112内相邻的两条字线30之间填充第二介质层121，得到第三中间基板。
本申请实施例中，第一沟槽112包括相邻两条字线30之间的第三沟槽120。具体的，采用沉积工艺在第一沟槽112内沉积制备第二介质层121，使得部分第二介质层121填充于相邻的两条字线30之间，然后采用CMP工艺磨平处理，得到第三中间基板，如图23所示。本申请实施例中，由于第二介质层121、第二子掩膜结构1113、第三保护结构1191和初始保护结构1134的制备材料均相同，因此，图23中未标出第二子掩膜结构1113、第三保护结构1191和初始保护结构1134，而是将其作为第二介质层121的一部分。
在本申请的一个实施例中，上述步骤S107中图案化所有中间结构列，得到至少两个结构列，包括：图案化第三中间基板，使得每个中间结构列形成一个平行于第一方向的第二沟槽122和至少一个结构列123；第二沟槽122探入于部分衬底10。
本申请实施例中，图案化所有中间结构列，得到至少两个结构列123，包括：刻蚀第一子掩膜结构1111和被其覆盖中间结构列的部分，使得每个中间结构列形成一个平行于第一方向的第二沟槽122和被第二沟槽122分隔的两个结构列123。
具体的，以第一子掩膜结构1111为基准，刻蚀第一子掩膜结构111和中间结构列被第一子掩膜结构1111覆盖的部分，使得每个中间结构列形成一个平行于第一方向的第二沟槽122和被第二沟槽122分隔的两个结构列123，如图24所示。
本申请实施例中，结构列123包括间隔排列的中间叠置结构124，中间叠置结构124包括源极结构1241、中间牺牲半导体结构1242、漏极结构1243和沟道结构1151。从而使得中间叠置结构124的中间牺牲半导体结构1242暴露出来。如图24所示，第二沟槽122的底部探入部分衬底10，从而确保有效分隔开两个结构列123。如图24所示，第二介质层121被刻蚀后形成位于结构列123上方的第二介质结构1211。
本申请实施例中，上述步骤S108中去除中间牺牲半导体结构1242，得到包括叠置结构125的场效应管，具体包括：通过刻蚀去除暴露在第二沟槽122的中间牺牲半导体结构1242，使得中间叠置结构124形成叠置结构125，如图25所示。叠置结构125包括源极结构1241、沟道结构1151和漏极结构1243。每条字线30包括与叠置结构125的沟道结构1151对应的栅极结构31，从而得到阵列排布的场效应管。
本申请实施例中，上述步骤S108之后还包括：沉积介质材料，使得介质材料填充第二沟槽122，然后通过CMP工艺磨平处理，使得介质材料层与第二介质结构1211的上表面平齐，得到第四介质层126，如图26所示。本申请实施例中，由于第四介质层126和第二介质结构1211的制备材料均相同，因此，图26中未标出第二介质结构1211，而是将其作为第四介质层126的一部分。
应该说明的是，本申请实施例中，源极结构1241和漏极结构1243可以相互转换，即源极结构1241可以充当源极、漏极中的一种，漏极结构1243可以充当源极、漏极中的另一种。
基于同一发明构思，本申请实施例提供了一种场效应管，基于上述各个实施例所提供的任一种存储器的制备方法制备得到，场效应管包括：叠置结构125，设置于衬底10的一侧，叠置结构125包括沿第三方向叠置的源极结构1241、沟道结构1151和漏极结构1243，沟道结构1151沿第二方向相对于源极结构1241和漏极结构1243缩进；第三方向垂直于衬底10；栅极结构31，至少部分设置于源极结构1241、1151和漏极结构1243围合形成的侧向凹槽中；绝缘结构1161，设置于栅极结构和叠置结构之间
本申请实施例中，栅极结构31设置于叠置结构125沿第二方向的一侧面，且源极结构1241、漏极结构1243和栅极结构31在衬底10的正投影均至少部分重叠，即沿第三方向，部分栅极结构31夹设于源极结构1241和漏极结构1243之间。
基于同一发明构思，本申请实施例提供了一种存储器，基于上述各个实施例所提供的任一种存储器的制备方法制备得到，存储器包括：衬底10、至少两条字线30、至少两条位线20和至少两个场效应管；位线20设置于衬底10内，位线20平行于第二方向，沿第二方向位于同一行的场效应管与同一条位线20连接；字线30设置于场效应管沿第二方向的一侧，字线30平行于第一方向，沿第一方向位于同一列的场效应管与同一条字线30连接；第一方向平行于衬底10，且垂直于第二方向。
在本申请的一个实施例中，每条字线30包括位于同一列的各场效应管的栅极结构31。
基于同一发明构思，本申请实施例提供了一种电子设备，至少部分包括如上述各个实施例所提供的任一种存储器。
本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
应用本申请实施例，至少能够实现如下有益效果：
在本申请实施例提供的存储器的制备方法中，通过侧向刻蚀初始结构列的初始牺牲半导体结构，使得初始叠置结构的第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，通过外延工艺在初始叠置结构的两侧面制备包括沟道结构的半导体结构，然后去除中间牺牲半导体结构，从而能够精准控制制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障存储器中各个场效应管性能的均一性，进而保障存储器的性能。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。
Claims (13)
1.一种存储器的制备方法，其特征在于，包括：
在衬底的一侧依次制备第一电极层、牺牲半导体层和第二电极层，得到第一中间基板；
基于所述第一中间基板制备得到包括位线的第二中间基板；
图案化所述第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽和初始结构列；所述第一方向平行于所述衬底；
侧向刻蚀所有所述初始结构列的初始牺牲半导体结构，得到至少两个中间结构列；所述中间结构列包括间隔排列的初始叠置结构，所述初始叠置结构包括初始源极结构、第一中间牺牲半导体结构和初始漏极结构，所述第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，所述第二方向平行于所述衬底且垂直于所述第一方向；
采用外延工艺在所述初始叠置结构的两侧面制备半导体结构，所述半导体结构包括位于所述第一中间牺牲半导体结构的两侧面的沟道结构；
在所述第一沟槽内制备绝缘结构和两条字线；所述绝缘结构与所述半导体结构的表面随形，所述字线包括位于所述绝缘结构中凹部内的栅极结构；
图案化所有所述中间结构列，得到至少两个结构列；所述结构列包括间隔排列的中间叠置结构，所述中间叠置结构包括源极结构、中间牺牲半导体结构和漏极结构；
去除所述中间牺牲半导体结构，得到包括叠置结构的场效应管。
2.根据权利要求1所述的存储器的制备方法，其特征在于，所述图案化所有所述中间结构列，得到至少两个结构列之前，包括：
在所述第一沟槽内相邻的两条所述字线之间填充第二介质层，得到第三中间基板；
以及，所述图案化所有所述中间结构列，得到至少两个结构列，包括：
图案化所述第三中间基板，使得每个所述中间结构列形成一个平行于所述第一方向的第二沟槽和至少一个所述结构列；所述第二沟槽探入于部分所述衬底。
3.根据权利要求1所述的存储器的制备方法，其特征在于，所述在所述第一沟槽内制备绝缘结构和两条字线，包括：
在所述第一沟槽内制备与所述第一沟槽的内表面随形的初始绝缘层，所述初始绝缘层包括所述绝缘结构；
在所述初始绝缘层的内表面一侧制备初始字线；
图案化所有所述初始字线，使得每个条所述初始字线形成一个平行于所述第一方向的第三沟槽和两条所述字线，所述第三沟槽探入于部分所述衬底。
4.根据权利要求1所述的存储器的制备方法，其特征在于，所述基于所述第一中间基板制备得到包括位线的第二中间基板，包括：
图案化所述第一中间基板，形成至少两个间隔且平行于所述第二方向的第四沟槽；所述第四沟槽的底部探入于部分所述衬底，所述第四沟槽的底部沿所述第一方向向所述衬底的内部延伸；
在所述第四沟槽内制备两条位线和第三介质层，得到第二中间基板。
5.根据权利要求4所述的存储器的制备方法，其特征在于，所述图案化所述第一中间基板，形成至少两个间隔且平行于所述第二方向的第四沟槽，包括：
图案化所述第一中间基板，形成至少两个间隔且平行于所述第二方向的所述第四沟槽和结构行，所述结构行包括叠置的第一电极结构、第一牺牲半导体结构和第二电极结构，所述第四沟槽的底部沿所述第一方向在所述衬底中延伸至至少部分所述第一电极结构的下方；
以及，所述在所述第四沟槽内制备两条位线和第三介质层，得到第二中间基板，包括：
在所述第四沟槽的底部制备初始金属线；
采用退火工艺处理所述初始金属线，得到与所述第四沟槽的底部随形的初始位线；
图案化所有所述初始位线，使得每条所述初始位线形成两条平行于所述第二方向的所述位线，且每条所述位线的至少部分位于所述第一电极结构的下方；
在所述第四沟槽内制备所述第三介质层，得到所述第二中间基板。
6.根据权利要求1所述的存储器的制备方法，其特征在于，所述在衬底的一侧依次制备第一电极层、牺牲半导体层和第二电极层，得到第一中间基板，包括：
在所述衬底的一侧依次制备掺杂的半导体层，得到所述第一电极层；
在所述第一电极层远离所述衬底的一侧制备所述牺牲半导体层；
在所述牺牲半导体层远离所述衬底的一侧制备另一掺杂的半导体层，得到所述第二电极层。
7.根据权利要求1所述的存储器的制备方法，其特征在于，所述图案化所述第二中间基板，形成至少两个间隔且平行于第一方向的第一沟槽和初始结构列，包括：
在所述第二中间基板的一侧制备掩膜结构，以所述掩膜结构为掩膜图案化所述第二中间基板，形成所述第一沟槽和所述初始结构列，所述第一沟槽的底部探入于部分所述衬底。
8.根据权利要求7所述的存储器的制备方法，其特征在于，所述在所述第二中间基板的一侧制备掩膜结构，包括：
在所述第二中间基板的一侧制备至少两个间隔且平行于所述第一方向的第一子掩膜结构；
在每个所述第一子掩膜结构沿所述第二方向的两端面制备第二子掩膜结构；
以及，所述图案化所有所述中间结构列，得到至少两个结构列，包括：
刻蚀所述第一子掩膜结构和被其覆盖所述中间结构列的部分，使得每个所述中间结构列形成一个平行于所述第一方向的第二沟槽和被所述第二沟槽分隔的两个所述结构列。
9.一种场效应管，其特征在于，基于如权利要求1-8中任一所述存储器的制备方法制备得到，所述场效应管包括：
叠置结构，设置于衬底的一侧，所述叠置结构包括沿第三方向叠置的源极结构、沟道结构和漏极结构，所述沟道结构沿第二方向相对于所述源极结构和所述漏极结构缩进；所述第三方向垂直于所述衬底；
栅极结构，至少部分设置于所述源极结构、所述沟道结构和所述漏极结构围合形成的侧向凹槽中；
绝缘结构，设置于所述栅极结构和所述叠置结构之间。
10.一种存储器，其特征在于，基于如权利要求1-8中任一所述存储器的制备方法制备得到，所述存储器包括：衬底、至少两条字线、至少两条位线和至少两个场效应管；
所述位线设置于所述衬底内，所述位线平行于第二方向，沿所述第二方向位于同一行的所述场效应管与同一条所述位线连接；所述字线设置于所述场效应管沿所述第二方向的一侧，所述字线平行于第一方向，沿所述第一方向位于同一列的所述场效应管与同一条所述字线连接。
11.根据权利要求10所述的存储器，其特征在于，每条所述字线包括位于同一列的各所述场效应管的所述栅极结构。
12.一种电子设备，其特征在于，至少部分包括如权利要求10-11中任一项所述的存储器。
13.根据权利要求12所述的电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210613174.XA CN116234306B (zh) | 2022-05-31 | 2022-05-31 | 场效应管、存储器、存储器的制备方法及电子设备 |
| PCT/CN2022/131539 WO2023231306A1 (zh) | 2022-05-31 | 2022-11-11 | 场效应管、存储单元及存储单元的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210613174.XA CN116234306B (zh) | 2022-05-31 | 2022-05-31 | 场效应管、存储器、存储器的制备方法及电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116234306A CN116234306A (zh) | 2023-06-06 |
| CN116234306B true CN116234306B (zh) | 2024-02-20 |
Family
ID=86573673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210613174.XA Active CN116234306B (zh) | 2022-05-31 | 2022-05-31 | 场效应管、存储器、存储器的制备方法及电子设备 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116234306B (zh) |
| WO (1) | WO2023231306A1 (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054820A (zh) * | 2009-10-30 | 2011-05-11 | 海力士半导体有限公司 | 具有掩埋位线的半导体器件及其制造方法 |
| CN111279465A (zh) * | 2020-01-21 | 2020-06-12 | 长江存储科技有限责任公司 | 三维nand存储器件及形成其的方法 |
| CN114256336A (zh) * | 2021-12-15 | 2022-03-29 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法 |
| CN114446963A (zh) * | 2021-12-01 | 2022-05-06 | 北京超弦存储器研究院 | 半导体存储单元结构、半导体存储器及其制备方法、应用 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004043856A1 (de) * | 2004-09-10 | 2006-03-30 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung |
| TWI492432B (zh) * | 2009-12-17 | 2015-07-11 | Hitachi Ltd | Semiconductor memory device and manufacturing method thereof |
| CN102544049B (zh) * | 2010-12-22 | 2014-04-16 | 中国科学院微电子研究所 | 三维半导体存储器件及其制备方法 |
| US20150255510A1 (en) * | 2014-03-06 | 2015-09-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR102413766B1 (ko) * | 2015-09-08 | 2022-06-27 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그의 제조 방법 |
| US9640636B1 (en) * | 2016-06-02 | 2017-05-02 | Globalfoundries Inc. | Methods of forming replacement gate structures and bottom and top source/drain regions on a vertical transistor device |
| KR20210052660A (ko) * | 2019-10-29 | 2021-05-11 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
-
2022
- 2022-05-31 CN CN202210613174.XA patent/CN116234306B/zh active Active
- 2022-11-11 WO PCT/CN2022/131539 patent/WO2023231306A1/zh unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054820A (zh) * | 2009-10-30 | 2011-05-11 | 海力士半导体有限公司 | 具有掩埋位线的半导体器件及其制造方法 |
| CN111279465A (zh) * | 2020-01-21 | 2020-06-12 | 长江存储科技有限责任公司 | 三维nand存储器件及形成其的方法 |
| CN114446963A (zh) * | 2021-12-01 | 2022-05-06 | 北京超弦存储器研究院 | 半导体存储单元结构、半导体存储器及其制备方法、应用 |
| CN114256336A (zh) * | 2021-12-15 | 2022-03-29 | 北京超弦存储器研究院 | 一种半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116234306A (zh) | 2023-06-06 |
| WO2023231306A1 (zh) | 2023-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102342709B1 (ko) | 3차원 메모리 디바이스 및 대체 드레인 선택 게이트 전극들을 사용한 그 제조 방법들 | |
| US9082659B1 (en) | Methods of forming vertical type semiconductor devices including oxidation target layers | |
| US10991699B2 (en) | Semiconductor memory devices | |
| US11152390B2 (en) | Vertical semiconductor devices and methods of manufacturing the same | |
| US20230337442A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device | |
| US20220285506A1 (en) | Nor-type storage device, method of manufacturing the same, and electronic apparatus including storage device | |
| KR20200062353A (ko) | 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 | |
| CN110931558A (zh) | 双垂直沟道晶体管、集成电路存储器及其制备方法 | |
| US11864383B2 (en) | Vertical-type memory device | |
| KR20080113858A (ko) | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 | |
| CN112909015B (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| KR20130086778A (ko) | 수직형 비휘발성 메모리 소자의 제조 방법 | |
| US20230301100A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device | |
| CN110931559A (zh) | L型晶体管、半导体存储器及其制造方法 | |
| CN209045568U (zh) | 晶体管和半导体存储器 | |
| CN116234306B (zh) | 场效应管、存储器、存储器的制备方法及电子设备 | |
| US20230253318A1 (en) | Semiconductor device | |
| CN110943130A (zh) | 晶体管、半导体存储器及其制造方法 | |
| CN114927523A (zh) | 半导体结构及半导体结构的制备方法 | |
| US11177215B2 (en) | Integrated circuit device | |
| CN116234307B (zh) | 存储单元、存储器及其制造方法、电子设备 | |
| CN115832007B (zh) | 垂直晶体管及其制造方法、存储单元 | |
| CN117135923B (zh) | 半导体结构及其制备方法、电子设备 | |
| US20240008288A1 (en) | Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device | |
| WO2023206812A1 (zh) | 半导体结构及其制备方法、存储器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |