CN209045568U - 晶体管和半导体存储器 - Google Patents

Abstract

本实用新型提供一种晶体管和半导体存储器，所述晶体管具有沿第二方向延伸的鳍片，第一掺杂区形成在所述鳍片的竖直鳍片部的顶端中，第二掺杂区形成在所述鳍片的水平直鳍片部中，第一栅极设置在所述水平直鳍片部上并沿所述第一方向延伸，由此使得所述第一掺杂区与第二掺杂区之间形成垂直L型沟道，可以增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；本实用新型的晶体管还具有第二栅极，能接入衬底电压，优化晶体管电性，该第二栅极还能作为备用栅极来替换损坏的所述第一栅极，提高使用寿命；本实用新型的晶体管的埋入式导线使晶体管外围的隔离更加容易形成。

Description

晶体管和半导体存储器

技术领域

本实用新型涉及集成电路制造技术领域，尤其涉及一种晶体管和半导体存储器。

背景技术

在半导体器件尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应，故可以通过改善器件单元结构，例如设计立体的晶体管结构，可以使得在相同特征尺寸条件下单个器件单元所占面积大大减小，从而增大器件集成度。但是目前已有的很多立体晶体管没有衬底电压，会造成器件的电性降低。

因此需要设计一种新的立式晶体管结构和半导体存储器，能够提供衬底电压以改善晶体管电性。

实用新型内容

本实用新型的目的在于提供一种晶体管和半导体存储器，能提供衬底电压以改善晶体管电性，同时提高晶体管的良率。

为了实现上述目的，本实用新型提供一种晶体管，包括：

半导体衬底，所述半导体衬底具有鳍片，所述鳍片包括沿水平鳍片部以及设置在所述水平鳍片部的一端上的竖直鳍片部，且所述水平鳍片部中形成有第二掺杂区，所述竖直鳍片部中形成有第一掺杂区；

第一栅极，设置在所述水平鳍片部上并沿第一方向延伸；

第二栅极，设置在所述竖直鳍片部远离所述第一栅极一侧，并沿第一方向延伸，所述第二栅极与所述第一栅极并排设置并通过所述竖直鳍片部间隔开。

可选地，所述半导体衬底还具有沿所述第一方向延伸的第一沟槽，所述第一沟槽位于所述竖直鳍片部背向所述水平鳍片部的一侧，并且所述第一沟槽的底部延伸至所述水平鳍片部连接所述竖直鳍片部的一端的侧壁，并使所述竖直鳍片部背向所述水平鳍片部的侧壁以及所述水平鳍片部连接所述竖直鳍片部的一端的侧壁暴露在所述第一沟槽中；所述第二栅极埋设于所述第一沟槽中。

可选地，所述半导体衬底还具有第二沟槽，所述第二沟槽沿第二方向延伸并暴露出所述鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，所述第二沟槽中埋设有沿着第二方向延伸的埋入式导线，所述埋入式导线和第二掺杂区电连接，所述第一栅极和所述第二栅极沿第一方向延伸至所述第二沟槽中并跨设在所述埋入式导线上方。

可选地，所述的晶体管还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二掺杂区之间，所述导电接触结构的一侧壁与所述第二掺杂区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面隔离。

可选地，所述的晶体管还包括第一介质层，所述第一介质层填充于所述第一沟槽和所述第二沟槽中并覆盖在所述竖直鳍片部远离所述第一栅极一侧的半导体衬底上，所述埋入式导线位于所述第二沟槽中的所述第一介质层上，所述第二栅极位于所述第一沟槽中的所述第一介质层上。

可选地，所述的晶体管还包括第二介质层，所述第二介质层填充在所述第二沟槽中并将所述埋入式导线掩埋在内。

可选地，所述的晶体管还包括栅介质层和栅极隔离层，所述栅介质层形成在所述第一栅极与所述鳍片之间以及所述第二栅极与所述鳍片的竖直鳍片部之间，所述栅极隔离层覆盖在所述第一栅极和所述第二栅极上并填满所述第一沟槽和所述第二沟槽以及所述水平鳍片部上方的空间，以将所述第一栅极和所述第二栅极掩埋在内。

本实用新型还提供一种半导体存储器，包括：多个如本实用新型所述的晶体管，所有的所述晶体管形成在同一半导体衬底上并沿第一方向和第二方向按单元行、单元列排列成阵列；每个所述单元行上的所有所述晶体管的第一栅极连为一体而作为所述半导体存储器的一条字线；每个所述单元行上的所有所述晶体管的第一沟槽一体成型，使得所述单元行上的所有所述晶体管的第二栅极连为一体而作为所述半导体存储器的一条备用字线；每个所述单元列上的所有所述晶体管的埋入式导线连为一体而作为所述半导体存储器的一条位线。

可选地，所述半导体衬底中还具有沿着所述第二方向延伸的第二沟槽，所述第二沟槽暴露出所述单元列上的所有所述晶体管的鳍片沿所述第二方向延伸的侧壁，所述位线形成在所述第二沟槽中，所述第一沟槽沿着第一方向延伸并穿过所述第二沟槽，且所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，使得所述第一栅极形成的字线和所述第二栅极形成的备用字线跨设在所述位线上方。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

1、本实用新型的晶体管，其鳍片的水平直鳍片部相对竖直鳍片部沿第二方向延伸，第一掺杂区形成在所述鳍片的竖直鳍片部中，第二掺杂区形成在所述鳍片的水平直鳍片部中，第一栅极设置在所述水平直鳍片部上并沿所述第一方向延伸，由此使得所述第一掺杂区与第二掺杂区之间形成一个垂直L型沟道，相对于平面晶体管，垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一掺杂区和第二掺杂区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；同时，本实用新型的晶体管还具有第二栅极，所述第二栅极与第一栅极并排设置并通过竖直鳍片部间隔开，所述第二栅极一方面可以为双字线L型晶体管接入衬底电压，使得晶体管电性更优化，另一方面还可以作为备用栅极来替换损坏的所述第一栅极，以提高晶体管的使用寿命；此外，本实用新型的晶体管的第二掺杂区位于底部，可以通过埋设在第二沟槽中的埋入式导线引出，避免了直接在从晶体管表面引出，由此可以使晶体管外围的隔离更加容易形成，避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。

2、本实用新型的半导体存储器包括呈阵列排布的多个本实用新型的晶体管，由于各个晶体管的第二掺杂区位于均晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积小于8F²(例如为4F²)的六方密堆积存储阵列，提高器件集成度。进一步的，同一单元行上的晶体管的第二栅极一体成型作为备用字线，一方面可以接入衬底电压，使得阵列中相应的单元行上的晶体管电性更优化，进而使得半导体存储器具有更好的电学性能，另一方面可以替换损坏的所述第一栅极对应的字线，以提高存储器的使用寿命。

附图说明

图1是本实用新型具体实施例的晶体管的立体结构示意图。

图2A是沿图1中的XX’线的剖面结构示意图。

图2B是沿图1中的MM’线的剖面结构示意图。

图2C是沿图1中的YY’线的剖面结构示意图。

图2D是沿图1中的NN’线的剖面结构示意图。

图3是本实用新型具体实施例的晶体管的制备方法的流程图。

图4是图3所示的晶体管的制备方法中执行步骤S1时的器件俯视结构示意图。

图5A至图5D分别对应图4中的XX’线、MM’线、YY’线、NN’线处的剖面结构示意图。

图6是图3所示的晶体管的制备方法中执行步骤S2的源漏区形成时的器件俯视结构示意图。

图7A至图7D分别对应图6中的XX’线、MM’线、YY’线、NN’线处的剖面结构示意图。

图8是图3所示的晶体管的制备方法中执行步骤S2的埋入式导线形成时的器件俯视结构示意图。

图9A至图9D分别对应图8中的XX’线、MM’线、YY’线、NN’线处的剖面结构示意图。

图10是图3所示的晶体管的制备方法中执行步骤S3时的器件俯视结构示意图。

图11A至图11D分别对应图10中的XX’线、MM’线、YY’线、NN’线处的剖面结构示意图。

图12为图3所示的晶体管的制备方法中的器件立体结构意图。

其中，附图标记如下：

100-半导体衬底；101-鳍片；1011-鳍片的水平鳍片部；1012-鳍片的竖直鳍片部；101a-第一掺杂区；101b-第二掺杂区；102-沿第一方向延伸的第一沟槽；103- 沿第二方向延伸的第二沟槽；104-沿第一方向延伸的栅极沟槽；105-第一介质层； 106-埋入式导线；107-导电接触结构；108-第二介质层；109-栅介质层；110-第一栅极、第一字线；111-第二栅极、第二字线；112-栅极隔离层。

具体实施方式

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的技术方案作详细的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。当晶体管为半导体存储器的存储单元中的晶体管时，所述第一方向即半导体存储器的字线方向/行方向，所述第二方向即半导体存储器的位线方向/列方向，即所述第一方向和所述第二方向垂直。

图1是本实用新型一实施例的晶体管的立体结构示意图；图2A是沿图1中的XX’线的剖面结构示意图；图2B是沿图1中的MM’线的剖面结构示意图；图2C是沿图1中的YY’线的剖面结构示意图；图2D是沿图1中的NN’线的剖面结构示意图。其中，图1中为了清晰明了地显示晶体管中的第一栅极、第二栅极、第二掺杂区、埋入式导线以及导电接触结构等被掩埋在内的结构，省略了栅介质层、第二介质层等膜层结构，以将第一栅极、第二栅极、第二掺杂区、埋入式导线以及导电接触结构等显示在外，而图2A至图2D中的剖面结构中显示出了省略的栅介质层、第二介质层等膜层结构。

请参考图1以及图2A至图2D，本实用新型一实施例提供一种晶体管，包括具有鳍片101的半导体衬底100、埋入式导线106、导电接触结构107、第一栅极110和第二栅极111。

其中，所述半导体衬底100的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述鳍片101为L型鳍片，包括沿第二方向延伸的水平鳍片部1011以及设置在所述水平鳍片部1011的一端上的竖直鳍片部 1012，作为一些实施例，所述竖直鳍片部1012的底端部和所述水平鳍片部1011 的一端连接为一体。所述水平鳍片1011远离所述竖直鳍片部1012的一端中形成有第二掺杂区101b，所述竖直鳍片部1012的顶端部中形成有第一掺杂区 101a。第一掺杂区101a和第二掺杂区101b可以通过源漏离子注入工艺形成。此外，根据不同导电类型的晶体管结构，所述第一掺杂区101a、第二掺杂区101b 中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一掺杂区101a、第二掺杂区101b中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为 P型晶体管时，则所述第一掺杂区101a、第二掺杂区101b中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga) 离子、铟(In)离子。本实施例中，第一掺杂区101a可以是源区，第二掺杂区 101b可以是漏区。

所述半导体衬底100还具有沿所述第一方向延伸的第一沟槽102和沿所述第二方向延伸的第二沟槽103，所述第一沟槽102位于所述竖直鳍片部1012背向所述水平鳍片部1011的一侧，并且所述第一沟槽102的底部延伸至所述水平鳍片部1011连接所述竖直鳍片部1012的一端的侧壁，并使所述竖直鳍片部1012 背向所述水平鳍片部1011的侧壁以及所述水平鳍片部1011连接所述竖直鳍片部1012的一端的侧壁均暴露在所述第一沟槽102中。所述第二沟槽103沿所述第二方向延伸并暴露出所述鳍片101沿所述第二方向延伸的侧壁(即暴露出竖直鳍片部1012和水平鳍片部102沿第二方向的侧壁)，所述第一沟槽102沿着第一方向的端部延伸至所述第二沟槽103，以使所述第一沟槽102和所述第二沟槽103在所述第二沟槽103的侧壁上连通，所述第一沟槽102和所述第二沟槽 103的深度相同。当有沿第二方向上连续多个晶体管形成时，沿第二方向上相邻的两个晶体管之间的第一沟槽102就是这两个晶体管之间的隔离沟槽，这个第一沟槽102可以暴露出其所属的晶体管的竖直鳍片部1012的侧壁且底部延伸至另一个晶体管的水平鳍片部1011远离其竖直鳍片部1012的一端，并使所述另一个晶体管的水平鳍片部1011远离所述竖直鳍片部1012的一端的侧壁(沿所述第一方向延伸的侧壁)暴露在该第一沟槽102中。而且该第一沟槽102与所述另一个晶体管的竖直鳍片部1012相面对的侧壁之间的沟槽也是一个栅极沟槽，这两个相邻的晶体管中的一个晶体管的所述第二栅极111和另一个晶体管的所述第一栅极110并排且间隔地埋设在所述栅极沟槽(如图5D中所示)中。

本实施例中，所述晶体管的第一栅极110位于所述水平鳍片部1011靠近竖直鳍片部1012的一端上并沿所述第一方向延伸(即可以与第二掺杂区101b仅有部分区域重叠)，第二栅极111位于所述第一沟槽102中，即位于竖直鳍片部 1012远离第一栅极110的一侧，并沿所述第一方向延伸，且所述第一栅极110 和所述第二栅极111等高、等底并排设置，并通过所述竖直鳍片部1012间隔开。第一栅极110用于控制所述第一掺杂区101a和所述第二掺杂区101b之间的电流流通；所述第二栅极111用于接入衬底电压以提高晶体管性能，或者，用作备用栅极，以在所述第一栅极110损坏时控制所述第一掺杂区101a和所述第二掺杂区101b之间的电流流通。

所述埋入式导线106埋设在所述第二沟槽103中并沿着第二方向延伸，所述第一栅极110和所述第二栅极111沿第一方向延伸至所述第二沟槽103中并跨设在所述埋入式导线106上方，所述埋入式导线106可以通过导电接触结构107 与第二掺杂区101b电连接，且本实施例中的所述埋入式导线106和所述导电接触结构107的顶表面均低于水平鳍片部1011的顶表面。所述水平鳍片1011上方区域相对所述竖直鳍片部1011形成栅极沟槽104，所述鳍片101实质上是通过第二沟槽103、第一沟槽102以及所述栅极沟槽104定义而成，如图5A和图 7A所示。

埋入式导线106可以呈直线型，填充于所述第二沟槽103的第一介质层105 上并沿所述第二方向延伸至整个所述第二沟槽103的长度，所述埋入式导线106 通过所述第二沟槽103中的第一介质层105与所述第二沟槽103底部的半导体衬底100隔离，并通过导电接触结构107与所述第二掺杂区101b电连接。其中，所述埋入式导线106与所述导电接触结构107的顶表面齐平，所述导电接触结构107的底表面不低于所述第二掺杂区101b的底表面。即导电接触结构107用于实现所述埋入式导线106和所述第二掺杂区101b电连接，所述导电接触结构 107位于所述第二沟槽103中且位于所述第二掺杂区101b和所述埋入式导线106 之间，所述导电接触结构107的一侧壁与所述第二掺杂区101b的侧壁表面接触，所述导电接触结构107的另一侧壁与所述埋入式导线106的侧壁表面接触，所述导电接触结构107的底表面与所述第二沟槽103底部的半导体衬底100表面之间通过第一介质层105隔离。第二介质层108覆盖在所述埋入式导线106和所述导电接触结构107的上方并填满所述埋入式导线106和所述第二沟槽103 之间的空隙，以将所述埋入式导线106和所述导电接触结构107掩埋在内，实现所述埋入式导线106与所述第二掺杂区101b以外的鳍片101之间的隔离以及所述埋入式导线106与第一栅极110和第二栅极111之间的隔离，第二介质层 108的顶表面与水平鳍片部1011的顶表面齐平，可以为第一栅极110和第二栅极111的形成提供平坦的槽底表面。

本实施例中，第一介质层105不仅仅填充在所述第二沟槽103的底部，还填充在第一沟槽102中，所述第一介质层105填充于所述第一沟槽102中的部分的顶表面与所述第一介质层105填充于所述第二沟槽103中的部分的顶表面齐平，所述第二介质层108填充于所述第一沟槽102和所述第二沟槽103中，且所述第二介质层108分别填充于所述第一沟槽102和所述第二沟槽103中的部分的顶表面齐平，以使得所述第一栅极110和所述第二栅极111的顶表面和底表面均齐平，即所述第一栅极110和所述第二栅极111等高等底、并排间隔设置。

此外，所述埋入式导线106可以采用蒸镀、电镀、化学气相沉积、原子层沉积等工艺形成，可以是单层结构，也可以是叠加结构，所述叠层结构例如包含两层：金属底层以及多晶硅顶层，所述金属底层可包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种，但不限于此；所述多晶硅顶层可为重掺杂多晶硅层，例如N型掺杂多晶硅层，或者与多晶硅反应形成的金属硅化物层。所述第一介质层105和第二介质层108的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。导电接触结构107的材质可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种。

所述第一栅极110和所述鳍片101(包括竖直鳍片部1012和水平鳍片部 1011)之间还形成有栅介质层109，所述第二栅极111和所述第一介质层105以及竖直鳍片部1011之间也形成有栅介质层109，栅介质层109用于实现所述第一栅极110和所述鳍片101之间的隔离以及所述第二栅极111和所述鳍片101 之间的隔离。所述第一栅极110和所述第二栅极110的顶表面均低于所述竖直鳍片部1011的顶表面，且所述第一栅极110和所述第二栅极110的顶表面可以与第一掺杂区101a的底部边界重合，也可以略低于第一掺杂区101a的底部边界，为了避免第一掺杂区101a与所述第一栅极110和所述第二栅极110之间的漏电，在所述第一栅极110和所述第二栅极110上均覆盖栅极隔离层112，即所述第一栅极110和所述第二栅极110被栅极隔离层112覆盖掩埋，具体地，所述栅极隔离层112不仅覆盖在所述第一栅极110和所述第二栅极111上，还填满所述第一沟槽102和所述第二沟槽103以及所述水平鳍片部1011上方的空间(即栅极沟槽104)。优选地，所述栅极隔离层112的顶表面和竖直鳍片部1012的顶表面齐平，为后续工艺提供平坦的操作平台。其中，所述栅介质层109可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺形成，所述第一栅极110和所述第二栅极111采用同道工艺形成，对应的栅极膜层可以采用物理气相沉积或化学气相沉积形成，采用的栅极材料可以是多晶硅材料，也可以是金属栅极材料，所述第一栅极110和所述第二栅极111的材质为多晶硅栅极材料时，所述栅介质层109的材质可以为二氧化硅；当所述第一栅极110和所述第二栅极111的材料为金属栅极材料时，所述栅介质层109的材质可以为介电常数K 大于7的高K介质，且所述第一栅极110和所述第二栅极111均为叠层结构，所述叠层结构包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨 W等金属)。所述栅极隔离层112可以采用化学气相沉积、原子层沉积等工艺形成，所述栅极隔离层112的材料包括但不限于氧化硅、氮化硅和氮氧化硅。

本实施例的晶体管，在第一掺杂区101a至底部的第二掺杂区101b的电流流通方向上可形成L型垂直导电沟道，相对于平面晶体管，垂直L型沟道在占用相同衬底面积前提下，可以通过增大第一掺杂区101a和第二掺杂区101b之间的半导体柱(即鳍片)的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。如此一来，随着器件尺寸的缩减，即使第一掺杂区101a 和第二掺杂区101b之间的绝对距离缩减，然而，由于所形成的导电沟道为L型垂直导电沟道，从而仍可有效改善晶体管的短沟道效应。而且，本实用新型的晶体管的第二掺杂区101b位于底部，可以通过埋设在所述鳍片沿第二方向延伸的侧壁外的埋入式导线引出，避免了直接在从晶体管表面引出，由此可以使晶体管外围的隔离更加容易形成，避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。此外，本实用新型的晶体管中的第二栅极，一方面可以为双字线L型晶体管接入衬底电压，使得晶体管电性更优化，另一方面还可以作为备用栅极来替换损坏的所述第一栅极，以提高晶体管的使用寿命。

本实用新型的晶体管特别适用于更高存储密度的动态随机存储器等半导体存储器。下面将以动态随机存储器中形成多个本实用新型的晶体管(具有导电接触结构107)的工艺为例，并结合图3至图12，来详细说明本实用新型的晶体管的制备方法。其中的第一方向即字线方向/行方向，第二方向即位线方向/列方向。且应当认识到，各个图中示出的仅仅是呈两行两列阵列排布的晶体管结构对应的结构示意图，在需要的阵列更大时，可以以一个晶体管为重复单元，在图4、图6、图8以及图10中进行向上、下、左、右至少一个方向重复性扩展，对应的图5A至图5D、图7A至图7D、图9A至图9D以及图11A至图11D，可以以一个晶体管区域为重复单元向左、右进行重复扩展。

请参考图3，本实用新型一实施例提供一种晶体管的制备方法，包括以下步骤：

S1，提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成鳍片、第一沟槽和第二沟槽，所述鳍片包括沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的一端上的竖直鳍片部，且所述竖直鳍片部的底端部和所述水平鳍片部的一端连接，所述第二沟槽沿所述第二方向延伸并暴露出所述鳍片沿所述第二方向延伸的侧壁，所述第一沟槽位于所述竖直鳍片部背向所述水平鳍片部的一侧，并且所述第一沟槽的底部延伸至所述水平鳍片部连接所述竖直鳍片部的一端的侧壁，并使所述竖直鳍片部背向所述水平鳍片部的侧壁以及所述水平鳍片部连接所述竖直鳍片部的一端的侧壁暴露在所述第一沟槽中；

S2，形成埋入式导线于所述第二沟槽中，所述埋入式导线沿着第二方向延伸，并形成第一掺杂区于所述竖直鳍片部的顶端部中以及形成第二掺杂区于所述水平鳍片部中，所述埋入式导线与所述第二掺杂区电连接；以及，

S3，形成第一栅极于所述水平鳍片部上，并形成第二栅极于所述第一沟槽中，所述第二栅极与所述第一栅极均沿第一方向延伸，并排设置并通过所述竖直鳍片部隔开。

图4为本实用新型一实施例中的晶体管的制备方法在执行步骤S1过程中的俯视结构示意图，图5A是沿图4中的XX’线的剖面结构示意图；图5B是沿图 4中的MM’线的剖面结构示意图；图5C是沿图4中的YY’线的剖面结构示意图；图5D是沿图4中NN’线的剖面结构示意图。

请参考图4以及图5A至5D，在步骤S1中，首先，提供半导体衬底100，半导体衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆。所述半导体衬底100例如绝缘体上硅(silicon-on-insulator， SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等；然后，分别沿相互垂直的第一方向和第二方向刻蚀所述半导体衬底100，以在所述半导体衬底100中形成多个呈L 型的鳍片101、多条沿第一方向延伸的第一沟槽102和多条沿第二方向延伸的第二沟槽103，每个所述第二沟槽103暴露出相应的所述鳍片101沿第二方向延伸的侧壁，两条相邻的所述第一沟槽102暴露出所夹的所述鳍片101沿第一方向延伸的侧壁，第一沟槽102和第二沟槽103的深度相同。具体过程如下：

步骤一、在所述半导体衬底100上形成用于定义出多条平行的沿第二方向延伸的第二沟槽103和多条平行的沿第一方向延伸的第一沟槽102的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护包括各个鳍片101对应的半导体衬底100区域而覆盖暴露出各条第一沟槽102和各条第二沟槽103 对应的半导体衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层(未图示)的层叠结构。更具体地，可以先采用化学气相沉积、原子层沉积或热氧化生长等工艺在半导体衬底100上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出半导体衬底100上要形成第一沟槽102和第二沟槽103的区域，且暴露的部分可以具有沿第二方向并排布置的线形以及沿第一方向并排布置的线形；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。

步骤二、以所述第一硬掩模图案为刻蚀掩模，刻蚀半导体衬底100，以形成多条深度相同且沿第一方向延伸的第一沟槽102以及多条深度相同且沿第二方向延伸的第二沟槽103，第一沟槽102和第二沟槽103在相交处连通，第一沟槽 102用于制作第二栅极(即半导体存储器的备用字线)，第二沟槽103用于制作埋入式导线(即半导体存储器的位线)，两条相邻的第一沟槽102和两条相邻的第二沟槽103之间限定出的半导体衬底100就是即将用于制作L型的鳍片101 的区域。

步骤三、形成牺牲层以填满所述第一沟槽102和第二沟槽103，所述牺牲层的材质不同于半导体衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。

步骤四、可以在剩余的牺牲层和半导体衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的栅极沟槽104，使得所述第二硬掩模图案可以暴露出第一沟槽102一侧的半导体衬底100的部分区域而覆盖保护半导体衬底100其他的区域以及牺牲层，第二硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。

步骤五、以所述第二硬掩模图案为刻蚀掩模，刻蚀暴露出的半导体衬底100，刻蚀深度小于第一沟槽102，以形成连通所述第一沟槽102的栅极沟槽104以及鳍片101，所述鳍片101包括位于底部并沿第二方向延伸的水平鳍片部1011以及垂直设置在所述水平鳍片部1011一端上的竖直鳍片部1012，水平鳍片部1011 上方对应的空间就是所述栅极沟槽104，所述第二沟槽103暴露出所述鳍片101 沿所述第二方向延伸的侧壁，与所述栅极沟槽104连通的所述第一沟槽102暴露出所述水平鳍片部1011远离竖直鳍片部1012一端的沿所述第一方向延伸的侧壁，相互连通的栅极沟槽104与所述第一沟槽102暴露出所述水平鳍片部1011的上表面以及所述竖直鳍片部1012的一侧侧壁，而所述鳍片101背向所述栅极沟槽104的一侧还有另一条第一沟槽102以用于后续形成该鳍片101对应的晶体管的第二栅极。

步骤六、去除第二硬掩模图案以及牺牲层，以暴露出所述鳍片101的表面。去除牺牲层的工艺可以是湿法腐蚀工艺，去除第二硬掩模图案的工艺可以是化学机械平坦化工艺或湿法腐蚀工艺。

需要说明的是，上述步骤中先形成第一沟槽102和第二沟槽103再形成栅极沟槽104和鳍片101，但本实用新型的技术方案并不仅仅限定于此，还可以先在半导体衬底100中刻蚀出栅极沟槽104，再进一步刻蚀出第一沟槽102和第二沟槽103，具体方法与上述类似，在此不再赘述。上述的第一方向和第二方向可以正交，由此形成的鳍片101在半导体衬底100的表面上的投影呈矩形，且规整的排列在半导体衬底100上，但是本实用新型的技术方案并不限定于此，在本实用新型的其他实施例中，可以根据实际的器件制造需求来调整第一方向和第二方向之间的夹角以及第二方向分别与从左至右的水平线方向之间的夹角，即第一方向和第二方向可以不正交，由此形成的鳍片101在半导体衬底100的表面上的投影呈内角无直角的平行四边形。

图6和图8是本实用新型一实施例中的晶体管的制备方法在执行步骤S2过程中的俯视结构示意图，图7A是沿图6中的XX’线的剖面结构示意图；图7B 是沿图6中的MM’线的剖面结构示意图；图7C是沿图6中的YY’线的剖面结构示意图；图7D是沿图6中的NN’线的剖面结构示意图；图9A是沿图8中的 XX’线的剖面结构示意图；图9B是沿图8中的MM’线的剖面结构示意图；图 9C是沿图8中的YY’线的剖面结构示意图；图9D是沿图8中NN’线的剖面结构示意图。

请参考图6、图7A至图7D，在步骤S2中，可先采用源漏离子注入工艺对竖直鳍片部1012的顶部和水平鳍片部1011的顶部进行源漏离子掺杂，以形成位于竖直鳍片部1012的顶端部中的第一掺杂区101a以及位于水平鳍片部1011 远离所述竖直鳍片部1012的一端中的第二掺杂区101b，即此时第一掺杂区101a 的顶表面即竖直鳍片部1012的顶表面，第二掺杂区101b的顶表面即水平鳍片部1011的顶表面。此外，根据不同导电类型的晶体管结构，所述第一掺杂区101a 和第二掺杂区101b中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一掺杂区101a和第二掺杂区101b中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一掺杂区101a和第二掺杂区101b 中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼 (BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。其中，第一掺杂区101a可以是源区，第二掺杂区101b可以是漏区。

请参考图8、图9A至9D，在步骤S2中，接着形成埋设于所述第二沟槽103 中并与第二掺杂区101b电连接的埋入式导线105，具体过程如下：

步骤一、可以采用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺等，在具有鳍片101、第一沟槽102、栅极沟槽104和第二沟槽103的整个半导体衬底100结构之上形成第一介质层105，第一介质层105填充在第二沟槽103 底部上的厚度不高于水平鳍片部1011的高度，以使得后续形成的埋入式导线106 的顶表面与第二掺杂区101b的顶表面齐平或者低于第二掺杂区101b的顶表面, 还能够使得后续形成的埋入式导线106的底面高度至少到达第二掺杂区101b的底面高度，以保证埋入式导线106与第二掺杂区101b电连接，且保证埋入式导线106与第二掺杂区101b下方的水平鳍片部1011以及半导体衬底100之间隔离。所述第一介质层105的材质只要相对半导体衬底100有较高的刻蚀选择比即可，例如为氧化硅、氮化硅或氮氧化硅等。

步骤二、可以旋转涂布介质层(SOD)或化学气相沉积(CVD)等工艺，在具有第一介质层105的整个半导体衬底100结构之上沉积牺牲层(未图示)，以填满所述第一沟槽102、第二沟槽103和栅极沟槽104，所述牺牲层的材质不同于半导体衬底100和第一介质层105，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等。并可以进一步采用化学机械抛光工艺对第一牺牲层顶部进行平坦化。

步骤三、通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽103中用于制造导电接触结构107的接触孔(未图示)，所述接触孔暴露出第二掺杂区101b 面向所述第二沟槽103的部分侧壁，其中，当第一介质层105的顶表面高于水平鳍片部1011的顶表面时，所述接触孔还向第一介质层105中延伸一定深度，以使得所述接触孔的底表面介于所述水平鳍片部1011的顶表面和所述第二掺杂区101b的底表面之间，并通过电镀、溅射或化学气相沉积等工艺填充导电金属材料等于所述接触孔中，以形成填充于所述接触孔中的导电接触结构107。

步骤四、再通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽103中用于制造埋入式导线106的导电沟槽(未图示)，所述导电沟槽的深度可以与所述导电接触结构107的底表面的深度(即接触孔的深度)相同，也可以略深于所述导电接触结构107的底表面的深度(即接触孔的深度)，还可以略浅于所述导电接触结构107的底表面的深度(即接触孔的深度)，所述导电沟槽的长度延伸至整个第二沟槽103，且所述导电沟槽的一侧暴露出所述导电接触结构107背向所述第二掺杂区101b的侧壁，所述导电沟槽的另一侧未暴露出所述竖直鳍片部 1011面向所述第二沟槽103的侧壁，即此时导电沟槽和所述导电接触结构107 所在的接触孔连通；通过电镀、溅射或化学气相沉积等工艺填导电金属材料等于所述导电沟槽中，以形成填充于所述导电沟槽中的埋入式导线106埋入式导线106和导电接触结构107优选为叠层结构，所述叠层结构可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种。可以进一步回刻蚀所述埋入式导线106和导电接触结构107，以使得所述埋入式导线106和导电接触结构107的顶表面低于第二掺杂区101b的顶表面(即不高于所述水平鳍片部1011的顶表面)，同时还可以去除形成埋入式导线106和导电接触结构107时在其他位置沉积的多余导电金属材料等。

步骤五、去除剩余的所述牺牲层，以重新暴露出第一介质层105上方的第一沟槽102、栅极沟槽104以及具有埋入式导线106和导电接触结构107的第二沟槽103。

步骤六、采用化学气相沉积(CVD)或原子层沉积等工艺，在第一介质层 105上方的第一沟槽102和第二沟槽103中沉积第二介质层108，沉积的第二介质层108将第二沟槽103中的埋入式导线106和导电接触结构107掩埋，第二介质层108的材质只要相对半导体衬底100、埋入式导线106以及导电接触结构 107有较高的刻蚀选择比即可，例如为氧化硅、氮化硅、氮化硅、无定形碳、有机介电材料(ODL)以及低K介质(介电常数K小于4)等；进一步回刻蚀第一沟槽102和第二沟槽103中的第二介质层108，以使得所述第二介质层108的顶表面与所述水平鳍片部1011的顶表面齐平，并将埋入式导线106和导电接触结构107掩埋在内，为后续第一栅极110和第二栅极111的形成提供平坦的槽底表面。

上述这种先形成导电接触结构107再形成埋入式导线106的方法，可以增大制作导电接触结构107的操作窗口，保证导电接触结构107的性能，以避免埋入式导线106和第二掺杂区101b之间出现电连接不良的问题。

需要说明的是，上述各实施例中的步骤S2均以第一掺杂区101a和第二掺杂区101b形成在先、埋入式位线106形成在后为例进行说明，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的一实施例中，还可以在形成所述埋入式导线106之前，先形成第二掺杂区101b于所述水平鳍片部1011中，所述埋入式导线106与所述第二掺杂区101b电连接，然后在形成所述第一栅极110 和第二栅极111之后，再形成第一掺杂区101a于所述竖直鳍片部1012的顶端部中。在本实用新型的另一实施例中，还可以在形成所述第一栅极110和第二栅极111之后，形成第一掺杂区101a于所述竖直鳍片部1012的顶端部中以及形成第二掺杂区101b于所述水平鳍片部1011中，由此使得所述埋入式导线106与所述第二掺杂区101b电连接。这些实施例中的埋入式位线106和第一掺杂区 101a和第二掺杂区101b的具体形成工艺与上述实施例中类似，在此不再赘述。

图10为本实用新型一实施例中的晶体管的制备方法在执行步骤S3时的俯视结构示意图，图11A为在执行步骤S3过程中沿图10中的XX’线的剖面结构示意图；图11B为在执行步骤S3过程中沿图10中的MM’线的剖面结构示意图；图11C为在执行步骤S3过程中沿图10中的YY’线的剖面结构示意图；图11D 为在执行步骤S3过程中沿图10中的NN’线的剖面结构示意图。

请参考图10、图11A至11D，在步骤S3中，首先，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等，在具有埋入式导线106的整个半导体衬底100结构上覆盖栅介质层109，当后续形成的第一栅极110和第二栅极111为多晶硅栅极时，栅介质层109的材质优选为二氧化硅；当后续形成的第一栅极110和第二栅极 111为金属栅极时，栅介质层109的材质优选为高K介质(K大于7)。然后，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层109的表面上沉积栅极材料，且所述栅极材料在水平鳍片部1011表面上的沉积厚度至少要达到待形成的第一栅极110的高度，沉积所述栅极材料形成的膜层可以是单层结构，也可以是叠层结构，所述栅极材料可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，沉积用于制作金属栅极的栅极材料的膜层例如包括依次层叠在栅介质层109的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)；之后，可以通过刻蚀工艺(刻蚀停止在栅介质层109的表面上)，沿所述第一方向将相邻两条第一沟槽102之间的栅极材料进行刻蚀，以形成位于所述水平鳍片部1011上的第一栅极110以及位于所述竖直鳍片部1012背向所述水平鳍片部1011一侧的第一沟槽102中的第二栅极111，此时一个晶体管的水平鳍片部1011远离竖直鳍片部1012的一侧上的栅极材料一分为二，形成了该晶体管的第一栅极110及其在第二方向上相邻的另一个晶体管的第二栅极，同时该刻蚀工艺还将其他区域的栅极材料均去除；接着，可以采用化学气相沉积、原子层沉积等工艺，在被暴露出的栅介质层109和形成的第一栅极110和第二栅极111的表面上沉积栅极隔离层112，直至填满所述第一沟槽102和第二沟槽103以及水平鳍片部1011上方的空间(即栅极沟槽104)，栅极隔离层112的材料包括但不限于氧化硅、氮化硅和氮氧化硅。之后，可以进一步地通过化学机械平坦化工艺去除第一掺杂区101a上方的多余的栅极隔离层112和栅介质层109，此时所述栅极隔离层112覆盖所述第一栅极110和所述第二栅极111上并填满所述第一沟槽102和所述第二沟槽103 以及水平鳍片部1011上方的栅极沟槽104，以将第二栅极111埋设于第一沟槽 102中，将第一栅极110埋设在栅极沟槽104中，从而在第一沟槽102中形成埋入式的第二栅极111(即半导体存储器的一条备用字线)，在水平鳍片部1011上形成埋入式的第一栅极110(即半导体存储器的一条字线)。由本实用新型的晶体管的制备方法制得的一行两列的晶体管的立体结构可以参考图12所示，且一个晶体管10沿XX’的截面结构如图11A中的虚线圈中所示。

需要说明的是，上述实施例中，第一栅极110和第二栅极111是通过沉积、刻蚀等工艺形成的，但本实用新型的技术方案并不限定于此，在本实用新型的其他实施例中，还可以在形成第二介质层108之后，通过向第一沟槽102、第二沟槽103以及栅极沟槽104中再次填充牺牲层，并刻蚀所述牺牲层以形成用于填充栅极的沟槽，然后，在所述沟槽中填充栅极材料，之后去除所述牺牲层，以形成第一栅极110和第二栅极111。当第一栅极110和第二栅极111为金属栅极时，还可以先形成多晶硅栅极和栅极隔离层112，再通过替代栅极工艺将所述多晶硅栅极替代为金属栅极。

综上所述，本实用新型的晶体管的制备方法，首先，分别沿第一方向和第二方向分别刻蚀半导体衬底，形成呈L型的鳍片、第一沟槽和第二沟槽；接着，形成沿着第二方向延伸的埋入式导线于所述第二沟槽中，并形成第一掺杂区于所述竖直鳍片部中以及形成第二掺杂区于所述水平鳍片部中；然后形成第一栅极于所述水平鳍片部上，并形成第二栅极于所述第一沟槽中，由此形成了双栅极L型沟道晶体管，工艺简单，且可以通过所述第一沟槽和第二沟槽实现双栅极L型沟道晶体管与相邻器件之间的隔离，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。

请继续参考图12、图11A至11D，本实用新型一实施例还提供一种半导体存储器，包括多个本实用新型所述的晶体管，这些晶体管形成在同一半导体衬底100上并沿第一方向和第二方向按单元行、单元列排列成阵列，每个晶体管连接相应的存储电容器后即可形成存储单元和存储阵列，且每个所述单元行上的所有晶体管的第一沟槽102一体成型(即沿行方向连通为一体)，使得所述单元行上的所有晶体管的第二栅极111连为一体而作为所述半导体存储器的一条备用字线(dummy WL)，每个所述单元行上的所有晶体管的栅极沟槽104一体成型(即沿行方向连通为一体)，使得所述单元行上的所有晶体管的第一栅极110 连为一体而作为所述半导体存储器的一条字线(WL)，每个所述单元列上的所有晶体管的埋入式导线106连为一体而作为所述半导体存储器的一条位线 (BL)。本实施例中，相邻两行的晶体管对应的鳍片101完全对齐，相邻两列的晶体管的鳍片101也完全对齐。

所述半导体衬底100中还具有沿着所述第二方向延伸的第二沟槽103，所述第二沟槽103暴露出所述单元列上的所有所述晶体管的鳍片101沿所述第二方向延伸的侧壁，所述位线形成在所述第二沟槽103中，所述单元列上的所有所述晶体管的所述第二掺杂区101b暴露于所述第二沟槽103中并电连接至所述位线。所述第一沟槽102沿着第一方向延伸并穿过至所述第二沟槽103，所述单元列上的所有所述晶体管的鳍片101的栅极沟槽104沿着第一方向延伸并穿过所述第二沟槽103，且所述第一沟槽102和所述栅极沟槽104均和所述第二沟槽 103在所述第二沟槽103的侧壁上连通，使所述字线(即第一栅极)110和所述备用字线(第二栅极111)跨设在位线(即埋入式导线106)上。也就是说，沿第一方向延伸的多个第一沟槽102和沿第二方向延伸的第二沟槽103相互交叉，可以定义出各个存储单元的位置以及定义出本实用新型的半导体存储器的存储阵列。

本实用新型的半导体存储器，由于采用本实用新型的晶体管来形成存储阵列，在占用相同衬底面积前提下，增加有效沟道长度，克服短沟道效应，且位线埋设在底部，需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下减小存储单元面积，因此可以实现存储单元面积小于8F2的六方密堆积存储阵列，提高器件集成度。而且，备用字线一方面可以向同一单元行上的晶体管接入衬底电压，使得各个晶体管电性更优化；另一方面还可以用来替换损坏的字线，提高存储器的使用寿命。

请继续参考图3以及图4至图12，本实用新型还提供一种半导体存储器的制备方法，采用本实用新型所述的晶体管的制备方法制备多个晶体管，且所有的所述晶体管形成在同一半导体衬底100上并沿第一方向和第二方向按单元行、单元列排列成阵列，每个所述单元行上的所有所述晶体管的第一栅极110连为一体而作为所述半导体存储器的一条字线；每个所述单元行上的所有所述晶体管的第一沟槽102一体成型，使得所述单元行上的所有所述晶体管的第二栅极111连为一体而作为所述半导体存储器的一条备用字线；每个所述单元列上的所有所述晶体管的埋入式导线106连为一体而作为所述半导体存储器的一条位线。具体的制备过程可以参考上文的晶体管的制备方法，在此不再赘述。

本实用新型的半导体存储器的制备方法，采用本实用新型的晶体管的制备方法制备多个晶体管，工艺简化，实现了单元面积小于8F²的六方密堆积存储阵列，提高器件集成度。而且，相邻两行存储单元可以通过所述第一沟槽实现隔离，相邻两列存储单元可以通过第二沟槽实现隔离，可以避免使用增大的浅沟槽隔离规则，大幅降低浅沟槽隔离制造的困难及隔离结构的工艺缺陷，有利于产品尺寸的进一步微缩以及器件性能的提高。此外可以形成埋入式的位线，无需直接在从存储阵列表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下减小存储单元面积。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (9)

1.一种晶体管，其特征在于，包括：

半导体衬底，所述半导体衬底具有鳍片，所述鳍片包括沿水平鳍片部以及设置在所述水平鳍片部的一端上的竖直鳍片部，且所述水平鳍片部中形成有第二掺杂区，所述竖直鳍片部中形成有第一掺杂区；

第一栅极，设置在所述水平鳍片部上并沿第一方向延伸；

第二栅极，设置在所述竖直鳍片部远离所述第一栅极一侧，并沿第一方向延伸，所述第二栅极与所述第一栅极并排设置并通过所述竖直鳍片部间隔开。

2.如权利要求1所述的晶体管，其特征在于，所述半导体衬底还具有沿所述第一方向延伸的第一沟槽，所述第一沟槽位于所述竖直鳍片部背向所述水平鳍片部的一侧，并且所述第一沟槽的底部延伸至所述水平鳍片部连接所述竖直鳍片部的一端的侧壁，并使所述竖直鳍片部背向所述水平鳍片部的侧壁以及所述水平鳍片部连接所述竖直鳍片部的一端的侧壁暴露在所述第一沟槽中；所述第二栅极埋设于所述第一沟槽中。

3.如权利要求2所述的晶体管，其特征在于，所述半导体衬底还具有第二沟槽，所述第二沟槽沿第二方向延伸并暴露出所述鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，所述第二沟槽中埋设有沿着第二方向延伸的埋入式导线，所述埋入式导线和第二掺杂区电连接，所述第一栅极和所述第二栅极沿第一方向延伸至所述第二沟槽中并跨设在所述埋入式导线上方。

4.如权利要求3所述的晶体管，其特征在于，还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二掺杂区之间，所述导电接触结构的一侧壁与所述第二掺杂区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面隔离。

5.如权利要求3所述的晶体管，其特征在于，还包括第一介质层，所述第一介质层填充于所述第一沟槽和所述第二沟槽中并覆盖在所述竖直鳍片部远离所述第一栅极一侧的半导体衬底上，所述埋入式导线位于所述第二沟槽中的所述第一介质层上，所述第二栅极位于所述第一沟槽中的所述第一介质层上。

6.如权利要求5所述的晶体管，其特征在于，还包括第二介质层，所述第二介质层填充在所述第二沟槽中并将所述埋入式导线掩埋在内。

7.如权利要求6所述的晶体管，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层形成在所述第一栅极与所述鳍片之间以及所述第二栅极与所述鳍片的竖直鳍片部之间，所述栅极隔离层覆盖在所述第一栅极和所述第二栅极上并填满所述第一沟槽和所述第二沟槽以及所述水平鳍片部上方的空间，以将所述第一栅极和所述第二栅极掩埋在内。

8.一种半导体存储器，其特征在于，包括：多个如权利要求1至7中任一项所述的晶体管，所有的所述晶体管形成在同一半导体衬底上并沿第一方向和第二方向按单元行、单元列排列成阵列；每个所述单元行上的所有所述晶体管的第一栅极连为一体而作为所述半导体存储器的一条字线；每个所述单元行上的所有所述晶体管的第一沟槽一体成型，使得所述单元行上的所有所述晶体管的第二栅极连为一体而作为所述半导体存储器的一条备用字线；每个所述单元列上的所有所述晶体管的埋入式导线连为一体而作为所述半导体存储器的一条位线。

9.如权利要求8所述的半导体存储器，其特征在于，所述半导体衬底中还具有沿着所述第二方向延伸的第二沟槽，所述第二沟槽暴露出所述单元列上的所有所述晶体管的鳍片沿所述第二方向延伸的侧壁，所述位线形成在所述第二沟槽中，所述第一沟槽沿着第一方向延伸并穿过所述第二沟槽，且所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，使得所述第一栅极形成的字线和所述第二栅极形成的备用字线跨设在所述位线上方。