CN209045570U - 半导体器件 - Google Patents

Abstract

本实用新型提供一种半导体器件，其半导体衬底中形成有鳍片，所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源漏掺杂区，所述竖直鳍片部的顶端部中形成有第一源漏掺杂区；所述竖直鳍片部的侧壁上环绕有栅极，由此可以基于一个鳍片形成两个环栅晶体管，有利于增加栅极对沟道的控制力以及有效沟道长度，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度。

Description

半导体器件

技术领域

本实用新型涉及集成电路制造技术领域，尤其涉及一种半导体器件。

背景技术

在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应；故通过改善存储单元结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的一条有效途径。具有埋入式位线的垂直鳍式场效晶体管因其精简化的中段工艺(MOL)而逐渐成为下一4F²世代的主流(F代表光刻技术的最小线宽)。然而，于此同时，其前段工艺(FEOL)却日益复杂。

因此，需要一种新的半导体器件方案，在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应，提高器件的电学性能以及集成度。

实用新型内容

本实用新型的目的在于提供一种半导体器件，在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应，提高器件的电学性能以及集成度。

为了实现上述目的，本实用新型提供一种半导体器件，包括：

半导体衬底，所述半导体衬底具有至少一个鳍片，所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两个相对的端上的竖直鳍片部两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，每个所述竖直鳍片部的顶端部中形成有一第一源漏掺杂区，所述水平鳍片部中设有一第二源漏掺杂区，所述第二源漏掺杂区沿所述第二方向从所述水平鳍片部被一个所述竖直鳍片部覆盖的部分中延伸至被另一个所述竖直鳍片部覆盖的部分中；以及，

栅极，环绕在所述竖直鳍片部的侧壁上。

可选地，所述半导体衬底还具有用于定义出所述鳍片所在区域的第二沟槽和隔离沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述鳍片沿所述第二方向延伸的侧壁，所述隔离沟槽沿所述第一方向延伸并暴露出所述鳍片沿所述第一方向延伸的外侧壁；所述第一沟槽和所述隔离沟槽沿着所述第一方向的端部均延伸至所述第二沟槽，以和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，所述隔离沟槽的底表面与所述第二沟槽的底表面齐平，以使包含所述第二源漏掺杂区在内的所述水平鳍片部的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有沿着所述第二方向延伸的埋入式导线，所述埋入式导线和所述第二源漏掺杂区电连接。

可选地，所述的半导体器件还包括导电接触结构，所述导电接触结构形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源漏掺杂区之间，所述导电接触结构的一侧壁与所述第二源漏掺杂区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离，且所述导电接触结构沿所述第二方向延伸的长度小于或等于所述第二源漏掺杂区沿第二方向延伸的长度。

可选地，所述的半导体器件还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部和所述隔离沟槽的底部上，所述埋入式导线形成于所述第一介质层上。

可选地，所述的半导体器件还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极和所述鳍片之间，所述栅极隔离层填充在所述第一沟槽、第二沟槽和隔离沟槽中，以将所述栅极掩埋在内。

可选地，所述半导体衬底具有分布于所述第二沟槽两侧的鳍片，且所述第二沟槽两侧的鳍片对齐或者交错排布。

可选地，所述半导体器件为存储器，包括沿所述第一方向和所述第二方向排列呈阵列的多个所述鳍片，在所有的所述鳍片中，沿所述第一方向对齐排布在同一直线上的多个所述竖直鳍片部的侧壁上环绕的所述栅极相互电性连接，构成所述存储器的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述第二源漏掺杂区连接至同一所述埋入式导线，所述埋入式导线构成所述存储器的位线。

与现有技术相比，本实用新型的技术方案具有以下有益效果：

1、本实用新型的半导体器件，具有至少一个鳍片，所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部被两个所述竖直鳍片部覆盖的部分以及位于两个所述竖直鳍片部之间的部分中(可以是所述水平鳍片部沿第二方向延伸的整个长度上)形成有第二源漏掺杂区，每个所述竖直鳍片部的顶端部中分别形成有第一源漏掺杂区；每个所述第一源漏掺杂区的下方的所述竖直鳍片部的侧壁上环绕有栅极，由此基于一个鳍片形成两个环栅晶体管，相对于平面晶体管，一方面环绕沟道的栅极可以提高对沟道的控制力，抑制短沟道效应，降低工作电压；另一方面，在占用相同衬底面积前提下，可以通过增大第一源漏掺杂区和第二源漏掺杂区之间的半导体柱的高度(即增大竖直鳍片部的高度)来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；此外，由于第二源漏掺杂区位于形成的晶体管底部，埋入式导线能够被掩埋在所述第二沟槽中，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度。更进一步的是，由于第二源漏掺杂区还具有延伸至竖直鳍片部底部的部分，因此有利于埋入式导线和第二源漏掺杂区之间的导电接触结构的制作以及性能提高。

2、本实用新型的半导体器件及其制备方法适用于半导体存储器，由于第二源漏掺杂区位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，在相同尺寸情况下能减小存储单元面积，可以实现单元面积为4F²的六方密堆积存储阵列，提高器件集成度，且工艺简化，大幅降低浅沟槽隔离制造的困难和工艺缺陷。

附图说明

图1是本实用新型一实施例的半导体器件的立体结构示意图。

图2A是沿图1中的AA’线的剖面结构示意图。

图2B是沿图1中的BB’线的剖面结构示意图。

图2C是沿图1中的CC’线的剖面结构示意图。

图3是本实用新型具体实施例的半导体器件的制备方法的流程图。

图4是图3所示的半导体器件的制备方法中执行步骤S1时的器件俯视结构示意图。

图5A至图5C分别是本实用新型一实施例中对应图4中的AA’线、BB’线以及CC’线处的剖面结构示意图。

图6是图3所示的半导体器件的制备方法中执行步骤S2时的器件俯视结构示意图。

图7A至图7C分别是本实用新型一实施例中对应图6中的AA’线、BB’线以及CC’线处的剖面结构示意图。

图8是图3所示的半导体器件的制备方法中执行步骤S3时的器件俯视结构示意图。

图9A至图9C分别是本实用新型一实施例中对应图8中的AA’线、BB’线以及CC’线处的剖面结构示意图。

图10是图3所示的半导体器件的制备方法中执行步骤S4时的器件俯视结构示意图。

图11A至图11C分别是本实用新型一实施例中对应图10中的AA’线、BB’线以及CC’线处的剖面结构示意图。

图12是图3所示的半导体器件的制备方法中执行步骤S5时的器件俯视结构示意图。

图13A至图13C分别是本实用新型一实施例中对应图12中的AA’线、BB’线以及CC’线处的剖面结构示意图。

图14是本实用新型一实施例的半导体器件的立体结构示意图。

图15是本实用新型一实施例的半导体器件的俯视结构示意图。

图16是本实用新型另一实施例的半导体器件的俯视结构示意图。

图17是本实用新型又一实施例的半导体器件的俯视结构示意图。

其中，附图标记如下：

100-半导体衬底；101-鳍片；1011-所述鳍片的竖直鳍片部(即第一沟槽100a侧壁的鳍)；1012-所述鳍片的水平鳍片部(即第一沟槽100a底部的鳍片)；100a-第一沟槽；100b-第二沟槽；100c-隔离沟槽；101d-第二源漏掺杂区；101s-第一源漏掺杂区；101c-沟道区；102-第一介质层；103-导电接触结构；104-埋入式导线；105-栅介质层；106-栅极；107-栅极隔离层；H-半导体衬底100的初始厚度；H1-鳍片101中的第一沟槽100a的深度；H2-第二沟槽100b的深度(包含第二沟槽100b与第一沟槽100a连通处的深度)；H3-所述鳍片101的水平鳍片部1012的高度(即鳍片101中的第一沟槽100a的深度和所述第二沟槽100b的深度之间的深度差)。

具体实施方式

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的技术方案作详细的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。需要说明的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。

图1是本实用新型一实施例的半导体器件的立体结构示意图；图2A是沿图1中的AA’线的剖面结构示意图；图2B是沿图1中的BB’线的剖面结构示意图；图2C是沿图1中的CC’线的剖面结构示意图。其中，图1中为了清晰明了地显示半导体器件中的栅极、第二源漏掺杂区、埋入式导线以及导电接触结构等被掩埋在内的结构，省略了第一沟槽底壁上的第一介质层、栅极隔离层以及鳍片底部下方的半导体衬底等膜层结构，以将栅极、第二源漏掺杂区、埋入式导线以及导电接触结构等显示在外，而图2A至图2C中的剖面结构中显示出了省略的第一介质层、栅极隔离层以及鳍片底部下方的半导体衬底等膜层结构。

请参考图1以及图2A至图2C，本实用新型一实施例提供一种半导体器件，包括具有至少一个鳍片101的半导体衬底100、第一源漏掺杂区101s、第二源漏掺杂区101d、埋入式导线104、导电接触结构103和栅极106。

其中，所述半导体衬底100的材质可以是本领域技术人员熟知任意合适材料，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等。所述半导体衬底100具有至少一个鳍片101(例如呈圆角或直角的U型)，鳍片101具有沿第二方向延伸的水平鳍片部1012以及竖直设置在所述水平鳍片部1012的两端上的竖直鳍片部1011，两个所述竖直鳍片部1011之间界定出沿第一方向延伸的第一沟槽100a，第二源漏掺杂区101d形成在所述水平鳍片部1012中，且从所述水平鳍片部1012被一个所述竖直鳍片部1011覆盖的部分延伸至被另一个一个所述竖直鳍片部1011覆盖的部分中，每个所述竖直鳍片部1011的顶端部中分别形成有一个第一源漏掺杂区101s。

所述半导体衬底100还具有至少一条沿第二方向延伸的第二沟槽100b以及至少一条沿第一方向延伸的隔离沟槽100c，每条所述第二沟槽100b暴露相应的所述鳍片101沿第二方向延伸的侧壁，每条所述隔离沟槽100c位于相应的所述竖直鳍片部1011沿第一方向延伸且背向所述第一沟槽100a的外侧壁外侧，并暴露出所述鳍片101沿第一方向延伸的外侧壁(包括竖直鳍片部1011和底部的水平鳍片部1012的外侧壁)，即每个所述鳍片101所在区域通过相邻两条第二沟槽100b和相邻两条隔离沟槽100c界定出来，每条所述第一沟槽100a和每条所述隔离沟槽100c沿着第一方向的端部均延伸至相应的所述第二沟槽100b，以使所述第一沟槽100a和所述隔离沟槽100c分别和所述第二沟槽100b在所述第二沟槽100b的侧壁上连通，并且所述第一沟槽100a的底表面高于所述第二沟槽100b的底表面，以使相应的所述鳍片101的水平鳍片部1012的侧壁暴露于所述第二沟槽100b中，所述隔离沟槽100c的底表面与所述第二沟槽100b的底表面齐平。即所述第一沟槽100a和所述隔离沟槽100c分别与所述第二沟槽100b在相交处连通，所述第二沟槽100b包括所述相交处在内的所有区域的深度相同，即图5B中的H2，所述第一沟槽100a除去与第二沟槽100b相交处以外的区域的深度小于第二沟槽100b的深度，例如图5A中的H1。隔离沟槽100c的深度为H2(如图5A所示)，等于第二沟槽100b的深度。

所述鳍片101用于形成共用第二源漏掺杂区101d的两个环栅晶体管，第一源漏掺杂区101s和第二源漏掺杂区101d可以通过源漏离子注入工艺形成，第一源漏掺杂区101s形成在竖直鳍片部1011顶端部中，其顶表面就是所述竖直鳍片部1011的顶表面，第二源漏掺杂区101d形成在水平鳍片部1012中，其顶表面就是所述鳍片101的水平鳍片部1012的顶表面(即第一沟槽100a的底表面)。此外，根据不同导电类型的晶体管结构，所述第一源漏掺杂区101s、第二源漏掺杂区101d中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源漏掺杂区101s、第二源漏掺杂区101d中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源漏掺杂区101s、第二源漏掺杂区101d中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。本实施例中，第一源漏掺杂区101s可以是源区，第二源漏掺杂区101d可以是漏区。

所述埋入式导线104埋设在所述第二沟槽100b中并沿着第二方向延伸。埋入式导线104呈直线型，填充于所述第二沟槽100b的底部并沿所述第二方向延伸至整个所述第二沟槽100b的长度，所述埋入式导线104通过第一介质层102与所述半导体衬底100绝缘隔离，并通过导电接触结构103与所述第二源漏掺杂区101d电连接。第一介质层102填充在所述第二沟槽100b和隔离沟槽100c的底部并具有一定厚度，以使得埋入式导线104的底表面不低于第二源漏掺杂区101d的底表面，以与第二源漏掺杂区101d下方的水平鳍片部1012隔离开。埋入式导线104的顶表面可以与第二源漏掺杂区101d的顶表面齐平，也可以低于第二源漏掺杂区101d的顶表面。导电接触结构103沿第二方向延伸的长度可以等于第二源漏掺杂区101d沿第二方向延伸的长度，以增大制作工艺窗口。在本实用新型的其他实施例中，导电接触结构103沿第二方向延伸的长度也可以小于第二源漏掺杂区101d沿第二方向延伸的长度。

此外，所述埋入式导线104可以采用蒸镀、电镀、化学气相沉积、原子层沉积等工艺形成，可以是单层结构，也可以是叠加结构，所述叠层结构例如包含钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种，但不限于此。所述第一介质层102的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。导电接触结构103的材质可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的至少一种。

鳍片101的两个竖直鳍片部1011的侧壁上分别环绕有一个栅极106，所述栅极106的顶表面低于所述鳍片101的竖直鳍片部1011的顶表面，且所述栅极106在高度上略低于第一源漏掺杂区101s的底表面，也可以正好与底表面重合，由此鳍片101上的两个第一源漏掺杂区101s、两个环绕式的栅极106、一个第二源漏掺杂区101d以及两个沟道区101c(即每个第一源漏掺杂区101s和第二源漏掺杂区101d之间的竖直鳍片部1011)形成了两个共用第二源漏掺杂区101d的环栅晶体管，其中，这两个环栅晶体管组成的结构，可以称为U型环栅晶体管。

所述栅极106和所述鳍片101之间还形成有栅介质层105，所述栅介质层105覆盖第二源漏掺杂区101d上方的第一沟槽100a、埋入式导线104上方的第二沟槽100b以及第一介质层102上方的隔离沟槽100c的侧壁和底壁，用于分别实现所述栅极106和所述鳍片101的竖直鳍片部1011之间、栅极106与第二源漏掺杂区101d之间以及栅极106与埋入式导线104、导电接触结构103之间的隔离，同时还将埋入式导线104以及第二源漏掺杂区101d掩埋在内。所述栅介质层填充在第一沟槽100a、第二沟槽100b以及隔离沟槽100c的底壁上的部分的顶表面齐平，以为栅极106的形成提供平坦的工艺表面。所述栅介质层105填充在第一沟槽100a、第二沟槽100b和隔离沟槽100c中的厚度可以决定栅极106的底面的高度，因此所述栅介质层105的沉积厚度可以根据栅极106的底面高度需求来设定。

为了避免两个相邻的所述栅极106之间的漏电，所述半导体器件还包括栅极隔离层107，所述栅极隔离层107填满第一沟槽100a、隔离沟槽100c和第二沟槽100b中，并暴露出第一源漏掺杂区101s的顶表面，由此将所述栅极106以及埋入式导线104覆盖掩埋在内。优选地，所述栅极隔离层107的顶表面和所述鳍片101的竖直鳍片部1011的顶表面齐平，为后续工艺提供平坦的操作平台。

此外，所述栅介质层105可以采用热氧化(干氧或湿氧)工艺、化学气相沉积、原子层沉积等工艺形成，所述栅极106对应的栅极膜层可以采用物理气相沉积或化学气相沉积形成，采用的栅极材料可以是多晶硅材料，也可以是金属栅极材料，所述栅极106的材质为多晶硅栅极材料时，所述栅介质层105的材质可以为二氧化硅；当所述栅极106的材料为金属栅极材料时，所述栅介质层105的材质可以为介电常数K大于7的高K介质，且所述栅极106为叠层结构，所述叠层结构包括依次层叠在栅介质层105的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)。所述栅极隔离层107可以采用化学气相沉积、原子层沉积等工艺形成，所述栅极隔离层107的材料包括但不限于氧化硅、氮化硅和氮氧化硅。

本实用新型的半导体器件，其鳍片101中的第一沟槽100a可以为圆角U形槽或者直角U形槽，从而在沿着电流的导通方向上(即，第一沟槽100a每侧的一个第一源漏掺杂区101s至所述第二源漏掺杂区101d的电流流通方向)可形成一个垂直导电沟道，相对于平面晶体管，垂直沟道在占用相同衬底面积前提下，可以通过增大第一源漏掺杂区101s和第二源漏掺杂区101d之间的半导体柱(即竖直鳍片部1011)的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸。而且，由于栅极106环绕在竖直鳍片部1011上，可以对第一源漏掺杂区101s和所述第二源漏掺杂区101d之间的沟道进行四面控制，提高了沟道控制能力，从而可有效改善晶体管的短沟道效应。此外，由于一个鳍片可以形成两个共用一个第二源漏掺杂区的晶体管，由此可以在相同面积下提高器件密度。

此外，本实用新型的半导体器件中，请参考图14，每条第二沟槽100b中的所述埋入式导线104可以与第二沟槽100b一侧的所有所述鳍片101的第二源漏掺杂区101d均电连接，以增大埋入式导线104的制作窗口，同时使得第二沟槽100b一侧形成的U型环栅晶体管可以同时受控于该埋入式导线104，简化半导体器件的控制操作，并降低控制成本。

在本实用新型的一实施例中，所述半导体器件可以为半导体存储器，请参考图14和15，所述半导体器件具有沿第一方向和第二方向排布呈阵列的多个鳍片101，此时，所述第一方向X为半导体存储器的字线方向/行方向，所述第二方向Y为半导体存储器的位线方向/列方向，第一方向X上排布的多个所述鳍片101排列成相应的单元行，第二方向Y上排布的多个所述鳍片101排列成相应的单元列，且每条第二沟槽100b两侧的鳍片101一一对齐，由此使得每个单元行上的所有所述鳍片101的第一沟槽100a一体成型，且每条所述第一沟槽100a两侧的所述栅极106分别连为一体，形成所述存储器的两条字线；每条第二沟槽100b中的所述埋入式导线104与第二沟槽100b一侧的所有所述鳍片101的第二源漏掺杂区101d均电连接，形成所述存储器的一条位线。也就是说，在所述存储器中，有多个所述竖直鳍片部1011沿所述第一方向X对齐排布在同一直线上，且这些所述竖直鳍片部1011的侧壁上环绕的栅极106也相应的对齐设置并相互电性连接，从而构成存储器的字线(沿第一方向延伸)；有多个所述鳍片101沿所述第二方向Y对齐排布在同一直线上，这些所述鳍片101的所述第二源漏掺杂区101d连接至同一所述埋入式导线104，所述埋入式导线104构成所述存储器的位线。本实施例中，所述第一方向X和所述第二方向Y垂直，鳍片101向半导体衬底100表面的投影为矩形，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的其他实施例中，所述第一方向X和所述第二方向Y也可以呈5度～85度的夹角，如图16所示，此时鳍片101向半导体衬底100表面的投影为内角无直角的普通的平行四边形。

此外，在本实用新型的其他实施例的半导体器件中，当每条第二沟槽100b两侧均布设有鳍片101时，第二沟槽100b两侧的这些鳍片也可以是交错排布的。例如当所述半导体器件为存储器时，如图17所示，所述存储器包括沿所述第一方向X和所述第二方向Y排列呈阵列的多个所述鳍片101，其中，沿所述第一方向X对齐排布在同一直线上的多个所述竖直鳍片部1011的侧壁上环绕的所述栅极106相互电性连接，构成所述存储器的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述鳍片101的所述第二源漏掺杂区101d连接至同一所述埋入式导线104，所述埋入式导线104构成所述存储器的位线。

应当认识到，当所述半导体器件是存储器以外的器件，且有多个所述竖直鳍片部1011沿所述第一方向对齐排布在同一直线上时，这些所述竖直鳍片部1011的侧壁上环绕的栅极106也相互独立(未图示)，使得这些对应的U型环栅晶体管因其栅极能够接收不同的信号而能够进行不同的操作；类似地，沿所述第二方向对齐排布在同一直线上的多个所述第二源漏掺杂区101d连接的所述埋入式导线104也相互独立(未图示)，使得这些对应的U型环栅晶体管因其第二源漏掺杂区101d能接收到不同的信号而能够进行不同的工作。综上所述，本实用新型的半导体器件，具有至少一个鳍片，所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源漏掺杂区，每个所述竖直鳍片部的顶端部中分别形成有第一源漏掺杂区；每个所述第一源漏掺杂区的下方的所述竖直鳍片部的侧壁上环绕有栅极，由此基于一个鳍片形成两个环栅晶体管(可以称为一个U型环栅晶体管)，相对于平面晶体管，一方面四面环绕沟道的栅极可以提高对沟道的控制力，抑制短沟道效应，降低工作电压；另一方面，在占用相同衬底面积前提下，可以通过增大第一源漏掺杂区和第二源漏掺杂区之间的半导体柱的高度来增加有效沟道长度，克服短沟道效应，有利于实现更小的特征尺寸；此外，第二源漏掺杂区位于U型环栅晶体管的底部，埋入式导线掩埋在第二沟槽中并与第二源漏掺杂区电连接，无需直接在从晶体管表面引出，使晶体管外围的隔离更加容易形成，在相同尺寸情况下减小器件面积，进而在给定的空间量中可以提供更高的器件集成度，特别适用于更高存储密度的动态随机存储器等半导体存储器。更进一步的是，由于第二源漏掺杂区可以延伸到形成的U型环栅晶体管的整个底部，因此可以有利于增大导电接触结构的制作窗口，保证埋入式导线与第二源漏掺杂区之间的电连接性能。

本实用新型的半导体器件因为结构上不同于现有的半导体器件，因此其制作方法也有相应的改进，下面将以动态随机存储器的制造为例，并结合图3至图17，来详细说明上述的本实用新型的半导体器件的制备方法。

请参考图3，本实用新型一实施例提供一种半导体器件的制备方法，包括以下步骤：

S1，提供半导体衬底，并沿第一方向和第二方向分别刻蚀所述半导体衬底，以形成沿第一方向延伸的隔离沟槽、沿第二方向延伸的第二沟槽以及具有沿第一方向延伸的第一沟槽的鳍片，所述第二沟槽暴露出所述鳍片沿第二方向延伸的侧壁，所述隔离沟槽暴露出所述鳍片沿第一方向延伸的侧壁，所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述第一沟槽、隔离沟槽分别和所述第二沟槽在所述第二沟槽的侧壁上连通；

S2，形成第一源漏掺杂区于所述竖直鳍片部的顶端部中，形成第二源漏掺杂区于所述水平鳍片部中；

S3，分别形成导电接触结构和埋入式导线于所述第二沟槽中，所述埋入式导线和所述导电接触结构均沿着第二方向延伸，所述埋入式导线通过所述导电接触结构与所述第二源漏掺杂区电性连接；

S4，形成栅极环绕于所述竖直鳍片部的侧壁上；以及，

S5，填充栅极隔离层于所述第一沟槽、第二沟槽和隔离沟槽中。

图4为本实用新型一实施例中的半导体器件的制备方法在执行步骤S1时的俯视结构示意图，图5A为在执行步骤S1过程中沿图4中的AA’线的剖面结构示意图；图5B为在执行步骤S1过程中沿图4中的BB’线的剖面结构示意图；图5C为在执行步骤S1过程中沿图4中的CC’线的剖面结构示意图。

请参考图4、图5A至图5C，在步骤S1中，首先，提供一表面平坦的半导体衬底100，半导体衬底100为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，其初始厚度为H，即半导体衬底100上、下表面之间的高度差。所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等；然后，分别沿第一方向和第二方向刻蚀所述半导体衬底100，以在所述半导体衬底100中形成至少一条沿第一方向延伸的隔离沟槽100c、至少一条沿第二方向延伸的第二沟槽100b以及至少一个具有沿第一方向延伸的第一沟槽100a的鳍片101，具体过程如下：

步骤一、在所述半导体衬底100上形成用于定义出多条平行的第二沟槽100b的第一硬掩模图案(未图示)，使得所述第一硬掩模图案可以覆盖保护包括鳍片101对应的半导体衬底100区域而暴露出第二沟槽100b对应的半导体衬底100区域，所述第一硬掩模图案可以是具有氧化物层(未图示)和氮化物层(未图示)的层叠结构。更具体地，可以先采用沉积工艺等在半导体衬底100上顺序地形成所述氧化物层和所述氮化物层；进一步可以用光致抗蚀剂(未图示)涂覆氮化物层的表面，并且可以执行曝光工艺和显影工艺以形成光致抗蚀剂图案(未示出)，光致抗蚀剂图案可以暴露出半导体衬底100上要形成第二沟槽100b的区域，且暴露的部分可以具有并排布置的线形，例如暴露的部分可以彼此平行；然后，可以通过利用所述光致抗蚀剂图案作为刻蚀掩模的刻蚀工艺来顺序地刻蚀氮化物层和氧化物层，以形成第一硬掩模图案。之后，去除所述光致抗蚀剂图案。

步骤二、通过利用所述第一硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100，以形成多条深度为H2的第二沟槽100b，两条相邻的第二沟槽100b之间的半导体衬底100即形成了一个完整鳍片，即所述第二沟槽100b暴露出所述完整鳍片沿第二方向延伸的侧壁。

步骤三、可以在整个结构之上形成牺牲层以填满所述第二沟槽100b，所述牺牲层的材质不同于半导体衬底100，以利于后续去除，例如为氧化硅、氮化硅或氮氧化硅等；随后，可以采用化学机械平坦化工艺去除第一硬掩模图案及其上方的牺牲层，以为后续工艺提供平坦的工艺表面。

步骤四、可以在剩余的牺牲层和半导体衬底100上形成第二硬掩模图案(未图示)。第二硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的隔离沟槽100c，使得所述第二硬掩模图案可以暴露出隔离沟槽100c对应的半导体衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第二硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。

步骤五、通过利用所述第二硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100以及暴露出的牺牲层，刻蚀深度为H2，以形成多条具有深度为H2的隔离沟槽100c，所述隔离沟槽100c沿着第一方向的端部延伸至所述第二沟槽100b，以使所述隔离沟槽100c和所述第二沟槽100b在所述第二沟槽100b的侧壁上连通，并且所述隔离沟槽100c的底表面与所述第二沟槽100b的底表面齐平，即本步骤实质上是将相邻两条第二沟槽100b之间的所述完整鳍片进行切割，以定义出各个鳍片101对应的半导体衬底100区域。也就是说，相邻两条第二沟槽100b和相邻两条隔离沟槽100c交叉所围的区域为一个鳍片101的区域，每个鳍片101沿第一方向延伸的外侧壁外的隔离沟槽100c的端部延伸至第二沟槽100b中，并与所述第二沟槽100b在所述第二沟槽100b的侧壁上连通。

步骤六、可以去除第二硬掩模图案，以暴露出半导体衬底100的表面，并在剩余的牺牲层和半导体衬底100上形成第三硬掩模图案(未图示)。第三硬掩模图案用于定义出多条沿第一方向延伸呈并排布置的线形的第一沟槽100a，使得所述第三硬掩模图案可以暴露出第一沟槽100a对应的半导体衬底100和牺牲层区域而覆盖保护其他的区域，例如暴露的部分可以彼此平行，第三硬掩模图案的形成工艺可以参考所述第一硬掩模图案的形成工艺，在此不再赘述。

步骤七、通过利用所述第三硬掩模图案作为刻蚀掩模的刻蚀工艺来刻蚀半导体衬底100以及暴露出的牺牲层，刻蚀深度为H1，H1小于H2，以多个形成具有深度为H1的第一沟槽100a的鳍片101，所述第一沟槽100a沿着第一方向的端部延伸至所述第二沟槽100b中，以使所述第一沟槽100a和所述第二沟槽100b在所述第二沟槽100b的侧壁上连通，并且所述第一沟槽100a的底表面高于所述第二沟槽100b的底表面。由此，鳍片101具有沿第二方向延伸的水平鳍片部1012(即位于相邻的隔离沟槽100c之间的部分)以及竖直设置在所述水平鳍片部1012的两端上的竖直鳍片部1011，两个所述竖直鳍片部1011之间界定出的沟槽即是沿第一方向延伸的第一沟槽100a，所述水平鳍片部1012用于形成第二源漏掺杂区101d，所述竖直鳍片部1011用于后续形成第一源漏掺杂区101s和栅极106。

步骤八、可以去除第三硬掩模图案以及剩余的牺牲层，以暴露出半导体衬底100的表面。去除牺牲层的工艺可以是干法刻蚀工艺或者湿法腐蚀工艺，去除第三硬掩模图案的工艺可以是化学机械平坦化工艺、干法刻蚀工艺或者湿法腐蚀工艺。

需要说明的是，上述实施例中先形成第二沟槽100b，再形成深度与第二沟槽100b相同的隔离沟槽100c，之后再形成深度小于第二沟槽100b的第一沟槽100a，但本实用新型的技术方案并不仅仅限定于此，第一沟槽100a、第二沟槽100b和隔离沟槽100c的形成顺序还可以适应性调整，例如先形成第一沟槽100a，再先后形成第二沟槽100b和隔离沟槽100c，具体方法与上述类似，在此不再赘述。

应当认识到，本实施例中隔离沟槽100c的深度与第一沟槽100a的深度不相同，但与第二沟槽100b的深度相同，因此可以将隔离沟槽100c和第二沟槽100b的图案制作在同一个掩膜板上，在沿第一方向对半导体衬底100刻蚀形成隔离沟槽100c的同时，还沿第二方向对半导体衬底100进行深度相同的刻蚀，以同时形成隔离沟槽100c和第二沟槽100b，可以省去一张掩膜板，并简化工艺。具体方法与上述类似，在此不再赘述。

图6为本实用新型一实施例中的半导体器件的制备方法在执行步骤S2时的俯视结构示意图，图7A为在执行步骤S2过程中沿图6中的AA’线的剖面结构示意图；图7B为在执行步骤S2过程中沿图6中的BB’线的剖面结构示意图；图7C为在执行步骤S2过程中沿图6中的CC’线的剖面结构示意图。请参考图6、图7A至7C，在步骤S2中，可以采用各种源漏离子注入工艺(包括倾斜注入、多步注入以及扩散等手段)对第一沟槽100a两侧的竖直鳍片部1011和第一沟槽100a底部的水平鳍片部1012进行源漏离子掺杂，以形成位于鳍片101的竖直鳍片部1011的顶端部中的第一源漏掺杂区101s以及位于鳍片101的水平鳍片部1012的中的第二源漏掺杂区101d，且所述第二源漏掺杂区101d沿第二方向从所述水平鳍片部1012被一个所述竖直鳍片部1011覆盖的部分中延伸至被另一个所述竖直鳍片部1011覆盖的部分中。优选地，所述第二源漏掺杂区101d在所述水平鳍片部1012中沿第二方向延伸的长度尽可能地大，例如等于所述水平鳍片部1012沿第二方向延伸的长度(即鳍片101沿第二方向延伸的长度)，以尽可能的增大用于制作导电接触结构的窗口，避免导电接触结构的不良问题。此外，根据不同导电类型的晶体管结构，所述第一源漏掺杂区101s和第二源漏掺杂区101d中掺杂相应导电类型的离子，例如所述晶体管结构为N型晶体管时，则所述第一源漏掺杂区101s和第二源漏掺杂区101d中的掺杂离子为N型掺杂离子，所述N型掺杂离子例如为磷(P)离子、砷(As)离子、锑(Sb)离子；所述晶体管结构为P型晶体管时，则所述第一源漏掺杂区101s和第二源漏掺杂区101d中的掺杂离子为P型掺杂离子，所述P型掺杂离子例如为硼(B)离子、氟化硼(BF₂ ⁺)离子、镓(Ga)离子、铟(In)离子。

图8为本实用新型一实施例中的半导体器件的制备方法在执行步骤S3时的俯视结构示意图，图9A为在执行步骤S3过程中沿图8中的AA’线的剖面结构示意图；图9B为在执行步骤S3过程中沿图8中的BB’线的剖面结构示意图；图9C为在执行步骤S3过程中沿图8中的CC’线的剖面结构示意图。请参考图8、图9A至图9C，在步骤S3中，形成埋入式导线104(即存储器的位线)和导电接触结构103于所述第二沟槽100b中，具体过程如下：

步骤一、可以采用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺等，在具有鳍片101、第一沟槽100a、隔离沟槽100c和第二沟槽100b的整个半导体衬底100结构之上形成第一介质层102，第一介质层102可以填满第一沟槽100a、隔离沟槽100c和第二沟槽100b，且覆盖在所述第一源漏掺杂区101s的顶表面上。可以进一步对第一介质层102进行顶部平坦化，以减薄第一介质层102覆盖在所述第一源漏掺杂区101s的顶表面上的厚度，并为后续工艺提供平坦的工艺平台。所述第一介质层102的材质只要相对半导体衬底100有较高的刻蚀选择比即可，例如为氧化硅、氮化硅或氮氧化硅等。

步骤二、通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽103中用于制造导电接触结构103的接触孔(未图示)，即去除了所述接触孔区域中的第一介质层102，所述接触孔暴露出第二源漏掺杂区101d面向所述第二沟槽100b的沿第二方向延伸的全部长度或部分长度的侧壁，所述接触孔的底表面介于所述水平鳍片部1012的顶表面和所述第二源漏掺杂区101d的底表面之间，即所述接触孔一侧的侧壁为暴露出的所述第二源漏掺杂区101d的侧壁，相对的另一侧的侧壁为所述第二沟槽100b中剩余的所述第一介质层102的侧壁；

步骤三、通过电镀、溅射或化学气相沉积等工艺填充导电金属等材料于所述接触孔中，所述导电金属等材料可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种，进一步通过化学机械抛光工艺去除第一源漏掺杂区101s上方的导电金属等材料，以形成填充于所述接触孔中的导电接触结构103。

步骤四、通过掩膜、光刻、刻蚀等一系列工艺打开第二沟槽100b中用于制造埋入式导线104的导线沟槽(未图示)，所述导线沟槽的深度可以与所述导电接触结构103的深度(即接触孔的深度)相同，也可以略深于所述导电接触结构103的底表面的深度(即接触孔的深度)，还可以略浅于所述导电接触结构103的底表面的深度(即接触孔的深度)，所述导线沟槽的长度延伸至整个第二沟槽100b，以有利于晶体管的信号接入，且所述导线沟槽的一侧暴露出所述导电接触结构103背向所述第二源漏掺杂区101d的侧壁，所述导线沟槽的另一侧未暴露出所述竖直鳍片部1011面向所述第二沟槽100b的侧壁，即所述导线沟槽一侧的侧壁为暴露出所述导电接触结构103远离所述第二源漏掺杂区101d一侧的侧壁，相对的另一侧的侧壁为所述第二沟槽100b中剩余的所述第一介质层102的侧壁，导线沟槽和所述导电接触结构103所在的接触孔连通；

步骤五、通过电镀、溅射或化学气相沉积等工艺填导电金属等材料于所述导线沟槽中，所述导电金属等材料可以包括钨、镍、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、银和金等中的多种，进一步通过化学机械抛光工艺平坦化所述导电金属等材料至第一源漏掺杂区101s的顶表面(其顶表面上可以有氧化硅等保护层)，以形成填充于所述导电线沟槽中的埋入式导线104。且所述埋入式导线104通过所述第一介质层102与所述第二源漏掺杂区101d以外的所述半导体衬底100绝缘隔离。

步骤六、回刻蚀埋入式导线104、导电接触结构103以及第一介质层102至竖直鳍片部1011之间的第二源漏掺杂区101d的顶表面，以重新暴露出高出第二源漏掺杂区101d的第一沟槽100a、第二沟槽100b以及隔离沟槽100c，以为栅极的成型提供工艺窗口。

上述这种先形成导电接触结构103再形成埋入式导线104的方法，可以增大制作导电接触结构103的操作窗口，保证导电接触结构103的性能，以避免埋入式导线104和第二源漏掺杂区101d之间出现电连接不良的问题。且由于第二源漏掺杂区101d沿第二方向延伸的长度较长，不仅位于两个竖直鳍片部1011之间，还延伸到两个竖直鳍片部1011的底部，因此，导电接触结构103沿第二方向延伸的长度最大可以等于第二源漏掺杂区101d沿第二方向延伸的长度，制作导电接触结构103的操作窗口较大，使得埋入式导线104和第二源漏掺杂区101d之间的电连接性能较高。

图10为本实用新型一实施例中的半导体器件的制备方法在执行步骤S4时的俯视结构示意图，图11A为在执行步骤S4过程中沿图10中的AA’线的剖面结构示意图；图11B为在执行步骤S4过程中沿图10中的BB’线的剖面结构示意图；图11C为在执行步骤S4过程中沿图10中的CC’线的剖面结构示意图。请参考图10、图11A至图11C，在步骤S4中，形成环绕在竖直鳍片部1011上的栅极106，具体过程如下：

步骤一，根据需要形成的栅极类型，选用合适的成型工艺，例如热氧化工艺、化学气相沉积工艺或原子层沉积工艺等，在具有埋入式导线104和导电接触结构103的在整个结构之上形成栅介质层105，栅介质层105不仅仅覆盖在暴露出的竖直鳍片部1011的侧壁上，还覆盖在第二源漏掺杂区101d、第一介质层102、埋入式导线104和导电接触结构103的顶表面上，以将第二源漏掺杂区101d、埋入式导线104和导电接触结构103掩埋在内，用于与后续形成的栅极106绝缘隔离。所述栅介质层105厚度例如为3nm～30nm。当后续形成的栅极106为多晶硅栅极时，栅介质层105的材质优选为二氧化硅；当后续形成的栅极106为金属栅极时，栅介质层105的材质优选为高K介质(K大于7)。

步骤二，通过蒸镀、电镀、化学气相沉积、原子层沉积等工艺，在栅介质层105的表面上沉积用于制作栅极106的栅极材料层，且沉积厚度至少要达到需要形成的栅极106所需的厚度，所述用于制作栅极106的栅极材料层可以是单层结构，也可以是叠层结构，且所述用于制作栅极106的栅极材料层的材质可以是用于制作多晶硅栅极的材料，例如是未掺杂的多晶硅、掺杂的多晶硅，也可以是用于制作金属栅极的材料，例如包括依次层叠在栅介质层105的表面(包括底表面和侧壁)上的金属阻挡层(TiN等)、功函数层(TiAl、TiN等)以及金属电极层(例如是钨W等金属)；

步骤三、通过回刻蚀工艺刻蚀去除第一沟槽100a和所述隔离沟槽100c中多余的用于制作栅极106的材料层，所述回刻蚀工艺可以是干法刻蚀工艺，从而形成了分别围绕在所述鳍片101的两个竖直鳍片部1011上的栅极106，且所述鳍片101的两个竖直鳍片部1011上的栅极106在第一沟槽100a处间隔开，所述栅极106的顶表面低于所述第一源漏掺杂区101s的顶表面，甚至可以低于或齐平于所述第一源漏掺杂区101s的底表面。此时，栅介质层105可以暴露出第一源漏掺杂区101s的侧壁和顶表面并保持覆盖所述第二源漏掺杂区101d的顶表面，也可以继续覆盖第一源漏掺杂区101s的侧壁和顶表面并保持覆盖所述第二源漏掺杂区101d的顶表面。

此外，由于制造的半导体器件是存储器，半导体衬底100上具有多条第二沟槽100b和多条隔离沟槽100c以及多个鳍片101，沿第一方向排列在同一直线上的竖直鳍片部1011上环绕的栅极106在第二沟槽100b处不间断，从而构成存储器的字线。

应当认识到，当制作的半导体器件不是存储器等时，其第二沟槽100b两侧对齐的栅极不需要电连接在一起，在上述的步骤三中回刻蚀栅极材料层时，还同时断开第二沟槽100b中的栅极材料层，以使得第二沟槽100b两侧对齐的竖直鳍片部1011上环绕的栅极106相互独立。

图12为本实用新型一实施例中的半导体器件的制备方法在执行步骤S5时的俯视结构示意图，图13A为在执行步骤S5过程中沿图12中的AA’线的剖面结构示意图；图13B为在执行步骤S5过程中沿图12中的BB’线的剖面结构示意图；图13C为在执行步骤S5过程中沿图12中的CC’线的剖面结构示意图。请参考图12、图13A至图13C，在步骤S5中，可以采用化学气相沉积、原子层沉积等工艺，在所述第一沟槽100a、隔离沟槽100c和所述第二沟槽100b中沉积栅极隔离层107，直至沉积的栅极隔离层107填满第一沟槽100a、隔离沟槽100c和所述第二沟槽100b，栅极隔离层107的材料包括但不限于氧化硅、氮化硅和氮氧化硅。并进一步地通过化学机械平坦化工艺去除第一源漏掺杂区101s上方的多余的栅极隔离层107和栅介质层105，以将栅极106(即存储器的字线)埋设于第一沟槽100a、第二沟槽100b和所述隔离沟槽100c中，并暴露出第一源漏掺杂区101s的顶表面，以用于第一源漏掺杂区101s的向外引出。

需要说明的是，上述实施例中，栅极106是通过沉积、刻蚀等工艺形成的，但本实用新型的技术方案并不限定于此，在本实用新型的其他实施例中，还可以在形成栅介质层105之后，通过向第一沟槽100a、第二沟槽100b以及隔离沟槽100c中再次填充牺牲层，并刻蚀所述牺牲层以形成环绕所述竖直鳍片部1011的栅极沟槽，然后，在所述栅极沟槽中填充栅极材料，之后去除所述牺牲层，以形成所述栅极106。当栅极106为金属栅极时，还可以先形成多晶硅栅极和栅极隔离层107，再通过替代栅极工艺将所述多晶硅栅极替代为金属栅极。

上述各实施例中均以存储器的制造为例来说明，一个鳍片101形成了两个存储晶体管，栅极106可以沿第一方向不间断地延伸至半导体衬底100用于制作存储阵列的整个区域沿第一方向延伸的长度，以作为控制存储器的存储阵列的一条字线，由此一个栅极106可以控制沿所述第一方向对齐排布在同一直线上的的所有晶体管，埋入式导线104可以沿第二方向不间断延伸至半导体衬底100用于制作存储阵列的整个区域沿第二方向延伸的长度，如图14和图15所示，沿所述第一方向X对齐排布在同一直线上的多个鳍片101中的多个所述竖直鳍片部1011对齐设置，以使对应的多个所述栅极106对齐设置并相互电性连接，以构成沿着所述第一方X向延伸的字线；以及，沿所述第二方向Y对齐排布在同一直线上的多个所述鳍片101中，多个所述第二源漏掺杂区101d连接至同一所述埋入式导线104，所述埋入式导线104构成所述存储器的位线。

此外，应当认识到，上述各实施例中，均以形成埋入式位线104之前先形成第一源漏掺杂区101s和第二源漏掺杂区101d为例进行说明，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的一实施例中，还可以在形成所述埋入式导线104之前，先形成第二源漏掺杂区101d于所述水平鳍片部1012中，在形成栅极106之后或者形成栅极隔离层107之后再形成第一源漏掺杂区101s于所述竖直鳍片部1011的顶端部中。在本实用新型的另一实施例中，还可以在形成所述栅极106之后，以所述栅极106为掩膜，形成第一源漏掺杂区101s于所述竖直鳍片部1011的顶端部中，形成第二源漏掺杂区101s于所述水平鳍片部1012中，形成的所述第二源漏掺杂区101d与在前形成的所述埋入式导线104与电性连接。这些实施例中的埋入式位线104和第一源漏掺杂区101s和第二源漏掺杂区101d的具体形成工艺与上述实施例中类似，在此不再赘述。

进一步地应当认识到，上述各实施例的半导体器件的制备方法中，第一方向X和第二方向Y是垂直的，鳍片101向半导体衬底100表面的投影为矩形，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的其他实施例中，所述第一方向X和所述第二方向Y也可以呈5度～85度的夹角，如图16所示，此时鳍片101向半导体衬底100表面的投影为内角无直角的普通的平行四边形，这种结构的半导体器件的制备方法同上述的步骤S1至S5基本相同，其区别主要是各步骤中所需的掩膜板图形也需要适应性地调整为基于呈平行四边形的鳍片101而来的图案结构，具体制备方法在此不再赘述。

此外，上述各实施例的半导体器件的制备方法中，每条第二沟槽100b两侧布设的鳍片101是对齐的，但本实用新型的技术方案并不仅仅限定于此，在本实用新型的其他实施例中，每条第二沟槽100b两侧的这些鳍片191也可以是交错排布的。例如当所述半导体器件为存储器时，如图17所示，所述存储器包括沿所述第一方向X和所述第二方向Y排列呈阵列的多个所述鳍片101，其中，沿所述第一方向X对齐排布在同一直线上的多个所述竖直鳍片部1011的侧壁上环绕的所述栅极106相互电性连接，构成所述存储器的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述鳍片101的所述第二源漏掺杂区101d连接至同一所述埋入式导线104，所述埋入式导线104构成所述存储器的位线。这种结构的半导体器件的制备方法，同上述的步骤S1至S5基本相同，其区别主要是步骤S1和步骤S2中所需的掩膜板图形也需要适应性地调整为基于交错排布的鳍片101的图案结构，具体制备方法在此不再赘述。

综上所述，本实用新型的半导体器件的制备方法，首先分别沿第一方向和第二方向刻蚀半导体衬底形成沿第一方向延伸的隔离沟槽、沿第二方向延伸的第二沟槽和鳍片，且所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽；接着，形成第一源漏掺杂区于所述竖直鳍片部中，形成第二源漏掺杂区于所述水平鳍片部中，形成埋入式导线于所述第二沟槽中，以及形成栅极环绕于所述竖直鳍片部上，所述埋入式导线与所述第二源漏掺杂区电连接，由此基于一个鳍片形成两个环栅晶体管，工艺简单，在相同尺寸情况下能够减小器件面积，进而在给定的空间量中可以提供更高的器件集成度，有利于产品尺寸的进一步微缩以及器件性能的提高。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (7)

1.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底具有至少一个鳍片，所述鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两个相对的端上的竖直鳍片部，两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，每个所述竖直鳍片部的顶端部中形成有一第一源漏掺杂区，所述水平鳍片部中设有一第二源漏掺杂区，所述第二源漏掺杂区沿所述第二方向从所述水平鳍片部被一个所述竖直鳍片部覆盖的部分中延伸至被另一个所述竖直鳍片部覆盖的部分中；以及，

栅极，环绕在所述竖直鳍片部的侧壁上。

2.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底还具有用于定义出所述鳍片所在区域的第二沟槽和隔离沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述鳍片沿所述第二方向延伸的侧壁，所述隔离沟槽沿所述第一方向延伸并暴露出所述鳍片沿所述第一方向延伸的外侧壁；所述第一沟槽和所述隔离沟槽沿着所述第一方向的端部均延伸至所述第二沟槽，以和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，所述隔离沟槽的底表面与所述第二沟槽的底表面齐平，以使包含所述第二源漏掺杂区在内的所述水平鳍片部的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有沿着所述第二方向延伸的埋入式导线，所述埋入式导线和所述第二源漏掺杂区电连接。

3.如权利要求2所述的半导体器件，其特征在于，所述的半导体器件还包括导电接触结构，所述导电接触结构形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源漏掺杂区之间，所述导电接触结构的一侧壁与所述第二源漏掺杂区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离，且所述导电接触结构沿所述第二方向延伸的长度小于或等于所述第二源漏掺杂区沿第二方向延伸的长度。

4.如权利要求2所述的半导体器件，其特征在于，还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部和所述隔离沟槽的底部上，所述埋入式导线形成于所述第一介质层上。

5.如权利要求2所述的半导体器件，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极和所述鳍片之间，所述栅极隔离层填充在所述第一沟槽、第二沟槽和隔离沟槽中，以将所述栅极掩埋在内。

6.如权利要求2至5中任一项所述的半导体器件，其特征在于，所述半导体衬底具有分布于所述第二沟槽两侧的鳍片，且所述第二沟槽两侧的鳍片对齐或者交错排布。

7.如权利要求6所述的半导体器件，其特征在于，所述半导体器件为存储器，包括沿所述第一方向和所述第二方向排列呈阵列的多个所述鳍片，在所有的所述鳍片中，沿所述第一方向对齐排布在同一直线上的多个所述竖直鳍片部的侧壁上环绕的所述栅极相互电性连接，构成所述存储器的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述第二源漏掺杂区连接至同一所述埋入式导线，所述埋入式导线构成所述存储器的位线。