CN110808253B - 三维存储器结构及其制备方法 - Google Patents

三维存储器结构及其制备方法 Download PDF

Info

Publication number
CN110808253B
CN110808253B CN201910966873.0A CN201910966873A CN110808253B CN 110808253 B CN110808253 B CN 110808253B CN 201910966873 A CN201910966873 A CN 201910966873A CN 110808253 B CN110808253 B CN 110808253B
Authority
CN
China
Prior art keywords
layer
sub
gate
forming
channel hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910966873.0A
Other languages
English (en)
Other versions
CN110808253A (zh
Inventor
左明光
万先进
朱宏斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210790423.2A priority Critical patent/CN115224108A/zh
Priority to CN201910966873.0A priority patent/CN110808253B/zh
Publication of CN110808253A publication Critical patent/CN110808253A/zh
Application granted granted Critical
Publication of CN110808253B publication Critical patent/CN110808253B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

本发明提供一种三维存储器结构及其制备方法，制备方法包括：提供半导体衬底；于半导体衬底上形成叠层结构，于叠层结构中形成沟道孔及栅极隔槽，于半导体衬底内形成源极区域；于栅极隔槽的内壁上形成外层及内芯。本发明将所述栅极隔槽填充为至少包括外层和内芯的结构，可以通过内芯的填充实现器件整体应力、电阻、漏电等情况的改善，在栅极隔槽中制备栅极隔槽腔，缓解器件结构的应力，可以减小器件电阻；将三维存储器的栅极隔槽制备成包括至少两个子栅极隔槽上下连通设置的结构，单个子栅极隔槽的制备易于控制，可以减小其关键尺寸，增加沟道孔与栅极隔槽之间的距离，可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能。

Description

三维存储器结构及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种三维存储器结构及其制备方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。
在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND存储器，现有的3D NAND闪存的制备工艺主要包括：首先形成由牺牲层及栅间介质层交替叠置的叠层结构，然后再将所述牺牲层去除并填充形成栅极层以得到3D NAND闪存，随着工艺的发展，为了实现更高的存储密度，3D NAND闪存中堆叠的层数也需随之显著增加，如由32层发展到64层，再到96层甚至128层等，然而，随着3D NAND闪存中堆叠的层数的增加，栅极隔槽的填充导致器件结构的应力、电阻等难以有效改善，漏电流增加，同时，其制程难度随之增大，如刻蚀难度越来越大，为了减小对层叠结构中刻蚀孔的挑战，一直在努力压缩着每一层牺牲层的高度，使整个叠层结构的高度减薄，但这会使得栅极字线层(WL)的电阻(RS)急剧增大，影响器件性能。
因此，如何提供一种三维存储器结构及制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及制备方法，用于解决现有技术中栅极隔槽填充导致器件结构应力、电阻及漏电流等难以有效改善，以及压缩牺牲层的高度导致的栅极字线电阻增大等问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构的制备方法，所述制备方法包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔及与所述沟道孔之间具有间距的栅极隔槽，所述沟道孔及所述栅极隔槽均沿垂直于所述半导体衬底的方向贯穿所述叠层结构；
于所述栅极隔槽底部对应的所述半导体衬底内形成源极区域；以及
于所述栅极隔槽内形成内芯和包围所述内芯的外层，以形成阵列共源极结构，其中，所述内芯与所述外层的材料不同，所述外层与所述源极区域电连接。
可选地，所述叠层结构包括交替堆叠的牺牲层及绝缘介质层，所述制备方法包括步骤：
基于所述栅极隔槽去除所述牺牲层，以形成牺牲间隙；以及
于所述牺牲间隙内形成栅极层。
可选地，所述栅极隔槽包括N个上下连通设置的子栅极隔槽，N为大于等于2的整数。
可选地，所述沟道孔包括N个上下连通设置的子沟道孔，各所述子沟道孔与各所述子栅极隔槽一一对应，至少第1子沟道孔至第N-1子沟道孔对应与第1子栅极隔槽至第N-1子栅极隔槽基于同一工艺制备。
可选地，所述第1子沟道孔至所述第N-1子沟道孔对应与所述第1子栅极隔槽至所述第N-1子栅极隔槽基于同一工艺制备，形成所述第N-1子沟道孔及所述第N-1子栅极隔槽后包括形成第N子沟道孔并制备得到所述沟道孔，及对所述沟道孔进行功能材料层填充的步骤，进行所述功能材料层填充之后还包括步骤：形成第N子栅极隔槽，以制备所述栅极隔槽。
可选地，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子栅极隔槽一一对应，其中，形成所述栅极隔槽及所述叠层结构的方法包括：
于所述半导体衬底上形成底层子叠层结构；
于所述底层子叠层结构中形成贯穿所述底层子叠层结构的底层牺牲柱；
在所述底层子叠层结构以及底层牺牲柱上形成顶层子叠层结构；
在所述顶层子叠层结构内形成露出下层牺牲柱的顶层子栅极隔槽；
通过所述顶层子栅极隔槽去除下方的牺牲柱。
可选地，形成所述栅极隔槽后还包括步骤：于所述栅极隔槽的侧壁上形成隔离层，且所述外层形成于所述隔离层上。
可选地，形成所述隔离层之后还包括步骤：于所述隔离层表面制备过渡层，且所述外层形成于所述过渡层表面。
可选地，形成所述沟道孔之后还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，于所述高介电常数介质层表面形成功能侧壁层，及于所述功能侧壁层表面形成沟道层。
可选地，所述制备方法还包括于所述半导体衬底上制备底部叠层结构的步骤，所述叠层结构形成于所述底部叠层结构上，其中，还包括于所述沟道孔底部制备底部外延层步骤，所述底部外延层与所述底部叠层结构相接触，并基于所述底部叠层结构于所述外延层部分外壁上形成侧壁保护层。
可选地，形成所述外层的过程还包括基于所述外层于所述栅极隔槽中形成栅极隔槽腔的步骤，所述栅极隔槽腔构成所述内芯，其中，所述外层包围所述栅极隔槽腔。
可选地，形成所述外层之后还包括步骤：形成伸入所述栅极隔槽顶部的导电插塞。
可选地，所述内芯包括多晶硅填充层；所述外层包括金属层。
可选地，所述金属层包括无氟钨层。
本发明还提供一种三维存储器结构，所述三维存储器结构优选采用本发明提供的三维存储器制备方法制备得到，所述三维存储器结构包括：
半导体衬底；
位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交替设置的栅极层及绝缘介质层；
沿垂直于所述半导体衬底的方向穿过所述堆叠结构的沟道孔及阵列共源极结构，所述沟道孔与所述阵列共源极结构之间具有间距；
位于所述半导体衬底内的源极区域；
所述阵列共源极结构包括：内芯和包围所述内芯的外层，所述内芯与所述外层的材料不同，所述外层与所述源极电连接。
可选地，所述栅极隔槽包括N个上下连通设置的子栅极隔槽，N为大于等于2的整数。
可选地，所述沟道孔包括N个上下连通设置的子沟道孔，各所述子沟道孔与各所述子栅极隔槽一一对应；所述堆叠结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子堆叠结构，各所述子堆叠结构与各所述子栅极隔槽一一对应。
可选地，所述阵列共源极结构还包括包围所述外层的隔离层。
可选地，所述阵列共源极结构还包括位于所述隔离层与所述外层之间的过渡层。
可选地，所述三维存储器结构还包括依次叠置的高介电常数介质层、功能侧壁层以及沟道层，其中，所述高介电常数介质层形成于所述沟道孔的内壁上。
可选地，所述三维存储器结构还包括形成于所述栅极隔槽中的栅极隔槽腔，所述栅极隔槽腔构成所述内芯，所述外层包围所述栅极隔槽腔。
可选地，所述三维存储器结构还包括伸入所述栅极隔槽顶部的导电插塞。
可选地，所述内芯包括多晶硅填充层；所述外层包括金属层。
可选地，所述金属层包括无氟钨层。
如上所述，本发明的三维存储器结构及制备方法，本发明将所述栅极隔槽填充为至少包括内芯和包围所述内芯的外层的结构，在基于外层导电的前提下，可以通过内芯的填充实现器件整体应力、电阻、漏电等情况的改善，另外，在栅极隔槽中制备栅极隔槽腔，从而可以缓解材料层带来的应力，缓解整个器件结构的应力，并可以减小器件电阻，提高器件性能；同时，将三维存储器的栅极隔槽制备成包括至少两个子栅极隔槽上下连通设置的结构，多个所述子栅极隔槽的设置，可以使得单个子栅极隔槽的制备易于控制，从而可以减小其关键尺寸(CD)，使得沟道孔与栅极隔槽之间的距离增加，从而可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能。
附图说明
图1显示为本发明三维存储器结构制备的工艺流程图。
图2显示为本发明三维存储器结构制备中提供半导体衬底的图示。
图3显示为本发明三维存储器结构制备中形成叠层结构的图示。
图4显示为本发明一示例中三维存储器结构制备形成栅极隔槽及沟道孔的图示。
图5显示为本发明一示例中三维存储器结构制备形成第一子栅极隔槽的图示。
图6显示为本发明一示例中三维存储器结构制备形成第一牺牲柱的图示。
图7显示为本发明一示例中三维存储器结构制备形成第二子叠层结构的图示。
图8显示为本发明一示例中三维存储器结构制备形成第二子栅极隔槽的图示。
图9显示为本发明一示例中三维存储器结构制备形成栅极隔槽及沟道孔的图示。
图10(a)显示为本发明一示例三维存储器结构制备中形成栅极隔槽的俯视图的图示。
图10(b)显示为本发明一示例三维存储器结构制备中形成栅极隔槽的俯视图的图示。
图11(a)显示为本发明一示例中三维存储器结构制备形成第二牺牲柱的图示。
图11(b)显示为本发明一示例中三维存储器结构制备形成第二子沟道孔的图示。
图12显示为本发明三维存储器结构制备中于沟道孔中形成高介电常数介质层、功能侧壁层及沟道层的图示。
图13显示为本发明三维存储器结构制备中形成牺牲外延层的图示。
图14显示为本发明三维存储器结构制备中形成绝缘隔离层的图示。
图15显示为本发明三维存储器结构制备中去除牺牲外延层的图示。
图16显示为本发明三维存储器结构制备中去除底部牺牲层的图示。
图17显示为本发明三维存储器结构制备中形成侧壁保护层的图示。
图18显示为本发明三维存储器结构制备中形成牺牲间隙的图示。
图19(a)显示为本发明一示例三维存储器结构制备中形成栅极层的图示。
图19(b)显示为本发明一示例三维存储器结构制备中形成栅极层的图示。
图20(a)显示为本发明三维存储器结构制备中形成外层及内芯的一示例的图示。
图20(b)显示为本发明三维存储器结构制备中形成外层及内芯的另一示例的图示。
图21显示为本发明三维存储器结构制备中形成导电插塞的图示。
图22显示为本发明三维存储器结构制备中形成顶层覆盖层的图示。
图23显示为本发明三维存储器结构中沟道孔与栅极隔槽排布的一示例。
图24显示为电阻随栅极高度变化的关系图。
元件标号说明
101 半导体衬底
102 叠层结构
102a 子叠层结构
103 绝缘介质层
104 牺牲层
105 底部叠层结构
105a 底部介质层
105b 底部牺牲层
106 沟道孔
106a 子沟道孔
107 栅极隔槽
107a 子栅极隔槽
108 牺牲柱
109 高介电常数介质层
110 功能侧壁层
111 沟道层
112 填充绝缘层
113 绝缘间隙
114 牺牲外延层
115 绝缘隔离层
116 侧壁保护层
117 栅极层
118 堆叠结构
118a 子堆叠结构
119 隔离层
120 外层
121 源极区域
122 导电插塞
123 内芯
124a 第一覆盖层
124b 第二覆盖层
125 连接块
126 顶层覆盖层
127 底部外延层
S1～S2 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
实施例一：
如图1所示，本发明提供一种三维存储器结构的制备方法，包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔及与所述沟道孔之间具有间距的栅极隔槽，所述沟道孔及所述栅极隔槽均沿垂直于所述半导体衬底的方向贯穿所述叠层结构；
于所述栅极隔槽底部对应的所述半导体衬底内形成源极区域；以及
于所述栅极隔槽内形成内芯和包围所述内芯的外层，以形成阵列共源极结构，其中，所述内芯与所述外层的材料不同，所述外层与所述源极区域电连接。
下面结合将结合附图详细说明本发明中三维存储器结构的制备工艺。
如图1中的S1及图2所示，提供半导体衬底。
具体的，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底101包括单晶硅衬底。另外，所述半导体衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底101中还可以具有外围电路。
如图1中的S2及图3-12所示，于所述半导体衬底101上形成叠层结构102，并于所述叠层结构102中形成沟道孔106及与所述沟道孔106之间具有间距的栅极隔槽107，所述沟道孔106及所述栅极隔槽107均沿垂直于所述半导体衬底101的方向贯穿所述叠层结构102。
作为示例，所述栅极隔槽107包括N个上下连通设置的子栅极隔槽107a，N大于等于2，参见图4及9所示。在其他实施例中，沟道孔106也包括N个上下连通设置的子沟道孔结构。
作为示例，所述叠层结构102包括交替堆叠的牺牲层104及绝缘介质层103。
具体的，所述叠层结构102包括交替层叠的绝缘介质层103及牺牲层104，所述叠层结构102的所述绝缘介质层103包括但不限于二氧化硅层，所述叠层结构102的所述牺牲层104包括但不限于氮化硅层，所述绝缘介质层103与所述牺牲层在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述绝缘介质层103几乎不被去除。其中，可以采用如物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(ChemicalVapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成所述叠层结构。在一示例中，所述叠层结构可以包括由下至上依次交替叠置的所述绝缘介质层103及所述牺牲层，所述叠层结构的底层及顶层均为所述绝缘介质层103，位于顶层的所述绝缘介质层103的上表面即为所述叠层结构的上表面。所述叠层结构内所述绝缘介质层103及所述牺牲层的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构内所述绝缘介质层103及所述牺牲层104的层数可以根据实际需要进行设定，此处不做限定。
本发明在所述叠层结构中制备栅极隔槽107，并进一步制备包括至少两个所述子栅极隔槽107a的结构，可以是三个或者三个以上子栅极隔槽107a上下连通设置，其中，多个所述子栅极隔槽107a的设置，可以使得单个子栅极隔槽107a的制备易于控制，从而可以减小其关键尺寸(CD)，所述关键尺寸包括栅极隔槽的宽度。目前，随着三维存储器制程层数的增加，为了减少对孔(如栅极隔槽，CH)的挑战，如刻蚀难度，努力控制牺牲层减薄，使得整个叠层结构厚度减薄，最后会导致填入的栅极层(GL)电阻直线增加，参见图24所示，从而影响器件性能，采用本发明的方案，并参见图10所示，本发明的方案，制备包括至少两个所述子栅极隔槽107a的栅极隔槽107，可以减小栅极隔槽107的特征尺寸，减小图中w的宽度，进而可以增加沟道孔106与栅极隔槽107之间的距离，即增加d的长度，从而可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能。其中，图9等相关结构的截面图可以是图10(a)中所述俯视图沿A-A方向的截面，另外，图10(b)显示为另一种栅极隔槽与沟道孔的位置关系示意图。需要说明的，采用本发明的工艺栅极隔槽关键尺寸可以从180nm较小到120nm，缩减50％，d的尺寸可以从130nm增加到160nm，填充后的电阻率可以减小20％。
当然，在其他实施例中，所述栅极隔槽107可以是直接打穿所述叠层结构102所形成的通孔，如可以是所述沟道孔106形成之后直接打穿所有堆叠层结构102形成的间隙，其中，此时所述栅极沟槽107的截面形状包括倒梯形。
作为示例，如图5所示，所述叠层结构102包括在垂直于所述半导体衬底101表面的方向上依次堆叠的N个子叠层结构102a，各所述子叠层结构102a与各所述子栅极隔槽107a一一对应，其中，形成所述栅极隔槽107及所述叠层结构102的方法包括：
于所述半导体衬底101上形成底层子叠层结构；
于所述底层子叠层结构中形成贯穿所述底层子叠层结构的底层牺牲柱；
在所述底层子叠层结构以及底层牺牲柱上形成顶层子叠层结构；
在所述顶层子叠层结构内形成露出下层牺牲柱的顶层子栅极隔槽；
通过所述顶层子栅极隔槽去除下方的牺牲柱。
具体的，进一步，在一示例中，提供一种更具体的形成所述栅极隔槽107及所述叠层结构102的方法，具体步骤包括：
于所述半导体衬底101上形成第一子叠层结构；
于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子栅极隔槽；
于所述第一子栅极隔槽中填充第一牺牲柱；
于形成有所述第一牺牲柱的所述第一子叠层结构上形成第二子叠层结构，并于所述第二子叠层结构中形成贯穿所述第二子叠层结构的第二子栅极隔槽；
于所述第二子栅极隔槽中形成第二牺牲柱；
继续在所述半导体衬底101上形成后续子叠层结构102a、子栅极隔槽107a及牺牲柱108，直到形成第N子叠层结构、第N子栅极隔槽及第N-1牺牲柱，使得顶部的子栅极隔槽显露下层的子栅极隔槽中的牺牲柱，其中，当所述栅极隔槽包括两个所述子栅极隔槽时，所述第二栅极隔槽中不进行填充；
基于顶部的子栅极隔槽去除各牺牲柱108，得到所述栅极隔槽107及所述叠层结构102。
具体的，提供一种本发明栅极隔槽107及叠层结构102的制备示例，其中，图示中以两个子栅极隔槽107a为例进行示意，当然，其他示例中可以是三个及其以上，另外，需要说明的，多个子栅极隔槽107a可以自所述半导体衬底101向上依次称为第一子栅极隔槽、第二子栅极隔槽、第三子栅极隔槽，直至第N子栅极隔槽，同理，各个所述子叠层结构102a以及各个所述牺牲柱108的名称类似，并且第N子栅极隔槽、第N子叠层结构、第N牺牲柱一一对应，子栅极隔槽107a与子叠层结构102a对应是指形成在所述子栅极隔槽107a外围且与所述子栅极隔槽107a相接触的叠层结构的材料层的部分，子栅极隔槽107a与牺牲柱108对应是指填充在子栅极隔槽中的牺牲柱与该子栅极隔槽一一对应。
在一示例中，如图5-11所示，图中以含有两个所述子栅极隔槽107a为例进行说明。如图5所示，首先在所述半导体衬底101上形成所述子叠层结构102a，即所述第一子叠层结构，所述子叠层结构的形成方式与前文所述的叠层结构形成方式一致，包括交替叠置的所述牺牲层及所述绝缘介质层103，各材料层的层数依据实际设置，优选地，所述子叠层结构102a的底部的材料层及顶部的材料层均设置为所述绝缘介质层103，接着，在形成的所述子叠层结构102a中形成所述子栅极隔槽107a，即所述第一子栅极隔槽，可以采用刻蚀工艺完成；接着，如图6所示，在形成的所述子栅极隔槽107a中填充牺牲柱，即所述第一牺牲柱，可以采用沉积工艺，沉积填孔牺牲材料层于结构表面，再进行化学机械研磨的工艺将其顶部磨至与所述第一子叠层结构的上表面相平齐，从而得到所述第一牺牲柱，其中，各牺牲柱的材料可以选择为多晶硅，所述牺牲柱在后续工艺中被去除掉；接着，如图7所示，再在形成有所述第一牺牲柱的结构上继续交替沉积所述牺牲层及所述绝缘介质层103，形成另外一层所述子叠层结构102a，即所述第二子叠层结构；继续，如图8所示，在后续形成的所述第二子叠层结构中形成所述第二子栅极隔槽，并使得所述第二子栅极隔槽与之前形成的所述第一子栅极隔槽上下一一对应设置，且上层的所述子栅极隔槽107a显露对应的下层的所述子栅极隔槽107a中填充的所述牺牲柱108；最后，如图9所示，基于上层形成的所述第二子栅极隔槽去除下层的所述第一牺牲柱，从而得到上下连通设置的第一子栅极隔槽及第二子栅极隔槽，得到最终需要的所述栅极隔槽，其中，可以采用湿法刻蚀的方式去除各所述牺牲柱，还需要说明的是，在一可选示例中，当所述栅极隔槽107包括三个或者三个以上的连通设置的所述子栅极隔槽107a时，在制备过程中，第一层至倒数第二层形成的所述子栅极隔槽107a中填充有所述牺牲柱108，而最后一层，也就是最上层的所述子栅极隔槽107a中不进行刻蚀，仅仅刻蚀最上层子沟道通孔，并去除其他子沟道通孔中的牺牲层，形成上下连通的通孔结构。随后在通孔中形成存储结构，再刻蚀最上层子栅极隔槽并去除其他子栅极隔槽中的牺牲层，形成上下连通的栅极隔槽。
作为示例，如图11(a)所示，继续在所述半导体衬底101上形成后续子叠层结构102a、子栅极隔槽107a及牺牲柱108的步骤还包括：于第N子栅极隔槽中填充形成第N牺牲柱。
具体的，该示例中，还包括在最顶层的所述子栅极隔槽107a中填充所述牺牲柱的步骤，即当所述栅极隔槽107包括N个子栅极隔槽107a时，在所述第N子栅极隔槽中填充第N牺牲柱，从而可以便于在所述栅极隔槽上形成辅助材料层，如光刻胶层，进而利于其他工艺的进行，如可以是将所述栅极隔槽遮挡，从而可以在所述叠层结构中的所述沟道孔106中进行工艺制程，从而可以避免所述沟道孔中的工艺制程对所述栅极隔槽107造成影响。
作为示例，所述沟道孔106包括N个上下连通设置的子沟道孔106，各所述子沟道孔106与各所述子栅极隔槽107a一一对应，其中，至少第1子沟道孔至第N-1子沟道孔对应与第1子栅极隔槽至第N-1子栅极隔槽基于同一工艺制备。
具体的，在一示例中，所述沟道孔106包括N个上下连通设置的子沟道孔106，自所述半导体衬底101向上依次为第一子沟道孔、第二子沟道孔至第N子沟道孔，在一可选示例中，各所述子沟道孔106a与各所述子栅极隔槽107a一一对应，即所述第N子沟道孔106a与所述第N子栅极隔槽107a一一对应，二者对应形成在同一所述子叠层结构102a中，在一可选示例中，对应的所述子沟道孔106a及所述子栅极隔槽107a基于同一工艺制备，例如，当形成完所述第一子叠层结构102a后，基于同一工艺于所述第一子叠层结构102a中形成第一子栅极隔槽107a及第一子沟道孔106。
作为示例，所述第1子沟道孔至所述第N-1子沟道孔对应与所述第1子栅极隔槽至所述第N-1子栅极隔槽基于同一工艺制备，形成所述第N-1子沟道孔及所述第N-1子栅极隔槽之后包括形成第N子沟道孔并制备得到所述沟道孔106，以及对所述沟道孔106进行功能材料层填充的步骤，进行所述功能材料层填充之后还包括步骤：形成第N子栅极隔槽，以制备所述栅极隔槽107。
具体的，在一示例中，参见图11(b)所示，提供一种三维存储器结构中所述沟道孔106及所述栅极隔槽107的制备工艺，在该示例中，第N-1子沟道孔及其之前的子沟道孔与第N-1子栅极隔槽及其之前的子栅极隔槽基于同一工艺制备，也就是说，于所述半导体衬底上形成第一子叠层结构，于所述第一子叠层结构中形成贯穿所述第一子叠层结构的第一子栅极隔槽和第一子沟道孔，于所述第一子栅极隔槽和所述第一子沟道孔中填充第一牺牲柱，重复上述步骤，直至形成第N-1子叠层结构、第N-1子沟道孔、第N-1子栅极隔槽以及在第N-1子沟道孔、第N-1子栅极隔槽中均填充第N-1牺牲柱，上述步骤形成之后，在得到的结构上形成第N子叠层结构，并形成第N子沟道孔，该示例中，在该步骤中不形成第N子栅极隔槽，此时，基于第N子沟道孔去除各个子沟道孔中的各牺牲柱，得到各子沟道孔，形成所述沟道孔106，进而在所述沟道孔中进行功能材料层的填充，在一示例中，所述功能材料层可以是前文提到的所述高介电常数介质层、所述功能侧壁及所述沟道层构成的叠层，接着，该示例中，在所述功能材料层填充完成之后，再在所述第N子叠层结构中形成第N子栅极隔槽，从而基于第N子栅极隔槽去除各子栅极隔槽中的各牺牲柱，得到各子栅极隔槽，形成所述栅极隔槽。
作为示例，形成所述沟道孔106之后还包括步骤：于所述沟道孔106的内壁上形成高介电常数介质层109，于所述高介电常数介质层109表面形成功能侧壁层110，以及于所述功能侧壁层110表面形成沟道层111。
具体的，在一示例中，如图12所示，还包括在所述沟道孔106中形成所述高介电常数介质层109、功能侧壁层110以及沟道层111的步骤，在一可选示例中，所述栅极隔槽107中填充好各牺牲柱，且最上层的所述子栅极隔槽107a中填充有所述牺牲柱，此时，在得到的结构的上形成一层掩膜层，所述掩膜层遮挡所述栅极隔槽107并显露需要进行处理的所述沟道孔106，基于所述掩膜层对所述沟道孔106进行处理，如可以是去除沟道孔106中的牺牲材料层，再在所述沟道孔106中进行沉积工艺，从而可以保护所述栅极隔槽107。
具体的，于所述沟道孔106的内壁上形成高介电常数介质层109，即于所述沟道孔106的侧壁及底部表面形成高介电常数介质层109(高K介质层)，后续形成的栅极层与所述高介电常数介质层109相接触，其材料可以是氧化铝等，可以通过原子层沉积形成。所述功能侧壁层110形成于所述高介电常数介质层109表面，在一可选示例中，所述功能侧壁层110自所述沟道孔106的侧壁至中心的方向依次包括阻挡层、存储层以及遂穿层(图中未示出)。
其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述阻挡层；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔106的侧壁表面形成所述阻挡层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述存储层；优选地，本实施例中，采用原子层沉积工艺形成所述存储层；可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述隧穿层；优选地，本实施例中，采用原子层沉积工艺形成所述隧穿层。在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述遂穿层包括氧化硅层，从而形成ONO结构的功能侧壁层。
具体的，还于所述功能侧壁层110表面形成沟道层111。其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁的表面形成所述沟道层111；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁的表面形成所述沟道层111，在一示例中，所述沟道层111的材料可以包括多晶硅。当然，在其他示例中，所述沟道层111的材料还可以为其他的半导体材料。
具体的，在一示例中，所述高介电常数介质层109、所述功能侧壁与所述沟道层111的厚度之和可以小于所述沟道孔106的宽度的一半，此时，形成所述沟道层111后所述沟道孔106内还保留有填充绝缘层的预留空间。其中，当保留所述预留空间时，还包括于所述沟道孔106内形成填充绝缘层112的步骤，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道孔106内形成所述填充绝缘层112；优选地，本实施例中，采用原子层沉积工艺于所述沟道孔106内形成所述填充绝缘层112。所述填充绝缘层112的材料可以包括氧化介质层，譬如氧化硅等等，所述填充绝缘层可以填满所述沟道孔106。另外，在一示例中，还可以通过控制所述填充绝缘层112的沉积工艺参数于所述填充绝缘层112中形成所述绝缘间隙113。
作为示例，所述三维存储器结构的制备中还包括于所述沟道孔106底部对应形成底部外延层127的步骤，其中，所述底部外延层127延伸至所述半导体衬底101中，且至少所述沟道层111与所述底部外延层127相接触。
作为示例，所述三维存储器结构的制备方法还包括于所述半导体衬底101上制备底部叠层结构105的步骤，且所述叠层结构102形成于所述底部叠层结构105上，其中，在一示例中，包括所述底部外延层127，所述底部外延层127的上表面低于所述底部叠层结构105的上表面，所述三维存储器结构的制备方法还包括基于所述底部叠层结构105于所述底部外延层127的外壁上形成侧壁保护层116的步骤。在一可选示例中，所述底部叠层结构105可以包括底部介质层105a及位于相邻所述底部介质层之间的底部牺牲层105b，其中，所述底部外延层127的上表面高于所述底部牺牲层105b的上表面。可选地，所述底部介质层可以包括但不仅限于氧化硅层，所述底部牺牲层可以包括但不仅限于氮化硅层。
作为示例，形成所述栅极隔槽107后还包括如下步骤：
如图13所示，于所述栅极隔槽107的底部形成牺牲外延层114，在一示例中，所述牺牲外延层114的厚度大于所述底部牺牲层的上表面至所述栅极隔槽107底表面的间距，具体的，可以采用但不仅限于选择性外延工艺(Selective Epi，SEG)形成所述牺牲外延层114；
进一步，如图14所示，于所述栅极隔槽107的侧壁形成绝缘隔离层115；具体的，首先于所述栅极隔槽107的底部及侧壁形成所述绝缘隔离层115，然后去除位于所述栅极隔槽107底部的所述绝缘隔离层115，所述绝缘隔离层115可以包括但不仅限于氧化硅层；
接着，如图15所示，去除所述牺牲外延层114，可以采用但不仅限于湿法刻蚀工艺去除所述牺牲外延层114；
接着，如图16所示，基于所述栅极隔槽107去除所述底部牺牲层以形成底部牺牲间隙，可以采用但不仅限于湿法刻蚀工艺去除所述底部牺牲间隙，进一步，在一可选示例中，于所述底部外延层127的侧壁上形成所述侧壁保护层116，可以采用但不仅限于热氧化工艺形成氧化硅层作为所述侧壁保护层116；
最后，如图17所示，去除所述绝缘隔离层115，可以采用但不仅限于湿法刻蚀工艺去除所述绝缘隔离层115。
如图18所示，所述叠层结构102包括交替堆叠的牺牲层及绝缘介质层，所述三维存储器结构的制备方法还包括步骤：基于所述栅极隔槽107去除所述牺牲层，以形成牺牲间隙。
具体的，可以采用湿法刻蚀工艺去除所述牺牲层104，可以采用对所述牺牲层具有较高刻蚀去除速率，且对所述绝缘介质层103几乎不能去除的湿法腐蚀溶液进行湿法腐蚀以去除所述牺牲层；具体地，将所述湿法腐蚀溶液置于所述栅极隔槽107内，所述湿法腐蚀溶液横向腐蚀所述牺牲层以将所述牺牲层完全去除。
在其他实施例中，可以不形成牺牲外延层114和绝缘隔离层115，直接在栅极隔槽107形成后，通过栅极隔槽去除叠层结构103中的牺牲层和底部牺牲层。形成如图18所示的结构。
如图19所示，所述制备方法还包括于所述牺牲间隙内形成栅极层117的步骤。
其中，图19(a)显示为存在所述底部叠层结构105时形成所述栅极层117的结构示意图。在其他实施例中，可以不存在底部叠层结构105，通过栅极隔槽去除牺牲层时也只需去除叠层结构102中的牺牲层，图19(b)显示为不存在所述底部叠层结构105时形成所述栅极层117的结构示意图。
具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙内形成所述栅极层117，所述栅极层117的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层117的材料可以包括钨。其中，在一示例中，于所述牺牲间隙内形成所述栅极层117同时于所述底部牺牲间隙内形成栅极层，此时即可得到包括所述底部介质层及位于所述底部介质层之间的所述栅极层的底部叠层结构105。另外，在一示例中，所述栅极隔槽107中也会沉积形成所述栅极层材料，此时，还包括去除所述栅极隔槽107中的所述栅极层材料的步骤。
如图1中的S3及图12所示，于所述栅极隔槽107底部对应的所述半导体衬底101内形成源极区域121；
如图1中的S4及图20-21所示，于所述栅极隔槽107内形成内芯123和包围所述内芯123的外层120，以形成阵列共源极结构，其中，所述内芯123与所述外层120的材料不同，所述外层120与所述源极区域121电连接。
作为示例，所述内芯123包括多晶硅填充层。
作为示例，所述外层120包括金属层。
作为示例，所述金属层包括钨结构层；作为示例，所述金属层包括无氟钨层。
具体的，该步骤中在所述栅极隔槽内形成所述外层120及所述内芯123，其中，所述栅极隔槽107中的填充物可以基于所述外层实现其导电功能，在一示例中，所述外层120包括钨结构层，在进一步可选示例中，所述钨结构层包括无氟钨层，所述无氟钨层的设计可以避免阻挡层的制备，从而可以有利于栅极隔槽尺寸的减小，有利于沟道孔与栅极隔槽之间的距离的增加，从而可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能，其中，金属层可以采用低氟工艺制备，可以提高金属的纯度，降低电阻，例如可以采用钨的氯化钨和氢气制备无氟金属钨。另外，将所述栅极隔槽107的填充物设计为所述外层120及所述内芯123的填充方式，从而可以在实现所述栅极隔槽在器件中功能的前提下基于所述内芯123的材质等改善整个栅极隔槽填充物的性能，在一示例中，可以是所述内芯123的材料可以是电阻小于所述钨结构层的电阻的材料，从而可以改善整体填充物的电阻，进而改善器件性能，在一可选示例中，所述内芯123包括多晶硅填充层，如图20(a)所示。当然，在其他示例中，所述内芯123还可以是不进行材料层的额外填充形成的空气腔，如后文所述的栅极隔槽腔，如图20(b)。此外，所述钨结构层可以是单层的钨材料层，还可以是由钨材料层与其他材料层构成的叠层结构，如与其他金属构成的叠层，作为所述外层。
作为示例，如图20(b)所示，形成所述外层120的过程还包括基于所述外层120于所述栅极隔槽107中形成栅极隔槽腔，所述栅极隔槽腔构成所述内芯123，所述外层120包围所述栅极隔槽腔。
具体的，在一示例中，可以采用原子层沉积工艺形成所述外层120，以有利于在所述隔离层表面形成所述外层120，从而有利于所述栅极隔槽腔的形成。例如，可以是原子层沉积工艺形成的钨层。
作为示例，如图21所示，形成所述外层120后还包括：至少于所述栅极隔槽107中制备导电插塞122，所述导电插塞伸入所述栅极隔槽顶部，使所述导电插塞与所述外层120围成所述栅极隔槽腔123。
作为示例，采用物理气相沉积工艺制备所述导电插塞，具有较低的孔隙填充率。
具体的，如图21所示，还包括于所述栅极隔槽107中形成导电插塞122的步骤，所述导电插塞122形成于所述栅极隔槽107的顶部位置，并于所述外层120相接触，以实现电连接，并且，所述导电插塞122与所述外层120共同围成所述栅极隔槽腔，所述栅极隔槽腔可以缓解周围材料层产生的应力，降低电阻，接地，缓解整个器件结构的应力，并且可以降低漏电流。另外，所述导电插塞122形成在所述栅极隔槽107内并延伸至所述栅极隔槽107外围的材料层上，例如，参见图21所示，可以是延伸到在所述叠层结构上形成的第一覆盖层124a及第二覆盖层124b中。
在一示例中，如图20所示，形成所述栅极隔槽之后还包括如下步骤：于所述栅极隔槽107的侧壁上形成隔离层119，以及于所述隔离层119表面形成外层120，在一示例中，上述步骤在于所述牺牲间隙内形成所述栅极层117之后进行。
具体的，于所述栅极隔槽107的侧壁上形成隔离层，可以先于所述栅极隔槽107的侧壁及底部形成所述隔离层，然后再去除所述栅极隔槽107底部的所述隔离层，接着再在所述隔离层表面上形成所述外层120，其中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极隔槽107的侧壁形成所述隔离层，所述隔离层用于将所述外层120与所述栅极层117电隔离，所述隔离层的材料可以包括但不仅限于氧化硅、氮化硅、氮氧化硅或氧化铪等等。
作为示例，形成所述隔离层之后还包括步骤：于所述隔离层表面制备过渡层，且所述外层形成于所述过渡层表面。在其他实施例中，也可以不包含过渡层，直接在隔离层表面形成金属层。具体的，在一示例中，所述外层120形成在所述过渡层表面，其中，所述过渡层可以是钛层、氮化钛层或二者构成的叠层结构。
作为示例，形成所述外层120之前还包括步骤：于所述栅极隔槽107底部对应的所述半导体衬底101内形成源极区域121，其中，所述外层120与所述源极区域121相接触。
具体的，在一示例中，可以采用离子注入工艺对所述栅极隔槽107底部的所述半导体衬底101进行离子注入，以形成所述源极区域121，在一可选示例中，对所述栅极隔槽107底部的所述半导体衬底101进行离子注入时，位于所述栅极隔槽107底部的所述底部隔离层氧化物层并未被去除，即，所述源极区域形成在所述隔离层形成之后，所述底部氧化物层的存在可以在离子注入过程中对所述半导体衬底101进行保护，以避免离子注入对所述半导体衬底101造成晶格损伤，当然，在其他示例中，所述源极区域还可以形成在所述隔离层形成之前，参见图12所示。在一示例中，于所述栅极隔槽107底部的所述半导体衬底101内形成所述源极区域之后还包括去除所述底部氧化物层的步骤。具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺去除所述底部氧化物层。其中，可以先于所述栅极隔槽107的侧壁及底部形成所述隔离层，为了确保所述栅极隔槽107内形成的所述外层120与所述源极区域电接触，所述隔离层形成之后，还包括将位于所述栅极隔槽107底部的所述隔离层去除的步骤。
具体的，在一示例中，参见图21所示，还包括在所述沟道孔106内材料层制备完成后制备连接块125的步骤，在一示例中，在所述沟道孔106填充好之后，于得到的半导体结构的表面制备第一覆盖层124a，并对其进行图形化，显示所述沟道孔106，于对应的沟道孔106顶部沉积导电材料以形成所述连接块125，所述连接块位于所述沟道孔106的顶部，且与所述功能侧壁及所述沟道层111相接触，实现电连接，形成所述连接块125之后再在得到的结构上制备第二覆盖层124b，其中，所述第一覆盖层124a与所述第二覆盖层124b的材料包括但不限于氧化硅，在一示例中，该示例中，当形成所述导电插塞时，所述导电插塞延伸至所述第一覆盖层124a及所述第二覆盖层124b中，可选地，所述导电插塞的上表面高于所述第一覆盖层124a的上表面，所述导电插塞的上表面低于所述第二覆盖层124b的上表面。
具体的，在一示例中，形成所述导电插塞之后，还在得到的半导体结构上制备顶层覆盖层126，所述顶层覆盖层与所述导电插塞相接触。在一示例中，当形成有所述第一覆盖层及所述第二覆盖层时，所述顶层覆盖层还延伸至所述第二覆盖层中，在所述第二覆盖层中与所述导电插塞相接触。
还需要说明的，在一示例中，所述过渡层包括依次形成的钛层及氮化钛层，钛层采用HP(高密度沉积工艺)工艺制备，所述氮化钛层采用原子层沉积工艺制备，所述外层包括钨层，采用原子层沉积工艺制备，所述内芯包括所述栅极隔槽腔，所述导电插塞包括物理气相沉积以及化学机械研磨得到的钨导电插塞，相对于多晶硅填充、多晶硅回刻以及化学气相沉积钨金属制备导电材料的工艺，可以节约50％的成本。
实施例二：
如图22及图23所示，参考图1-21，本发明还提供一种三维存储器结构，所述三维存储器结构优选采用本发明的制备方法制备得到，所述三维存储器结构包括：
半导体衬底101；
位于所述半导体衬底上的堆叠结构118，所述堆叠结构118包括交替设置的栅极层117及绝缘介质层103；
沿垂直于所述半导体衬底101的方向穿过所述堆叠结构118的沟道孔106及阵列共源极结构，所述沟道孔106与所述阵列共源极结构之间具有间距；
位于所述半导体衬底内的源极区域121；
所述阵列共源极结构包括：内芯123和包围所述内芯123的外层120，所述内芯123与所述外层120的材料不同，所述外层120与所述源极区域121电连接。
作为示例，所述栅极隔槽107包括N个上下连通设置的子栅极隔槽107a，N为大于等于2的整数。
具体的，所述半导体衬底101可以根据器件的实际需求进行选择，所述半导体衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底101包括单晶硅衬底。另外，所述半导体衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底101中还可以具有外围电路。
具体的，所述堆叠结构包括交替层叠的绝缘介质层103及牺牲层104，所述堆叠结构的所述绝缘介质层103包括但不限于二氧化硅层，所述堆叠结构的所述牺牲层包括但不限于氮化硅层，所述绝缘介质层103与所述牺牲层在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述绝缘介质层103几乎不被去除。在一示例中，所述堆叠结构可以包括由下至上依次交替叠置的所述绝缘介质层103及所述牺牲层，所述堆叠结构的底层及顶层均为所述绝缘介质层103，位于顶层的所述绝缘介质层103的上表面即为所述堆叠结构的上表面。所述叠层结构内所述绝缘介质层103及所述牺牲层的层数可以包括32层、64层、96层或128层等等，具体的，所述堆叠结构内所述绝缘介质层103及所述牺牲层的层数可以根据实际需要进行设定，此处不做限定。
本发明在所述堆叠结构中形成有阵列共源极结构，其中，所述阵列共源极结构基于栅极隔槽107及其内部填充物构成，其内部填充物至少包括所述内芯及所述外层。在所述叠层结构中制备栅极隔槽107，并进一步制备包括至少两个所述子栅极隔槽107a的结构，可以是三个或者三个以上子栅极隔槽107a上下连通设置，其中，多个所述子栅极隔槽107a的设置，可以使得单个子栅极隔槽107a的制备易于控制，从而可以减小其关键尺寸(CD)，所述关键尺寸包括栅极隔槽的宽度。目前，随着三维存储器制程层数的增加，为了减少对孔(如栅极隔槽107，CH)的挑战，如刻蚀难度，努力控制牺牲层减薄，使得整个叠层结构厚度减薄，最后会导致填入的栅极层(GL)电阻直线增加，参见图24所示，从而影响器件性能，采用本发明的方案，并参见图10所示，本发明的方案可以减小栅极隔槽107的特征尺寸，减小图中w的宽度，进而可以增加沟道孔106与栅极隔槽107之间的距离，即增加d的长度，从而可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能。需要说明的，采用本发明的工艺栅极隔槽关键尺寸可以从180nm较小到120nm，缩减50％，d的尺寸可以从130nm增加到160nm，填充后的电阻率可以减小20％。
作为示例，所述堆叠结构118包括在垂直于所述半导体衬底101表面的方向上依次堆叠的N个子堆叠结构118，各所述子堆叠结构118与各所述子栅极隔槽107a一一对应。
作为示例，所述沟道孔106包括N个上下连通设置的子沟道孔106，各所述子沟道孔106与各所述子栅极隔槽107a一一对应。
具体的，多个子栅极隔槽107a可以自所述半导体衬底101向上依次称为第一子栅极隔槽107a、第二子栅极隔槽107a、第三子栅极隔槽107a，直至第N子栅极隔槽107a，同理，各个所述子叠层结构102a的名称类似，并且第N子栅极隔槽107a、第N子叠层结构102a一一对应，子栅极隔槽107a与子叠层结构102a对应是指形成在所述子栅极隔槽107a外围且与所述子栅极隔槽107a相接触的叠层结构的材料层的部分。在一示例中，所述沟道孔106包括N个上下连通设置的子沟道孔106，自所述半导体衬底101向上依次为第一子沟道孔106、第二子沟道孔106至第N子沟道孔106，在一可选示例中，各所述子沟道孔106与各所述子栅极隔槽107a一一对应，即所述第N子沟道孔106与所述第N子栅极隔槽107a一一对应，二者对应形成在同一所述子叠层结构102a中，在一可选示例中，对应的所述子沟道孔106及所述子栅极隔槽107a基于同一工艺制备，例如，当形成完所述第一子叠层结构102a后，基于同一工艺于所述第一子叠层结构102a中形成第一子栅极隔槽107a及第一子沟道孔106。
作为示例，所述三维存储器结构还包括依次叠置的高介电常数介质层109、功能侧壁层110以及沟道层111，其中，所述高介电常数介质层109形成于所述沟道孔106的内壁上。
具体的，所述沟道孔106的内壁上形成有高介电常数介质层109，即所述沟道孔106的侧壁及底部表面形成有高介电常数介质层109(高K介质层)，后续形成的栅极层与所述高介电常数介质层109相接触，其材料可以是氧化铝等。所述功能侧壁层110形成于所述高介电常数介质层109表面，另外，在一可选示例中，所述功能侧壁层110自所述沟道孔106的侧壁至中心的方向依次包括阻挡层、存储层以及遂穿层(图中未示出)。其中，在一示例中，所述阻挡层可以包括但不仅限于氧化硅层，所述存储层可以包括但不仅限于氮化硅层，所述隧穿层可以包括但不仅限于氧化硅层。在一示例中，所述阻挡层包括氧化硅层，所述存储层包括氮化硅层，所述遂穿层包括氧化硅层，从而形成ONO结构的功能侧壁层110。具体的，还于所述功能侧壁层110表面形成有沟道层111，在一示例中，所述沟道层111的材料可以包括多晶硅。当然，在其他示例中，所述沟道层111的材料还可以为其他的半导体材料。
具体的，在一示例中，所述高介电常数介质层109、所述功能侧壁与所述沟道层111的厚度之和可以小于所述沟道孔106的宽度的一半，此时，形成所述沟道层111后所述沟道孔106内还保留有填充绝缘层的预留空间。其中，当保留所述预留空间时，还包括于所述沟道孔106内形成填充绝缘层的步骤，所述填充绝缘层的材料可以包括氧化介质层，譬如氧化硅等等，所述填充绝缘层可以填满所述沟道孔106。另外，在一示例中，还可以通过控制所述填充绝缘层的沉积工艺参数于所述填充绝缘层中形成所述绝缘间隙113。
作为示例，所述三维存储器结构中还包括于所述沟道孔106底部对应形成的底部外延层127，其中，所述底部外延层127延伸至所述半导体衬底101中，且至少所述沟道层111与所述底部外延层127相接触。
作为示例，所述半导体衬底101上还形成有底部叠层结构105，所述底部叠层结构105位于所述半导体衬底101与所述叠层结构之间，所述底部叠层结构105可以包括底部介质层及位于相邻所述底部介质层之间的底部牺牲层。可选地，所述底部介质层可以包括但不仅限于氧化硅层，所述底部牺牲层可以与所述栅极层的材料一致。其中，图19(a)显示为存在所述底部叠层结构105时形成所述栅极层117的结构示意图。在其他实施例中，可以不存在底部叠层结构105，通过栅极隔槽去除牺牲层时也只需去除叠层结构102中的牺牲层，图19(b)显示为不存在所述底部叠层结构105时形成所述栅极层117的结构示意图。
作为示例，所述底部外延层127的部分外壁上还形成有侧壁保护层116，所述侧壁保护层116位于所述底部外延层127外围，在一示例中，位于所述底部叠层结构105中所述底部牺牲层对应的间隙中。
具体的，所述三维存储器结构还包括源极区域121，所述源极区域形成于所述栅极隔槽107底部对应的所述半导体衬底101中，所述外层120与所述源极区域相接触。
具体的，可以采用离子注入工艺对所述栅极隔槽107底部的所述半导体衬底101进行离子注入，形成离子注入区，以得到所述源极区域。
作为示例，所述内芯123包括多晶硅填充层。
作为示例，所述外层120包括金属层。
作为示例，所述金属层包括钨结构层；作为示例，所述金属层包括无氟钨层。
具体的，在所述栅极隔槽内形成有所述外层120及所述内芯123，其中，所述栅极隔槽107中的填充物可以基于所述外层实现其导电功能，在一示例中，所述外层120包括钨结构层，在进一步可选示例中，所述钨结构层包括无氟钨层，所述无氟钨层的设计可以避免阻挡层的制备，从而可以有利于栅极隔槽尺寸的减小，有利于沟道孔与栅极隔槽之间的距离的增加，从而可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能，其中，金属层可以采用低氟工艺制备，可以提高金属的纯度，降低电阻，例如可以采用钨的氯化钨和氢气制备无氟金属钨。另外，将所述栅极隔槽107的填充物设计为所述外层120及所述内芯123的填充方式，从而可以在实现所述栅极隔槽在器件中功能的前提下基于所述内芯123的材质等改善整个栅极隔槽填充物的性能，在一示例中，可以是所述内芯123的材料可以是电阻小于所述钨结构层的电阻的材料，从而可以改善整体填充物的电阻，进而改善器件性能，在一可选示例中，所述内芯123包括多晶硅填充层，如图20(a)所示。当然，在其他示例中，所述内芯123还可以是不进行材料层的额外填充形成的空气腔，如所述的栅极隔槽腔，如图20(b)。此外，所述钨结构层可以是单层的钨材料层，还可以是由钨材料层与其他材料层构成的叠层结构，如与其他金属构成的叠层，作为所述外层。
作为示例，所述三维存储器结构还包括隔离层119，所述隔离层119形成于所述栅极隔槽107的侧壁上，所述外层120形成于所述隔离层表面，即所述阵列共源极结构还包括包围所述外层120的隔离层119。
作为示例，所述三维存储器结构还包括过渡层，所述过渡层形成于所述隔离层119表面，所述外层120形成于所述过渡层表面，即所述阵列共源极结构还包括位于所述隔离层119与所述外层120之间的过渡层。
具体的，所述隔离层的材料可以包括但不仅限于氧化硅、氮化硅、氮氧化硅或氧化铪等等，在一示例中，所述外层120形成在所述过渡层表面，其中，所述过渡层可以是钛层、氮化钛层或二者构成的叠层结构。
作为示例，所述三维存储器结构还包括栅极隔槽腔，所述栅极隔槽腔形成于所述栅极隔槽107中，所述外层120包围所述栅极隔槽腔，所述栅极隔槽腔构成所述内芯。
作为示例，所述三维存储器结构还包括导电插塞122，所述导电插塞122至少形成于所述栅极隔槽107中，所述导电插塞122伸入所述栅极隔槽107顶部，所述导电插塞122与所述外层120围成所述栅极隔槽腔。
具体的，所述导电插塞122形成于所述栅极隔槽107的顶部位置，并于所述外层120相接触，以实现电连接，并且，所述导电插塞122与所述外层120共同围成所述栅极隔槽腔，所述栅极隔槽腔可以缓解周围材料层产生的应力，降低电阻，接地，缓解整个器件结构的应力，并且可以降低漏电流。另外，所述导电插塞122形成在所述栅极隔槽107内并延伸至所述栅极隔槽107外围的材料层上，例如，参见图21所示，可以是延伸到在所述叠层结构上形成的第一覆盖层及第二覆盖层中。
具体的，在一示例中，所述三维存储器结构还包括连接块，所述连接块位于所述沟道孔106的顶部，且与所述功能侧壁及所述沟道层111相接触，实现电连接，所述连接块可以位于第一覆盖层中，所述第一覆盖层位于所述叠层结构表面，另外，还包括覆盖在所述第一覆盖层表面的第二覆盖层，其中，当形成所述导电插塞时，所述导电插塞延伸至所述第一覆盖层及所述第二覆盖层中，可选地，所述导电插塞的上表面高于所述第一覆盖层的上表面，且所述导电插塞的上表面低于所述第二覆盖层的上表面。
具体的，在一示例中，形成所述导电插塞之后，还在得到的半导体结构上制备顶层覆盖层，所述顶层覆盖层与所述导电插塞相接触。在一示例中，当形成有所述第一覆盖层及所述第二覆盖层时，所述顶层覆盖层还延伸至所述第二覆盖层中，在所述第二覆盖层中与所述导电插塞相接触。
综上所述，本发明提供一种三维存储器结构及其制备方法，制备方法包括如下步骤：提供半导体衬底；于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔及与所述沟道孔之间具有间距的栅极隔槽，所述沟道孔及所述栅极隔槽均沿垂直于所述半导体衬底的方向贯穿所述叠层结构；于所述栅极隔槽底部对应的所述半导体衬底内形成源极区域；于所述栅极隔槽内形成内芯和包围所述内芯的外层，以形成阵列共源极结构，其中，所述内芯与所述外层的材料不同，所述外层与所述源极区域电连接。通过上述方案，本发明将所述栅极隔槽填充为至少包括内芯和包围所述内芯的外层的结构，在基于外层导电的前提下，可以通过内芯的填充实现器件整体应力、电阻、漏电等情况的改善，另外，在栅极隔槽中制备栅极隔槽腔，从而可以缓解材料层带来的应力，缓解整个器件结构的应力，并可以减小器件电阻，提高器件性能；同时，将三维存储器的栅极隔槽制备成包括至少两个子栅极隔槽上下连通设置的结构，多个所述子栅极隔槽的设置，可以使得单个子栅极隔槽的制备易于控制，从而可以减小其关键尺寸(CD)，使得沟道孔与栅极隔槽之间的距离增加，从而可以增加后续栅极层的长度，减小栅极层的电阻，提高器件速度，优化器件性能。本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种三维存储器结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体衬底；
于所述半导体衬底上形成叠层结构，并于所述叠层结构中形成沟道孔及与所述沟道孔之间具有间距的栅极隔槽，所述沟道孔及所述栅极隔槽均沿垂直于所述半导体衬底的方向贯穿所述叠层结构；
于所述栅极隔槽底部对应的所述半导体衬底内形成源极区域；以及
于所述栅极隔槽内形成内芯和包围所述内芯的外层，以形成阵列共源极结构，其中，所述内芯包括多晶硅填充层；所述外层包括金属层，所述外层与所述源极区域电连接。
2.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述叠层结构包括交替堆叠的牺牲层及绝缘介质层，所述制备方法还包括步骤：
基于所述栅极隔槽去除所述牺牲层，以形成牺牲间隙；以及
于所述牺牲间隙内形成栅极层。
3.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述栅极隔槽包括N个上下连通设置的子栅极隔槽，N为大于等于2的整数。
4.根据权利要求3所述的三维存储器结构的制备方法，其特征在于，所述沟道孔包括N个上下连通设置的子沟道孔，各所述子沟道孔与各所述子栅极隔槽一一对应，至少第1子沟道孔至第N-1子沟道孔对应与第1子栅极隔槽至第N-1子栅极隔槽基于同一工艺制备。
5.根据权利要求4所述的三维存储器结构的制备方法，其特征在于，所述第1子沟道孔至所述第N-1子沟道孔对应与所述第1子栅极隔槽至所述第N-1子栅极隔槽基于同一工艺制备，形成所述第N-1子沟道孔及所述第N-1子栅极隔槽之后包括形成第N子沟道孔并制备得到所述沟道孔，以及对所述沟道孔进行功能材料层填充的步骤，进行所述功能材料层填充之后还包括步骤：形成第N子栅极隔槽，以制备所述栅极隔槽。
6.根据权利要求3所述的三维存储器结构的制备方法，其特征在于，所述叠层结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子叠层结构，各所述子叠层结构与各所述子栅极隔槽一一对应，其中，形成所述栅极隔槽及所述叠层结构的方法包括：
于所述半导体衬底上形成底层子叠层结构；
于所述底层子叠层结构中形成贯穿所述底层子叠层结构的底层牺牲柱；
在所述底层子叠层结构以及底层牺牲柱上形成顶层子叠层结构；
在所述顶层子叠层结构内形成露出下层牺牲柱的顶层子栅极隔槽；
通过所述顶层子栅极隔槽去除下方的牺牲柱。
7.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，形成所述栅极隔槽后还包括步骤：于所述栅极隔槽的侧壁上形成隔离层，且所述外层形成于所述隔离层上。
8.根据权利要求7所述的三维存储器结构的制备方法，其特征在于，形成所述隔离层之后还包括步骤：于所述隔离层表面制备过渡层，且所述外层形成于所述过渡层表面。
9.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，形成所述沟道孔之后还包括步骤：于所述沟道孔的内壁上形成高介电常数介质层，于所述高介电常数介质层表面形成功能侧壁层，以及于所述功能侧壁层表面形成沟道层。
10.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括于所述半导体衬底上制备底部叠层结构的步骤，所述叠层结构形成于所述底部叠层结构上，其中，还包括于所述沟道孔底部制备底部外延层步骤，所述底部外延层与所述底部叠层结构相接触，并基于所述底部叠层结构于所述外延层部分外壁上形成侧壁保护层。
11.根据权利要求1所述的三维存储器结构的制备方法，其特征在于，所述金属层包括无氟钨层。
12.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
半导体衬底；
位于所述半导体衬底上的堆叠结构，所述堆叠结构包括交替设置的栅极层及绝缘介质层；
沿垂直于所述半导体衬底的方向穿过所述堆叠结构的沟道孔及阵列共源极结构，所述沟道孔与所述阵列共源极结构之间形成有具有间距的栅极隔槽；
位于所述半导体衬底内的源极区域；
所述阵列共源极结构包括：内芯和包围所述内芯的外层，所述内芯包括多晶硅填充层；所述外层包括金属层，所述外层与所述源极区域电连接。
13.根据权利要求12所述的三维存储器结构，其特征在于，所述栅极隔槽包括N个上下连通设置的子栅极隔槽，N为大于等于2的整数。
14.根据权利要求13所述的三维存储器结构，其特征在于，所述沟道孔包括N个上下连通设置的子沟道孔，各所述子沟道孔与各所述子栅极隔槽一一对应；所述堆叠结构包括在垂直于所述半导体衬底表面的方向上依次堆叠的N个子堆叠结构，各所述子堆叠结构与各所述子栅极隔槽一一对应。
15.根据权利要求12所述的三维存储器结构，其特征在于，所述阵列共源极结构还包括包围所述外层的隔离层。
16.根据权利要求15所述的三维存储器结构，其特征在于，所述阵列共源极结构还包括位于所述隔离层与所述外层之间的过渡层。
17.根据权利要求12所述的三维存储器结构，其特征在于，所述三维存储器结构还包括依次叠置的高介电常数介质层、功能侧壁层以及沟道层，其中，所述高介电常数介质层形成于所述沟道孔的内壁上。
18.根据权利要求12所述的三维存储器结构，其特征在于，所述金属层包括无氟钨层。
CN201910966873.0A 2019-10-12 2019-10-12 三维存储器结构及其制备方法 Active CN110808253B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210790423.2A CN115224108A (zh) 2019-10-12 2019-10-12 三维存储器结构
CN201910966873.0A CN110808253B (zh) 2019-10-12 2019-10-12 三维存储器结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910966873.0A CN110808253B (zh) 2019-10-12 2019-10-12 三维存储器结构及其制备方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202210790423.2A Division CN115224108A (zh) 2019-10-12 2019-10-12 三维存储器结构

Publications (2)

Publication Number Publication Date
CN110808253A CN110808253A (zh) 2020-02-18
CN110808253B true CN110808253B (zh) 2022-10-11

Family

ID=69488271

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202210790423.2A Pending CN115224108A (zh) 2019-10-12 2019-10-12 三维存储器结构
CN201910966873.0A Active CN110808253B (zh) 2019-10-12 2019-10-12 三维存储器结构及其制备方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202210790423.2A Pending CN115224108A (zh) 2019-10-12 2019-10-12 三维存储器结构

Country Status (1)

Country Link
CN (2) CN115224108A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111341775B (zh) * 2020-03-28 2023-01-24 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN111403412A (zh) * 2020-03-28 2020-07-10 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
CN111403394A (zh) * 2020-03-28 2020-07-10 长江存储科技有限责任公司 深孔的形成方法
CN111341774B (zh) * 2020-03-28 2023-01-24 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
WO2021195997A1 (en) 2020-03-31 2021-10-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN112185982A (zh) * 2020-10-12 2021-01-05 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN112563286B (zh) * 2020-12-09 2023-11-28 长江存储科技有限责任公司 半导体器件的制作方法
CN113725223B (zh) * 2021-08-30 2023-10-27 长江存储科技有限责任公司 半导体工艺以及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177966B1 (en) * 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
CN108461498A (zh) * 2018-03-30 2018-08-28 长江存储科技有限责任公司 一种3d nand存储器及其制备方法
CN110176458A (zh) * 2019-06-18 2019-08-27 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110176460A (zh) * 2019-03-29 2019-08-27 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011003833A (ja) * 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5422530B2 (ja) * 2010-09-22 2014-02-19 株式会社東芝 半導体記憶装置及びその製造方法
CN102543877B (zh) * 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
KR101857681B1 (ko) * 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9548313B2 (en) * 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9559117B2 (en) * 2014-06-17 2017-01-31 Sandisk Technologies Llc Three-dimensional non-volatile memory device having a silicide source line and method of making thereof
US9524981B2 (en) * 2015-05-04 2016-12-20 Sandisk Technologies Llc Three dimensional memory device with hybrid source electrode for wafer warpage reduction
US9698152B2 (en) * 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
KR102282139B1 (ko) * 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10147736B2 (en) * 2015-09-03 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9876028B2 (en) * 2016-01-11 2018-01-23 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9917093B2 (en) * 2016-06-28 2018-03-13 Sandisk Technologies Llc Inter-plane offset in backside contact via structures for a three-dimensional memory device
US10050054B2 (en) * 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10680009B2 (en) * 2017-08-23 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming gate structure of three-dimensional memory device
CN107658311B (zh) * 2017-08-28 2018-12-14 长江存储科技有限责任公司 三维存储器
CN107731850B (zh) * 2017-08-31 2019-05-28 长江存储科技有限责任公司 一种高导电性的三维存储器及其形成方法
CN107731833B (zh) * 2017-08-31 2018-12-14 长江存储科技有限责任公司 一种阵列共源极填充结构及其制备方法
CN107658310B (zh) * 2017-08-31 2020-04-14 长江存储科技有限责任公司 降低晶片翘曲的共源极阵列形成方法
US10290643B1 (en) * 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor
CN108807410B (zh) * 2018-07-16 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109003985B (zh) * 2018-08-07 2024-03-29 长江存储科技有限责任公司 存储器结构及其形成方法
CN109346474B (zh) * 2018-10-16 2020-07-10 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
CN109585454B (zh) * 2018-11-20 2023-08-22 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109860037A (zh) * 2019-01-18 2019-06-07 长江存储科技有限责任公司 3d nand存储器的阵列共源极的形成方法
CN110071112A (zh) * 2019-03-29 2019-07-30 长江存储科技有限责任公司 3d存储器件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177966B1 (en) * 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
CN108461498A (zh) * 2018-03-30 2018-08-28 长江存储科技有限责任公司 一种3d nand存储器及其制备方法
CN110176460A (zh) * 2019-03-29 2019-08-27 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110176458A (zh) * 2019-06-18 2019-08-27 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Also Published As

Publication number Publication date
CN110808253A (zh) 2020-02-18
CN115224108A (zh) 2022-10-21

Similar Documents

Publication Publication Date Title
CN110808253B (zh) 三维存储器结构及其制备方法
EP3494598B1 (en) Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10453798B2 (en) Three-dimensional memory device with gated contact via structures and method of making thereof
CN110797343B (zh) 三维存储器结构及其制备方法
KR101735810B1 (ko) 3차원 반도체 장치
CN106340521B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
US10256167B1 (en) Hydrogen diffusion barrier structures for CMOS devices and method of making the same
CN107046037A (zh) 垂直存储器件及其制造方法
CN106158877A (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN111769116B (zh) 半导体结构及其制备方法
CN106024794A (zh) 半导体器件及其制造方法
CN106298679A (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN111276490B (zh) 一种三维存储器及其制作方法
CN113097215B (zh) 三维存储器结构及其制备方法
US20230337442A1 (en) Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device
CN106206600A (zh) 存储器件及其制造方法及包括该存储器件的电子设备
CN110808250A (zh) 三维存储器结构及其制备方法
CN111769114A (zh) 三维存储器结构及其制备方法
CN106298792A (zh) 存储器件及其制造方法及包括该存储器件的电子设备
US11201111B2 (en) Three-dimensional memory device containing structures for enhancing gate-induced drain leakage current and methods of forming the same
KR20130086778A (ko) 수직형 비휘발성 메모리 소자의 제조 방법
CN112071850A (zh) 三维存储器结构及其制备方法
US20230301100A1 (en) Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device
CN112466880A (zh) 三维存储器及其制备方法
CN110808249B (zh) 三维存储器结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant