CN108807410B - 3d存储器件及其制造方法 - Google Patents

3d存储器件及其制造方法 Download PDF

Info

Publication number
CN108807410B
CN108807410B CN201810779005.7A CN201810779005A CN108807410B CN 108807410 B CN108807410 B CN 108807410B CN 201810779005 A CN201810779005 A CN 201810779005A CN 108807410 B CN108807410 B CN 108807410B
Authority
CN
China
Prior art keywords
conductive
layer
forming
insulating core
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810779005.7A
Other languages
English (en)
Other versions
CN108807410A (zh
Inventor
张迷
张帜
华文宇
夏志良
吕震宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810779005.7A priority Critical patent/CN108807410B/zh
Publication of CN108807410A publication Critical patent/CN108807410A/zh
Application granted granted Critical
Publication of CN108807410B publication Critical patent/CN108807410B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于衬底上方的叠层结构，叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿叠层结构的多个沟道柱；以及贯穿叠层结构的导电通道，导电通道经由衬底连接至多个沟道柱的底端，其中，导电通道的上部包括导电柱，下部包括绝缘芯部及围绕绝缘芯部的导电层。通过在导电通道的下部制作绝缘芯部，调节绝缘芯部与导电柱所占导电通道的比列，可以实现将晶圆翘曲度由正向负调节的目的。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。然而，导电通道会对晶片的翘曲度(wafer bow)产生影响，在现有技术中，晶片的翘曲度很高，而且不能改变晶片的翘曲度的变量(wafer△bow)。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，导电通道的下部是绝缘芯部及围绕绝缘芯部的导电层。
根据本发明的一方面，提供了一种3D存储器件，包括:衬底；位于衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；以及贯穿所述叠层结构的导电通道，所述导电通道经由所述衬底连接至所述多个沟道柱的底端，其中，所述导电通道的下部是绝缘芯部及围绕所述绝缘芯部的导电层。
优选地，所述导电层选自单层导电层或叠层导电层。
优选地，所述叠层导电层包括粘黏层、金属层、多晶硅层的至少一种。
优选地，所述导电通道的上部是导电柱及围绕所述导电柱的所述导电层，所述导电层包括粘黏层，所述导电柱的柱面与所述粘黏层接触。
优选地，所述导电层选自所述单层导电层，所述导电柱的下表面与所述绝缘芯部接触。
优选地，所述导电层选自所述叠层导电层，所述叠层导电层还包括：所述金属层，围绕所述绝缘芯部，所述粘黏层围绕所述金属层。
优选地，所述导电柱的下表面与所述绝缘芯部以及所述金属层接触。
优选地，所述导电层选自所述叠层导电层，所述叠层导电层还包括：所述多晶硅层，围绕所述绝缘芯部；以及所述金属层，围绕所述多晶硅层，所述粘黏层围绕所述金属层。
优选地，所述导电柱的第一表面与所述绝缘芯部、所述多晶硅层以及所述金属层接触。
根据本发明的另一方面，提供了一种制造3D存储器件的方法，包括：在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述第一叠层结构的多个沟道柱；采用多个栅极导体置换所述多个牺牲层，形成第二叠层结构；以及形成贯穿所述第二叠层结构的导电通道，其中，所述导电通道的下部形成有绝缘芯部及围绕所述绝缘芯部的导电层。
优选地，形成所述导电层的步骤包括：形成单层导电层或形成叠层导电层。
优选地，形成所述叠层导电层的步骤包括：形成粘黏层、金属层、多晶硅层的至少一种。
优选地，形成所述导电通道的步骤包括：形成贯穿所述第二叠层结构的栅线缝隙，以分割成不同层面的所述多个栅极导体；在所述栅线缝隙的底部以及侧壁上形成所述导电层；在所述栅线缝隙中填充所述绝缘芯部；以及刻蚀所述绝缘芯部，使所述绝缘芯部达到预设长度；其中，所述导电层围绕所述绝缘芯部。
优选地，形成所述导电层的步骤包括：在所述栅线缝隙的底部以及侧壁上形成粘黏层，其中，所述粘黏层围绕所述绝缘芯部。
优选地，形成所述导电通道的步骤还包括：在所述栅线缝隙的开口处形成导电柱，所述导电柱的柱面与所述粘黏层接触，所述导电柱的下表面与所述绝缘芯部接触。
优选地，形成所述导电层的步骤包括：在所述栅线缝隙的底部以及侧壁上形成粘黏层；以及在所述粘黏层的底部以及侧壁上形成金属层，其中，所述金属层围绕所述绝缘芯部，所述粘黏层围绕所述金属层。
优选地，形成所述导电通道的步骤还包括：在所述栅线缝隙的开口处形成导电柱，所述导电柱的柱面与所述粘黏层接触，所述导电柱的下表面与所述绝缘芯部以及所述金属层接触。
优选地，形成所述导电层的步骤包括：在所述栅线缝隙的底部以及侧壁上形成粘黏层；在所述粘黏层的底部以及侧壁上形成金属层；以及在所述金属层的底部以及侧壁上形成多晶硅层，其中，所述掺杂多晶硅层围绕所述绝缘芯部，所述金属层围绕所述掺杂多晶硅，所述粘黏层围绕所述金属层。
优选地，形成所述导电通道的步骤还包括：在所述栅线缝隙的开口处形成导电柱，所述导电柱的柱面与所述粘黏层接触，所述导电柱的第一表面与所述绝缘芯部、所述掺杂多晶硅层以及所述金属层接触。
本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，并形成贯穿该叠层结构的导电通道，该导电通道的上部是导电柱及围绕导电柱的导电层，下部是绝缘芯部及围绕绝缘芯部的导电层，通过在导电通道的下部制作绝缘芯部，调节绝缘芯部与导电柱所占导电通道的比列，可以实现将晶片的翘曲度由正向负调节的目的。
进一步地，导电柱的柱面与导电层中的粘黏层接触，提供了将共源极连接至源极线的导电路径。
进一步地，导电层还包括围绕绝缘芯部的金属层，该金属层可以增强导电通道的导电性能。
进一步地，导电层还包括围绕绝缘芯部的掺杂多晶层，该掺杂多晶层与金属层可以避免导电通道内的水汽对导电柱的影响，增强导电通道的稳定性。
此外，采用氧化物的绝缘芯部填充导电通道，节省了生产成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。
图2示出3D存储器件的透视图。
图3a至图3l示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。
图4a至图4e示出根据本发明第二实施例的3D存储器件制造方法的各个阶段的截面图。
图5a至图5e示出根据本发明第三实施例的3D存储器件制造方法的各个阶段的截面图。
图6和7分别示出根据现有技术的3D存储器件的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至地选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。
在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线SGS偏置到大约零伏电压，使得对应于地选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SGD1至SGD4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线SGS。
图3a至图3l示出根据本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经形成沟道柱110的半导体结构，如图3a所示。
在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的叠层结构150，以及形成贯穿叠层结构150的沟道柱110。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。
为了清楚起见，在图3a中未示出沟道柱110的内部结构。参见图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114，在沟道柱110的两端，沟道柱110包括依次堆叠的沟道层111和栅介质层114。
进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙161，如图3b所示。
各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。
进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图3c所示。
优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型(使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B)的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。
各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。
优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。
优选地，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层151的暴露表面上形成第一粘黏层153，如图3d所示。
在该实施例中，第一粘黏层153例如由钨的硅化物或氮化物组成。
进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔162中填充金属层154，如图3e所示。
在该实施例中，金属层154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
金属层154形成在第一粘黏层153的表面上，可以改善原子层沉积期间前驱源在表面上的化学吸附特性，并且可以提高金属层154在层间绝缘层151上的附着强度。
进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层154中重新形成栅线缝隙161，如图3f所示。
该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161的钨材料。进一步地，栅线缝隙161不仅将金属层154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123邻接栅线缝隙161的端部暴露。
在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。
进一步地，覆盖叠层结构120上表面与栅线缝隙161侧壁形成第一绝缘层155，并利用刻蚀工艺扩大栅线缝隙161的开口处，如图3g所示。
进一步地，覆盖第一绝缘层155与栅线缝隙161形成第二粘黏层141a，其中，在栅线缝隙161中，第二粘黏层141a完全覆盖了栅线缝隙161的侧壁与底部，如图3h所示。
在该实施例中，第二粘黏层141a可导电，第二粘黏层141a例如由铝的氧化物进行原子层沉积形成(AL OX ALD DEP)，或由氮化钛沉积形成(TiN DEP)。
进一步地，采用化学气相沉积工艺(CVD)覆盖第二粘黏层141a形成绝缘芯部142a，其中，在栅线缝隙161中，绝缘芯部142a充满了栅线缝隙161的内部，如图3i所示。
在本实施例中，绝缘芯部142a的材料为氧化物。
进一步地，采用干法刻蚀工艺(dry each)去除覆盖叠层结构120上方的绝缘芯部142a以及去除从栅线缝隙161开口处向底部延伸预定长度的绝缘芯部142a，如图3j所示。当该氧化物沉积到晶圆上之后，会给晶圆带来小于0的压缩应力。根据晶圆的wafer bow确定该预定长度，从而将应力调节至某一预定值，具体地，选取一系列比例的氧化物(OX)与钨(W)，分别记录翘曲度，作为基础数据data base，如果想要将wafer bow向负调节到某一值，可基于等式(1)，并参考data base选择氧化物(OX)与钨(W)的比例，
BOW＝0.58*Stress*THK(1)
其中，BOW为翘曲度，Stress为应力，THK为厚度，厚度单位为微米。关于该延伸预定长度与应力的设置，本领域技术人员可根据需要确定。
进一步地，覆盖第二粘黏层141a与剩余的绝缘芯部142a形成导电柱143a，其中，导电柱143a的材料为金属钨，如图3k所示。
进一步地，采用化学机械剖光工艺(CMP)去除在叠层结构120上堆叠的第二绝缘层155、第二粘黏层141a、导电柱143a以及叠层结构120上表面的部分绝缘层151，最终形成第一实施例的存储器结构，如图3l所示。
在本实施例中，第二粘黏层141a、绝缘芯部142a以及导电柱143a构成存储器的供源极导电通道，导电通道贯穿叠层结构120，其中，第二粘黏层141a构成单层导电层，导电通道的上部是导电柱143a及围绕导电柱143a的第二粘黏层141a，下部是绝缘芯部142a及围绕绝缘芯部142a的第二粘黏层141a，导电柱143a的第一表面与绝缘芯部接触，导电柱143a的柱面与第二粘黏层141a接触。导电通道的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。
如上所述，沟道柱110经由衬底100形成共源极连接，导电通道提供共源极连接至源极线SL的导电路径。在本实施例中，可通过调节绝缘芯部142a的刻蚀量，即绝缘芯部142a与导电柱143a所占导电通道的比例实现了将晶圆翘曲度由正向负调节的目的。
图4a至图4d示出根据本发明第二实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。在本实施例中，由于制作工艺与第一实施例类似，可与第一实施例共用图3a至图3g，在此不再详细描述，下面将详细描述与第一实施例的不同之处。
如图4a所示，覆盖第二绝缘层155与栅线缝隙161形成第二粘黏层141b，覆盖第二粘黏层141b形成导电层142b，其中，在栅线缝隙161中，第二粘黏层141b完全覆盖了栅线缝隙161的侧壁与底部。
在该实施例中，第二粘黏层141b可导电，第二粘黏层141b例如由钨的硅化物或氮化物组成，导电层142b的材料为金属钨。
进一步地，采用化学气相沉积工艺(CVD)覆盖导电层142b形成绝缘芯部143b，其中，在栅线缝隙161中，绝缘芯部143b充满了栅线缝隙161的内部，如图4b所示。
进一步地，采用干法刻蚀工艺(dry each)去除叠层结构120上方的导电层142b与绝缘芯部143b以及去除从栅线缝隙161开口处向底部延伸一定长度的导电层142b与绝缘芯部143b，如图4c所示。关于该延伸长度的设置，本领域技术人员可根据需要确定。
进一步地，覆盖第二粘黏层141b与剩余的导电层142b、绝缘芯部143b形成导电柱144b，其中，导电柱144b的材料为金属钨，如图4d所示。
进一步地，采用化学机械剖光工艺(CMP)去除在覆盖叠层结构120上堆叠的第一绝缘层155、第二粘黏层141b、导电柱144b以及叠层结构120上表面的部分绝缘层151，最终形成第二实施例的存储器结构，如图4e所示。
在本实施例中，第二粘黏层141b、金属层142b、绝缘芯部143b以及导电柱144b构成存储器的供源极导电通道，导电通道贯穿叠层结构120，其中，第二粘黏层141b与金属层142b构成叠层导电层，导电通道的上部是导电柱144b及围绕导电柱144b的第二粘黏层141b，下部是绝缘芯部143b、围绕绝缘芯部143b的金属层142b及围绕金属层142b的第二粘黏层141b，导电柱144b的第一表面与绝缘芯部143b、金属层142b接触，导电柱144b的柱面与第二粘黏层141b接触。导电通道的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。
如上所述，沟道柱110经由衬底100形成共源极连接，导电通道提供共源极连接至源极线SL的导电路径。在本实施例中，可通过调节绝缘芯部143b的刻蚀量，即绝缘芯部143b与导电柱144b所占导电通道的比例实现了将wafer bow由正向负调节的目的。此外，金属层142b可以增强导电通道的导电性能。
图5a至图5e示出根据本发明第三实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。在本实施例中，由于制作工艺与第一实施例类似，可与第一实施例共用图3a至图3g，在此不再详细描述，下面将详细描述与第一实施例的不同之处。
如图5a所示，覆盖第一绝缘层155与栅线缝隙161形成第二粘黏层141c，其中，在栅线缝隙161中，第二粘黏层141c完全覆盖了栅线缝隙161的侧壁与底部，覆盖第二粘黏层141c形成金属层142c，覆盖金属层142c形成掺杂多晶层143c。
在该实施例中，第二粘黏层141c可导电，第二粘黏层141c例如由钨的硅化物或氮化物组成，导电层142b的材料为金属钨，掺杂多晶层143c的材料为多晶硅。
进一步地，采用旋转涂覆工艺(Spin On Dielectric，SOD)覆盖掺杂多晶层143c形成绝缘芯部144c，其中，在栅线缝隙161中，绝缘芯部144c充满了栅线缝隙161的内部，如图5b所示。
进一步地，采用干法刻蚀工艺(dry each)去除叠层结构120上方堆叠的金属层142c、掺杂多晶层143c、绝缘芯部144c以及去除从栅线缝隙161开口处向底部延伸一定长度的绝缘芯部144c、掺杂多晶层143c以及金属层142c，如图5c所示。关于该延伸长度的设置，本领域技术人员可根据需要确定。
进一步地，覆盖第二粘黏层141c与剩余的金属层142c、掺杂多晶层143c、绝缘芯部144c形成导电柱145c，其中，导电柱145c的材料为金属钨，如图5d所示。
进一步地，采用化学机械抛光工艺(CMP)去除叠层结构120上堆叠的第一绝缘层155、第二粘黏层141c、导电柱145c以及叠层结构120上表面的部分绝缘层151，最终形成第二实施例的存储器结构，如图5e所示。
在本实施例中，第二粘黏层141c、金属层142c、掺杂多晶层143c、绝缘芯部144c、导电柱145c构成存储器的供源极导电通道，导电通道贯穿叠层结构120。其中，第二粘黏层141c、金属层142c以及掺杂多晶层143c构成叠层导电层，导电通道的上部是导电柱145c及围绕导电柱145c的第二粘黏层141c，下部是绝缘芯部144c、围绕绝缘芯部144c的掺杂多晶层143c、围绕掺杂多晶层143c的金属层142c及围绕金属层142c的第二粘黏层141c，导电柱145c的第一表面与绝缘芯部144c、掺杂多晶层143c以及金属层142c接触，导电柱145c的柱面与第二粘黏层141c接触。导电通道的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。在优选的实施例中，导电通道的第一端接触衬底101中的掺杂区102，从而实现与衬底101之间的连接。
如上所述，沟道柱110经由衬底100形成共源极连接，导电通道提供共源极连接至源极线SL的导电路径。在本实施例中，可通过调节绝缘芯部144c的刻蚀量，即绝缘芯部144c与导电柱145c所占导电通道的比例实现了将wafer bow由正向负调节的目的。此外，金属层142c可以增强导电通道的导电性能。多晶硅层143c与金属层142c可以避免导电通道内的水汽对导电柱145c的影响，增强导电通道的稳定性。
图6和7分别示出根据现有技术的3D存储器件的截面图。
如图6所示，贯穿叠层结构120的导电通道仅由导电柱141d构成，导电柱141d的材料为金属钨，导致晶片的翘曲度很高，而且不能改变晶片的翘曲度变量(wafer△bow)。
如图7所示，贯穿叠层结构120的导电通道由粘黏层141e、多晶芯部142e以及导电柱143e构成，多晶芯部142e的材料为多晶硅，导电柱143e的材料为金属钨，用多晶芯部142e代替导电通道下部的金属钨虽然可以改变晶片的翘曲度变量(wafer△bow)，但是多晶芯部142e在形成过程中容易产生裂缝，使得刻蚀的程度难以控制。
而本发明实施例提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，并形成贯穿该叠层结构的导电通道，该导电通道的上部是导电柱及围绕导电柱的导电层，下部是绝缘芯部及围绕绝缘芯部的导电层，通过在导电通道的下部制作绝缘芯部，调节绝缘芯部与导电柱所占导电通道的比列，可以实现将晶片的翘曲度由正向负调节的目的。
进一步地，导电柱的柱面与导电层中的粘黏层接触，提供了将共源极连接至源极线的导电路径。
进一步地，导电层还包括围绕绝缘芯部的金属层，该金属层可以增强导电通道的导电性能。
进一步地，导电层还包括围绕绝缘芯部的掺杂多晶层，该掺杂多晶层与金属层可以避免导电通道内的水汽对导电柱的影响，增强导电通道的稳定性。
此外，采用氧化物的绝缘芯部填充导电通道，节省了生产成本。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (19)

1.一种3D存储器件，包括:
衬底；
位于所述衬底上方的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
贯穿所述叠层结构的多个沟道柱；以及
贯穿所述叠层结构的导电通道，所述导电通道经由所述衬底连接至所述多个沟道柱的底端，
其中，所述导电通道的下部包括绝缘芯部及围绕所述绝缘芯部的导电层，所述导电通道的上部包括导电柱及围绕所述导电柱的所述导电层。
2.根据权利要求1所述的3D存储器件，其中，所述导电层选自单层导电层或叠层导电层。
3.根据权利要求2所述的3D存储器件，其中，所述叠层导电层包括粘黏层、金属层、多晶硅层的至少一种。
4.根据权利要求2所述的3D存储器件，其中，所述导电层包括粘黏层，所述导电柱的柱面与所述粘黏层接触。
5.根据权利要求4所述的3D存储器件，其中，所述导电层选自所述单层导电层，
所述导电柱的下表面与所述绝缘芯部接触。
6.根据权利要求4所述的3D存储器件，其中，所述导电层选自所述叠层导电层，所述叠层导电层还包括：金属层，围绕所述绝缘芯部，
所述粘黏层围绕所述金属层。
7.根据权利要求6所述的3D存储器件，其中，所述导电柱的下表面与所述绝缘芯部以及所述金属层接触。
8.根据权利要求4所述的3D存储器件，其中，所述导电层选自所述叠层导电层，所述叠层导电层还包括：
多晶硅层，围绕所述绝缘芯部；以及
金属层，围绕所述多晶硅层，
所述粘黏层围绕所述金属层。
9.根据权利要求8所述的3D存储器件，其中，所述导电柱的第一表面与所述绝缘芯部、所述多晶硅层以及所述金属层接触。
10.一种制造3D存储器件的方法，包括：
在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成贯穿所述第一叠层结构的多个沟道柱；
采用多个栅极导体置换所述多个牺牲层，形成第二叠层结构；以及
形成贯穿所述第二叠层结构的导电通道，
其中，所述导电通道的下部形成有绝缘芯部及围绕所述绝缘芯部的导电层，所述导电通道的上部形成有导电柱及围绕所述导电柱的所述导电层。
11.根据权利要求10所述的方法，其中，形成所述导电层的步骤包括：形成单层导电层或形成叠层导电层。
12.根据权利要求11所述的方法，其中，形成所述叠层导电层的步骤包括：形成粘黏层、金属层、多晶硅层的至少一种。
13.根据权利要求10所述的方法，其中，形成所述导电通道的步骤包括：
形成贯穿所述第二叠层结构的栅线缝隙，以分割成不同层面的所述多个栅极导体；
在所述栅线缝隙的底部以及侧壁上形成所述导电层；
在所述栅线缝隙中填充所述绝缘芯部；以及
刻蚀所述绝缘芯部，使所述绝缘芯部达到预设长度；
其中，所述导电层围绕所述绝缘芯部。
14.根据权利要求13所述的方法，其中，形成所述导电层的步骤包括：在所述栅线缝隙的底部以及侧壁上形成粘黏层，
其中，所述粘黏层围绕所述绝缘芯部。
15.根据权利要求14所述的方法，其中，所述导电柱的柱面与所述粘黏层接触，所述导电柱的下表面与所述绝缘芯部接触。
16.根据权利要求15所述的方法，其中，形成所述导电层的步骤包括：
在所述栅线缝隙的底部以及侧壁上形成粘黏层；以及
在所述粘黏层的底部以及侧壁上形成金属层，
其中，所述金属层围绕所述绝缘芯部，所述粘黏层围绕所述金属层。
17.根据权利要求16所述的方法，其中，形成所述导电通道的步骤还包括：在所述栅线缝隙的开口处形成导电柱，所述导电柱的柱面与所述粘黏层接触，所述导电柱的下表面与所述绝缘芯部以及所述金属层接触。
18.根据权利要求15所述的方法，其中，形成所述导电层的步骤包括：
在所述栅线缝隙的底部以及侧壁上形成粘黏层；
在所述粘黏层的底部以及侧壁上形成金属层；以及
在所述金属层的底部以及侧壁上形成多晶硅层，
其中，所述多晶硅层围绕所述绝缘芯部，所述金属层围绕所述多晶硅，所述粘黏层围绕所述金属层。
19.根据权利要求18所述的方法，其中，形成所述导电通道的步骤还包括：在所述栅线缝隙的开口处形成导电柱，所述导电柱的柱面与所述粘黏层接触，所述导电柱的第一表面与所述绝缘芯部、所述多晶硅层以及所述金属层接触。
CN201810779005.7A 2018-07-16 2018-07-16 3d存储器件及其制造方法 Active CN108807410B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810779005.7A CN108807410B (zh) 2018-07-16 2018-07-16 3d存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810779005.7A CN108807410B (zh) 2018-07-16 2018-07-16 3d存储器件及其制造方法

Publications (2)

Publication Number Publication Date
CN108807410A CN108807410A (zh) 2018-11-13
CN108807410B true CN108807410B (zh) 2021-02-05

Family

ID=64076582

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810779005.7A Active CN108807410B (zh) 2018-07-16 2018-07-16 3d存储器件及其制造方法

Country Status (1)

Country Link
CN (1) CN108807410B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112997272B (zh) 2018-11-20 2024-03-29 长江存储科技有限责任公司 外延层和3d nand存储器的形成方法、退火设备
CN109671715B (zh) * 2018-11-22 2021-04-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110176460B (zh) * 2019-03-29 2021-05-28 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110071112A (zh) * 2019-03-29 2019-07-30 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210041882A (ko) * 2019-10-08 2021-04-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
CN115224108A (zh) * 2019-10-12 2022-10-21 长江存储科技有限责任公司 三维存储器结构
CN110649032B (zh) * 2019-10-23 2023-11-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110828469B (zh) * 2019-10-23 2023-07-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111162087A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 一种3d存储器件及其制作方法
WO2021146827A1 (en) 2020-01-20 2021-07-29 Yangtze Memory Technologies Co., Ltd. Local contacts of three-dimensional memory devices and methods for forming the same
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
WO2021174415A1 (en) * 2020-03-03 2021-09-10 Yangtze Memory Technologies Co., Ltd. Protection structures in semiconductor chips and methods for forming the same
CN111446256A (zh) * 2020-03-24 2020-07-24 长江存储科技有限责任公司 三维存储器及其制作方法
CN111477631B (zh) * 2020-04-23 2022-04-08 长江存储科技有限责任公司 一种三维存储器及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8187938B2 (en) * 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
CN105990281B (zh) * 2015-02-27 2018-06-22 旺宏电子股份有限公司 半导体结构及其制造方法
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US10355139B2 (en) * 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US10103161B2 (en) * 2016-06-28 2018-10-16 Sandisk Technologies Llc Offset backside contact via structures for a three-dimensional memory device
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法

Also Published As

Publication number Publication date
CN108807410A (zh) 2018-11-13

Similar Documents

Publication Publication Date Title
CN108807410B (zh) 3d存储器件及其制造方法
CN109003983B (zh) 3d存储器件及其制造方法
CN110176460B (zh) 3d存储器件及其制造方法
CN109192735B (zh) 3d存储器件及其制造方法
CN110649033B (zh) 3d存储器件及其制造方法
CN109585454B (zh) 3d存储器件及其制造方法
CN110289259B (zh) 3d存储器件及其制造方法
CN111211130B (zh) 3d存储器件及其制造方法
CN109148459B (zh) 3d存储器件及其制造方法
CN110379812B (zh) 3d存储器件及其制造方法
CN110828469B (zh) 3d存储器件及其制造方法
CN110676257B (zh) 3d存储器件及其制造方法
CN110649032B (zh) 3d存储器件及其制造方法
CN109037226B (zh) 3d存储器件及其制造方法
CN110808254A (zh) 3d存储器件及其制造方法
CN111540747B (zh) 3d存储器件的制造方法
CN111211131A (zh) 3d存储器件及其制造方法
CN110943089B (zh) 3d存储器件及其制造方法
CN109935594B (zh) 3d存储器件及其制造方法
CN109545793B (zh) 3d存储器件及其制造方法
CN111211128A (zh) 3d存储器件及其制造方法
CN110808252B (zh) 3d存储器件及其制造方法
CN109671715B (zh) 3d存储器件及其制造方法
CN111370418B (zh) 3d存储器件的制造方法
CN109449162B (zh) 3d存储器件的制造方法及3d存储器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant