CN111370418B

CN111370418B - 3d存储器件的制造方法

Info

Publication number: CN111370418B
Application number: CN201911368767.9A
Authority: CN
Inventors: 陆智勇; 彭盛
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-12-26
Filing date: 2019-12-26
Publication date: 2021-09-24
Anticipated expiration: 2039-12-26
Also published as: CN111370418A

Abstract

本申请公开了一种3D存储器件的制造方法。所述3D存储器件的制造方法包括：在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述第一叠层结构的沟道孔，所述沟道孔延伸至所述衬底中；在所述沟道孔的底部形成外延层；形成覆盖所述沟道孔的侧壁以及所述外延层的顶表面上的功能层和所述保护层；去除部分的所述功能层和所述保护层以形成开口以暴露出所述外延层的表面；在所述沟道孔的侧壁上形成沟道结构。本申请采用多晶硅作为保护层，提高氢氧化铵的刻蚀速率，减少刻蚀时间，可以防止外延层的过多损耗，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件的制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件的制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在例如3DNAND闪存的三维存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用沟道孔结构形成具有存储功能的存储单元串。

现有的沟道孔结构的制备工艺包括以下步骤：

S1：在衬底1表面沉积由层间介质层2-1和牺牲介质层2-2所组成的衬底堆叠结构(O/N Stacks)2，随后进行沟道刻蚀以形成通至衬底表面的沟道3，并在沟道底部形成硅外延层(Selective Epitaxial Growth，SEG)4；

S2：沉积形成ONO堆叠结构，参见图1a，具体为，在所述沟道3 的侧壁及硅外延层4的表面上沉积ONO堆叠结构5，所述ONO堆叠结构为氧化物层5-1/氮化物层5-2/氧化物层5-3的堆叠结构；

S3：在ONO堆叠结构5侧壁沉积非晶硅层(A-Si)作为牺牲保护层6，参见图1b，形成沟道侧壁堆叠结构，所述沟道侧壁堆叠结构为SONO(非晶硅层-氧化物层-氮化物层-氧化物层)；

S4：刻蚀沟道侧壁堆叠结构，参见图1c，具体为，沿所述沟道侧壁堆叠结构的底壁向下刻蚀，通至所述硅外延层4并形成一定深度的硅槽；

S4：形成多晶硅沟道孔结构，参见图1d，具体为，去除沟道侧壁结构5中的非晶硅层，在沟道孔中填充多晶硅层7，刻蚀部分多晶硅形成通道，以及在通道内沉积氧化物层8，形成沟道孔结构。

现有的3D存储器件中，沟道孔(Channel hole)包括阵列区(core)和虚拟区(Dummy)，阵列区的沟道孔孔径较小，而且比较均匀，导致其在硅外延层(SEG)上的开槽深度也比较小；虚拟区的沟道孔孔径较大，导致其在硅外延层(SEG)上的开槽深度也比较大。

采用氢氧化铵(NH₄OH)去除沟道孔侧壁结构中的非晶硅层，然而 NH₄OH刻蚀非晶硅层的速率较低，去除非晶硅层所需的时间较长，这样 NH₄OH接触硅外延层(SEG)表面的时间也较长，导致很难平衡硅槽界面处残留的非晶硅和硅外延层(SEG)的损耗。残留的非晶硅影响沟道层(多晶硅)的沉积，进而影响晶体管的阈值电压；硅外延层(SEG)的损耗容易在后续制程中形成漏电，导致器件的性能下降。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件的制造方法，其中，采用多晶硅作为保护层，缩短刻蚀去除保护层的时间，以及降低接触外延层表面的时间，进而增加去除保护层的工艺窗口的同时，降低了外延层的损耗，解决了难于平衡残留的保护层与外延层的损耗的问题。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括:

在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；

形成贯穿所述第一叠层结构的沟道孔，所述沟道孔延伸至所述衬底中；

在所述沟道孔的底部形成外延层；

形成覆盖所述沟道孔的侧壁以及所述外延层的顶表面上的功能层和所述保护层；

去除部分的所述功能层和所述保护层以形成开口以暴露出所述外延层的表面；

在所述沟道孔的侧壁上形成沟道结构。

优选地，形成所述功能层包括：

在所述沟道孔的侧壁上沉积氧化物形成栅介质层；

在所述栅介质层的表面上沉积氮化物形成电荷存储层；

在所述电荷存储层的表面上沉积氧化物形成隧穿介质层。

优选地，形成所述保护层包括：形成覆盖所述功能层的非晶硅层；

对所述非晶硅层进行退火处理形成多晶硅层。

优选地，去除部分的所述功能层和所述保护层以形成开口包括：

进行冲孔蚀刻以去除在所述外延层的顶表面上横向延伸的所述部分的所述功能层和所述保护层，其中，采用氢氧化铵去除所述保护层。

优选地，进行所述冲孔蚀刻包括：移除所述外延层的一部分以形成凹槽。

优选地，所述制造方法还包括：

在形成所述沟道结构之前，去除所述保护层。

优选地，形成所述沟道结构包括：

在所述功能层上形成沟道层，并填充所述开口以及所述凹槽。

优选地，所述外延层采用选择性外延生长形成。

优选地，所述制造方法还包括：

采用多个栅极导体层置换所述多个牺牲层，形成叠层结构；以及

形成贯穿所述叠层结构的导体通道。

优选地，形成叠层结构的步骤包括：

形成贯穿所述第一叠层结构的栅线缝隙；

通过栅线缝隙去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；

通过栅线缝隙在所述栅线缝隙和所述空腔中填充金属层；以及

对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体。

优选地，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上形成核层。

优选地，在重新形成栅线缝隙的步骤中，所述栅线缝隙将同一层面的栅极导体分割成多条栅线。

优选地，在形成导电通道之前还包括：

在所述栅线缝隙中沉积阻挡层。

本发明实施例提供的3D存储器件的制造方法，采用多晶硅作为保护层，由于氢氧化铵刻蚀去除多晶硅的速率比去除非晶硅的速率大，因此提高氢氧化铵的刻蚀速率，减少刻蚀时间，防止外延层过多损耗，从而提高3D存储器件的良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a至图1d示出根据现有技术的3D存储器件制造方法的各个阶段的截面图；

图2a和图2b分别示出3D存储器件的存储单元串的电路图和结构示意图；

图3示出3D存储器件的透视图；

图4a至图4k示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图2a和图2b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图2a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。

如图2b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管 Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。

图3示出3D存储器件的透视图。为了清楚起见，在图3中未示出 3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计 64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图2b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道柱 110内部的沟道层111和栅介质层114一起，形成选择晶体管Q1和Q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层 132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线 WL1至WL4之一)。

地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2 的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133 连接至同一条地选择线GSL。

图4a至图4k示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图3中的AA线截取。

该方法开始于已经形成沟道孔(CH)、外延层和功能层的半导体结构，如图4a所示。

在衬底101上形成层间绝缘层151和牺牲层152交替堆叠形成的叠层结构150，以及形成贯穿叠层结构150的沟道孔。如下文所述，牺牲层152将替换成栅极导体。在该实施例中，衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

进一步地，在所述沟道孔的底部形成外延层103，在本实施例中，外延层160可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。例如，可以执行SEG预清洁工艺以清洁多个沟道孔。可以执行随后的沉积工艺以在每个沟道孔中的第一凹槽中形成多晶硅层。

在优选的实施例中，可以在多晶硅层上执行任何合适的掺杂工艺(诸如离子金属电浆(iron metal plasma，IMP)工艺以形成外延层103。

在优选的实施例中，外延层103不能直接形成在衬底100的表面上。可以在外延层103和衬底100之间形成一层或多层。也就是说，外延层 103覆在衬底101上方。

进一步地，形成覆盖所述沟道孔的侧壁以及所述外延层的顶表面上的功能层。

在本实施例中，所述功能层为ONO堆叠结构，即沟道柱110中的隧穿介质层112、电荷存储层113和栅介质层114。隧穿介质层112可以用于产生电荷。隧穿介质层112可以包括电介质材料，包括但不限于，氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，隧穿介质层112可以是通过使用沉积工艺形成的氧化物层。

电荷存储层113可以用于存储电荷。电荷存储层113中的电荷的存储或移除可以影响半导体沟道的开/关状态和/或电导。电荷存储层113 可包括多晶硅或氮化硅。电荷存储层113可包括一个或多个材料膜，包括但不限于，氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。在一些实施例中，电荷存储层113可包括通过使用一种或多种沉积工艺形成的氮化物层。

栅介质层112可以用于阻挡电荷的流出。在一些实施例中，栅介质层112可以是氧化硅层或氧化硅/氮化硅/氧化硅(ONO)层的组合。在一些实施例中，栅介质层112包括高电介质常数(高k)电介质(例如，氧化铝)。在一个示例中，栅介质层112是通过使用沉积工艺形成的氧化物层。

进一步地，形成覆盖所述功能层和所述外延层顶表面的非晶硅层 141，如图4b所示。

进一步地，对所述非晶硅层141进行退火处理形成多晶硅层142，如图4c所示。在本实施例中，该多晶硅层142为保护层。

进一步地，去除部分的所述功能层和所述保护层以形成开口140，如图4d所示。具体地，进行冲孔蚀刻以去除在所述外延层的顶表面上横向延伸的所述部分的所述功能层和所述保护层。

在本实施例中，在冲孔蚀刻的过程中在所述外延层中形成凹槽，采用氢氧化铵去除所述多晶硅层142。

进一步地，形成沟道结构，如图4e所示。具体地，在所述功能层上形成沟道层111，并填充所述开口以及所述凹槽。

进一步地，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在叠层结构150中形成栅线缝隙161，如图4f所示。

各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在衬底101 的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，栅线缝隙161不仅用于将栅极导体分割成多条栅线，而且用于形成源极连接的导电通道。为此，栅线缝隙161贯穿叠层结构150到达衬底101。

优选地，经由栅线缝隙161进行离子注入，在衬底101中形成N型 (使用N型掺杂剂，例如P、As)或P型(使用P型掺杂剂，例如B) 的掺杂区102。掺杂区102作为共源极连接的接触区，用于降低随后形成的导电通道与衬底101之间的接触电阻。

进一步地，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图4g所示。

各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。叠层结构150中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。

优选地，在上述的湿法蚀刻步骤之后，采用原子层沉积(ALD)，在层间绝缘层151的暴露表面上形成核层153，如图4h所示。

在该实施例中，核层153例如由钨的硅化物或氮化物组成。

进一步地，利用栅线缝隙161作为沉积物通道，采用原子层沉积 (ALD)，在栅线缝隙161和空腔162中填充金属层154，如图4f所示。

在该实施例中，金属层154例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

金属层154形成在核层153的表面上，可以改善原子层沉积期间前驱源在表面上的化学吸附特性，并且可以提高金属层154在层间绝缘层 151上的附着强度。

进一步地，进行回蚀刻(etch back)，在金属层154中重新形成栅线缝隙161，如图4i所示。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该栅线缝隙161 的钨材料。进一步地，栅线缝隙161不仅将金属层154分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在栅线缝隙161的侧壁上，栅极导体121、122和123 邻接栅线缝隙161的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。

进一步地，利用栅线缝隙161作为沉积物通道，形成阻挡层162，如图4j所示。所述阻挡层162部分位于所述叠层结构中相邻的层间绝缘层151之间。

在该实施例中，阻挡层162与层间绝缘层151的材料可以相同，例如均由氧化硅组成。在其他实施例中，阻挡层162与层间绝缘层151的材料也可以不同。

优选地，进行回蚀刻(etch back)，对栅线缝隙161内的阻挡层162 进行塑性，其中，阻挡层162在栅线缝隙161的侧壁上形成一定的厚度。

进一步地，在栅线缝隙161中形成导电通道163，如图4k所示。

如上所述，沟道柱110经由衬底100形成共源极连接，导电通道163 提供共源极连接至源极线SL的导电路径。

本发明实施例采用多晶硅作为保护层，由于氢氧化铵刻蚀去除多晶硅的速率比去除非晶硅的速率大，因此提高氢氧化铵的刻蚀速率，减少刻蚀时间，防止外延层过多损耗，，从而提高3D存储器件的良率和可靠性。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims

1.一种3D存储器件的制造方法，包括:

在所述沟道孔的底部形成外延层；

去除部分的所述功能层和所述保护层以形成开口以暴露出所述外延层；

在所述沟道孔的侧壁上形成沟道结构；

其中，去除部分的所述功能层和所述保护层以形成开口包括：

进行冲孔蚀刻以去除在所述外延层的顶表面上横向延伸的所述部分的所述功能层和所述保护层，其中，在冲孔蚀刻的过程中在所述外延层中形成凹槽；

其中，进行所述冲孔蚀刻包括：移除所述外延层的一部分以形成凹槽。

2.根据权利要求1所述的制造方法，其特征在于，形成所述功能层包括：

在所述沟道孔的侧壁上沉积氧化物形成栅介质层；

在所述栅介质层的表面上沉积氮化物形成电荷存储层；

在所述电荷存储层的表面上沉积氧化物形成隧穿介质层。

3.根据权利要求1所述的制造方法，其特征在于，形成所述保护层包括：

形成覆盖所述功能层的非晶硅层；

对所述非晶硅层进行退火处理形成多晶硅层。

4.根据权利要求1所述的制造方法，其特征在于，采用氢氧化铵去除所述保护层。

5.根据权利要求1所述的制造方法，其特征在于，还包括：

在形成所述沟道结构之前，去除所述保护层。

6.根据权利要求1所述的制造方法，其特征在于，形成所述沟道结构包括：

7.根据权利要求1所述的制造方法，其特征在于，所述外延层采用选择性外延生长形成。

8.根据权利要求1所述的制造方法，其特征在于，还包括：

形成贯穿所述叠层结构的导体通道。

9.根据权利要求8所述的制造方法，其中，形成叠层结构的步骤包括：

形成贯穿所述第一叠层结构的栅线缝隙；

10.根据权利要求9所述的制造方法，其中，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上形成核层。

11.根据权利要求9所述的制造方法，其中，在重新形成栅线缝隙的步骤中，所述栅线缝隙将同一层面的栅极导体分割成多条栅线。

12.根据权利要求9所述的制造方法，在形成导电通道之前还包括：

在所述栅线缝隙中沉积阻挡层。