CN109712983B - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个存储串，贯穿所述叠层结构；多个导电通道，贯穿所述叠层结构；其中，所述多个存储串呈蜂窝结构，每个所述导电通道位于所述蜂窝结构的中心并且用于通过所述衬底向其周围的所述多个存储串供电。本发明还提供一种本发明提供的3D存储器件的制造方法，利用共源极孔作为沉积通道以将叠层结构中的牺牲层替换成导体层，以及利用共源极孔形成共源极导电通道，避免栅叠层结构中的导体层与共源极导电通道之间形成空隙。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储单元的导体层，采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的导体层形成的具体步骤为：在3D存储器件的衬底上交替堆叠绝缘层和牺牲层，其中牺牲层将被替换成导体层，绝缘层例如由氧化硅组成，牺牲层例如由氮化硅组成；在叠层结构中形成栅线缝隙，并对牺牲层进行选择性的刻蚀；在栅线缝隙中填充金属层(金属层例如由钨W组成)以形成导体层。重新刻蚀形成栅线缝隙，并在栅线缝隙内填充绝缘层和金属层以形成导电通道。

叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。然而，在栅极导体中由于沟道孔间不完全填充导致栅极导体反应气体残留(例如氟)攻击绝缘层，导致栅极导体与导电通道之间的短接，从而使得3D存储器件失效。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法，可以解决电流泄漏等问题。

根据本发明的一方面，提供一种3D存储器件，包括：

衬底；

位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；

多个存储串，贯穿所述叠层结构；

多个导电通道，贯穿所述叠层结构；

其中，所述多个存储串呈蜂窝结构，每个所述导电通道位于所述蜂窝结构的中心并且用于通过所述衬底向其周围的所述多个存储串供电。

优选地，所述多个存储串以及所述多个导电通道沿垂直于所述多个存储串的第一方向和垂直于所述多个存储串的第二方向排列成阵列，所述第一方向和所述第二方向形成有夹角。

优选地，所述第一方向和所述第二方向形成的夹角为60°或120°。

优选地，所述多个导电通道电性连接一个或多个所述存储串，形成共源极导电通道。

优选地，所述多个存储串与所述多个导体层中的第一导体层形成多个存储单元，与所述多个导体层中的第二导体层和第三导体层分别形成第一选择晶体管和第二选择晶体管。

优选地，所述蜂窝结构为六边形。

根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：

提供半导体结构，所述半导体结构包括衬底和第一叠层结构，所述第一叠层结构包括交替堆叠的绝缘层和牺牲层；

刻蚀所述半导体结构形成贯穿所述第一叠层结构的多个沟道孔和共源极孔；

利用多个共源极孔将所述第一叠层结构中的牺牲层替换成导体层，从而形成第二叠层结构；

利用多个所述沟道孔形成多个存储串；

在多个所述共源极孔内形成多个导电通道；

其中，所述多个存储串为蜂窝结构，每个所述导电通道位于所述蜂窝结构的中心并且用于通过所述衬底向其周围的所述多个存储串供电。

优选地，在所述多个沟道孔内形成沟道结构时，所述共源极孔是封闭的。

优选地，在所述多个沟道孔内形成沟道结构之前还包括：

在所述半导体结构上形成封闭层以封闭所述沟道孔和所述共源极孔；

在所述封闭层上覆盖硬掩膜层；

刻蚀所述硬掩膜层和位于所述沟道孔的封闭层以暴露出所述沟道孔。

优选地，在利用所述共源极孔将所述第一叠层结构中的牺牲层替换成导体层，从而形成所述第二叠层结构之前还包括：

去除位于所述共源极孔的封闭层以暴露出所述共源极孔。

优选地，在利用所述共源极孔将所述第一叠层结构中的牺牲层替换成导体层，从而形成所述第二叠层结构时，所述沟道孔是封闭的。

优选地，在利用所述共源极孔将所述第一叠层结构中的牺牲层替换成导体层，从而形成所述第二叠层结构之前还包括：

在所述半导体结构上形成封闭层以封闭所述沟道孔和所述共源极孔；

在所述封闭层上覆盖硬掩膜层；

刻蚀所述硬掩膜层和位于所述共源极孔的封闭层以暴露出所述共源极孔。

优选地，在所述沟道孔内形成沟道结构之前还包括：

去除位于所述沟道孔的封闭层以暴露出所述沟道孔。

优选地，在所述沟道孔内形成沟道结构包括：

在所述沟道孔、虚拟孔以及沟槽内依次形成阻挡绝缘层、电荷俘获层、隧穿绝缘层、沟道层以及介电质层。

优选地，利用共源极孔将第一叠层结构中的牺牲层替换成导体层，从而形成第二叠层结构包括：

采用共源极孔作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，以形成与所述共源极孔连通的空腔；

采用共源极孔作为沉积物通道，在所述共源极孔和所述空腔中填充金属层；以及

对所述金属层进行蚀刻，重新形成共源极孔，从而将所述金属层分割成不同层面的所述多个栅极导体。

优选地，在所述共源极孔内形成导电通道包括：

在共源极孔的侧壁上形成第一绝缘层；以及

在所述共源极孔中填充金属层以形成所述导电通道。

优选地，所述蜂窝结构为六边形。

本发明提供的3D存储器件的制造方法，利用共源极孔作为沉积通道以将叠层结构中的牺牲层替换成导体层，以及利用共源极孔形成共源极导电通道，避免栅叠层结构中的导体层与共源极导电通道之间形成空隙。

进一步地，存储串形成蜂窝结构，导电通道位于蜂窝结构的中心，使得叠层结构中的牺牲层容易被刻蚀以替换成导体层，各个存储串的氧化物损耗一致。

进一步地，存储串形成蜂窝结构，导电通道位于蜂窝结构的中心，使得各个存储串的源极到导电通道的距离一致，电流路径一致，进而使得底部选择栅极(Bottom SelectiveGate，BSG)的阈值电压均匀。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图；

图2a和图2b分别示出了现有技术中的3D存储器件的立体图和俯视图；

图3a和图3b示出了本发明实施例提供的3D存储器件的立体图和俯视图；

图4a-图4k示出了根据本发明实施例的3D存储器件的制造方法各个阶段的截面图；

图5a-图5k示出了根据本发明另一实施例的3D存储器件的制造方法各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。

在该实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2a和图2b分别示出了现有技术中的3D存储器件的立体图和俯视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

现有技术中示出的3D存储器件200包括多个存储单元串，其中，每个存储单元串100包括4个存储单元，从而形成多个存储单元的存储器阵列。可以理解，但不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串100分别包括各自的存储串110，以及公共的第一导体层121、第二导体层122和第三导体层123。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构120。在图中未示出绝缘层。

存储串110的内部结构如图1b所示，在此不再进行详细说明。在存储串110的中间部分，第一导体层121与存储串110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储单元M1至M4。在存储串110的两端，第二导体层122和第三导体层123与存储串110内部的沟道层111和栅介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。

存储串110贯穿栅叠层结构120，并且沿垂直于多个存储串的第二方向X1和垂直于多个存储串的第三方向X2排列成阵列，所述第二方向X1和所述第三方向X2形成有夹角。同一列的多个存储串110的第一端共同连接至同一条位线(即BL1-BLN之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

栅线缝隙161贯穿栅叠层结构120，并且沿垂直于多个存储串的第一方向X(行方向)延伸，使得第一导体层121至第三导体层123均被分割成不同的第一导电线、第二导电线和第三导电线。同一层面的第一导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一字线(即字线W1-W4之一)。第二导电线经由导电通道134共同连接至同一条串选择线(即SSL1-SSL4之一)。第三导电线经由各自的导电通道131到达互连层，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

图3a和图3b示出了本发明实施例提供的3D存储器件的立体图和俯视图。

本发明实施例示出的3D存储器件300包括多个存储单元串100；其中，每个存储单元串100包括4个存储单元，从而形成多个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串100分别包括各自的存储串110，以及公共的第一导体层121、第二导体层122和第三导体层123。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构120。在图中未示出绝缘层。

存储串110的内部结构如图1b所示，在此不再进行详细说明。在存储串110的中间部分，第一导体层121与存储串110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储单元M1至M4。在存储串110的两端，第二导体层122和第三导体层123与存储串110内部的沟道层111和栅介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。

存储串110、导电通道160均贯穿栅叠层结构120，并且沿垂直于多个存储串110的第二方向X1和垂直于多个存储串110的第三方向X2排列成阵列，所述第二方向X1和所述第三方向X2形成有夹角。同一列的多个存储串110的第一端共同连接至同一条位线(即BL1-BLN之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

在本实施例中，第二方向X1和第三方向X2形成的夹角为60°或120°。

多个存储串110形成蜂窝结构，且多个导电通道160位于蜂窝结构的中心。所述蜂窝结构为六边形。

所述多个导电通道160电性连接一个或多个所述存储串110，形成共源极导电通道。

图4a-图4k示出了根据本发明实施例的3D存储器件的制造方法各个阶段的截面图。

在步骤S102中，提供半导体结构，如图4a所示。

此半导体结构是将被用于后续制程以最终形成3D存储器件的结构的至少一部分。

在衬底101上形成绝缘层151和牺牲层152交替堆叠形成的第一叠层结构150。如下文所述，牺牲层152将替换成导体层。在该实施例中，衬底101例如是单晶硅衬底，绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底101上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底101的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。

在步骤S104中，刻蚀所述半导体结构形成贯穿所述第一叠层结构的沟道孔110a和共源极孔161，如图4a所示。

在此，通过同一道光刻制程在半导体结构上形成沟道孔110a和共源极孔161。在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，生长硬掩膜层，覆盖光阻层后进行曝光，然后进行刻蚀、清洗等。

在步骤S106中，在所述半导体结构上形成封闭层以封闭所述沟道孔和所述共源极孔，如图4b所示。

在所述半导体结构上以高速率沉积封闭材料以形成封闭层所述封闭层170封闭所述沟道孔110a和所述共源极孔161。所述封闭层170例如由氧化硅组成。

在步骤S108中，在所述封闭层上覆盖硬掩膜层，如图4c所示。

在本实施例中，覆盖硬掩模层180以便在后续分别针对所述沟道孔110a和所述共源极孔161形成存储串110和导电通道160。在此硬掩膜层180可包括非晶碳层(例如，APFM(A-C))和抗反射介质涂层(例如，氮氧化硅(SiON))。然而可以理解，硬掩膜层180可以选择其他的材料。第二硬掩膜层180的层数也可以变化，例如硬掩膜层180可只有一层或者多于等于两层。

在步骤S110中，刻蚀所述硬掩膜层和位于所述沟道孔的封闭层以暴露出所述沟道孔，如图4d所示。

具体地，首先在半导体结构的表面覆盖光阻层，通过针对所述沟道孔110a的光掩模进行曝光，然后经过刻蚀，形成所需的光阻图案，其中，所述光阻层包括光刻胶涂层(Photo Resist Coating，PR)；之后，在半导体结构上借助光阻图案刻蚀硬掩膜层180和位于所述沟道孔110a处的封闭层170和以暴露出所述沟道孔110a，此时所述封闭层170仅封闭共源极孔161。

在一个优选地实施例中，刻蚀后还进行干法去胶(Asher)和湿法清洗(WETClean)。

在步骤S112中，利用多个所述沟道孔形成多个存储串，如图4e所示。

在本实施例中，在所述沟道孔110a内形成沿着其侧壁形成从外到内的氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构，以形成存储串110。所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层114、电荷俘获层113、隧穿绝缘层112、沟道层111以及介电质层115。阻挡绝缘层114和隧穿绝缘层112的示例性材料为氧化硅，电荷俘获层113的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层111示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层114的材料可以包括高K(介电常数)氧化层；电荷俘获层113可以是浮置栅极结构，例如包括多晶硅材料；沟道层111的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。介电质层115的示例性材料为氧化硅。

在步骤S114中，去除位于所述共源极孔的封闭层以暴露出所述共源极孔，如图4f所示。

在本实施例中，去除位于所述共源极孔的封闭层170以暴露出所述共源极孔161，然后进行湿法清洗(WET Clean)。去除所述共源极孔161的封闭层170的方法可以例如是蚀刻。

在步骤S116中，利用共源极孔将第一叠层结构中的牺牲层替换成导体层，从而形成第二叠层结构。

具体地，利用共源极孔161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图4g所示。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满共源极孔161。叠层结构150中的牺牲层152的端部暴露于共源极孔161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由共源极孔161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。

进一步地，利用共源极孔161作为沉积物通道，采用原子层沉积(ALD)，在共源极孔161和空腔162中填充金属层153，如图4h所示。

在该实施例中，金属层153例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层153中重新形成共源极孔161，如图4i所示。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该共源极孔161的钨材料。

进一步地，共源极孔161不仅将金属层153分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在共源极孔161的侧壁上，栅极导体121、122和123邻接共源极孔161的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。

在步骤S118中，采用共源极孔作为沉积物通道，在所述共源极孔和所述空腔中填充金属层。在共源极孔161中形成位于其侧壁的绝缘层163，如图4j所示，以及填充其内部空间的导电通道160，如图4k所示。

导电通道160与栅极导体121、122和123之间由绝缘层163隔开。与存储串110类似，导电通道160贯穿叠层结构120。导电通道160的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。

如上所述，存储串110经由衬底100形成共源极连接，导电通道160提供共源极连接至源极线SL的导电路径。本发明提供的3D存储器件的制造方法，利用共源极孔作为沉积通道以将叠层结构中的牺牲层替换成导体层，以及利用共源极孔形成共源极导电通道，避免栅叠层结构中的导体层与共源极导电通道之间形成空隙。

进一步地，存储串形成蜂窝结构，导电通道位于蜂窝结构的中心，使得叠层结构中的牺牲层容易被刻蚀以替换成导体层，各个存储串的氧化物损耗一致。

进一步地，存储串形成蜂窝结构，导电通道位于蜂窝结构的中心，使得各个存储串的源极到导电通道的距离一致，电流路径一致，进而使得底部选择栅极(Bottom SelectiveGate，BSG)的阈值电压均匀。

图5a-图5k示出了根据本发明实施例的3D存储器件的制造方法各个阶段的截面图。

在步骤S102中，提供半导体结构，如图5a所示。

此半导体结构是将被用于后续制程以最终形成3D存储器件的结构的至少一部分。

在衬底101上形成绝缘层151和牺牲层152交替堆叠形成的第一叠层结构150。如下文所述，牺牲层152将替换成导体层。在该实施例中，衬底101例如是单晶硅衬底，绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底101上交替沉积金属间介电质层(如：氧化硅等)和金属替代牺牲层(如：氮化硅等)。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底101的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。

在步骤S104中，刻蚀所述半导体结构形成贯穿所述第一叠层结构的沟道孔110a和共源极孔161，如图5a所示。

在此，通过同一道光刻制程在半导体结构上形成沟道孔110a和共源极孔161。在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，生长硬掩膜层，覆盖光阻层后进行曝光，然后进行刻蚀、清洗等。

在步骤S106中，在所述半导体结构上形成封闭层以封闭所述沟道孔和所述共源极孔，如图5b所示。

在所述半导体结构上以高速率沉积封闭材料以形成封闭层170。所述封闭层170封闭所述沟道孔110a和所述共源极孔161。所述封闭层170例如由氧化硅组成。

在步骤S108中，在所述封闭层上覆盖硬掩膜层，如图5c所示。

在本实施例中，覆盖硬掩模层180以便在后续分别针对所述沟道孔110a和所述共源极孔161形成存储串110和导电通道160。在此硬掩膜层180可包括非晶碳层(例如，APFM(A-C))和抗反射介质涂层(例如，氮氧化硅(SiON))。然而可以理解，硬掩膜层180可以选择其他的材料。第二硬掩膜层180的层数也可以变化，例如硬掩膜层180可只有一层或者多于等于两层。

在步骤S110中，刻蚀所述硬掩膜层和位于所述共源极孔的封闭层以暴露出所述共源极孔，如图5d所示。

具体地，首先在半导体结构的表面覆盖光阻层，通过针对所述共源极孔161的光掩模进行曝光，然后经过刻蚀，形成所需的光阻图案，其中，所述光阻层包括光刻胶涂层(Photo Resist Coating，PR)；之后，在半导体结构上借助光阻图案刻蚀硬掩膜层180和位于所述共源极孔161处的封闭层170和以暴露出所述共源极孔161，此时所述封闭层170仅封闭沟道孔110a。

在一个优选地实施例中，刻蚀后还进行干法去胶(Asher)和湿法清洗(WETClean)。

在步骤S112中，利用共源极孔将第一叠层结构中的牺牲层替换成导体层，从而形成第二叠层结构。

具体地，利用共源极孔161作为蚀刻剂通道，采用各向同性蚀刻去除叠层结构150中的牺牲层152从而形成空腔162，如图5e所示。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。在叠层结构150中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满共源极孔161。叠层结构150中的牺牲层152的端部暴露于共源极孔161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由共源极孔161的开口逐渐向叠层结构150的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于叠层结构150中的层间绝缘层151去除牺牲层152。

优选地，在上述的湿法蚀刻步骤之后，可以采用附加的蚀刻步骤去除在层间绝缘层151上附着的蚀刻产物(例如氧化硅)，使得层间绝缘层151在空腔162中的暴露表面平整。

进一步地，利用共源极孔161作为沉积物通道，采用原子层沉积(ALD)，在共源极孔161和空腔162中填充金属层153，如图5f所示。

在该实施例中，金属层153例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，在半导体结构的表面上形成光致抗蚀剂掩模，然后进行回蚀刻(etchback)，在金属层153中重新形成共源极孔161，如图5g所示。

该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除该共源极孔161的钨材料。进一步地，共源极孔161不仅将金属层153分离成不同的层面，从而形成栅极导体121、122和123，而且将每个层面的栅极导体分隔成多条栅线。在共源极孔161的侧壁上，栅极导体121、122和123邻接共源极孔161的端部暴露。

在该步骤中形成的栅极导体121、122和123与层间绝缘层151交替堆叠，从而形成叠层结构120。与叠层结构150相比，叠层结构120中的栅极导体121、122和123置换了叠层结构150中的牺牲层152。

在步骤S114中，采用共源极孔作为沉积物通道，在所述共源极孔和所述空腔中填充金属层。

在共源极孔161中形成位于其侧壁的绝缘层163，如图5h所示，以及填充其内部空间的导电通道160，如图5i所示。

导电通道160与栅极导体121、122和123之间由绝缘层163隔开。与存储串110类似，导电通道160贯穿叠层结构120。导电通道160的第一端与衬底101相连接，第二端延伸至叠层结构120的顶部。

如上所述，存储串110经由衬底100形成共源极连接，导电通道160提供共源极连接至源极线SL的导电路径。

在步骤S116中，去除位于所述沟道孔的封闭层以暴露出所述沟道孔，如图5j所示。

在本实施例中，去除位于所述沟道孔的封闭层170以暴露出所述沟道孔110a，然后进行湿法清洗(WET Clean)。去除所述沟道孔110a的封闭层170的方法可以例如是蚀刻。

在步骤S118中，利用多个所述沟道孔形成多个存储串，如图5k所示。

在本实施例中，在所述沟道孔110a内形成沿着其侧壁形成从外到内的氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)结构，以形成存储串110。所述从外到内依次形成的ONOPO结构分别为阻挡绝缘层114、电荷俘获层113、隧穿绝缘层112、沟道层111以及介电质层115。阻挡绝缘层114和隧穿绝缘层112的示例性材料为氧化硅，电荷俘获层113的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层111示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层114的材料可以包括高K(介电常数)氧化层；电荷俘获层113可以是浮置栅极结构，例如包括多晶硅材料；沟道层111的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。介电质层115的示例性材料为氧化硅。

本发明提供的3D存储器件的制造方法，利用共源极孔作为沉积通道以将叠层结构中的牺牲层替换成导体层，以及利用共源极孔形成共源极导电通道，避免栅叠层结构中的导体层与共源极导电通道之间形成空隙。

进一步地，存储串形成蜂窝结构，导电通道位于蜂窝结构的中心，使得叠层结构中的牺牲层容易被刻蚀以替换成导体层，各个存储串的氧化物损耗一致。

进一步地，存储串形成蜂窝结构，导电通道位于蜂窝结构的中心，使得各个存储串的源极到导电通道的距离一致，电流路径一致，进而使得底部选择栅极(Bottom SelectiveGate，BSG)的阈值电压均匀。

三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器件可以是3D闪存，例如3DNAND闪存。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (5)

1.一种3D存储器件的制造方法，包括：

提供半导体结构，所述半导体结构包括衬底和第一叠层结构，所述第一叠层结构包括交替堆叠的绝缘层和牺牲层；

刻蚀所述半导体结构形成贯穿所述第一叠层结构的多个沟道孔和共源极孔；

在所述半导体结构上形成封闭层以封闭所述沟道孔和所述共源极孔，其中，所述封闭层位于所述第一叠层结构上以及所述沟道孔和所述共源极孔的侧壁上；

在所述封闭层上覆盖硬掩膜层；

刻蚀所述硬掩膜层和位于所述共源极孔的封闭层以暴露出所述共源极孔；

利用多个所述共源极孔将所述第一叠层结构中的牺牲层替换成导体层，从而形成第二叠层结构；

去除位于所述沟道孔的封闭层以暴露出所述沟道孔；

利用多个所述沟道孔形成多个存储串；

在多个所述共源极孔内形成多个导电通道；

其中，所述多个存储串为蜂窝结构，每个所述导电通道位于所述蜂窝结构的中心并且用于通过所述衬底向其周围的所述多个存储串供电。

2.根据权利要求1所述的制造方法，其中，利用所述多个沟道孔形成多个存储串包括：

在所述沟道孔依次形成阻挡绝缘层、电荷俘获层、隧穿绝缘层、沟道层以及介电质层。

3.根据权利要求1所述的制造方法，其中，利用所述共源极孔将所述第一叠层结构中的牺牲层替换成导体层，从而形成所述第二叠层结构包括：

采用共源极孔作为蚀刻剂通道，去除所述第一叠层结构中的多个牺牲层，以形成与所述共源极孔连通的空腔；

采用共源极孔作为沉积物通道，在所述共源极孔和所述空腔中填充金属层；以及

对所述金属层进行蚀刻，重新形成共源极孔，从而将所述金属层分割成不同层面的多个栅极导体。

4.根据权利要求3所述的制造方法，其中，在所述共源极孔内形成导电通道包括：

在所述共源极孔的侧壁上形成第一绝缘层；以及

在所述共源极孔中填充金属层以形成所述导电通道。

5.根据权利要求1所述的制造方法，其中，所述蜂窝结构为六边形。

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