CN108417576A - 三维存储器件及在其沟道孔中形成外延结构的方法 - Google Patents
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Abstract
本发明涉及一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；使用针对所述辅助区的光刻步骤去除所述虚拟孔和/或沟槽底部的第二外延结构。本发明由于仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
Description
技术领域
本发明主要涉及半导体制造方法，尤其涉及一种在三维存储器件的沟道孔中形成外延结构的方法，以及三维存储器件。
背景技术
为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
三维存储器件典型地分为形成存储单元的核心区和用于形成外围结构的辅助区。在三维存储器件，例如3D NAND闪存中，需要在核心区的沟道孔底部形成外延结构。在这一过程中，在一些辅助区，例如台阶区(Stair Step,SS)的虚拟孔(dummy hole)和穿过存储阵列的接触(TAC)区屏障(barrier)中的沟槽(Trench)底部也是开放的，因此会一并在例如虚拟孔(dummy hole)和沟槽底部形成外延结构。
这一工艺的缺点包括：
(1)需要兼顾不同区域的孔或沟槽中的外延结构，导致工艺难度加大。
(2)在虚拟孔和TAC屏障处形成的外延结构，如果质量不好，容易带来可靠性以及漏电等问题。
发明内容
本发明提供一种在三维存储器件的沟道孔中形成外延结构的方法，可以解决由于在辅助区形成外延结构带来的漏电以及可靠性风险等问题。
本发明为解决上述技术问题而采用的技术方案是一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构。
在本发明的一实施例中，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
在本发明的一实施例中，使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构的步骤包括：在所述半导体结构上覆盖保护层；曝光和刻蚀所述保护层以形成保护图案，所述保护图案覆盖所述核心区且暴露所述辅助区；以及刻蚀所述辅助区以去除所述第二外延结构。
在本发明的一实施例中，在所述半导体结构上覆盖保护层的步骤中，保护层不进入所述沟道孔、所述虚拟孔和/或沟槽。
在本发明的一实施例中，在所述半导体结构上覆盖保护层的方法为快速化学气相沉积。
在本发明的一实施例中，刻蚀所述辅助区以去除所述第二外延结构之后还包括：在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽。
在本发明的一实施例中，在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽后还包括：去除所述半导体结构表面的氧化物和保护图案，且使所述沟道孔打开。
在本发明的一实施例中，所述保护层为氧化物。
在本发明的一实施例中，去除所述半导体结构表面的氧化物和保护图案的方法包括化学机械研磨或湿法去除。
在本发明的一实施例中，所述保护层包括用于化学机械研磨的停止层。
在本发明的一实施例中，所述保护层包括从下到上堆叠的第一子保护层、停止层和第二子保护层，所述第一子保护层的厚度能够封住所述沟道孔，所述第二子保护层的厚度能够封住所述虚拟孔和/或沟槽。
在本发明的一实施例中，去除所述半导体结构表面的氧化物和保护图案的步骤包括：使用化学机械研磨去除所述半导体结构表面的部分氧化物和部分保护图案，所述化学机械研磨在所述停止层停止；使用湿法去除所述半导体结构表面的残留氧化物和残留保护图案，使所述沟道孔打开。
在本发明的一实施例中，所述第一子保护层为氧化物层，所述停止层为氮化物层，所述第二子保护层为氧化物层。
本发明的另一方面提出一种三维存储器件，所述三维存储器件包括核心区和辅助区，所述核心区中具有沟道孔，所述辅助区具有虚拟孔和/或沟槽，所述三维存储器件沿垂直于所述三维存储器件表面方向的底层为衬底，其中所述沟道孔底部具有外延结构，且其中所述虚拟孔中具有直接接触所述衬底的支撑物，和/或所述沟槽中具有直接接触所述衬底的阻隔物。
在本发明的一实施例中，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
在本发明的一实施例中，所述虚拟孔中直接接触所述衬底的支撑物上方具有空隙，且所述沟槽中直接接触所述衬底的阻隔物上方具有空隙。
本发明由于采用以上技术方案，仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是根据本发明一些实施例的形成外延结构的方法流程图。
图2A-2G是本发明一实施例的形成外延结构的方法的示例性过程中的剖面示意图。
图3A-3H是本发明另一实施例的形成外延结构的方法的示例性过程中的剖面示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
图1是根据本发明一些实施例的形成外延结构的方法的流程图。图2A-2G是本发明一实施例的形成外延结构的方法的示例性过程示意图。下面参考图1-2G所示描述本实施例的形成外延结构的方法。
在步骤102，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括核心区和辅助区。核心区是包括存储单元的区域，辅助区是包括外围结构的区域。核心区具有沟道孔，辅助区具有虚拟孔和/或沟槽。
在图2A所示例的半导体结构的剖面图中，半导体结构200a可包括核心区210、台阶(SS)区220和穿过存储阵列的接触(TAC)区230。台阶(SS)区220和TAC区230是辅助区。核心区210用于形成存储阵列，台阶区220用于提供互连，TAC区230用于形成阻隔栅。需要指出的是，核心区210、台阶区220和TAC区230在图中的布局并不必然表示这些区在实际的三维存储器件中的位置。
核心区210、台阶区220和TAC区230可具有共同的衬底201。衬底201的材料例如为硅。在衬底201上设有堆叠层240，堆叠层覆盖核心区210和TAC区230。堆叠层240为第一材料层241和第二材料层242交替层叠的叠层。举例来说，第一材料层241和第二材料层242是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅。在堆叠层240上还设有氧化物层250和硬掩模层260。氧化物层250的材料例如是氧化硅。硬掩模层260的材料例如是氮化硅。
进一步参考图2A所示，半导体结构200a的核心区210中具有多个沟道孔211，台阶区220具有多个虚拟孔221，TAC区中具有多个沟槽231。每个沟道孔211贯穿硬掩模层260、氧化物层250和堆叠层240，到达衬底201。每个虚拟孔221贯穿硬掩模层260、氧化物层250和其下的氧化物层，到达衬底201。每个沟槽231贯穿硬掩模层260、氧化物层250和堆叠层240，到达衬底201。
可使用同一道光刻制程在半导体结构的核心区形成沟道孔，且在半导体结构的辅助区形成虚拟孔、沟槽或者二者的组合。例如，可使用一个光掩模对核心区和辅助区进行曝光，配合相应的刻蚀，形成沟道孔，且形成虚拟孔、沟槽或者二者的组合。当辅助区包括台阶区时，可形成虚拟孔。当辅助区包括TAC区时，可形成沟槽。当辅助区包含此二者时，可同时形成虚拟孔和沟槽。
在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，覆盖光阻层后进行曝光，然后进行刻蚀。
例如，在图2A的半导体结构200a中，沟道孔211、虚拟孔221和沟槽231通过同一道光刻制程来形成，尽管这并非限定。
尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如衬底201的材料还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。
在步骤104，在沟道孔的底部形成第一外延结构，且在虚拟孔和/或沟槽的底部形成第二外延结构。
在此，在核心区的沟道孔的底部形成第一外延结构，且在虚拟孔、沟槽或其组合的底部形成第二外延结构。在虚拟孔、沟槽所形成的第二外延结构通常并非期望的结构，而是在形成第一外延结构的同一制程中，在开放的虚拟孔、沟槽或其组合的底部一并形成的。外延结构的材料例如是硅。形成外延结构的方式例如是选择性外延生长(SelectiveEpitaxial Growth,SEG)。
在图2B所示例的半导体结构的剖面图中，半导体结构200b的核心区210的各沟道孔211底部，分别形成了第一外延结构212。并且可以在同一制程(例如选择性外延生长)中，在虚拟孔221、沟槽231(若有的话)的底部分别形成第二外延结构222和232。
在三维存储器器件的形成过程中，除了外延结构外，还会针对各沟道孔执行其他工艺。例如，沟道孔211内还可形成沿着其侧壁从外到内设置的阻挡绝缘层213、电荷俘获层214和隧穿绝缘层215。层213、214和215构成存储层。另外，沟道孔211内还可形成垂直的沟道层216。在图2B的示例中，阻挡绝缘层213和隧穿绝缘层215的示例性材料为氧化硅，电荷俘获层214的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层216示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层213的材料可以包括高K氧化层；电荷俘获层214可以是浮置栅极结构，例如包括多晶硅材料；沟道层216的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。此时，如果虚拟孔221、沟槽231仍然是开放的(通常如此)，则在虚拟孔221、沟槽231也会形成类似的半导体结构，尽管这并非期望的结构。
可以理解，有关存储层和沟道层的结构及其形成工艺并非本发明的重点，本文参考图2B描述的结构可以有其他本领域技术人员所知晓的变化，因此在此描述的存储层和沟道层的结构及其形成工艺并不构成本发明的限制。
在步骤106，使用针对辅助区的光刻步骤去除虚拟孔和/或沟槽底部的第二外延结构。
在此，可使用单独针对辅助区的光刻制程，来去除虚拟孔和/或沟槽底部的第二外延结构。例如，可以首先在半导体结构上覆盖保护层；接着曝光和刻蚀保护层以形成保护图案，保护图案覆盖核心区且暴露辅助区；然后刻蚀辅助区以去除第二外延结构。
图2C-2E示出本步骤的示例性过程。在图2B的半导体结构200b上覆盖保护层270，得到如图2C所示的半导体结构200c。保护层270的材料可以为氧化物，例如氧化硅。覆盖保护层270的方法可以是沉积，例如化学气相沉积。在一个示例中，在覆盖保护层270时，可以使保护层270不进入沟道孔211、虚拟孔221和沟槽231，尤其是不进入沟道孔211。可以理解，保护层270略微进入这些孔或槽是允许的。达到这一目的的方式例如为快速化学气相沉积(Fast D/R CVD)。接着，曝光和刻蚀如图2C所示的半导体结构200c中的保护层270，以形成如图2D所示的半导体结构200d中的保护图案270a。保护图案270a覆盖核心区210且暴露台阶区220和TAC区230。然后，刻蚀半导体结构200d的台阶区220和TAC区230以去除第二外延结构222和232，得到如图2E所示的半导体结构200e。在这一刻蚀过程中，虚拟孔221和沟槽2231侧壁的多晶硅层也被一并去除。
在步骤108，在虚拟孔和/或沟槽中沉积氧化物以封闭虚拟孔和/或沟槽。
在此步骤中，在虚拟孔和/或沟槽中沉积氧化物以封闭虚拟孔和/或沟槽。在台阶区的虚拟孔中的氧化物会作为支撑。在TAC区的沟槽中的氧化物会作为阻隔栅。
在图2E所示例的半导体结构200e上沉积氧化物280和290，例如氧化硅。所沉积的氧化物会填充到台阶区220的虚拟孔221，以及TAC区230的沟槽231中，并且会覆盖半导体结构200e，从而形成半导体结构200f。在此，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。例如，可以先以ALD方式沉积氧化物280，然后再以CVD方式沉积氧化物290。
在步骤110，去除半导体结构表面的氧化物和保护层，且使沟道孔打开。
在此步骤中，去除半导体结构表面多余的部分，例如氧化物和保护图案，从而打开沟道孔打开，方便进行后续工艺。
例如，从图2F所示例的半导体结构200f中去除表面的氧化物290、280和保护图案270a，形成图2G所示的半导体结构200g。去除半导体结构200f表面的氧化物290、280和保护图案270a的方法例如是平坦化，例如化学机械研磨(CMP)。去除半导体结构200f表面的氧化物290、280和保护图案270a的方法还可以是湿法去除，例如湿法腐蚀。
至此，本实施例所形成的半导体结构200g中，核心区210的沟道孔底部具有外延结构212，而台阶区220的虚拟孔221以及TAC区230的沟槽231底部均不具有外延结构，其内部的衬底301表面直接覆盖有氧化物280a。此外，由于填充难度的关系，在虚拟孔221和沟槽231的底部可遗留小的空隙S。只要空隙S的体积足够小，就不会影响器件性能。虚拟孔221底部的氧化物280a、侧壁的氧化物280b以及填充的氧化物290a可以起到支撑物的作用。沟槽231底部的氧化物280a、侧壁的氧化物280b以及填充的氧化物290a可以起到阻隔物的作用。
由于台阶区220的虚拟孔221以及TAC区230的沟槽231底部均不具有外延结构，因此本实施例可以能够解决形成外延结构带来的漏电以及可靠性风险。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，对本申请而言，步骤108和110并非必须，因而可以省略，或者替换为其他步骤。
图3A-3H是本发明另一实施例的形成外延结构的方法的示例性过程示意图。下面参考图1和图3A-3H所示描述本实施例的形成外延结构的方法。
在步骤102，提供半导体结构。
此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括核心区和辅助区。核心区是包括存储单元的区域，辅助区是包括外围结构的区域。核心区具有沟道孔，辅助区具有虚拟孔和/或沟槽。
在图3A所示例的半导体结构的剖面图中，半导体结构300a可包括核心区310、台阶(SS)区320和穿过存储阵列的接触(TAC)区330。核心区310、台阶区320和TAC区330可具有共同的衬底301。在衬底301设有堆叠层340，堆叠层覆盖核心区310、台阶区320和TAC区330。堆叠层340为第一材料层341和第二材料层342交替层叠的叠层。在堆叠层340上还设有氧化物层350和硬掩模层360。
进一步参考图3A所示，半导体结构300a的核心区310中具有多个沟道孔311，台阶区320具有多个虚拟孔321，TAC区中具有多个沟槽331。
本步骤类似于前文参考图1和图2A-2G所描述的步骤102，图3A中半导体结构300a类似于图2A示例的半导体结构200a，因此有关的其他细节可参考前文参考图2A的描述。
在步骤104，在沟道孔的底部形成第一外延结构，且在虚拟孔和/或沟槽的底部形成第二外延结构。
在此，在核心区的沟道孔的底部形成第一外延结构，且在虚拟孔、沟槽或其组合的底部形成第二外延结构。在虚拟孔、沟槽所形成的第二外延结构通常并非期望的结构，而是在形成第一外延结构的同一制程中，在开放的虚拟孔、沟槽或其组合的底部一并形成的。外延结构的材料例如是硅。形成外延结构的方式例如是选择性外延生长(SelectiveEpitaxial Growth,SEG)。
在图3B所示例的半导体结构的剖面图中，半导体结构300b的核心区310的各沟道孔311底部，分别形成了第一外延结构312。并且可以在同一制程(例如选择性外延生长)中，在虚拟孔321、沟槽331(若有的话)的底部分别形成第二外延结构322和332。
在三维存储器器件的形成过程中，除了外延结构外，还会针对各沟道孔执行其他工艺。例如，沟道孔311内还可形成沿着其侧壁从内到外设置的阻挡绝缘层313、电荷俘获层314和隧道绝缘层315。层313、314和315构成存储层。另外，沟道孔311内还可形成垂直的沟道层316。例如，阻挡绝缘层313的材料可以包括高K氧化层；电荷俘获层314可以是浮置栅极结构，例如包括多晶硅材料；沟道层316的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。此时，如果虚拟孔321、沟槽331仍然是开放的(通常如此)，则在虚拟孔321、沟槽331也会形成类似的半导体结构，尽管这并非期望的结构。
本步骤类似于前文参考图1和图2A-2G所描述的步骤104，图3B中半导体结构300b类似于图2B示例的半导体结构200b，因此有关的其他细节可参考前文参考图2B的描述。
在步骤106，使用针对辅助区的光刻步骤去除虚拟孔和/或沟槽底部的第二外延结构。
在此，可使用单独针对辅助区的光刻制程，来去除虚拟孔和/或沟槽底部的第二外延结构。例如，可以首先在半导体结构上覆盖保护层；接着曝光和刻蚀保护层以形成保护图案，保护图案覆盖核心区且暴露辅助区；然后刻蚀辅助区以去除第二外延结构。
图3C-3E示出本步骤的示例性过程。在图3B的半导体结构300b上覆盖保护层370，得到如图3C所示的半导体结构300c。在此实施例中，保护层370还包括用于化学机械研磨的停止层372。这样，保护层370从下到上形成第一子保护层371、停止层372和第二子保护层373。第一子保护层371的厚度能够封住沟道孔211即可，因此可以较薄。第二子保护层373需要封住虚拟孔321和沟槽331，确保无缝隙，从而防止后续工艺中的材料，例如光阻层流进虚拟孔321和沟槽331中。第一子保护层371和第二子保护层373的主要材料可以为氧化物，例如氧化硅。停止层372的材料例如为氮化物，例如氮化硅。覆盖保护层370的方法可以是沉积，例如化学气相沉积。在一个示例中，在覆盖第一子保护层371时，可以使第一子保护层371不进入沟道孔311、虚拟孔321和沟槽331，尤其是不进入沟道孔311。可以理解，第一子保护层371略微进入这些孔或槽是允许的。达到这一目的的方式例如为快速化学气相沉积(Fast D/R CVD)。接着，曝光和刻蚀如图3C所示的半导体结构300c中的保护层370，以形成如图3D所示的半导体结构300d中的保护图案370a。保护图案370a仍然包括第一子保护层371a、停止层372a和第二子保护层373a。保护图案370a覆盖核心区310且暴露台阶区320和TAC区330。然后，刻蚀半导体结构300d的台阶区320和TAC区330以去除第二外延结构322和332，得到如图3E所示的半导体结构300e。在这一刻蚀过程中，虚拟孔321和沟槽331侧壁的多晶硅层也被一并去除。
在步骤108，在虚拟孔和/或沟槽中沉积氧化物以封闭虚拟孔和/或沟槽。
在此步骤中，在虚拟孔和/或沟槽中沉积氧化物以封闭虚拟孔和/或沟槽。在台阶区的虚拟孔中的氧化物会作为支撑。在TAC区的沟槽中的氧化物会作为阻隔栅。
在图3E所示例的半导体结构300e上沉积氧化物380和390，例如氧化硅。所沉积的氧化物会填充到台阶区320的虚拟孔321，以及TAC区330的沟槽331中，并且会覆盖半导体结构300e，从而形成半导体结构300f。在此，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法。例如，可以先以ALD方式沉积氧化物380，然后再以CVD方式沉积氧化物390。ALD方式沉积的氧化物380容易进入虚拟孔321和沟槽331内，覆盖其侧壁和底面(即衬底301裸露的部分)。CVD方式沉积的氧化物390可以以更低的成本形成足够后续进行机械化学研磨的高度。氧化物390会有少量进入虚拟孔321和沟槽331内。可以理解，只用一次沉积，例如原子层沉积(ALD)来形成氧化物的方式也是可行的。
在步骤110，去除半导体结构表面的氧化物和保护层，且使沟道孔打开。
在此步骤中，去除半导体结构表面多余的部分，例如氧化物和保护图案，从而打开沟道孔打开，方便进行后续工艺。
例如，从图3F所示例的半导体结构300f中去除表面的氧化物390、380和保护图案370a，形成图3H所示的半导体结构300h。去除半导体结构300f表面的氧化物390、380和保护图案370a的方法例如是平坦化，例如化学机械研磨(CMP)结合湿法去除。使用化学机械研磨去除图3F的半导体结构300f表面的部分氧化物和部分保护图案，化学机械研磨在停止层372a停止，得到如图3G的半导体结构300g。进一步，使用湿法去除图3G的半导体结构300g表面的残留氧化物390a和残留保护图案(包括停止层372a和第一子保护层371a)，使沟道孔311打开。这样，可以在各沟道孔311进行后续的工艺。
至此，本实施例所形成的半导体结构300h中，核心区310的沟道孔底部具有外延结构312，而台阶区320的虚拟孔321以及TAC区330的沟槽331底部均不具有外延结构，其内部的衬底301表面直接覆盖有氧化物380a。此外，由于填充难度的关系，在虚拟孔321和沟槽331的底部可遗留小的空隙S。只要空隙S的体积足够小，就不会影响器件性能。虚拟孔321底部的氧化物380a、侧壁的氧化物380b以及填充的氧化物390b可以起到支撑物的作用。沟槽331底部的氧化物380a、侧壁的氧化物380b以及填充的氧化物390b可以起到阻隔物的作用。
由于台阶区320的虚拟孔321以及TAC区330的沟槽331底部均不具有外延结构，因此本实施例可以能够解决形成外延结构带来的漏电以及可靠性风险。
另外，与前一实施例相比，本实施例中的保护层设置了停止层，因此化学机械研磨可以停在停止层，从而有效减轻化学机械研磨负荷，增大工艺窗口。并且，由于化学机械研磨停止后，各个孔和槽仍然覆盖有部分厚度的保护层，因此可以防止化学机械研磨的研磨液进入孔和槽，尤其是沟道孔中。此外，还能避免前一实施例中，由于台阶区320和TAC区330没有多晶硅层，导致化学机械研磨到多晶硅层，造成半导体结构表面高度明显差异的情况。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，对本申请而言，步骤106和108并非必须，因而可以省略，或者替换为其他步骤。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。参考图2G和图3H所示，根据本发明一实施例的一种三维存储器件，可包括核心区、台阶区和穿过存储阵列的接触区。核心区中具有沟道孔，台阶区中具有虚拟孔，所述接触区中具有沟槽。三维存储器件沿垂直于三维存储器件表面方向的底层为衬底，其中沟道孔底部具有外延结构，虚拟孔中具有直接接触所述衬底的支撑物，所述沟槽中具有直接接触所述衬底的阻隔物。
三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3D NAND闪存。
本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (16)
1.一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：
提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；
在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；
使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构。
2.如权利要求1所述的方法，其特征在于，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
3.如权利要求1所述的方法，其特征在于，使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构的步骤包括：
在所述半导体结构上覆盖保护层；
曝光和刻蚀所述保护层以形成保护图案，所述保护图案覆盖所述核心区且暴露所述辅助区；
刻蚀所述辅助区以去除所述第二外延结构。
4.如权利要求3所述的方法，其特征在于，在所述半导体结构上覆盖保护层的步骤中，保护层不进入所述沟道孔、所述虚拟孔和/或沟槽。
5.如权利要求3所述的方法，其特征在于，在所述半导体结构上覆盖保护层的方法为快速化学气相沉积。
6.如权利要求3所述的方法，其特征在于，刻蚀所述辅助区以去除所述第二外延结构之后还包括：
在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽。
7.如权利要求6所述的方法，其特征在于，在所述虚拟孔和/或沟槽中沉积氧化物以封闭所述虚拟孔和/或沟槽后还包括：
去除所述半导体结构表面的氧化物和保护图案，且使所述沟道孔打开。
8.如权利要求3或7所述的方法，其特征在于，所述保护层为氧化物。
9.如权利要求7所述的方法，其特征在于，去除所述半导体结构表面的氧化物和保护图案的方法包括化学机械研磨或湿法去除。
10.如权利要求3或7所述的方法，其特征在于，所述保护层包括用于化学机械研磨的停止层。
11.如权利要求10所述的方法，其特征在于，所述保护层包括从下到上堆叠的第一子保护层、停止层和第二子保护层，所述第一子保护层的厚度能够封住所述沟道孔，所述第二子保护层的厚度能够封住所述虚拟孔和/或沟槽。
12.如权利要求10所述的方法，其特征在于，去除所述半导体结构表面的氧化物和保护图案的步骤包括：
使用化学机械研磨去除所述半导体结构表面的部分氧化物和部分保护图案，所述化学机械研磨在所述停止层停止；
使用湿法去除所述半导体结构表面的残留氧化物和残留保护图案，使所述沟道孔打开。
13.如权利要求11所述的方法，其特征在于，所述第一子保护层为氧化物层，所述停止层为氮化物层，所述第二子保护层为氧化物层。
14.一种三维存储器件，所述三维存储器件包括核心区和辅助区，所述核心区中具有沟道孔，所述辅助区具有虚拟孔和/或沟槽，所述三维存储器件沿垂直于所述三维存储器件表面方向的底层为衬底，其中所述沟道孔底部具有外延结构，且其中所述虚拟孔中具有直接接触所述衬底的支撑物，和/或所述沟槽中具有直接接触所述衬底的阻隔物。
15.如权利要求14所述的三维存储器件，其特征在于，所述辅助区包括台阶区和/或穿过存储阵列的接触区。
16.如权利要求14所述的三维存储器件，其特征在于，所述虚拟孔中直接接触所述衬底的支撑物上方具有空隙，和/或所述沟槽中直接接触所述衬底的阻隔物上方具有空隙。
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