CN109801872B - 三维存储器及其形成方法 - Google Patents

Abstract

本发明提供了一种形成三维存储器的方法，所述方法包括：提供衬底、多个栅极片和介电片，各栅极片和介电片具有多个通孔；在所述衬底上交替堆叠栅极片和介电片形成堆叠结构，所述栅极片和介电片在所述堆叠结构的至少一端堆叠成阶梯结构，且沿着所述衬底表面方向的栅极片之间和介电片之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔；封闭所述沟道孔和所述栅线隙的顶端；打开所述沟道孔并填充所述沟道孔而形成沟道孔垂直结构，以及打开所述栅线隙并形成阵列共源极。

Description

三维存储器及其形成方法

技术领域

本发明主要涉及半导体制造领域，尤其涉及一种三维存储器及其形成方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量生产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区以及具有阶梯结构的阶梯区，多个存储阵列之间通过栅线隙隔开。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。通常通过刻蚀来形成堆叠层的沟道孔和栅线隙。阶梯区位于核心区的至少一个端部，通常通过削减刻蚀法(Trim-etch)在核心区的至少一个端部形成阶梯区。

为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。此外，随着刻蚀深度的增加，沟道孔的直径将会越来越小，沟道孔在垂直方向上尺寸的不一致，将会影响电荷的流动，导致存储单元的读写性能不稳定。

发明内容

本发明要解决的技术问题是提供一种三维存储器及其形成方法，无需刻蚀形成沟道孔、阶梯结构和栅线隙，可以显著提高三维存储器的工艺速度，提升三维存储器的读写性能。

为解决上述技术问题，本发明的一方面提供了一种形成三维存储器的方法，所述方法包括：提供衬底、多个栅极片和介电片，各栅极片和介电片具有多个通孔；在所述衬底上交替堆叠栅极片和介电片形成堆叠结构，所述栅极片和介电片在所述堆叠结构的至少一端堆叠成阶梯结构，且沿着所述衬底表面方向的栅极片之间和介电片之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔；封闭所述沟道孔和所述栅线隙的顶端；打开所述沟道孔并填充所述沟道孔而形成沟道孔垂直结构，以及打开所述栅线隙并形成阵列共源极。

在本发明的一实施例中，还包括在各栅极片和介电片的底部形成粘连层。

在本发明的一实施例中，还包括在所述栅极片的侧壁形成粘连层。

在本发明的一实施例中，所述粘连层的材料为钛、氮化钛、钽或氮化钽。

在本发明的一实施例中，在所述衬底上交替堆叠栅极片和介电片形成堆叠结构的步骤包括：采用光学对准法对齐各栅极片和介电片对应的通孔。

在本发明的一实施例中，封闭所述沟道孔和所述栅线隙的顶端的步骤包括：在所述堆叠结构上沉积介电材料，平坦化所述介电材料，并保留所述沟道孔和所述栅线隙顶端的介电材料。

在本发明的一实施例中，填充所述沟道孔而形成沟道孔垂直结构的步骤包括：在所述沟道孔的底部形成硅外延层，以及在所述沟道孔中由外向内依次形成阻挡层、电荷捕获层、隧穿层和沟道层。

在本发明的一实施例中，打开所述栅线隙形成阵列共源极的步骤包括：打开所述栅线隙，掺杂所述栅线隙底部的衬底形成阵列共源极，用绝缘材料填充所述栅线隙以及形成连接所述阵列共源极至所述半导体结构的无源侧的源极线。

在本发明的一实施例中，打开所述栅线隙形成阵列共源极的步骤包括：打开所述栅线隙，掺杂所述栅线隙底部的衬底形成阵列共源极，以及在所述栅线隙形成隔离层和源极线，所述源极线电连接至所述阵列共源极，所述隔离层将所述堆叠结构与所述源极线绝缘。

本发明的另一方面提供了一种三维存储器，所述三维存储器包括：衬底；堆叠结构，包括在所述衬底上交替堆叠的多个栅极片和多个介电片，各栅极片和介电片具有多个通孔，所述栅极片和介电片在所述堆叠结构的至少一端具有阶梯结构，且沿着所述衬底表面方向的栅极片之间和介电片之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔，所述沟道孔在各高度位置垂直于所述衬底；沟道孔垂直结构，所述沟道孔垂直结构填充所述沟道孔；阵列共源极，所述阵列共源极形成于所述栅线隙底部的衬底中。

在本发明的一实施例中，各栅极片和介电片的底部具有粘连层。

在本发明的一实施例中，所述栅极片的侧壁具有粘连层。

在本发明的一实施例中，所述粘连层的材料为钛、氮化钛、钽或氮化钽。

在本发明的一实施例中，采用光学对准法对齐各栅极片和介电片对应的通孔。

在本发明的一实施例中，所述沟道孔的底部包括硅外延层，所述沟道孔中由外向内依次包括阻挡层、电荷捕获层、隧穿层和沟道层。

在本发明的一实施例中，所述栅线隙中具有隔离层和源极线，所述源极线电连接至所述阵列共源极，所述隔离层将所述堆叠结构与所述源极线绝缘。

与现有技术相比，本发明具有以下优点：本发明提供了一种三维存储器及其形成方法，多个栅极片和介电片，各栅极片和介电片具有多个通孔，在衬底上交替堆叠栅极片和介电片形成堆叠结构，栅极片和介电片在堆叠结构的至少一端堆叠成阶梯结构，且沿着衬底表面方向的栅极片之间和介电片之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔，多个栅极片和介电片交替堆叠之后即可形成沟道孔、阶梯结构和栅线隙，无需刻蚀工艺，可以显著提高三维存储器的工艺速度，提升三维存储器的读写性能。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A-1D是一种形成三维存储器的方法的示例性过程的剖面示意图。

图2是根据本发明的实施例的形成三维存储器的方法的流程图。

图3A-3F是根据本发明的实施例的形成三维存储器的方法的示例性过程的剖面示意图。

图4A-4C是根据本发明的实施例的栅极片的结构示意图。

图5A-5B是根据本发明的实施例的介电片的结构示意图。

图6A-6J是根据本发明的实施例的填充沟道孔形成沟道孔垂直结构的方法的示例性过程的剖面示意图。

图7A-7E是根据本发明的实施例的打开栅线隙并形成阵列共源极的方法的示例性过程的剖面示意图。

图8是根据本发明的实施例的三维存储器的剖面示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

图1A-1D是一种形成三维存储器的方法的示例性过程的剖面示意图。在图1A-1D中给出了三维存储器核心存储区域两部分的视图，左边(a)为X方向(平行于三维存储器栅线的方向)的剖面图，右边(b)为Y方向(垂直于三维存储器栅线的方向)的剖面图。首先，参考图1A所示，在衬底100上形成堆叠结构110，该堆叠结构110可以是由氮化硅层1101和氧化硅层1102交替堆叠沉积而成的，其中氮化硅层1101作为栅极牺牲层，氧化硅层1102作为介电层。形成堆叠结构110的方法可以是原子层沉积法(ALD)。堆叠材料还可以是氮化硅和二氧化硅的交替，或导电的多晶硅和绝缘的二氧化硅的交替等。在进行堆叠结构沉积时，必须要对均一性和低缺陷率进行精确控制。因为交替的薄膜材料不同，每一层薄膜都可能会存在不匹配问题。

其次，参考图1B所示，在图1A所示结构的基础上形成阶梯结构、平坦化存储区、形成沟道孔120以及栅线隙130。形成阶梯结构包括在堆叠层110的一侧通过削减刻蚀法形成阶梯区。形成沟道孔120包括沟道孔刻蚀，硅外延生长，填充ONOPO(氧化物-氮化物-氧化物-多晶硅-氧化物)，沟道孔顶部的填充等。该沟道孔120用来形成存储区。在沟道孔120的底部通过选择性外延生长(SEG,Selective Epitaxial Growth)形成外延硅结构121，而后在外延硅结构121上形成存储区。栅线隙130的形成可以通过刻蚀的方法。

然后，参考图1C所示，通过栅线隙130将堆叠层110中的氮化硅层1101去除。包括去除氮化硅层1101，并掺杂栅线隙130底部的衬底形成阵列共源极131(ACS，Array CommonSource)等。

最后，参考图1D所示，通过栅线隙130形成替代氮化硅层1101的金属层1103，作为存储器件的控制栅极。

随着堆叠层数的增加，沟道孔120的纵横比增高，对刻蚀的要求也相应的提高。刻蚀从堆叠层110的顶部进行到衬底100，沟道孔120的直径将会越来越小，造成沟道孔120在垂直方向上尺寸的不一致，将会影响电荷的流动，导致存储单元的读写性能不稳定。

图2是根据本发明的实施例的形成三维存储器的方法的流程图。参考图2所示，本方法包括以下步骤：

步骤202，提供衬底、多个栅极片和介电片。其中，各栅极片和介电片具有多个通孔。

步骤204，在衬底上交替堆叠栅极片和介电片形成堆叠结构。其中，栅极片和介电片在堆叠结构的至少一端堆叠成阶梯结构，且沿着衬底表面方向的栅极片之间和介电片之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔。

步骤206，封闭沟道孔和栅线隙的顶端。

步骤208，打开沟道孔并填充沟道孔而形成沟道孔垂直结构，以及打开栅线隙并形成阵列共源极。

为了更好的理解本实施例的技术方案，下面结合图2和图3A-3F对本实施例的具体步骤进行详细的描述。

在步骤202，提供衬底，如图3A所示。该衬底200为半导体衬底晶圆，可以为硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在其他的实施例中，该半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。图3A中所示的衬底200可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

在步骤202还包括提供多个栅极片和介电片，各栅极片和介电片具有多个通孔。在本实施例中，栅极片2101和介电片2102不是通过沉积的方式层层堆叠在衬底200上来形成堆叠结构210的，而是先利用二维技术制成具有多个通孔的薄片，再将该具有多个通孔的栅极片2101和介电片2102交替堆叠起来以形成三维存储器中的堆叠结构210。具体的栅极片2101和介电片2102的结构及其制作工艺将在后文中进行说明。

在步骤204，在衬底200上交替堆叠栅极片2101和介电片2102形成堆叠结构210。如图3B所示，其中(a)为三维存储器的X方向剖面图，(b)为三维存储器的Y方向剖面图。在此实施例中，从堆叠结构210的底部向上，栅极片2101和介电片2102的尺寸依次缩小，从而在该堆叠结构210的一端形成阶梯结构，如图3B中的X方向剖视图所示。在其他的实施例中，可以通过栅极片2101和介电片2102的尺寸变化在该堆叠结构210的两端同时形成阶梯结构。同时，栅极片2101和介电片2102上对应的各通孔对齐形成沟道孔220。

如图3B中的Y方向剖视图所示，沿着衬底200表面方向的栅极片2101之间和介电片2102之间形成栅线隙230。也就是说，该栅线隙230位于由栅极片2101和介电片2102形成的相邻的堆叠结构210之间。由图3B可知，栅极片2101和介电片2102在形成栅线隙230的一端形成齿状交替的结构，即介电片2102的端部相对于栅极片2101的端部向外突出。

在本步骤中，在衬底200上交替堆叠栅极片2101和介电片2102形成堆叠结构210的步骤包括：采用光学对准法对齐各栅极片2101和介电片2102对应的通孔。

在一些实施例中，可以使用精密的机械手臂或电磁方式来执行栅极片2101和介电片2102的交替逐层堆叠，并对栅极片2101和介电片2102进行光学对准，以便于提高工作效率和准确控制精度。

在一些实施例中，可以先对栅极片2101和介电片2102进行堆叠形成堆叠结构210，再将该堆叠结构210粘附于衬底200上。

在形成堆叠结构210之前，在衬底200上形成有底层氧化物层201，起到降低堆叠结构210中最底层氮化硅层对衬底200的应力作用。该底层氧化物层201可以为氧化硅，通过热氧化工艺形成。

在步骤206，封闭沟道孔和栅线隙的顶端。参考图3C所示，在一些实施例中，本步骤包括在由步骤204中所形成的堆叠结构210上沉积介电材料，平坦化该介电材料，并保留沟道孔220和栅线隙230顶端的介电材料。

如图3C所示，在堆叠结构210上以高沉积速率的介电材料覆盖整个核心存储区域。该介电材料可以氧化物(例如硅酸乙酯TEOS)，可以将有源区隔离开。在沉积过程中，该介电材料快速的覆盖在沟道孔220和栅线隙230的顶端，但并未填满沟道孔220和栅线隙230，便于后续清除。采用化学机械抛光(CMP，Chemical Mechanical Polishing)或蚀刻的方式，对核心存储区域进行平坦化处理，使核心存储区域上的介电材料具有一定的平坦性。同时，保留沟道孔220和栅线隙230顶端的介电材料。

在步骤208，打开沟道孔并填充沟道孔而形成沟道孔垂直结构，以及打开栅线隙并形成阵列共源极。在本步骤中，首先采用干法蚀刻的方式，将沟道孔220打开，如图3E所示，同时栅线隙230仍然保持封口(图中未示出)。然后对沟道孔220进行填充，以形成沟道孔垂直结构240，如图3E所示。图3E中的沟道孔220已经填充完毕，形成了沟道孔垂直结构240。该沟道孔垂直结构240包括从该沟道孔220的外圈向内依次形成的阻挡层、电荷捕获层、隧穿层和沟道层。关于该沟道孔垂直结构240的形成步骤将在下文中进行说明。

在完成对沟道孔220的填充之后，采用干法蚀刻的方式打开栅线隙230，并形成阵列共源极。如图3F所示，栅线隙230中从外向内已经依次形成了隔离层232和源极线233，源极线233电连接至栅线隙230底部的阵列共源极231，隔离层232将堆叠结构210与源极线233绝缘。关于对栅线隙230进行填充的步骤将在下文中进行说明。

在本发明的另一实施例中，打开栅线隙形成阵列共源极的步骤还可以包括：打开栅线隙，掺杂栅线隙底部的衬底形成阵列共源极，以及在栅线隙形成隔离层和源极线，源极线电连接至阵列共源极，隔离层将堆叠结构与源极线绝缘。

本发明形成三维存储器的方法无需采用复杂费时的刻蚀工艺来形成沟道孔220、堆叠结构210和栅线隙230，可以显著提高三维存储器的工艺速度，提升三维存储器的读写性能。

图4A为本发明一个实施例中的栅极片2101的结构示意图。其中图(a)为栅极片2101的侧视图，图(b)栅极片2101的俯视图。对于不同层的栅极片2101，其尺寸可以是不同的。在一些实施例中，栅极片210的长宽为1～10cm，厚度为10～100nm。每一层栅极片2101上都形成了类似蜂窝孔状的通孔。通孔的直径为50～1000nm。通孔的个数和尺寸根据需要形成的沟道孔220而定。作为栅极的材料通常为金属，如钨(W)。

需要说明的是，栅极片2101的尺寸规格材料等可视具体工艺而定，并不受本实施例的限制。

图4B为本发明另一实施例中的栅极片2101。在此实施例中，栅极片2101的底部形成有粘连层2103。该粘连层2103的材料可以是钛、氮化钛、钽或氮化钽等可以用于粘结金属的材料。粘连层2103的材料均匀的设置于栅极片2101的底部除通孔以外的部位。在本发明的栅极片2101和介电片2102的堆叠结构210中，该粘连层2103可以用于粘结栅极片2101与位于其下方的介电片2102。由于该粘结层2103具有一定的厚度及绝缘性能，能够进一步的增强对单个栅极片2101的隔离作用。

图4C为本发明又一实施例中的栅极片2101。在此实施例中，除了在栅极片2101的底部形成有粘连层2103以外，在栅极片2101的侧壁也形成有粘连层2103，也就是说，该栅极片2101上除了上表面和通孔处以外的部位形成有粘连层2103。该粘连层2103的材料可以是钛、氮化钛、钽或氮化钽等可以用于粘结金属的材料。采用本实施例的栅极片2101，可以使不同的栅极片2101之间具有更好的隔离效果。

形成上述栅极片2101的工艺可以包括下面的几个步骤：

(1)提供衬底。该衬底可以为半导体衬底晶圆。

(2)在衬底上沉积多晶硅层。

(3)平坦化多晶硅层的表面。

(4)沉积栅极层。

(5)掩膜曝光干刻形成多个通孔；

(6)湿法刻蚀将栅极片从多晶硅层上剥离。在本实施例中，刻蚀剂为氢氟酸HF。

(7)将栅极片分割成目标尺寸。每个晶圆上分割的尺寸相同，不同的晶圆上尺寸不同，以满足尺寸的需求，从而形成阶梯结构和栅线隙。

图5A为本发明一个实施例中的介电片2102的结构示意图。其中图(a)为介电片2102的侧视图，图(b)为介电片2102的俯视图。对于不同层的介电片2102，其尺寸可以是不同的。在一些实施例中，介电片2102的长宽为1～10cm，厚度为10～100nm。每一层介电片2102上都形成了类似蜂窝孔状的通孔。通孔的直径为50～1000nm。通孔的个数和尺寸根据需要形成的沟道孔220而定。该介电片2102的材料可以是SiO2、SiN、SiON、SiC、SiOC、SiONC等。

需要说明的是，介电片2102的尺寸规格材料可视具体工艺而定，并不受本实施例的限制。

图5B为本发明另一实施例中的介电片2102。在此实施例中，介电片2102的底部形成有粘连层2104。该粘连层2104的材料可以是钛、氮化钛、钽或氮化钽等可以用于粘结金属的材料。粘连层2104的材料均匀的设置于栅极片2101的底部除通孔以外的部位。在本发明的栅极片2101和介电片210的堆叠结构210中，该粘连层2104可以用于粘结介电片2102与位于其下方的栅极片2101。由于该粘结层2103具有一定的厚度及绝缘性能，能够进一步的增强对栅极片2101的隔离作用。

形成上述介电片2102的工艺与形成栅极片2101的工艺大致相同，只是在形成介电片2102时，湿法刻蚀的刻蚀剂为四甲基氢氧化铵(TMAH)。刻蚀剂的选择与材料相关。

图6A-6J是根据本发明的实施例的填充沟道孔形成沟道孔垂直结构的方法的示例性过程的剖面示意图。在一些实施例中，填充沟道孔220而形成沟道孔垂直结构240的步骤包括：在沟道孔220的底部形成硅外延层221，以及在沟道孔220中由外向内依次形成阻挡层、电荷捕获层、隧穿层和沟道层。下面结合图6A-6J具体地说明填充沟道孔220形成沟道孔垂直结构240的步骤。

参考图6A所示，在沟道孔220的底部形成硅外延层221。在此步骤之前，可以先对沟道孔220内部进行清理，以清除在前面的步骤中可能存留的介电材料(例如TEOS)，并暴露沟道孔220底部的衬底200。在一些实施例中，可以采用选择性外延生长在沟道孔220的底部形成硅外延层221。

参考图6B所示，以原子层沉积(ALD，Atomic Layer Deposition)方式沉积高k(H-k)介电常数材料222。作为示例，高k介电常数材料222为Si3N4，SiON，Ta2O5，TiO2，TiN，Al2O3，Pr2O3，La2O3，LaAlO3，HfO2，ZrO2中的至少一种。如图6B所示，该高k介电常数材料222均匀的沉积在沟道孔220内，包括沟道孔220的内侧壁以及其底部的硅外延层221上。该高k介电常数材料222还均匀的沉积在整个核心存储区域的上表面，也就是覆盖在堆叠结构210上的介电材料的上表面。

参考图6C所示，在沟道孔220继续沉积阻挡层、电荷捕获层和隧穿层叠层223，例如氧化硅-氮化硅-氧化硅的叠层。叠层223依次完全覆盖在图6B所示的高k介电常数材料222上，具体覆盖的部位包括沟道孔220内部以及核心存储区域的上表面。

参考图6D所示，在沟道孔220继续沉积第一层无定形硅(a-Si)224。该第一层无定形硅224覆盖在图6C所示的ONO叠层223上，具体覆盖的部位包括沟道孔220内部以及核心存储区域的上表面。经过本步骤，就形成了SONO(硅-氧化物-氮化物-氧化物)结构。

参考图6E所示，对SONO结构进行穿孔，在沟道孔220底部的硅外延层221的中心部位形成一向下的凹孔225。同时去除了位于核心存储区域的上表面的SONO层。

参考图6F所示，先使用DHF(HF、H2O2、H2O的混合液)对核心存储区域进行清洗，再沉积第二层无定形硅(a-Si)226。该第二层无定型硅226覆盖在沟道孔220内以及图6E所形成凹孔225中，以及核心存储区域的上表面。第一层无定形硅(a-Si)224和第二层无定形硅(a-Si)226构成沟道层。

参考图6G所示，以ALD方式沉积氧化物227。该氧化物227将沟道孔220内部的空间填满，并覆盖在图6F中核心存储区域上表面的第二层无定型硅226之上。

参考图6H所示，对图6G所示的以ALD方式所沉积的氧化物227进行回刻(recess)，以形成插塞的沉积空间a。

参考图6I所示，在图6H中形成的沉积空间a中沉积无掺杂的无定形硅，并对其表面进行CMP平坦化处理。

参考图6J所示，在图6I中所示的无定形硅中注入N+，并采用高密度等离子体化学气相沉积(HDP)法在核心存储区域的上表面沉积氧化物。

可以理解的是，上述对沟道孔220进行填充的过程为示例性过程，在其他的实施例中可以使用不同的工艺来进行该过程中的步骤。其中，有一些步骤可以省略，如图6B所示的沉积高k介电常数层222的步骤等。

图7A-7E是根据本发明的实施例的打开栅线隙并形成阵列共源极的方法的示例性过程的剖面示意图。在一些实施例中，填充栅线隙的步骤包括：打开栅线隙，掺杂栅线隙底部的衬底形成阵列共源极，用绝缘材料填充栅线隙以及形成连接阵列共源极至半导体结构的无源侧的源极线。在另一些实施例中，打开栅线隙形成阵列共源极的步骤包括：打开栅线隙，掺杂栅线隙底部的衬底形成阵列共源极，以及在栅线隙形成隔离层和源极线，源极线电连接至阵列共源极，隔离层将堆叠结构与源极线绝缘。下面结合图7A-7E具体地说明打开栅线隙并形成阵列共源极的步骤。

参考图7A所示，首先将栅线隙230内部清理干净。在本步骤主要是清理如图3C所示的步骤中所沉积的介电材料，例如TEOS。在栅线隙230的底部暴露有底层氧化物层201。

参考图7B所示，对底层氧化物层201进行刻蚀，使得底层氧化物下方的衬底暴露出来。

参考图7C所示，掺杂栅线隙230底部的衬底200形成阵列共源极231。

参考图7D所示，以ALD方式沉积氧化物。该氧化物填充在栅线隙230中以及核心存储区域上表面。再对栅线隙230中的氧化物进行刻蚀，使栅线隙230中部形成一垂直的空间，仅在栅线隙230的侧壁上形成氧化物层，暴露栅线隙230底部的阵列共源极231的一部分。该氧化物层即为栅线隙230中的隔离层232。

参考图7E所示，在栅线隙230中的垂直空间沉积金属，例如钨，以形成源极线233，并对其表面进行CMP平坦化处理。源极线233与位于栅线隙230底部的阵列共源极231相连接。由于源极线233被隔离层232包围，因此源极线使233与三维存储器件的堆叠结构210绝缘。

在一些实施例中，栅线隙230中可以是空气隙(air gap)，即将栅线隙230内部抽真空。在一些实施例中，栅线隙230可以全部填充绝缘材料，作为阵列共源极231的掺杂区域可以从三维存储器件的无源侧引出导线以连接到外部电路。

图8是根据本发明的实施例的三维存储器800的剖面示意图，该三维存储器800是通过上文所述的方法形成。如图8所示，其中(a)为三维存储器的X方向剖面图，(b)为三维存储器的Y方向剖面图。如图(a)所示，三维存储器800包括衬底200、堆叠结构210和沟道孔垂直结构240。其中，堆叠结构210包括在衬底200上交替堆叠的多个栅极片2101和多个介电片2102，各栅极片2101和介电片2102具有多个通孔，栅极片2101和介电片2102在堆叠结构210的至少一端具有阶梯结构。各栅极片2101和介电片2102的对应的通孔对齐形成沟道孔220，沟道孔220在各高度位置垂直于衬底200。

在一些实施例中，在各栅极片2101和介电片2102的底部具有粘连层。

在一些实施例中，在各栅极片2101的侧壁上也具有粘连层。

该粘连层的材料可以为钛、氮化钛、钽或氮化钽等可用于金属粘合的材料。

关于粘连层的具体说明参见本说明书对应于图4B和4C的描述。

在将各栅极片2101和介电片2102交替堆叠的过程中，可以采用光学对准的方法将各栅极片2101和介电片2102上对应的通孔对齐，以形成三维存储器800中的沟道孔220。

采用图6A-6J所示的示例性过程对沟道孔220进行填充以形成沟道孔垂直结构240。其中，在沟道孔220的底部形成有硅外延层221，在沟道孔220中由外向内依次形成有阻挡层、电荷存储层、隧穿层和沟道层。具体的过程参考图6A-6J及其相应的描述。

如图(b)所示，沿着衬底200表面方向的栅极片2101之间和介电片2102之间形成栅线隙230。栅线隙230底部的衬底200包括作为阵列共源极231的掺杂区域。在栅线隙230中由外向内依次形成有隔离层232和源极线233，源极线233电连接至该阵列共源极231，隔离层232将堆叠结构210与源极线233绝缘。其中，对栅线隙230进行填充的过程参考图7A-7E及其相应的描述。

本发明的三维存储器800由于在其形成过程中无需刻蚀形成沟道孔220、堆叠结构210和栅线隙230，具有较高的工艺速度以及优良的读写性能。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (16)

1.一种形成三维存储器的方法，所述方法包括：

提供衬底、多个栅极片和多个介电片，各栅极片和各介电片具有多个通孔；

在所述衬底上交替堆叠栅极片和介电片形成堆叠结构，所述栅极片和介电片在所述堆叠结构的至少一端堆叠成阶梯结构，且沿着所述衬底表面方向的相邻的堆叠结构之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔；

封闭所述沟道孔和所述栅线隙的顶端；

打开所述沟道孔并填充所述沟道孔而形成沟道孔垂直结构，以及打开所述栅线隙并形成阵列共源极。

2.根据权利要求1所述的形成三维存储器的方法，其特征在于，还包括在各栅极片和介电片的底部形成粘连层。

3.根据权利要求2所述的形成三维存储器的方法，其特征在于，还包括在所述栅极片的侧壁形成粘连层。

4.根据权利要求2或3所述的形成三维存储器的方法，其特征在于，所述粘连层的材料为钛、氮化钛、钽或氮化钽。

5.根据权利要求1所述的形成三维存储器的方法，其特征在于，在所述衬底上交替堆叠栅极片和介电片形成堆叠结构的步骤包括：采用光学对准法对齐各栅极片和介电片对应的通孔。

6.根据权利要求1所述的形成三维存储器的方法，其特征在于，封闭所述沟道孔和所述栅线隙的顶端的步骤包括：在所述堆叠结构上沉积介电材料，平坦化所述介电材料，并保留所述沟道孔和所述栅线隙顶端的介电材料。

7.根据权利要求1所述的形成三维存储器的方法，其特征在于，填充所述沟道孔而形成沟道孔垂直结构的步骤包括：在所述沟道孔的底部形成硅外延层，以及在所述沟道孔中由外向内依次形成阻挡层、电荷捕获层、隧穿层和沟道层。

8.根据权利要求1所述的形成三维存储器的方法，其特征在于，打开所述栅线隙形成阵列共源极的步骤包括：打开所述栅线隙，掺杂所述栅线隙底部的衬底形成阵列共源极，用绝缘材料填充所述栅线隙以及形成连接所述阵列共源极至所述三维存储器的无源侧的源极线。

9.根据权利要求1所述的形成三维存储器的方法，其特征在于，打开所述栅线隙形成阵列共源极的步骤包括：打开所述栅线隙，掺杂所述栅线隙底部的衬底形成阵列共源极，以及在所述栅线隙形成隔离层和源极线，所述源极线电连接至所述阵列共源极，所述隔离层将所述堆叠结构与所述源极线绝缘。

10.一种三维存储器，所述三维存储器包括：

衬底；

堆叠结构，包括在所述衬底上交替堆叠的多个栅极片和多个介电片，各栅极片和各介电片具有在堆叠前预先形成的多个通孔，所述栅极片和介电片从所述堆叠结构底部向上尺寸依次缩小而在所述堆叠结构的至少一端未经刻蚀地堆叠成阶梯结构，且沿着所述衬底表面方向的栅极片之间和介电片之间形成栅线隙，各栅极片和介电片的对应的通孔对齐形成沟道孔，所述沟道孔在各高度位置垂直于所述衬底；

沟道孔垂直结构，所述沟道孔垂直结构填充所述沟道孔；

阵列共源极，所述阵列共源极形成于所述栅线隙底部的衬底中。

11.根据权利要求10所述的三维存储器，其特征在于，各栅极片和介电片的底部具有粘连层。

12.根据权利要求11所述的三维存储器，其特征在于，所述栅极片的侧壁具有粘连层。

13.根据权利要求11或12所述的三维存储器，其特征在于，所述粘连层的材料为钛、氮化钛、钽或氮化钽。

14.根据权利要求10所述的三维存储器，其特征在于，采用光学对准法对齐各栅极片和介电片对应的通孔。

15.根据权利要求10所述的三维存储器，其特征在于，所述沟道孔的底部包括硅外延层，所述沟道孔中由外向内依次包括阻挡层、电荷捕获层、隧穿层和沟道层。

16.根据权利要求10所述的三维存储器，其特征在于，所述栅线隙中具有隔离层和源极线，所述源极线电连接至所述阵列共源极，所述隔离层将所述堆叠结构与所述源极线绝缘。

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