CN103872055A

CN103872055A - 一种垂直沟道型三维半导体存储器件及其制备方法

Info

Publication number: CN103872055A
Application number: CN201210539211.3A
Authority: CN
Inventors: 霍宗亮; 刘明
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-12-13
Filing date: 2012-12-13
Publication date: 2014-06-18

Abstract

本发明公开了一种垂直沟道型三维半导体存储器件及其制备方法，该三维半导体存储器件包括：衬底；在该衬底上依次交替淀积绝缘层和电极材料层形成的多层膜结构；刻蚀该多层膜结构至该衬底形成的多个通孔；在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成的多个栅堆栈；在该多个栅堆栈的隧穿层表面淀积沟道材料而形成的多个空心沟道；在该空心沟道上方位线连接用接触孔接触区形成的漏级；以及在该空心沟道下方通孔与衬底接触区形成的源极。本发明有效地克服了传统多晶硅沟道低载流子迁移率所带来的小的开态沟道电流的技术难题，并提高了垂直向各存储单元存储性能的一致性和可靠性，降低了垂直沟道的制造难度和成本。

Description

一种垂直沟道型三维半导体存储器件及其制备方法

技术领域

本发明属于微电子器件及存储器技术领域，尤其涉及一种非易失性超高密度垂直沟道型三维半导体存储器件及其制备方法。

背景技术

半导体存储技术是微电子技术领域的关键技术之一。随着信息技术从以网络和计算为核心转入以存储为核心，存储技术的研究成为了信息技术研究的重要方向。特别是具有高数据存储能力的NAND型闪存技术成为了研究的重点，当前NAND型闪存技术的研究主要集中在高密度、低成本的非易失性闪存技术研究上面。自NAND型闪存问世以来，通过提高工艺技术缩小存储单元的尺寸来实现存储容量的增加一直是其技术发展的主要途径。随着器件尺寸的不断缩小，传统的基于多晶硅浮栅的FLASH技术在存储单元尺寸进入到20纳米节点以后面临着越来越严重的来自于成本控制、物理和工艺技术等方面的挑战，比如严重的单元间串扰、昂贵的EUV技术等，因而难以适应后20纳米结点的存储技术的发展要求。因此，发展新的存储技术成为存储技术实现大容量需求的必然选择。

不同于传统的通过缩小存储单元尺寸来提高存储密度的方法，实现存储单元的垂直向层叠实现三维存储(如图1)正成为目前闪存技术发展的主要思路，也引起了业界的广泛关注。该技术从2006年开始逐渐兴起。2006年在IEDM上，韩国三星电子利用外延工艺演示了双层平面沟道的存储阵列结构；2007年日本东芝公司在VLSI上报道了采用“gate-first”工艺实现的垂直沟道的BiCS存储阵列技术；之后三星电子在2009年VLSI上报道了采用“gate-last”工艺实现的垂直沟道TCAT存储阵列技术和VSAT(Vertical Stacked Array Transistor)存储结构；台湾旺宏电子也在2010年的VLSI上报道了具有多层平面沟道的VG-NAND三维存储技术。ITRS2011指出，三维存储技术正成为闪存技术发展的主流技术。

尽管三维存储技术的研究已经取得了很大的进展，但来自于可靠性等方面的问题仍然是该技术走向应用的主要瓶颈。以基于垂直沟道的三维存储器为例，无论是采用柱状沟道(图2a)还是采用条状垂直沟道(图2c)，其构成三维存储器件的基本存储单元(图2b)均采用多晶硅沟道材料。多晶硅沟道的晶粒大小变化及晶粒间隙陷阱引起的电荷陷落会显著降低载流子的迁移率，多晶硅沟道的载流子迁移率一般在1～50cm²/vs，远低于传统单晶硅的载流子迁移率，过低的载流子迁移率使得存储阵列串的读取电流降低，限制了外围电路的访问能力；另一方面，垂直向层叠的存储单元因为刻蚀工艺的限制使得存储串下部和上部的存储单元具有不同的多晶硅沟道厚度，以图3所示为例，顶部存储单元相较底部存储单元具有更大的沟道直径(d1＜d5)，在底部沟道进入全耗尽状态时顶部沟道可能还处在部分耗尽状态，这同样会造成存储性能(如擦写速度及耐久性等)的差异，降低三维存储器的可靠性。

发明内容

(一)要解决的技术问题

针对三维存储技术存在的诸如深孔刻蚀技术、多层介质沉积技术、多晶硅沟道技术等技术难题，本发明的主要目的在于围绕其中的多晶硅沟道技术提出一种垂直沟道型三维半导体存储器件及其制备方法，以解决传统多晶硅沟道低载流子迁移率所带来的小开态沟道电流的技术难题，并提高垂直向存储单元存储性能一致性和可靠性。

(二)技术方案

为达到上述目的，本发明提供了一种垂直沟道型三维半导体存储器件，包括：一衬底；在该衬底上依次交替淀积绝缘层和电极材料层形成的多层膜结构；刻蚀该多层膜结构至该衬底形成的多个通孔，该通孔用以定义出沟道区域；在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成的多个栅堆栈；在该多个栅堆栈的隧穿层表面淀积沟道材料而形成的多个空心沟道；在该空心沟道上方位线连接用接触孔接触区形成的漏级；以及在该空心沟道下方通孔与衬底接触区形成的源极。

为达到上述目的，本发明还提供了一种制备垂直沟道型三维半导体存储器件的方法，包括：在衬底上依次交替淀积绝缘层和电极材料层形成多层膜结构；刻蚀该多层膜结构至该衬底形成多个通孔，该通孔用以定义出沟道区域；在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成多个栅堆栈；在该多个栅堆栈的隧穿层表面淀积沟道材料形成多个空心沟道；在该空心沟道上方位线连接用接触孔接触区形成漏级；以及在该空心沟道下方通孔与衬底接触区形成源极。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、本发明提出的具有Air-gap特怔的垂直沟道型三维半导体存储器件，通过降低沟道结晶过程中的沟道应力、减少背界面或者体晶格缺陷密度等，可以有效克服传统多晶硅沟道低载流子迁移率所带来的小开态沟道电流的技术难题。

2、本发明提出的具有Air-gap特怔的垂直沟道型三维半导体存储器件，可以提高垂直向存储串各个位置上沟道的厚度控制，从而有益于提高垂直向各存储单元存储性能的一致性和可靠性。

3、本发明提出的具有Air-gap特怔的垂直沟道型三维半导体存储器件，其中的空心沟道可以通过控制沟道的沉积时间来形成不完全填充，降低了原有实心沟道填充的难度，同时可以放松对于深孔刻蚀角度的要求，有力的降低了三维存储器的制造难度和成本。

附图说明

图1为常规的平面型闪存阵列向三维存储器的演化示意图；

图2a至图2c为传统垂直向三维存储器的俯视(Top-View)图及单元结构；其中，图2a为柱状环栅结构三维存储器的俯视图，图2b为图2a中基本存储单元的结构，图2c为条状平面栅结构三维存储器的俯视图；

图3为在沿图2a中A-A’且垂直纸面方向柱状存储器阵列结构及其不同位置存储单元结构图，此处只给出阵列串未给出外围连线；

图4a为本发明提出的采用Air-gap概念的空心沟道的存储单元结构；

图4b为本发明提出的具有图4a所示的存储单元的三维闪存阵列结构，其中该三维闪存阵列结构是沿图2a中A-A’垂直纸面方向；

图5A至图5F为本发明沿图2a中B-B’且垂直纸面方向新存储结构空心沟道的制备工艺流程的一个实例。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在图1中给出了常规平面型闪存阵列向三维存储器的演化示意图。传统上NAND型闪存器件通过缩小存储单元的尺寸来提高单位面积上的存储单元数目完成存储容量的提升。每个存储串有两个选择晶体管和多个存储单元串连构成。为了提高密度，三维存储技术就是通过垂直层叠多个存储单元获得垂直向存储串，并把这些垂直存储串平行排列而形成具有高密度的三维存储器。

图2a至图2c为传统垂直向三维存储器的Top-View截面图及单元结构示意图。目前垂直沟道三维存储器是高密度闪存技术的研究热点，其中多晶硅沟道可以通过深孔或深槽刻蚀并填充来完成。三星提出的TCAT结构和东芝的BiCS结构都是采用的如图2a和图2b中的柱状沟道结构，这种柱状沟道形成了垂直环状栅电极有益于控制擦写速度。而从提高提成密度出发，条状垂直沟道类似于双栅结构，通过控制不同的栅电极可以在每一个片状沟道上实现多位存储。

图3是以图2a示出的柱状环栅垂直三维存储器为例，示出了在沿图2a中A-A’且垂直纸面方向柱状存储器阵列结构及其不同位置存储单元结构图，此处只给出阵列串未给出外围连线。可以看出，由于在深孔刻蚀时候很难获得刻蚀为90度的深孔，因此在随后的实心多晶硅沟道形成过程中，垂直串的顶部单元比底部单元具有更大的沟道直径，这种差异会引起擦写速度的变化，同时在读写操作中沟道的耗尽状态不同也会造成单元性能的不一致。甚至于在从无定形硅向多晶硅转化过程中的体积变化因为其实心结构造成更多的缺陷和更大的应力，从而降低载流子在沟道的迁移率。

本发明的主要思路是通过获得相同的多晶硅沟道厚度来提高存储单元的一致性，通过降低多晶硅沟道背界面缺陷对载流子的散射来提高载流子的迁移率。基于这一思路，本发明将提出基于Air-gap概念的空心沟道结构并用于三维存储器。

图4a给出了基于Air-gap概念的存储单元结构，图4b给出了具有该空心结构的三维存储器的垂直阵列结构。这里，沟道沉积过程中通过控制沉积厚度可以自动实现存储单元沟道的空心化，这种不完全的沟道填充可以确保垂直存储串的存储单元都具有相同的多晶硅薄膜的厚度，使得三维存储器的存储单元具有很好的一致性。同时这种多晶硅薄膜通过减薄厚度降低了沟道中晶粒间隙的体缺陷数目从而可以降低存储单元间阈值电压的波动。更为重要的是，多晶硅的背界面可以通过后退火处理等手段显著降低界面陷阱密度从而降低对载流子的散射，从而提高沟道载流子迁移率。当然，对于采用无定型硅薄膜沉积并随后退火来形成多晶硅沟道的工艺方法来说，空心结构的存在，可以有效释放无定型硅晶化时产生的应力，沟道应力的改变同样可以提高沟道的迁移率。

基于图4a及图4b所示的采用Air-gap概念的空心沟道的存储单元结构以及具有该存储单元的三维闪存阵列结构，本发明提供了一种垂直沟道型三维半导体存储器件，该三维半导体存储器件包括：一衬底；在该衬底上依次交替淀积绝缘层和电极材料层形成的多层膜结构；刻蚀该多层膜结构至该衬底形成的多个通孔，该通孔用以定义出沟道区域；在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成的多个栅堆栈；在该多个栅堆栈的隧穿层表面淀积沟道材料而形成的多个空心沟道；在该空心沟道上方位线连接用接触孔接触区形成的漏级；以及在该空心沟道下方通孔与衬底接触区形成的源极。

其中，该空心沟道是通过引入Air-gap形成的空心柱状沟道、空心环状沟道或空心带状沟道。该沟道材料可以采用多晶硅、无定型硅、锗硅、锗、GaAs或lnGaAs等多种材料，当沟道材料采用多晶硅材料时，该空心沟道采用在该隧穿层表面直接淀积多晶硅薄膜的方式形成；当沟道材料采用无定形硅材料时，该空心沟道采用在该隧穿层表面淀积无定形硅薄膜并进行高温退火的方式形成。同时，还可以对该空心表面部分进行不同方式的表面处理用于减少表面的悬挂键等缺陷态。

该栅堆栈可以是基于分立电荷存储的电荷俘获型存储器栅堆栈，也可以是基于连续存储媒质的浮栅存储器栅堆栈。其中，电荷俘获型存储器栅堆栈采用隧穿层/分立介质存储层/阻挡层结构，该分立介质存储层由SiN或高K介质材料(如HfO)构成。浮栅存储器栅堆栈采用隧穿层/存储层/阻挡层结构，该存储层由多晶硅、金属或者多晶硅与金属两者的复合结构构成。

应该指出的是，图4a及图4b中的空心状单元及阵列结构只是本发明的一个简单示例。本发明提出的思路将不仅限于我们在实例中所列出的每个垂直存储串由两个选择晶体管(SSL和GSL)和六个存储单元所构成的串结构。对于NAND存储串来说，是由多个存储单元以及GSL和SSL晶体管共同构成的一个串，靠近GSL的为位线引出端，靠近SSL的为接地端。基于这一思路，新型沟道结构的设计可以通过引入Air-gap以形成空心柱状、空心环状、或者空心带状等任何空心沟道结构，对于垂直存储串来说，该空心部分可以只是在NAND存储串的存储单元区，也可以包括存储串的选择管区域，或者部分存储串沟道区域。该空心沟道的形成可以是采用多晶硅薄膜沉积的方式形成，也可以通过采用无定形硅沉积并进行高温退火的方式形成；同时对于该空心表面部分可以进行不同方式的表面处理(如氮气中退火等)用于减少表面的悬挂键等缺陷态；具有空心结构的垂直沟道材料将不限于多晶硅，还可以是无定型硅、锗硅、锗、GaAs、lnGaAs等可以作为沟道材料的材料。

基于不同的空心沟道结构，其垂直存储单元可以是采用垂直平面栅结构、垂直双栅结构或者垂直环栅结构；由此类垂直单元构成的垂直型NAND存储串的源漏区(即NAND串中的SL和BL接触区)可以是采用同类型掺杂(同为N型或者同为P型掺杂)，可以是采用不同类型的掺杂(比如源区N型掺杂，漏区P型掺杂，或者相反)，也可以是异种材料的源漏区(比如BL区域接触处采用与沟道不同的金属硅化物等材料)；同时此类存储单元的栅堆栈可以是基于分立电荷存储的电荷俘获型存储器栅堆栈(如隧穿层/SiN等分立介质存储层/阻挡层结构)，也可以是基于连续存储媒质的浮栅存储器栅堆栈(如隧穿层/多晶硅、金属、或者两者的复合结构构成的存储层/阻挡层结构)。构成栅堆栈的隧穿层、存储层和阻挡层可以全部位于刻蚀的深孔/槽中；可以不在深孔/槽中，只是在形成多晶硅沟道后采用Gate-Last工艺在栅电极沉积前完成栅堆栈沉积；也可以是部分位于刻蚀深孔/槽中，比如通过在深孔/槽多晶硅沉积前完成隧穿层和采用Gate-Last工艺在栅电极沉积前完成存储层和阻挡层来共同实现栅堆栈的沉积。

另外，基于该概念的空心沟道结构既可以用于采用gate-last工艺(如BiCS结构、p-BiCS结构、SCP-NAND结构)的多种垂直沟道型三维闪存器件，也可以用于采用Gate-First工艺(如TCAT结构)的多种垂直沟道型三维闪存器件。

基于上述本发明提供的垂直沟道型三维半导体存储器件，本发明还提供了一种制备垂直沟道型三维半导体存储器件的方法，该方法包括以下步骤：

步骤1：在衬底上依次交替淀积绝缘层和电极材料层形成多层膜结构；

步骤2：刻蚀该多层膜结构至该衬底形成多个通孔，该通孔用以定义出沟道区域；

步骤3：在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成多个栅堆栈；

步骤4：在该多个栅堆栈的隧穿层表面淀积沟道材料形成多个空心沟道；

步骤5：对该多个空心沟道进行表面处理，以减少空心沟道表面的缺陷态；其中表面处理可以为在氮气中退火，以减少空心沟道表面的悬挂键。

步骤6：在该空心沟道上方位线连接用接触孔接触区形成漏级。

步骤7：在该空心沟道下方通孔与衬底接触区形成源极。

在实际应用中，为了制备具有新结构的三维存储阵列，可以采用多种制备流程。为了对于基于该新结构的存储器件的制备有一个直观的认识，图5A至图5F以gate-first工艺为例给出了实现空心沟道的一种实现方式，具体包括：

如图5A所示，进行SiO/PolySi等具有绝缘层/电极材料的多层膜沉积，从而完成垂直存储串的栅电极制备；

如图5B所示，通孔刻蚀，完成沟道区域的定义；

如图5C所示，进行阻挡层/存储层/隧穿层的顺序沉积，获得存储单元的栅堆栈；此处存储层可以是连续存储媒质或者分立介质；

如图5D所示，完成无定形硅薄层沉积，通过不完全填充形成空心结构；

如图5E所示，退火形成多晶硅沟道，对空心表面进行处理减小缺陷态；

如图5F所示，完成空心沟道的漏接触区的封口和漏结的形成；最后完成绝缘层介质淀积，外围金属连线等后端工艺。

通过采用上述步骤，具有空心垂直沟道的三维存储阵列能够有效实现。当然，多晶硅沟道的实现也可以跳过图5D和图5E所示步骤直接进行薄膜多晶硅的不完全沉积来获得空心的多晶硅沟道。对于基于该思路的变形较多，此处不再一一赘述。

由上述工艺流程可以看出，由于采用了空心沟道，即使深孔的刻蚀角度不十分垂直，但是通过控制沟道区薄膜的沉积时间也可以获得相同厚度的多晶硅沟道薄膜，所以降低了对于刻蚀工艺的难度；另外，该结构也避免了原有实心沟道的高质量填充的难题。因此其制备工艺相对简单、制造成本也可以得以降低，便于工业应用和推广。

图5中的工艺流程的示例中只示出了具有两个选择管和六个存储单元的垂直阵列结构，更多层存储单元堆栈结构也将被本发明所涵盖。

因此，在常规垂直沟道型三维存储器中，通过深孔刻蚀后定义沟道区域后，采用填充或者外延并辅助退火的方式形成柱状多晶硅沟道结构。在本发明中，通过引入Air-gap可以形成空心柱状、空心环状或者空心带状的多晶硅沟道。所述具有Air-gap特怔的垂直沟道的三维存储器件通过降低沟道结晶过程中的沟道应力、提高沟道的厚度一致性、减少背界面或者体晶格缺陷密度等特点可以有效克服传统多晶硅沟道低载流子迁移率所带来的小的开态沟道电流的技术难题，并有益于提高垂直向各存储单元存储性能的一致性和可靠性，同时有力的降低垂直沟道的制造难度和成本。

另外，本发明中空心Air-gap概念的应用将不限于多晶硅沟道，也可以应用于三维交叉阵列型电阻转变类存储结构中垂直空心电极的形成，比如对于基于阻变存储概念的三维垂直Cross-Bar型阻变存储器的垂直电极也可以采用空心结构。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种垂直沟道型三维半导体存储器件，其特征在于，包括：

一衬底；

在该衬底上依次交替淀积绝缘层和电极材料层形成的多层膜结构；

刻蚀该多层膜结构至该衬底形成的多个通孔，该通孔用以定义出沟道区域；

在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成的多个栅堆栈；

在该多个栅堆栈的隧穿层表面淀积沟道材料而形成的多个空心沟道；

在该空心沟道上方位线连接用接触孔接触区形成的漏级；以及

在该空心沟道下方通孔与衬底接触区形成的源极。

2.根据权利要求1所述的垂直沟道型三维半导体存储器件，其特征在于，所述空心沟道为空心柱状沟道、空心环状沟道或空心带状沟道。

3.根据权利要求1所述的垂直沟道型三维半导体存储器件，其特征在于，所述沟道材料采用多晶硅、无定型硅、锗硅、锗、GaAs或lnGaAs。

4.根据权利要求3所述的垂直沟道型三维半导体存储器件，其特征在于，所述沟道材料为多晶硅时，该空心沟道采用在该隧穿层表面直接淀积多晶硅薄膜的方式形成。

5.根据权利要求3所述的垂直沟道型三维半导体存储器件，其特征在于，所述沟道材料为无定形硅时，该空心沟道采用在该隧穿层表面淀积无定形硅薄膜并进行高温退火的方式形成。

6.根据权利要求1所述的垂直沟道型三维半导体存储器件，其特征在于，所述栅堆栈是基于分立电荷存储的电荷俘获型存储器栅堆栈，或者是基于连续存储媒质的浮栅存储器栅堆栈。

7.根据权利要求6所述的垂直沟道型三维半导体存储器件，其特征在于，所述电荷俘获型存储器栅堆栈采用隧穿层/分立介质存储层/阻挡层结构。

8.根据权利要求7所述的垂直沟道型三维半导体存储器件，其特征在于，所述分立介质存储层由SiN或高K介质材料HfO构成。

9.根据权利要求6所述的垂直沟道型三维半导体存储器件，其特征在于，所述浮栅存储器栅堆栈采用隧穿层/存储层/阻挡层结构。

10.根据权利要求9所述的垂直沟道型三维半导体存储器件，其特征在于，所述存储层由多晶硅或金属构成，或者由多晶硅与金属两者的复合结构构成。

11.一种制备权利要求1至10中任一项所述垂直沟道型三维半导体存储器件的方法，其特征在于，包括：

在衬底上依次交替淀积绝缘层和电极材料层形成多层膜结构；

刻蚀该多层膜结构至该衬底形成多个通孔，该通孔用以定义出沟道区域；

在该多个通孔内壁依次淀积阻挡层、存储层和隧穿层形成多个栅堆栈；

在该多个栅堆栈的隧穿层表面淀积沟道材料形成多个空心沟道；

在该空心沟道上方位线连接用接触孔接触区形成漏级；以及

在该空心沟道下方通孔与衬底接触区形成源极。

12.根据权利要求11所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述空心沟道为空心柱状沟道、空心环状沟道或空心带状沟道。

13.根据权利要求11所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述沟道材料采用多晶硅、无定型硅、锗硅、锗、GaAs或lnGaAs。

14.根据权利要求13所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述沟道材料为多晶硅时，该空心沟道采用在该隧穿层表面直接淀积多晶硅薄膜的方式形成。

15.根据权利要求13所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述沟道材料为无定形硅时，该空心沟道采用在该隧穿层表面淀积无定形硅薄膜并进行高温退火的方式形成。

16.根据权利要求11所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述栅堆栈是基于分立电荷存储的电荷俘获型存储器栅堆栈，或者是基于连续存储媒质的浮栅存储器栅堆栈。

17.根据权利要求16所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述电荷俘获型存储器栅堆栈采用隧穿层/分立介质存储层/阻挡层结构。

18.根据权利要求17所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述分立介质存储层由SiN或高K介质材料HfO构成。

19.根据权利要求16所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述浮栅存储器栅堆栈采用隧穿层/存储层/阻挡层结构。

20.根据权利要求19所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述存储层由多晶硅或金属构成，或者由多晶硅与金属两者的复合结构构成。

21.根据权利要求11所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述形成多个空心沟道之后，还包括：对该多个空心沟道进行表面处理，以减少空心沟道表面的缺陷态。

22.根据权利要求21所述的制备垂直沟道型三维半导体存储器件的方法，其特征在于，所述表面处理为在氮气中退火，以减少空心沟道表面的悬挂键。