CN111312820B - 一种三维存储器及其制作方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000005669 field effect Effects 0.000 abstract description 26
- 230000010287 polarization Effects 0.000 abstract description 14
- 238000005265 energy consumption Methods 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000005855 radiation Effects 0.000 abstract description 3
- 238000003860 storage Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本申请提供一种铁电场效应晶体管、三维存储器及其制作方法，所述铁电场效应管和三维铁电存储器的结构，均包括铁电材料，采用铁电材料的极化状态表示数据。由于极化翻转具有极高的速度，可以在几个纳秒内完成，因此，本发明提供的场效应晶体管或三维存储器能够实现很快的速度；同时由于极化翻转所需的电压很低，不需要电荷泵等外围电路的辅助，因此，铁电场效应管和三维铁电存储器具有更低的能耗。另外，与现有技术中的闪存和DRAM等存储器基于电荷进行存储的原理不同，本发明提供的三维存储器依靠极化进行存储，具有更强的抗辐射能力，并且能够提高铁电存储器的存储密度，解决当前三维存储器的操作电压高以及反复擦写能力低的问题。
Description
技术领域
本发明涉及半导体器件制作技术领域，尤其涉及一种铁电场效应晶体管、三维存储器及其制作方法。
背景技术
随着半导体制造工艺技术的更新迭代，半导体存储单元的尺寸不断缩小，集成度不断提高。而随着存储器单元尺寸的不断缩小，工艺的要求也相应提高，同时使得成本不断提高。为了解决平面闪存遇到的困难和追求更低的单位存储单元的生产成本，提出了三维闪存存储器。
FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)被认为是下一代重点研发的三维存储器，因为其具有存储结构简单、存储密度高、功耗低、存取速度高、抗辐射和非破坏性读出等优点，相比于传统浮栅型和电荷俘获型结构的存储器更有优势。相对于现有的浮栅型和电荷俘获型NAND闪存，为了进一步降低存储器的工作电压，提高器件的运行速度、稳定性和可靠性，基于新材料和新工作原理的新型非易失性存储器件受到了广泛的关注。
但是现有的三维闪存存储器存在工作电压较高，且反复擦写能力较低的问题。
发明内容
有鉴于此，本发明提供一种铁电场效应晶体管、三维存储器及其制作方法，以解决现有技术中三维闪存存储器存在的工作电压较高，且反复擦写能力较低的问题。
为实现上述目的，本发明提供如下技术方案：
一种铁电场效应晶体管，包括：
衬底；
位于所述衬底内的源掺杂区和漏掺杂区；
位于所述衬底表面，且沿背离所述衬底方向依次设置的绝缘层、铁电层和栅极层。
优选地，所述铁电层材料包括：HfZrO、或者掺杂有Si或Al的HfO2。
本发明还提供一种三维存储器，包括：
衬底；
位于所述衬底表面，且相互独立的多个叠层结构，所述叠层结构包括交替重复层叠设置的绝缘层和栅极叠层；且所述叠层结构形成字线台阶；
覆盖所述叠层结构和所述衬底上所述叠层结构之外区域的铁电层；
覆盖所述铁电层的第一绝缘介质层；
覆盖所述第一绝缘介质层的沟道层；
覆盖所述沟道层的第二绝缘介质层；
穿过所述第二绝缘介质层，与每个字线台阶电性连接，且与所述沟道层电性连接的多条引线。
优选地，所述铁电层的材料包括：HfZrO、或者掺杂有Si或Al的HfO2。
优选地，所述绝缘层、所述第一绝缘介质层和所述第二绝缘介质层的材质均为氧化硅或高K介质材料；所述高K介材料包括Si3N4和Al2O3。
优选地，所述沟道层的材质包括多晶硅、锗硅或MoS2。
优选地，所述引线的材质为多晶硅、钨、铝或铜。
本发明还提供一种三维存储器制作方法，用于制作形成上面所述的三维存储器，所述三维存储器制作方法包括：
提供衬底；
在所述衬底上沉积叠层结构，所述叠层结构包括交替层叠设置的多层第一子叠层和第二子叠层；
刻蚀所述叠层结构，形成多个台阶；
在所述衬底上沉积并平坦化第一氧化硅层，所述第一氧化硅层覆盖所述多个台阶，且与所述叠层结构背离衬底的表面齐平；
刻蚀形成多个结构相同且独立的叠层结构；
依次沉积铁电层、第一绝缘介质层和沟道层；
刻蚀所述铁电层、所述第一绝缘介质层和所述沟道层，形成多个独立的沟道层；
沉积并平坦化第二绝缘介质层，所述第二绝缘介质层覆盖所有表面；
刻蚀形成接触孔，所述接触孔的底部位于每个台阶的表面和沟道层的表面；
填充所述接触孔，形成引线。
优选地，所述第一子叠层的材质为氧化硅；所述第二子叠层的材质为多晶硅。
优选地，其中，平坦化第一氧化硅层和平坦化第二绝缘介质层均采用化学机械研磨工艺进行磨平。
经由上述的技术方案可知，本发明提供的场效应管和三维铁电存储器的结构，均包括铁电材料，所述场效应晶体管或三维铁电存储器均采用铁电材料的极化状态表示数据。由于极化翻转具有极高的速度，可以在几个纳秒内完成，因此，本发明提供的场效应晶体管或三维存储器能够实现很快的速度；同时由于极化翻转所需的电压很低，不需要电荷泵等外围电路的辅助，因此，铁电场效应管和三维铁电存储器具有更低的能耗。另外，与现有技术中的闪存和DRAM等存储器基于电荷进行存储的原理不同，本发明提供的三维存储器依靠极化进行存储，具有更强的抗辐射能力，并且能够提高铁电存储器的存储密度，解决当前三维存储器的操作电压高以及反复擦写能力低的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种铁电场效应晶体管结构示意图；
图2为本发明实施例提供的一种三维存储器结构示意图；
图3为本发明实施例提供的一种三维存储器立体结构示意图；
图4为本发明实施例提供的一种三维存储器制作方法流程图；
图5-图17为本发明实施例提供的三维存储器制作方法工艺步骤示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，为本发明实施例提供的一种铁电场效应晶体管结构示意图，所述铁电场效应晶体管包括：衬底10；位于衬底10内的源掺杂区11和漏掺杂区12；位于衬底10表面，且沿背离衬底10方向依次设置的绝缘层13、铁电层14和栅极层15。
需要说明的是，在源掺杂区11上形成金属电极，则该金属电极形成铁电场效应晶体管的源极S，在漏掺杂区12上形成金属电极，则该金属电极形成铁电场效应晶体管的漏极D，在栅极层15形成金属电极，则该金属电极形成铁电场效应晶体管的栅极G。
本实施例中不限定场效应晶体管的类型，可以是结型场效应晶体管，也可以是MOSFET，本实施例中不限定场效应晶体管的衬底、源掺杂区和漏掺杂区的具体材质和掺杂类型；示例的，衬底的材质可以是Si，掺杂类型为P型，对应源掺杂区和漏掺杂区的具体材质为As，P等，掺杂类型为N型。反之亦可。
其中，本实施例中不限定铁电层的具体材质，在本发明的一个实施例中，所述铁电层材料包括：HfZrO、或者掺杂有Si或Al的HfO2，从而能够方便与CMOS工艺兼容。
本发明提供的场效应管利用铁电材料的极化状态表示数据，由于极化翻转具有极高的速度，可以在几个纳秒内完成，因此，本发明提供的场效应晶体管能够实现很快的开关速度，同时由于极化翻转所需的电压很低，不需要电荷泵等外围电路的辅助，因此，铁电场效应管和三维铁电存储器具有更低的能耗。
基于上述实施例中提供的铁电场效应晶体管，本发明实施例还提供一种三维存储器，具体结构如图2和图3所示，其中，图2为本发明实施例提供的三维存储器的剖面结构示意图；图3为本发明实施例提供的三维存储器的立体结构示意图。所述三维存储器包括：
衬底20；
位于所述衬底20表面，且相互独立的多个叠层结构，所述叠层结构包括交替重复层叠设置的绝缘层21和栅极叠层22；且所述叠层结构形成字线台阶；
覆盖所述叠层结构和所述衬底20上所述叠层结构之外区域的铁电层23；
覆盖所述铁电层23的第一绝缘介质层24；
覆盖所述第一绝缘介质层24的沟道层25；
覆盖所述沟道层25的第二绝缘介质层(图2和图3中并未示出)；
穿过所述第二绝缘介质层，与每个字线台阶电性连接，且与所述沟道层电性连接的多条引线。
需要说明的是，图2和图3中均没有示出第二绝缘介质层和引线结构。具体可以参见本发明实施例图16和图17。所述引线通常为金属导电材料，可选的，引线的材质为多晶硅、钨W、铝Al、或铜Cu等。
本实施例中衬底是硅材质，需要具备半导体特性。所述铁电层的材料包括：HfZrO、或者掺杂有Si或Al的HfO2。所述绝缘层、所述第一绝缘介质层和所述第二绝缘介质层的材质均为氧化硅或高K介质材料；所述高K介材料包括Si3N4和Al2O3。所述沟道层的材质包括多晶硅、锗硅或MoS2。
由于本发明实施例提供的三维存储器，采用包括铁电材料，利用铁电材料的极化状态表示数据，极化翻转速度极高，因此三维存储器能够具有较好的反复擦写能力，由于极化翻转所需的电压很低，不需要电荷泵等外围电路的辅助，因此，三维铁电存储器具有更低的能耗，能够解决现有三维存储器的操作电压较高的问题。
本发明还提供一种三维存储器制作方法，用于制作形成上面实施例中所述的三维存储器，如图4所示，为本发明实施例提供的一种三维存储器制作方法流程图，具体可以参见图5-图17所示的三维存储器制作工艺步骤图，所述三维存储器制作方法包括：
S101：提供衬底；
所述衬底为三维存储器的衬底，其材质可选为P型掺杂硅衬底。
S102：在所述衬底20上沉积叠层结构，所述叠层结构包括交替层叠设置的多层第一子叠层21和第二子叠层22；
请参见图5，在衬底上依次沉积第一子叠层材质和第二子叠层材质，然后交替重复多个周期，形成多个交替层叠的第一子叠层材质和第二子叠层构成的叠层结构。本实施例中不限定第一子叠层和第二子叠层的材质，可选的，作为本发明的一个实施例，所述第一子叠层的材质为氧化硅；所述第二子叠层的材质为多晶硅。
S103：刻蚀所述叠层结构，形成多个台阶；
请参见图6，通过多次倒退光刻工艺和刻蚀工艺，制作形成多个台阶SS。本实施例中不限定台阶制作过程的具体工艺，可选为倒退形成，还可以通过其他工艺形成。
S104：在所述衬底上沉积并平坦化第一氧化硅层，所述第一氧化硅层覆盖所述多个台阶，且与所述叠层结构背离衬底的表面齐平；
请参见图7，在衬底20上形成第一氧化硅层33，并平坦化，本实施例中通过化学机械研磨工艺形成第一氧化硅层，所述第一氧化硅层和叠层结构背离衬底的表面齐平。
S105：刻蚀形成多个结构相同且独立的叠层结构；
请参见图8和图9，其中图8为刻蚀形成多个结构相同且独立的叠层结构后的Y方向剖面结构示意图，图9为刻蚀形成多个结构相同且独立的叠层结构后的X方向剖面结构示意图，其中，Y方向为垂直于一个台阶的两个表面的平面所在方向，也即平行于图8所在的平面方向，X方向为垂直于Y方向的平面所在方向，且平行于图8所示的台阶的竖直面的方向。其中，X方向和Y方向还可以参见图3中的标示。
虽然图8和图7所示剖面结构相同，但实际上，另一个方向上的结构不相同。
S106：依次沉积铁电层、第一绝缘介质层和沟道层；
请参见图10和图11，分别为Y方向剖面和X方向上的剖面结构图。在图8和图9的基础上，依次沉积铁电层23、第一绝缘介质层24和沟道层25。
本实施例中所述铁电层的材料包括：HfZrO、或者掺杂有Si或Al的HfO2。所述第一绝缘介质层为氧化硅或高K介质材料；所述高K介材料包括Si3N4和Al2O3。所述沟道层的材质包括多晶硅、锗硅或MoS2。
S107：刻蚀所述铁电层、所述第一绝缘介质层和所述沟道层，形成多个独立的沟道层；
请参见图12和图13，分别为Y方向剖面和X方向上的剖面结构图。刻蚀掉部分铁电层、部分第一绝缘介质层和部分沟道层，至叠层结构背离衬底的表面上，形成多个独立的沟道层。图13和图11显示X剖面均相同，但实际上，图13已经刻蚀得到多个独立的沟道层。
S108：沉积并平坦化第二绝缘介质层，所述第二绝缘介质层覆盖所有表面；
请参见图14和图15，分别为Y方向剖面和X方向上的剖面结构图。沉积第二绝缘介质层26，完全覆盖上述结构，且第二绝缘介质层26高出沟道层一定距离，以便后续形成接触孔。本实施例中第二绝缘介质层26也可以是氧化硅材质。
本实施例中通过化学机械研磨工艺平坦化第二绝缘介质层背离衬底的表面。
S109：刻蚀形成接触孔，所述接触孔的底部位于每个台阶的表面和沟道层的表面；
S1010：填充所述接触孔，形成引线。
请参见图16和图17，本实施例中可以采用刻蚀工艺形成多个接触孔，以便后续金属填充，形成引线27。本实施例中引线用于将存储器内部的栅极叠层与外部连接形成字线。
本发明提供的三维铁电存储器的结构，提高铁电存储器的存储密度，解决当前三维存储器的操作电压高以及反复擦写能力低的问题。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种三维存储器，其特征在于，包括：
衬底；
位于所述衬底表面，且相互独立的多个叠层结构，所述叠层结构包括交替重复层叠设置的绝缘层和栅极叠层；且所述叠层结构形成字线台阶；
覆盖所述叠层结构和所述衬底上所述叠层结构之外区域的铁电层；
覆盖所述铁电层的第一绝缘介质层；
覆盖所述第一绝缘介质层的沟道层；
覆盖所述沟道层的第二绝缘介质层；
穿过所述第二绝缘介质层，与每个字线台阶电性连接，且与所述沟道层电性连接的多条引线。
2.根据权利要求1所述的三维存储器，其特征在于，所述铁电层的材料包括：HfZrO、或者掺杂有Si或Al的HfO2。
3.根据权利要求1所述的三维存储器，其特征在于，所述绝缘层、所述第一绝缘介质层和所述第二绝缘介质层的材质均为氧化硅或高K介质材料；所述高K介质材料包括Si3N4和Al2O3。
4.根据权利要求1所述的三维存储器，其特征在于，所述沟道层的材质包括多晶硅、锗硅或MoS2。
5.根据权利要求1所述的三维存储器，其特征在于，所述引线的材质为多晶硅、钨、铝或铜。
6.一种三维存储器制作方法，其特征在于，用于制作形成权利要求1-5任意一项所述的三维存储器，所述三维存储器制作方法包括：
提供衬底；
在所述衬底上沉积叠层结构，所述叠层结构包括交替层叠设置的多层第一子叠层和第二子叠层；
刻蚀所述叠层结构，形成多个台阶；
在所述衬底上沉积并平坦化第一氧化硅层，所述第一氧化硅层覆盖所述多个台阶，且与所述叠层结构背离衬底的表面齐平；
刻蚀形成多个结构相同且独立的叠层结构；
依次沉积铁电层、第一绝缘介质层和沟道层；
刻蚀所述铁电层、所述第一绝缘介质层和所述沟道层，形成多个独立的沟道层；
沉积并平坦化第二绝缘介质层，所述第二绝缘介质层覆盖所有表面；
刻蚀形成接触孔，所述接触孔的底部位于每个台阶的表面和沟道层的表面；
填充所述接触孔，形成引线。
7.根据权利要求6所述的三维存储器制作方法，其特征在于，所述第一子叠层的材质为氧化硅；所述第二子叠层的材质为多晶硅。
8.根据权利要求6所述的三维存储器制作方法，其特征在于，其中，平坦化第一氧化硅层和平坦化第二绝缘介质层均采用化学机械研磨工艺进行磨平。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911202324.2A CN111312820B (zh) | 2019-11-29 | 2019-11-29 | 一种三维存储器及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911202324.2A CN111312820B (zh) | 2019-11-29 | 2019-11-29 | 一种三维存储器及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111312820A CN111312820A (zh) | 2020-06-19 |
| CN111312820B true CN111312820B (zh) | 2023-05-16 |
Family
ID=71161771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911202324.2A Active CN111312820B (zh) | 2019-11-29 | 2019-11-29 | 一种三维存储器及其制作方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN111312820B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112466952A (zh) * | 2020-11-27 | 2021-03-09 | 复旦大学 | 半导体器件及制造方法 |
| CN114695364A (zh) * | 2020-12-28 | 2022-07-01 | 光华临港工程应用技术研发(上海)有限公司 | 一种记忆装置及制造方法 |
| CN116207144B (zh) * | 2023-01-19 | 2024-02-02 | 西安电子科技大学 | 一种铁电伪装晶体管及其安全电路的读写方式 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105826389A (zh) * | 2016-05-05 | 2016-08-03 | 广东工业大学 | 基于钕掺杂的钛酸铋薄膜的铁电场效应晶体管及制备方法 |
| CN107170828A (zh) * | 2017-06-08 | 2017-09-15 | 湘潭大学 | 一种铁电场效应晶体管及其制备方法 |
| CN109461736A (zh) * | 2018-10-26 | 2019-03-12 | 长江存储科技有限责任公司 | 浮栅存储器件及其控制方法、3d存储器件与2d存储器件 |
| CN109920794A (zh) * | 2019-03-25 | 2019-06-21 | 中国科学院微电子研究所 | 一种三维铁电存储器及其制造方法 |
| CN110071116A (zh) * | 2019-04-28 | 2019-07-30 | 中国科学院微电子研究所 | 一种三维nand型铁电存储器、制作方法及操作方法 |
-
2019
- 2019-11-29 CN CN201911202324.2A patent/CN111312820B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105826389A (zh) * | 2016-05-05 | 2016-08-03 | 广东工业大学 | 基于钕掺杂的钛酸铋薄膜的铁电场效应晶体管及制备方法 |
| CN107170828A (zh) * | 2017-06-08 | 2017-09-15 | 湘潭大学 | 一种铁电场效应晶体管及其制备方法 |
| CN109461736A (zh) * | 2018-10-26 | 2019-03-12 | 长江存储科技有限责任公司 | 浮栅存储器件及其控制方法、3d存储器件与2d存储器件 |
| CN109920794A (zh) * | 2019-03-25 | 2019-06-21 | 中国科学院微电子研究所 | 一种三维铁电存储器及其制造方法 |
| CN110071116A (zh) * | 2019-04-28 | 2019-07-30 | 中国科学院微电子研究所 | 一种三维nand型铁电存储器、制作方法及操作方法 |
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| Publication number | Publication date |
|---|---|
| CN111312820A (zh) | 2020-06-19 |
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |