TW202220146A - 記憶體裝置 - Google Patents

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江昱維
賴昇志
楊子慶
孫宏彰
蔣國璋
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例的一種記憶體裝置包括多層堆疊、通道層、記憶體材料層及至少三個導電柱。多層堆疊設置在基底上且包括交替堆疊的多個導電層及多個介電層。通道層穿透過所述多個導電層及所述多個介電層。記憶體材料層設置在通道層與所述多個導電層及所述多個介電層中的每一者之間。導電柱由通道層及記憶體材料層環繞，其中所述至少三個導電柱分別電連接到導電線。

Description

記憶體裝置
本發明實施例是有關於一種記憶體裝置
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位照相機及其他電子設備。半導體裝置通常是通過以下方式製作而成：在半導體基底之上依序沉積絕緣層或介電層、導電層及半導體層，並使用微影及蝕刻技術將各種材料層圖案化以在其上形成電路元件及構件。
半導體行業通過不斷減小最小特徵大小（minimum feature size）來不斷提高各種電子元件（例如電晶體、二極體、電阻器、電容器等）的積體密度，此使得能夠將更多的組件集成到給定面積中。然而，隨著最小特徵大小的減小，出現了應解決的附加問題。
本發明實施例的一種記憶體裝置包括多層堆疊、通道層、記憶體材料層及至少三個導電柱。所述多層堆疊設置在基底上且包括交替堆疊的多個導電層及多個介電層。所述通道層穿透過所述多個導電層及所述多個介電層。所述記憶體材料層設置在所述通道層與所述多個導電層及所述多個介電層中的每一者之間。所述導電柱由所述通道層及所述記憶體材料層環繞，其中所述至少三個導電柱分別電連接到導電線。
本發明實施例的一種記憶體裝置包括多層堆疊、第一導電柱、多個第二導電柱、多個介電柱、通道層及記憶體材料層。所述多層堆疊設置在基底上且包括交替堆疊的多個閘極電極層及多個介電層。所述第一導電柱穿透過所述多層堆疊。所述第二導電柱位於所述第一導電柱的不同側處。所述第一導電柱及所述第二導電柱分別電連接到導電線。所述介電柱穿透過所述多層堆疊且設置在所述第一導電柱與所述第二導電柱中的每一者之間。所述通道層環繞所述第一導電柱、所述第二導電柱及所述介電柱。所述記憶體材料層設置在所述通道層與所述多層堆疊之間。
本發明實施例的一種形成記憶體裝置的方法包括以下步驟。在基底上形成多層堆疊，其中所述多層堆疊包括交替堆疊的多個介電層及多個第一犧牲層且具有穿透過所述多層堆疊的多個第一溝槽。沿著所述多個第一溝槽的側壁及底表面形成多個記憶體材料層。沿著所述多個第一溝槽的所述側壁及所述底表面在所述多個記憶體材料層之上形成多個通道層。形成多個第二犧牲層以分別填充所述多個第一溝槽。在所述多個第二犧牲層中的每一者中形成多個第二溝槽。在所述多個第二溝槽中分別形成多個介電柱。使用多個導電柱分別取代剩餘的第二犧牲層。使用多條導電線分別取代所述多個第一犧牲層。
以下公開內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文闡述元件及排列的具體實例以簡化本公開。當然，這些僅是實例並不旨在進行限制。舉例來說，在以下說明中第一特徵形成在第二特徵之上或形成在第二特徵上可包括其中所述第一特徵與所述第二特徵被形成為直接接觸的實施例，且還可包括其中所述第一特徵與所述第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。此重複使用是出於簡潔及清晰目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明起見，本文中可使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵之間的關係。所述空間相對性用語旨在除了圖中所繪示的定向之外還囊括裝置在使用或操作中的不同定向。裝置可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供一種記憶體裝置，例如三維（three-dimensional，3D）記憶體陣列。在一些實施例中，3D記憶體陣列是包括多個垂直堆疊的記憶體單元的鐵電場效電晶體（ferroelectric field effect transistor，FeFET）記憶體電路。在一些實施例中，每一記憶體單元被視為FeFET，所述FeFET包括：字元線區，用作閘極電極；位元線區，用作第一源極/汲極電極；源極線區，用作第二源極/汲極電極；鐵電材料，作為閘極介電質；及氧化物半導體（oxide semiconductor，OS），用作通道區。在一些實施例中，每一記憶體單元被視為薄膜電晶體（thin film transistor，TFT）。
圖1A、圖1B及圖1C說明根據一些實施例的記憶體陣列的實例。圖1A以部分三維視圖說明簡化的記憶體裝置200的一部分的實例；圖1B說明記憶體裝置200的電路圖；且圖1C說明根據一些實施例的記憶體裝置200的俯視圖。記憶體裝置200包括多個記憶體單元202，所述多個記憶體單元202可被排列成行與列的格狀。記憶體單元202可進一步垂直堆疊以提供三維記憶體陣列，從而增大裝置密度。記憶體裝置200可設置在半導體晶粒的後段製程（back end of line，BEOL）中。舉例來說，記憶體陣列可設置在半導體晶粒的內連層中，例如設置在形成在半導體基底上的一個或多個主動裝置（例如電晶體）上方。
在一些實施例中，記憶體裝置200是快閃記憶體儲陣列，例如或非（NOR）快閃記憶體儲陣列等。在一些實施例中，每一記憶體單元202的閘極電耦合到相應字元線（例如，導電線112），每一記憶體單元202的第一源極/汲極區電耦合到相應位元線（例如，導電線128A1），每一記憶體單元202的第二源極/汲極區電耦合到相應源極線（例如，導電線128B），且每一記憶體單元202的第三源極/汲極區電耦合到相應位元線（例如，導電線128A2）。記憶體裝置200的同一水平行中的記憶體單元202可共用共同字元線，而記憶體裝置200的同一垂直列中的記憶體單元202可共用共同源極線及共同位元線。
記憶體裝置200包括多個垂直堆疊的導電線112（例如，字元線）以及設置在導電線112中的相鄰導電線112之間的介電層52。導電線112在與下伏基底（圖1A及圖1C中未明確說明）的主表面平行的方向上延伸。導電線112可具有階梯配置，以使得下部導電線112長於上部導電線112且在側向上延伸超出上部導電線112的端點。舉例來說，在圖1A中說明導電線112的多個堆疊層，其中最頂部導電線112是最短的且最底部導電線112是最長的。導電線112各自的長度可在朝向下伏基底的方向上增大。如此一來，可從記憶體裝置200上方觸及導電線112中的每一者的一部分，且可將導電接觸件分別接達到導電線112的暴露部分。
記憶體裝置200還包括交替排列的導電柱106A（例如，電連接到第一導電線）、導電柱108（例如，電連接到第二導電線）及導電柱106B（例如，電連接到第一導電線）。導電柱108設置在導電柱106A與導電柱106B之間。導電柱106A、106B及108可各自在垂直於導電線112的方向上延伸。介電柱102設置在導電柱106A、106B與導電柱108之間且對導電柱106A、106B及導電柱108中的相鄰導電柱進行隔離。第一導電線是源極線及位元線中的一者，且第二導電線是源極線及位元線中的另一者。在一些實施例中，導電柱106A及導電柱106B電連接到位元線，且導電柱108電連接到源極線。在替代實施例中，導電柱106A及導電柱106B電連接到源極線，且導電柱108電連接到位元線。
多個組導電柱106A、106B及108與相交的導電線112一起界定每一記憶體單元202的邊界，且介電層120設置在相鄰的導電線112（也被稱為共同導電線112）之間。在一些實施例中，導電柱108電耦合到接地。儘管圖1A說明導電柱106A、106B相對於導電柱108的特定放置，但應瞭解，在其他實施例中導電柱106A、106B及108的放置可交換。
在一些實施例中，記憶體裝置200包含氧化物半導體（OS）材料作為通道層92。通道層92可為記憶體單元202提供通道區。舉例來說，當通過對應的導電線112施加適當電壓（例如，高於對應記憶體單元202的相應閾值電壓（V th））時，通道層92的與導電線112相交的區允許電流從導電柱106A、106B流動到導電柱108（例如，在箭頭206所指示的方向上）。
在一些實施例中，記憶體材料層90設置在通道層92與導電線112及介電層52中的每一者之間，且記憶體材料層90用作每一記憶體單元202的閘極介電質。在一些實施例中，記憶體材料層90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。在這些實施例中，記憶體裝置200也被稱為鐵電記憶體裝置。在替代實施例中，記憶體材料層90包含不同類型的記憶體材料。舉例來說，記憶體材料層90包含非鐵電材料，例如包括位於兩個SiOx層之間的SiNx層的多層記憶體結構（例如，氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）結構）。
可在兩個不同方向中的一者上將記憶體材料層90極化，且可通過在記憶體材料層90兩端施加適當的差分電壓並產生適當的電場來改變極化方向。極化可相對局部化（例如，一般來說局限在記憶體單元202的每一邊界內），且記憶體材料層90的連續區可跨越多個記憶體單元202延伸。根據記憶體材料層90的特定區的極化方向，對應的記憶體單元202的閾值電壓發生變化，且可儲存數位值（例如0或1）。舉例來說，當記憶體材料層90的區具有第一電極化方向時，對應的記憶體單元202可具有相對低的閾值電壓，且當記憶體材料層90的區具有第二電極化方向時，對應的記憶體單元202可具有相對高的閾值電壓。所述兩個閾值電壓之間的差可被稱為閾值電壓偏移（threshold voltage shift）。閾值電壓偏移越大，則讀取儲存在對應的記憶體單元202中的數位值越容易（例如，不易出錯）。
為對這些實施例中的記憶體單元202執行寫入操作，在記憶體材料層90的與記憶體單元202對應的一部分兩端施加寫入電壓。在一些實施例中，例如通過對對應導電線112（例如，字元線）及對應導電柱106A、106B/108（例如，位元線/源極線）施加適當電壓來施加寫入電壓。通過在記憶體材料層90的所述部分兩端施加寫入電壓，可改變記憶體材料層90的所述區的極化方向。因此，對應記憶體單元202的對應閾值電壓也可從低閾值電壓切換到高閾值電壓，或反之亦然，且可將數位值儲存在記憶體單元202中。由於導電線112與導電柱106A、106B及108交叉，因此可選擇個別記憶體單元202來進行寫入操作。
為對這些實施例中的記憶體單元202執行讀取操作，對對應導電線112（例如，字元線）施加讀取電壓（介於低閾值電壓與高閾值電壓之間的電壓）。根據記憶體材料層90的對應區的極化方向，可接通或可不接通記憶體單元202。因此，可通過導電柱108（例如，耦合到地的源極線）對導電柱106A、106B進行放電或可不對導電柱106A、106B進行放電，且可確定儲存在記憶體單元202中的數位值。由於導電線112與導電柱106A、106B及108交叉，因此可選擇個別記憶體單元202來進行讀取操作。
圖1A進一步說明記憶體裝置200的在後圖中使用的參考橫截面。橫截面B-B’沿著導電線112的縱向軸線且在例如與記憶體單元202的電流流動方向平行的方向上。橫截面C-C’平行於橫截面B-B’且延伸穿過導電柱106A、導電柱108及導電柱106B。橫截面D-D’垂直於橫截面B-B’且延伸穿過導電柱106A及導電柱106B。為清晰起見，後續的圖參考這些參考橫截面。
在圖2中，提供基底50。基底50可以是可經過摻雜（例如，摻雜有p型摻雜劑或n型摻雜劑）或未經摻雜的半導體基底，例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底或類似基底。基底50可以是積體電路晶粒，例如邏輯晶粒、記憶體晶粒、專用積體電路（application specific integrated circuit，ASIC）晶粒等。基底50可以是互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）晶粒且可被稱為陣列下CMOS（CMOS under array，CUA）。基底50可以是晶圓，例如矽晶圓。一般來說，SOI基底是形成在絕緣體層上的半導體材料層。舉例來說，絕緣體層可以是隱埋式氧化物（buried oxide，BOX）層、氧化矽層等。絕緣體層設置在基底（通常是矽基底或玻璃基底）上。也可使用其他基底，例如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷砷化鎵銦；或其組合。
圖2進一步說明可形成在基底50之上的電路。所述電路包括位於基底50的頂表面處的電晶體。所述電晶體可包括位於基底50的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在閘極介電層302及閘極電極304的相對側上的基底50中設置主動極/汲極區306。沿著閘極介電層302的側壁形成閘極間隔件308，且閘極間隔件308將源極/汲極區306與閘極電極304隔開適當的側向距離。所述電晶體可包括鰭場效電晶體（fin field effect transistor，FinFET）、奈米結構（例如，奈米片、奈米導線、全包圍閘極（gate-all-around）等）FET（nano-FET）、平坦FET等或其組合，且可通過先閘極製程（gate-first process）或後閘極製程（gate-last process）來形成。
第一層間介電質（inter-layer dielectric，ILD）310環繞源極/汲極區306、閘極介電層302及閘極電極304並將源極/汲極區306、閘極介電層302及閘極電極304隔離，且第二ILD 312位於第一ILD 310之上。源極/汲極接觸件314延伸穿過第二ILD 312及第一ILD 310且電耦合到源極/汲極區306，且閘極接觸件316延伸穿過第二ILD 312且電耦合到閘極電極304。內連結構320位於第二ILD 312、源極/汲極接觸件314及閘極接觸件316之上。舉例來說，內連結構320包括一個或多個堆疊介電層324及形成在所述一個或多個介電層324中的導電特徵322。內連結構320可電連接到閘極接觸件316及源極/汲極接觸件314以形成功能電路。在一些實施例中，由內連結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路等或其組合。儘管圖2論述形成在基底50之上的電晶體，但其他主動裝置（例如，二極體等）和/或被動裝置（例如電容器、電阻器等）也可形成為功能電路的一部分。
在圖3中，在圖2的結構之上形成多層堆疊58。出於簡潔及清晰目的，後續圖式中可省略基底50、電晶體、ILD 310及312及內連結構320。儘管多層堆疊58被說明為接觸內連結構320的介電層324，但可在基底50與多層堆疊58之間設置任何數目的中間層。舉例來說，可在基底50與多層堆疊58之間設置包括位於絕緣層（例如，低介電常數介電層）中的導電特徵的一個或多個內連層。在一些實施例中，可將導電特徵圖案化以為基底50上的主動裝置和/或為記憶體裝置200（參見圖1A及圖1B）提供電力線、接地線和/或訊號線。在一些實施例中，包括位於絕緣層（例如，低介電常數介電層）中的導電特徵的一個或多個內連層設置在多層堆疊58之上。
在圖3中，多層堆疊58包括犧牲層53A到53D（被統稱為犧牲層53）與介電層52A到52E（被統稱為介電層52）的交替層。可在後續步驟中將犧牲層53圖案化並取代以界定導電線112（例如，字元線）。犧牲層53可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合等。犧牲層53與介電層52包含具有不同蝕刻選擇性的不同材料。在一些實施例中，犧牲層53包含氮化矽，且介電層52包含氧化矽。可使用例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）、電漿增強型CVD（plasma enhanced CVD，PECVD）等來形成犧牲層53及介電層52中的每一者。
儘管圖3說明特定數目的犧牲層53及介電層52，但其他實施例可包括不同數目的犧牲層53及介電層52。此外，儘管多層堆疊58被說明為將介電層作為最頂層及最底層，但本公開並不僅限於此。在一些實施例中，多層堆疊58的最頂層及最底層中的至少一者是犧牲層。
圖4到圖12是製造根據一些實施例的記憶體裝置200的階梯結構時的中間階段的視圖。沿著圖1A中所說明的參考橫截面B-B’對圖4到圖12加以說明。
在圖4中，在多層堆疊58之上形成光阻56。在一些實施例中，通過旋轉塗布技術形成光阻56並通過可接受的微影技術將光阻56圖案化。將光阻56圖案化可在區60中暴露出多層堆疊58，而掩蔽多層堆疊58的剩餘部分。舉例來說，在區60中暴露出多層堆疊58的最頂層（例如，介電層52E）。
在圖5中，使用光阻56作為罩幕來蝕刻多層堆疊58的在區60中的暴露部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻（例如，反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）等）、濕式蝕刻等或其組合。蝕刻可以是各向異性的。蝕刻可移除介電層52E及犧牲層53D的在區60中的部分並界定開口61。由於介電層52E與犧牲層53D具有不同的材料組成物，因此用於移除這些層的暴露部分的蝕刻劑可不同。在一些實施例中，當蝕刻介電層52E時犧牲層53D用作蝕刻停止層，且當蝕刻犧牲層53D時介電層52D用作蝕刻停止層。因此，可選擇性地移除介電層52E的一些部分及犧牲層53D的一些部分但不移除多層堆疊58的剩餘層，且開口61可延伸到所期望的深度。作為另外一種選擇，在開口61達到所期望的深度之後，可使用時間模式蝕刻製程停止對開口61的蝕刻。在所得結構中，在區60中暴露出介電層52D。
在圖6中，對光阻56進行修整以再暴露出多層堆疊58的一些部分。在一些實施例中，通過使用可接受的移除技術（例如側向蝕刻）來對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60及區62中的部分。舉例來說，可在區60中暴露出介電層52D的頂表面，且可在區62中暴露出介電層52E的頂表面。
在圖7中，通過可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、犧牲層53D、介電層52D及犧牲層53C的在區60及區62中的部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合。蝕刻可以是各向異性的。蝕刻可使開口61進一步延伸到多層堆疊58中。由於犧牲層53D及53C與介電層52E及52D具有不同的材料組成物，因此用於移除這些層的暴露部分的蝕刻劑可不同。在一些實施例中，通過使用光阻56作為罩幕且使用下伏的犧牲層53D及53C作為蝕刻停止層來移除介電層52E及52D的在區62及60中的部分。此後，通過使用光阻56作為罩幕且使用下伏的介電層52D及52C作為蝕刻停止層來移除犧牲層53D及53C的在區62及60中的暴露部分。在所得結構中，在區60中暴露出介電層52C，且在區62中暴露出介電層52D。
在圖8中，對光阻56進行修整以再暴露出多層堆疊58的一些部分。在一些實施例中，通過使用可接受的移除技術（例如，側向蝕刻）對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60、區62及區64中的部分。舉例來說，在區60中暴露出介電層52C的頂表面；在區62中暴露出介電層52D的頂表面；且在區64中暴露出介電層52E的頂表面。
在圖9中，通過可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D及52C以及犧牲層53D、53C及53B的在區60、區62及區64中的部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合。蝕刻可以是各向異性的。蝕刻可使開口61進一步延伸到多層堆疊58中。由於介電層52C到52E及犧牲層53B到53D具有不同的材料組成物，因此用於移除這些層的暴露部分的蝕刻劑可不同。在一些實施例中，通過使用光阻56作為罩幕且使用下伏的犧牲層53D、53C及53B作為蝕刻停止層來移除介電層52E、52D及52C的在區64、62及60中的部分。此後，通過使用光阻56作為罩幕且使用下伏的介電層52D、52C及52B作為蝕刻停止層來移除犧牲層53D、53C及53B的在區64、62及60中的暴露部分。在所得結構中，在區60中暴露出介電層52B；在區62中暴露出介電層52C；且在區64中暴露出介電層52D。
在圖10中，對光阻56進行修整以再暴露出多層堆疊58的一些部分。在一些實施例中，通過使用可接受的移除技術（例如側向蝕刻）來對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60、區62、區64及區66中的部分。舉例來說，在區60中暴露出介電層52B的頂表面；在區62中暴露出介電層52C的頂表面；且在區64中暴露出介電層52D的頂表面；且在區66中暴露出介電層52E的頂表面。
在圖11中，通過可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D、52C及52B的在區60、區62、區64及區66中的部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合。蝕刻可以是各向異性的。蝕刻可使開口61進一步延伸到多層堆疊58中。在一些實施例中，通過使用光阻56作為罩幕且使用下伏的犧牲層53D、53C、53B及53A作為蝕刻停止層來移除介電層52E、52D、52C及52B的在區66、64、62及60中的部分。在所得結構中，在區60中暴露出犧牲層53A；在區62中暴露出犧牲層53B；在區64中暴露出犧牲層53C；且在區66中暴露出犧牲層53D。此後，可通過可接受的灰化製程或濕式剝離製程移除光阻56。
在圖12中，在多層堆疊58之上沉積金屬間介電質（inter-metal dielectric，IMD）70。IMD 70可由介電材料形成且可通過任何適合的方法（例如CVD、PECVD、可流動CVD（flowable CVD，FCVD）等）來沉積。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）等。在一些實施例中，IMD 70包含氧化物（例如氧化矽等）、氮化物（例如氮化矽等）、其組合等。可使用通過任何可接受的製程形成的其他介電材料。此後，執行移除製程以移除在多層堆疊58之上的多餘介電材料。在一些實施例中，移除製程是平坦化製程，例如化學機械研磨（chemical mechanical polish，CMP）、回蝕製程、其組合等。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後，多層堆疊58的頂表面與IMD 70的頂表面處於同一水平高度。IMD 70沿著犧牲層53B到53D的側壁及介電層52B到52E的側壁延伸。此外，IMD 70可接觸犧牲層53A到53D的頂表面及介電層52E的頂表面。
如圖12中所示，因此形成中間塊狀階梯結構。中間階梯結構包括犧牲層53及介電層52的交替層。隨後使用導電線112取代犧牲層53，此將在圖24A到圖26B中加以詳細闡述。下部導電線112更長且在側向上延伸超出上部導電線112，且導電線112中的每一者的寬度在朝向基底50的方向上增大（參見圖1A及圖27D）。
圖13A到圖16B是製造根據一些實施例的記憶體裝置200的記憶體區及通道區時的中間階段的視圖。在圖13A到圖14B中，將塊狀多層堆疊58圖案化以形成穿過塊狀多層堆疊58的溝槽100。圖13A、圖14A、圖15A及圖16A說明俯視圖。圖13B、圖14B、圖15B及圖16B是沿著圖13A、14A、15A及圖16A中所說明的參考橫截面C-C’（也沿著圖1A中所說明的參考橫截面C-C’）予以說明。
在圖13A及圖13B中，在多層堆疊58之上形成光阻圖案74及下伏的硬罩幕圖案72。在一些實施例中，在多層堆疊58之上依序形成硬罩幕層及光阻層。所述硬罩幕層可包含例如氮化矽、氮氧化矽等，所述硬罩幕層可通過CVD、PVD、ALD、PECVD等來沉積。舉例來說，光阻層是通過旋轉塗布技術形成。
此後，將光阻層圖案化以形成光阻圖案74及位於光阻圖案74之間的溝槽76。舉例來說，通過可接受的微影技術將光阻圖案化。溝槽76可以是任何形狀，例如類橢圓形形狀、類三角形形狀、類矩形形狀及類多邊形形狀。然後，通過使用可接受的蝕刻製程（例如，乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合）將光阻圖案74的圖案轉移到硬罩幕層以形成硬罩幕圖案72。所述蝕刻可以是各向異性的。因此，形成延伸穿過硬罩幕層的溝槽76。此後，可通過灰化製程可選地移除光阻圖案74。
在圖14A及圖14B中，使用一種或多種可接受的蝕刻製程（例如，通過乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合）將硬罩幕圖案72的圖案轉移到多層堆疊58。蝕刻製程可以是各向異性的。因此，溝槽76延伸穿過塊狀多層堆疊58。然後，可通過可接受的製程（例如，濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合等）移除硬罩幕圖案72。
在圖15A及圖15B中，可在溝槽76中沿著溝槽76的側壁及底表面共形地沉積記憶體材料層90。記憶體材料層90可包含能夠因在記憶體材料層90兩端施加適當電壓差而在兩個不同極化方向之間進行切換的材料。舉例來說，記憶體材料層90包含高介電常數介電材料，例如鉿（Hf）系介電材料等。在一些實施例中，記憶體材料層90包含氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。
在一些實施例中，記憶體材料層90包含氧化鋇鈦（BaTiO 3）、氧化鉛鈦（PbTiO 3）、氧化鉛鋯（PbZrO 3）、氧化鋰鈮（LiNbO 3）、氧化鈉鈮（NaNbO 3）、氧化鉀鈮（KNbO 3）、氧化鉀鉭（KTaO 3）、氧化鉍鈧（BiScO 3）、氧化鉍鐵（BiFeO 3）、氧化鉿鉺（Hf 1-xEr xO）、氧化鉿鑭（Hf 1-xLa xO）、氧化鉿釔（Hf 1-xY xO）、氧化鉿釓（Hf 1-xGd xO）、氧化鉿鋁（Hf 1-xAl xO）、氧化鉿鋯（Hf 1-xZr xO、HZO）、氧化鉿鈦（Hf 1-xTi xO）、氧化鉿鉭（Hf 1-xTa xO）或其組合等。在一些實施例中，記憶體材料層90包含不同的鐵電材料或不同類型的記憶體材料。舉例來說，記憶體材料層90由非鐵電材料（例如，包括位於兩個SiO x層之間的SiN x層的多層記憶體結構（例如ONO結構））取代。在一些實施例中，形成記憶體材料層90的方法包括執行適合的沉積技術，例如CVD、PECVD、金屬氧化物化學氣相沉積（metal oxide chemical vapor deposition，MOCVD）、ALD、RPALD、PEALD、MBD等。
在一些實施例中，記憶體材料層90具有約1 nm到50 nm（例如5 nm到10 nm）的厚度。可應用其他厚度範圍（例如，超過20 nm或5 nm到15 nm）。在一些實施例中，記憶體材料層90被形成為完全非晶質狀態。在替代實施例中，記憶體材料層90被形成為部分地晶體狀態；即，記憶體材料層90被形成為混合的晶體-非晶質狀態且具有一定程度的結構次序。在又一些替代實施例中，記憶體材料層90被形成為完全晶體狀態。在一些實施例中，記憶體材料層90是單層。在替代實施例中，記憶體材料層90是多層結構。
在沉積記憶體材料層90之後，可執行退火步驟以達成記憶體材料層90的所期望的晶格結構。在一些實施例中，在退火製程之後，記憶體材料層90從非晶質狀態轉變為部分地晶體狀態或完全晶體狀態。在替代實施例中，在退火之後，記憶體材料層90從部分地晶體狀態轉變為完全晶體狀態。
然後，在溝槽76中在記憶體材料層90之上共形地沉積通道層92。通道層92包含適合於提供記憶體單元202（參見圖1A）的通道區的材料。舉例來說，通道層92包含氧化物半導體（OS），例如氧化鋅（ZnO）、氧化銦鎢（InWO）、氧化銦鎵鋅（InGaZnO、IGZO）、氧化銦鋅（InZnO）、氧化銦錫（ITO）、其組合等。在一些實施例中，通道層92包含多晶矽（polycrystalline silicon，poly-Si）、非晶質矽（amorphous silicon，a-Si）等。通道層92可通過CVD、PVD、ALD、PECVD等來沉積。通道層92可沿著溝槽76的側壁及底表面在記憶體材料層90之上延伸。在沉積通道層92之後，可執行退火步驟以啟動通道層92的電荷載子。
在圖16A及圖16B中，在溝槽76中移除記憶體材料層90的底部部分及通道層92的底部部分。在一些實施例中，也從多層堆疊58移除記憶體材料層90的頂部部分及通道層92的頂部部分。移除製程包括可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合。所述蝕刻可以是各向異性的。舉例來說，移除製程是毯覆式蝕刻。在一些實施例中，如圖16A中所示，記憶體材料層90及通道層92是環形的。從俯視圖來看，記憶體材料層90及通道層92根據溝槽76的形狀而可以是任何形狀，例如類橢圓形形狀、類三角形形狀、類矩形形狀及類多邊形形狀。在一些實施例中，通道層92的底部內側壁與記憶體材料層90的底部內側壁彼此實質上齊平。
圖17A到圖22B說明製造記憶體裝置200中的導電柱106A、106B及108（例如，源極/汲極柱）的中間步驟。導電柱106A、106B及108可沿著與導電線112垂直的方向延伸，以使得可選擇記憶體裝置200的個別單元來進行讀取操作及寫入操作。圖17A、圖18A、圖19A、圖20A、圖21A及圖22A說明俯視圖。圖17B、圖18B、圖19B、圖20B、圖21B及圖22B是沿著圖17A、圖18A、圖19A、圖20A、圖21A及圖22A中所說明的參考橫截面C-C’（也沿著圖1A中所說明的參考橫截面C-C’）予以說明。
在圖17A及圖17B中，在溝槽76中在通道層92之上沉積犧牲層94。可在後續步驟中將犧牲層94圖案化並取代以界定導電柱106A（例如，電連接到位元線）、導電柱108（例如，電連接到源極線）及導電柱106B（例如，電連接到位元線）。在一些實施例中，犧牲層94包含SiN、Si、聚合物、旋轉塗布碳等，犧牲層94容易通過乾式蝕刻製程或濕式蝕刻製程移除且相對於介電柱102（其可包含氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鋁等）等來說具有蝕刻選擇性，犧牲層94是通過CVD、PVD、ALD、PECVD等來沉積。犧牲層94可沿著溝槽76的側壁及底表面在通道層92之上延伸。
在圖18A及圖18B中，在多層堆疊58、犧牲層94、通道層92及記憶體材料層90之上形成光阻圖案98及下伏的硬罩幕圖案96。在一些實施例中，在多層堆疊58之上依序形成硬罩幕層及光阻層。所述硬罩幕層可包含例如氮化矽、氮氧化矽等，所述硬罩幕層可通過CVD、PVD、ALD、PECVD等來沉積。舉例來說，通過旋轉塗布技術形成光阻層。
此後，將光阻層圖案化以形成光阻圖案98及位於光阻圖案98之間的溝槽100。舉例來說，通過可接受的微影技術將光阻圖案化。然後，通過使用可接受的蝕刻製程（例如，通過乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合）將光阻圖案98的圖案轉移到硬罩幕層，以形成硬罩幕圖案96。所述蝕刻可以是各向異性的。因此，溝槽100被形成為延伸穿過硬罩幕層。此後，可通過灰化製程可選地移除光阻圖案98。
在圖19A及圖19B中，使用一種或多種可接受的蝕刻製程（例如，通過乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合）將硬罩幕圖案96的圖案轉移到犧牲層94。蝕刻製程可以是各向異性的。因此，因此界定延伸穿過犧牲層94的溝槽100。
在圖20A及圖20B中，移除硬罩幕圖案96。可通過可接受的製程（例如，濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合等）移除硬罩幕圖案96。儘管說明了兩個溝槽100，但可視需要形成任何數目的溝槽100。
在圖21A及圖21B中，在溝槽100中形成介電柱102。在一些實施例中，在多層堆疊58之上沉積介電層，從而填充在溝槽100中。所述介電層可包含氧化矽、氮化矽、氮氧化矽、碳化矽、氧化鋁等，所述介電層是通過CVD、PVD、ALD、PECVD等來沉積。在沉積之後，可執行平坦化製程（例如CMP、回蝕等）以移除介電層的多餘部分。然後，形成介電柱102。在所得的結構中，多層堆疊58（例如介電層52E）的頂表面、記憶體材料層90的頂表面、通道層92的頂表面、犧牲層94的頂表面、介電柱102的頂表面可實質上處於同一水平高度（例如，處於製程變化內）。在一些實施例中，犧牲層94的材料及介電柱102的材料經過選擇以使得犧牲層94及介電柱102相對於彼此而被選擇性地蝕刻，且犧牲層53的材料及介電柱102的材料經過選擇以使得犧牲層53及介電柱102相對於彼此而被選擇性地蝕刻。舉例來說，犧牲層94及犧牲層53包含氮化物，且介電柱102包含氧化物。也可使用其他材料。犧牲層94及犧牲層53可包含不同的材料。
在圖22A及圖22B中，移除犧牲層94，以界定位於介電柱102之間的溝槽104。在一些實施例中，通過可接受的製程（例如，濕式蝕刻製程、乾式蝕刻製程或這兩者）移除犧牲層94。
在圖23A及圖23B中，使用導電材料填充溝槽104以形成導電柱106A、106B及108。所述導電材料可包括銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、多晶矽、其組合等，所述導電材料可使用例如CVD、ALD、PVD、PECVD等來形成。在沉積導電材料之後，可執行平坦化（例如CMP、回蝕等）以移除導電材料的多餘部分，從而形成導電柱106A、106B及108。在所得的結構中，多層堆疊58（例如介電層52E）的頂表面、記憶體材料層90的頂表面、通道層92的頂表面、介電柱102的頂表面、導電柱106A的頂表面、導電柱106B的頂表面及導電柱108的頂表面可實質上處於同一水平高度（例如，處於製程變化內）。在一些實施例中，導電柱106A及導電柱106B對應於且電連接到記憶體裝置200中的位元線，且導電柱108對應於且電連接到記憶體裝置200中的源極線。在替代實施例中，導電柱106A及導電柱106B對應於且電連接到記憶體裝置200中的源極線，且導電柱108對應於且電連接到記憶體裝置200中的位元線。
在一些實施例中，導電柱106A、106B及108由通道層92及記憶體材料層90環繞。舉例來說，通道層92及記憶體材料層90連續地設置在導電柱106A的外側壁表面、導電柱106A與導電柱106B之間的介電柱102的外側壁表面、導電柱108的外側壁表面、導電柱108與導電柱106B之間的介電柱102的外側壁表面及導電柱106B的外側壁表面之上。通道層92可直接接觸導電柱106A、106B及108及位於所述導電柱106A、106B及108之間的介電柱102。記憶體材料層90可連續地設置在通道層92的外側壁表面上。在一些實施例中，記憶體材料層90直接接觸通道層92的外側壁表面及底表面。
導電柱106A、106B設置在導電柱108的不同側處。舉例來說，導電柱106A、106B設置在導電柱108的相對側處。在一些實施例中，導電柱106A、106B在其端部處具有減小的寬度。然而，在其他實施例中，導電柱106A、106B具有恒定的寬度。
圖24A到圖26B是製造根據一些實施例的記憶體裝置200的導電線時的中間階段的視圖。在圖24A到圖26B中，將塊狀多層堆疊58圖案化以形成穿過塊狀多層堆疊58的溝槽110，且使用導電材料取代犧牲層53以界定導電線112。導電線112可對應於記憶體裝置200中的字元線，且導電線112還可為記憶體裝置200的所得記憶體單元提供閘極電極。圖24A及圖26A說明俯視圖。沿著圖24A及圖26A中所說明的參考橫截面D-D’（也是圖1A中所說明的參考橫截面D-D’）說明圖24B及圖26B，且沿著圖24A中所說明的參考橫截面D-D’（也是圖1A中所說明的參考橫截面D-D’）說明圖25。
在圖24A及圖24B中，溝槽110延伸穿過塊狀多層堆疊58。舉例來說，使用微影與蝕刻的組合形成溝槽110。
在圖25中，經由取代製程，使用導電線112（參見圖1A）取代條帶形階梯結構的犧牲層53。在一些實施例中，使用導電線112A到112D（被統稱為導電線112）取代犧牲層53A到53D（被統稱為犧牲層53）。在一些實施例中，通過溝槽110與可接受的製程（例如，濕式蝕刻製程、乾式蝕刻製程或這兩者）移除犧牲層53。舉例來說，使用熱磷酸來移除犧牲層53。此後，將導電線112填充到兩個相鄰的介電層52之間的空間中。如局部放大圖中所示，每一導電線112包括兩個障壁層114及118以及位於障壁層114與障壁層118之間的金屬層116。具體來說，障壁層114或118設置在金屬層116與相鄰的介電層52之間。障壁層114及118可防止金屬層擴散到相鄰的介電層52。障壁層114及118也可提供增強金屬層116與相鄰的介電層52之間的黏合性的功能，且在一些實例中可被稱為膠層。在一些實施例中，視需要提供具有不同材料的障壁層及膠層兩者。障壁層114及118由第一導電材料形成，例如金屬氮化物（例如，氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等）。金屬層116可由第二導電材料形成，例如金屬（例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金等）。障壁層114、118及金屬層116可各自通過可接受的沉積製程（例如CVD、PVD、ALD、PECVD等）形成。障壁層114及118的第一導電材料以及金屬層116的第二導電材料進一步沉積在多層堆疊58的側壁上。此後，通過回蝕製程和/或內縮製程（pull back process）移除溝槽110中的障壁層114及118的第一導電材料及金屬層116的第二導電材料，以避免導電線112之間發生短路。可執行可接受的回蝕製程和/或內縮製程以從介電層52的側壁及溝槽110的底表面移除多餘材料。可接受的回蝕製程和/或內縮製程可包括乾式蝕刻（例如RIE、NBE等）、濕式蝕刻等或其組合。可接受的回蝕製程和/或內縮製程可以是各向異性的。
在圖26A（在圖26A中，為清晰起見省略介電層52E）及圖26B中，在溝槽110中形成介電層120以對相鄰的共同導電線112進行隔離。在一些實施例中，在多層堆疊58之上沉積介電層，從而填充在溝槽110中。所述介電層可包含例如氧化矽、氮化矽、氮氧化矽等，所述介電層可通過CVD、PVD、ALD、PECVD等來沉積。介電層可沿著溝槽110的側壁及底表面延伸。在沉積之後，可執行平坦化製程（例如CMP、回蝕等）以移除介電層的多餘部分。在所得的結構中，多層堆疊58（例如介電層52E）的頂表面、記憶體材料層90的頂表面、通道層92的頂表面及介電層120的頂表面可實質上處於同一水平高度（例如，處於製程變化內）。
因此，可在記憶體裝置200中形成堆疊的記憶體單元202，如圖1A中所示。每一記憶體單元202包括閘極電極（例如，對應導電線112的一部分）、閘極介電質（例如，對應記憶體材料層90的一部分）、通道區（例如，對應通道層92的一部分）及源極/汲極柱（例如，對應導電柱106A、106B及108的部分）。記憶體單元202可被設置成垂直堆疊的行及列的陣列。在一些實施例中，相鄰的幾行記憶體單元202共用位於其之間的共同導電線112（例如，字元線），且共同導電線112被位於其之間的介電層120隔離。然而，本公開並不僅限於此。
在圖27A、圖27B、圖27C及圖27D中，在多層堆疊58（例如介電層52E）的頂表面、記憶體材料層90的頂表面、通道層92的頂表面、導電柱106A、106B的頂表面、導電柱108的頂表面及IMD 70的頂表面上形成IMD121。在導電線112、導電柱106A、106B及導電柱108上分別佈置導電接觸件122A、122B、124及126。圖27A說明記憶體裝置200的立體圖；圖27B說明裝置的沿著圖1A的橫截面C-C’的剖視圖；圖27C說明裝置的沿著圖27A的橫截面E-E’的剖視圖；且圖27D說明裝置的沿著圖1A的橫截面B-B’的剖視圖。
IMD 121可由介電材料形成，且可通過任何適合的方法（例如CVD、PECVD、可流動CVD（FCVD）等）來沉積。介電材料可包括磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）、低介電常數介電材料等。在一些實施例中，IMD 121可包含氧化物（例如氧化矽等）、氮化物（例如氮化矽等）、其組合等。可使用通過任何可接受的製程形成的其他介電材料。此後，對IMD 121應用移除製程以移除多層堆疊58及IMD 70之上的多餘介電材料。在一些實施例中，移除製程可以是平坦化製程，例如化學機械研磨（CMP）、回蝕製程、其組合等。
在一些實施例中，導電線112的階梯形狀在導電線112中的每一者上提供供導電接觸件126搭接的表面。在一些實施例中，舉例來說，形成導電接觸件126可包括使用微影及蝕刻的組合在IMD 121及IMD 70中圖案化出開口以暴露出導電線112的一些部分。在所述開口中形成例如擴散障壁層、黏合層等襯層（未示出）及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭等。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行例如CMP等平坦化製程以從IMD 121的表面移除多餘材料。剩餘襯層及導電材料在開口中形成導電接觸件126。
圖27A的立體圖還說明，也可在導電柱106A、106B及導電柱108上分別佈置導電接觸件122A、122B及124。導電接觸件122A、122B、124及126可分別電連接到導電線128A1、128A2、128B及128C，導電線128A1、128A2、128B及128C將記憶體陣列連接到下伏/上覆的電路系統（例如，控制電路系統）和/或半導體晶粒中的訊號線、電力線及接地線。舉例來說，如圖27C中所示，導電接觸件126延伸穿過IMD 121及IMD 70，以將導電線128C電連接到導電線112。其他導電接觸件或導通孔可被形成為穿過IMD 121，以將導電線128A1、128A2、128B及128C電連接到基底上的下伏主動裝置。在替代實施例中，除內連結構320之外或代替內連結構320，可通過形成在記憶體裝置200之上的內連結構提供去向及來自記憶體陣列的佈線和/或電力線。因此，可完成記憶體裝置200。在一些實施例中，電連接到共同源極線的共同導電柱（即，導電柱108）設置在電連接到位元線的兩個導電柱（即，導電柱106A、106B）之間。在此配置中，通過改變源極線/位元線的電壓，可將所捕獲的電荷定址到一個記憶體單元中的4個位元。即，舉例來說記憶體單元202用作4位元記憶體單元。因此，記憶體單元的操作速度更快，且因此提高裝置性能。
儘管圖1A到27B的實施例說明導電柱106A、106B及108的特定圖案，但也可使用其他配置。舉例來說，在這些實施例中，導電柱106A、106B及108具有交錯圖案。然而，在其他實施例中，陣列的同一行中的導電柱106A、106B及108全部彼此對齊，如圖28的記憶體裝置200A中所示。
在一些實施例中，相鄰的幾行記憶體單元202共用位於其之間的共同導電線112（例如，字元線）。然而，本公開並不僅限於此。在替代實施例中，如圖29A及圖29B的記憶體裝置200B中所示，為每一行記憶體單元202形成分離的導電線112（例如，字元線），且介電層130設置在相鄰的幾組導電柱106A、106B及108之間且對所述相鄰的幾組導電柱106A、106B及108進行隔離。圖30A到圖30C說明製造根據一些實施例的記憶體裝置的不同俯視圖，且為清晰起見省略介電層52E。在這些實施例中，如圖30A中所示，在形成圖12中所示的多層堆疊58之後，形成多個溝槽，且然後使用介電層130填充溝槽。在一些實施例中，介電層130包含氮化矽。然後，如圖30B中所示，形成導電柱106A、106B及108、介電柱102及記憶體材料層90、通道層92。此後，如圖30C中所示，在介電層130中形成多個溝槽107，且使用導電材料穿過溝槽107取代犧牲層53以界定導電線112。此步驟類似於圖25。在形成導電線112之後，在溝槽107中形成介電層132。在一些實施例中，介電層132的材料與介電層130的材料相同。然而，本公開不受限制。
在一些實施例中，導電柱106A、106B及108被排列為類橢圓形形狀。在替代實施例中，對導電柱106A、106B及108進行排列以形成其他形狀，例如矩形形狀，如圖31中所示。在這些實施例中，導電柱106A及106B設置在導電柱108的相對側處。導電柱106A、106B可電連接到第一導電線（例如，位元線），且導電柱108可電連接到第二導電線（例如，源極線）。在替代實施例中，導電柱106A、106B電連接到源極線，且導電柱108電連接到位元線。在以上實施例中，說明了三個導電柱106A、106B及108。然而，其他實施例可包括其他數目的導電柱。舉例來說，在圖32中，存在四個導電柱106A、106B、108A及108B。導電柱108A及108B設置在導電柱106A與導電柱106B之間。導電柱106A、106B可電連接到第一導電線（例如，位元線），且導電柱108A、108B可電連接到第二導電線（例如，源極線）。在替代實施例中，導電柱106A、106B電連接到源極線，且導電柱108A、108B電連接到位元線。
在一些實施例中，如圖33及圖34中所示，存在四個導電柱106A、106B、106C及108。中心導電柱（例如，導電柱108）是多邊形柱，且其他導電柱（例如，導電柱106A、106B、106C）分別設置在所述多邊形柱的不同側處。舉例來說，如圖33中所示，導電柱108是三角形柱，且導電柱106A、106B、106C分別設置在導電柱108的所有側處。導電柱106A、106B、106C可電連接到第一導電線（例如，位元線），且導電柱108可電連接到第二導電線（例如，源極線）。在替代實施例中，導電柱106A、106B、106C電連接到源極線，且導電柱108電連接到位元線。在一些實施例中，如圖34中所示，導電柱108是六邊形柱，且導電柱106A、106B、106C分別設置在導電柱108的三側處。導電柱106A、106B、106C可電連接到第一導電線（例如，位元線），且導電柱108可電連接到第二導電線（例如，源極線）。在替代實施例中，導電柱106A、106B、106C電連接到源極線，且導電柱108電連接到位元線。
在圖31到圖34中，導電柱由通道層92及記憶體材料層90環繞。舉例來說，通道層92及記憶體材料層90連續地設置在導電柱（例如，導電柱106A、106B、106C、108A、108B）的外側壁表面、導電柱（例如，導電柱106A、106B、106C、108A、108B）中的相鄰導電柱之間的介電柱102的外側壁表面之上。通道層92可直接接觸導電柱（例如，導電柱106A、106B、106C、108A、108B）及位於導電柱之間的介電柱102。記憶體材料層90可連續地設置在通道層92的外側壁表面上，且記憶體材料層90可直接接觸通道層92的外側壁表面。儘管將導電柱（例如，導電柱106A、106B、106C、108A、108B）的隅角說明為尖銳隅角，但導電柱（例如，導電柱106A、106B、106C、108A、108B）的隅角可以是修圓的隅角。從圖31到圖34的這些配置來看，通過改變源極線/位元線的電壓，可將所捕獲的電荷定址到一個記憶體單元中的兩個以上位。即，舉例來說記憶體單元用作多位元記憶體單元。因此，記憶體單元的操作速度更快，且因此提高裝置性能。
圖35說明形成根據一些實施例的記憶體裝置的方法。儘管將方法說明和/或闡述為一系列動作或事件，但將瞭解所述方法並不僅限於所說明的次序或動作。因此，在一些實施例中，動作可按照與所說明的次序不同的次序施行和/或可同時施行。此外，在一些實施例中，所說明的動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所說明的動作或事件，且可包括其他未說明的動作或事件。
在動作S400處，在基底上形成多層堆疊，且多層堆疊包括交替堆疊的多個介電層及多個第一犧牲層且具有穿透過所述多層堆疊的多個第一溝槽。圖4到圖14B說明與動作S400的一些實施例對應的不同視圖。
在動作S402處，沿著溝槽的側壁及底表面形成多個記憶體材料層。圖15A到圖16B說明與動作S402的一些實施例對應的不同視圖。
在動作S404處，沿著溝槽的側壁及底表面在記憶體材料層之上形成多個通道層。圖15A到圖16B說明與動作S404的一些實施例對應的不同視圖。
在動作S406處，形成多個第二犧牲層以分別填充第一溝槽。圖17A及圖17B說明與動作S406的一些實施例對應的剖視圖。
在動作S408處，在所述多個第二犧牲層中的每一者中形成多個第二溝槽。圖18A到圖19B說明與動作S408的一些實施例對應的不同視圖。
在動作S410處，在第二溝槽中分別形成多個介電柱。圖21A及圖21B說明與動作S410的一些實施例對應的不同視圖。
在動作S412處，使用多個導電柱取代剩餘第二犧牲層。圖22A及圖23B說明與動作S412的一些實施例對應的不同視圖。
在動作S414處，使用多條導電線取代第一犧牲層。圖24A及圖25說明與動作S414的一些實施例對應的不同視圖。
在本公開的一些實施例中，形成可堆疊的3D非易失性記憶體（non-volatile memory，NVM）架構以提供超高密度，且3D陣列中的所有記憶體單元並聯連接。因此，能夠進行積和運算（sum-of-product operation）。在本公開的一些實施例中，所述單元形成有共同源極線。舉例來說，每一記憶體單元中形成有2個以上的位元。在一些實施例中，每單元形成有2n（n是大於1的整數）個位元。因此，記憶體單元的操作速度更快，且因此提高裝置性能。
在以上實施例中，通過在形成記憶體單元之前先形成階梯結構的“先階梯製程”形成記憶體裝置。然而，本公開並不僅限於此。在其他實施例中，可通過在形成記憶體單元之後再形成階梯結構的“後階梯製程”形成記憶體裝置。
在以上實施例中，通過沉積犧牲介電層後續接著通過使用導電層取代犧牲介電層來形成閘極電極（例如，字元線）。然而，本公開並不僅限於此。在其他實施例中，可視需要在第一階段中形成閘極電極（例如，字元線）而無需取代步驟。
根據本公開的一些實施例，一種記憶體裝置包括多層堆疊、通道層、記憶體材料層及至少三個導電柱。所述多層堆疊設置在基底上且包括交替堆疊的多個導電層及多個介電層。所述通道層穿透過所述多個導電層及所述多個介電層。所述記憶體材料層設置在所述通道層與所述多個導電層及所述多個介電層中的每一者之間。所述導電柱由所述通道層及所述記憶體材料層環繞，其中所述至少三個導電柱分別電連接到導電線。
根據本公開的一些實施例，所述至少三個導電柱包括：多個第一導電柱，分別電連接到位元線；及一個第二導電柱，位於所述多個第一導電柱之間且電連接到源極線。
根據本公開的一些實施例，所述至少三個導電柱包括：多個第一導電柱，分別電連接到位元線；及多個第二導電柱，位於所述多個第一導電柱之間且分別電連接到源極線。
根據本公開的一些實施例，所述記憶體裝置還包含位於所述至少三個導電柱中的每相鄰兩者之間的介電材料。
根據本公開的一些實施例，所述通道層連續地環繞所述至少三個導電柱的外側壁。
根據本公開的一些實施例，所述記憶體材料層連續地環繞所述至少三個導電柱的外側壁。
根據本公開的替代實施例，一種記憶體裝置包括多層堆疊、第一導電柱、多個第二導電柱、多個介電柱、通道層及記憶體材料層。所述多層堆疊設置在基底上且包括交替堆疊的多個閘極電極層及多個介電層。所述第一導電柱穿透過所述多層堆疊。所述第二導電柱位於所述第一導電柱的不同側處。所述第一導電柱及所述第二導電柱分別電連接到導電線。所述介電柱穿透過所述多層堆疊且設置在所述第一導電柱與所述第二導電柱中的每一者之間。所述通道層環繞所述第一導電柱、所述第二導電柱及所述介電柱。所述記憶體材料層設置在所述通道層與所述多層堆疊之間。
根據本公開的一些實施例，所述多個第二導電柱設置在所述第一導電柱的相對側處。
根據本公開的一些實施例，所述第一導電柱由所述多個第二導電柱環繞。
根據本公開的一些實施例，所述第一導電柱是多邊形柱，且所述多個第二導電柱分別設置在所述多邊形柱的所有側處。
根據本公開的一些實施例，所述第一導電柱電連接到源極線，且所述多個第二導電柱分別電連接到位元線。
根據本公開的一些實施例，所述通道層的俯視圖及所述記憶體材料層的俯視圖是環形的。
根據本公開的又一些替代實施例，一種形成記憶體裝置的方法包括以下步驟。在基底上形成多層堆疊，其中所述多層堆疊包括交替堆疊的多個介電層及多個第一犧牲層且具有穿透過所述多層堆疊的多個第一溝槽。沿著所述多個第一溝槽的側壁及底表面形成多個記憶體材料層。沿著所述多個第一溝槽的所述側壁及所述底表面在所述多個記憶體材料層之上形成多個通道層。形成多個第二犧牲層以分別填充所述多個第一溝槽。在所述多個第二犧牲層中的每一者中形成多個第二溝槽。在所述多個第二溝槽中分別形成多個介電柱。使用多個導電柱分別取代剩餘的第二犧牲層。使用多條導電線分別取代所述多個第一犧牲層。
根據本公開的一些實施例，所述方法還包括：移除所述多層堆疊的位元於所述多個第一溝槽之間的部分，以形成多個第三溝槽；以及在所述多個第三溝槽中分別形成多個隔離柱。
根據本公開的一些實施例，在使用所述多條導電線取代所述多個第一犧牲層期間，所述多個隔離柱相對於所述多個第一犧牲層來說具有蝕刻選擇性。
根據本公開的一些實施例，在使用所述多條導電線取代所述多個第一犧牲層期間，所述多個介電柱相對於所述多個第一犧牲層來說具有蝕刻選擇性。
根據本公開的一些實施例，使用所述多個導電柱取代剩餘的所述多個第二犧牲層包括：移除剩餘的所述多個第二犧牲層，以在所述多個介電柱之間形成多個第三溝槽；形成導電材料以填充所述多個第三溝槽；以及移除在所述多個第三溝槽之外的所述導電材料，以在所述多個第三溝槽中分別形成所述多個導電柱。
根據本公開的一些實施例，使用所述多條導電線取代所述多個第一犧牲層包括：在所述多層堆疊中形成多個第三溝槽；移除所述多個第一犧牲層；以及在所述多個介電層之間的空間中形成所述多條導電線。
根據本公開的一些實施例，形成所述多個通道層、所述多個記憶體材料層及所述多個第二犧牲層包括：沿著所述多個第一溝槽的所述側壁及所述底表面以及所述多層堆疊的位元於所述多個第一溝槽之間的頂表面形成通道材料；沿著所述多個第一溝槽的所述側壁及所述底表面在所述通道材料之上且在所述多層堆疊的位元於所述多個第一溝槽之間的所述頂表面之上形成記憶體材料；在所述記憶體材料之上形成犧牲材料以填充所述多個第一溝槽；以及移除在所述多個第一溝槽之外的所述通道材料、所述記憶體材料及所述犧牲材料。
根據本公開的一些實施例，所述多個第一溝槽的俯視圖是環形的。
上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本公開的各個方面。所屬領域的技術人員應瞭解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎以施行與本文中所介紹的實施例相同的目的和/或達成與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應意識到這些等效構造並不背離本公開的精神及範圍，且他們可在不背離本公開的精神及範圍的情況下在本文中做出各種變化、代替及變動。
50:基底 52,52A,52B,52C,52D,52E,120,130,132,324:介電層 53,53A,53B,53C,53D,94:犧牲層 56:光阻 58:多層堆疊 60,62,64,66:區 61:開口 70:金屬間介電質（IMD） 72,96:硬罩幕圖案 74,98:光阻圖案 76,100,104,107,110:溝槽 90:記憶體材料層 92:通道層 102:介電柱 106A,106B,108,108A,108B:導電柱 112,112A,112B,112C,112D:導電線 114,118:障壁層 116:金屬層 121:IMD 122A,122B,124,126:導電接觸件 128A1,128A2,128B,128C:導電線 200,200A,200B:記憶體裝置 202:記憶體單元 206:箭頭 302:閘極介電層 304:閘極電極 306:源極/汲極區 308:閘極間隔件 310,312:層間介電質（ILD） 314:源極/汲極接觸件 316:閘極接觸件 320:內連結構 322:導電特徵 B-B’,C-C’,D-D’,E-E’:橫截面 S400,S402,S404,S406,S408,S410,S412,S414:動作
結合附圖閱讀以下詳細說明，能最好地理解本公開的各個方面。注意，根據本行業中的標準慣例，各種特徵未按比例繪製。事實上，為使論述清晰起見，可任意地增大或減小各種特徵的尺寸。 圖1A、圖1B及圖1C說明根據一些實施例的記憶體裝置的簡化立體圖、電路圖及俯視圖。 圖2、圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖20A、圖20B、圖21A、圖21B、圖22A、圖22B、圖23A、圖23B、圖24A、圖24B、圖25、圖26A、圖26B、圖27A、圖27B、圖27C及圖27D說明製造根據一些實施例的記憶體裝置的不同視圖。 圖28說明根據替代實施例的記憶體裝置的簡化立體圖。 圖29A及圖29B說明根據替代實施例的記憶體裝置的簡化立體圖。 圖30A到圖30C說明製造根據一些實施例的記憶體裝置的不同俯視圖。 圖31說明根據替代實施例的記憶體裝置的記憶體單元的俯視圖。 圖32說明根據替代實施例的記憶體裝置的記憶體單元的俯視圖。 圖33說明根據替代實施例的記憶體裝置的記憶體單元的俯視圖。 圖34說明根據替代實施例的記憶體裝置的記憶體單元的俯視圖。 圖35說明形成根據一些實施例的記憶體裝置的方法。
90:記憶體材料層
92:通道
102:介電柱
106A,106B,108:導電柱
112:導電線
122A,122B,124,126:導電接觸件
128A1,128A2,128B,128C:導電線
200:記憶體裝置
E-E’:橫截面

Claims (1)

  1. 一種記憶體裝置，包括： 多層堆疊，設置在基底上且包括交替堆疊的多個導電層及多個介電層； 通道層，穿透過所述多個導電層及所述多個介電層； 記憶體材料層，設置在所述通道層與所述多個導電層及所述多個介電層中的每一者之間；以及 至少三個導電柱，由所述通道層及所述記憶體材料層環繞，其中所述至少三個導電柱分別電連接到導電線。
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