TWI758123B - 鐵電記憶體裝置及其形成方法 - Google Patents

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Abstract

一種鐵電記憶體裝置包括多層堆疊、通道層以及III-V系鐵電層。所述多層堆疊設置於基板上且包括交替堆疊的多個導電層及多個介電層。所述通道層穿透過所述多層堆疊的所述多個導電層及所述多個介電層。所述III-V系鐵電層設置於所述通道層與所述多層堆疊之間，且包括選自III族元素的至少一種元素、選自V族元素的至少一種元素以及選自過渡金屬元素的至少一種元素。

Description

鐵電記憶體裝置及其形成方法
本發明實施例是關於鐵電記憶體裝置及其形成方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機及其他電子裝備。半導體裝置通常是藉由以下方式製作而成：在半導體基板之上依序沉積絕緣層或介電層、導電層及半導體層，並使用微影及蝕刻技術將各種材料層圖案化以在其上形成電路組件及元件。
半導體行業藉由不斷減小最小特徵大小(minimum feature size)來不斷提高各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度，此使得能夠將更多的組件整合至給定區域中。
根據本揭露的一些實施例，一種鐵電記憶體裝置包括多層堆疊、通道層以及III-V系鐵電層。所述多層堆疊設置於基板上且包括交替堆疊的多個導電層及多個介電層。所述通道層穿透過所述多層堆疊的所述多個導電層及所述多個介電層。所述III-V系 鐵電層設置於所述通道層與所述多層堆疊之間，且包括選自III族元素的至少一種元素、選自V族元素的至少一種元素以及選自過渡金屬元素的至少一種元素。
根據本揭露的替代實施例，一種鐵電記憶體裝置包括多層堆疊、多個介電柱、通道層以及鐵電層。所述多層堆疊設置於基板上且包括交替堆疊的多個閘極電極層及多個介電層。所述多個介電柱設置於所述基板上且穿透過所述多層堆疊。所述通道層設置於所述多層堆疊與介電柱中的每一者之間。所述鐵電層設置於所述通道層與所述多層堆疊之間，且所述鐵電層接觸所述多個閘極電極層的部分具有第一柱狀晶粒，所述第一柱狀晶粒的長軸方向垂直於所述多個閘極電極層中的每一者的接觸表面。
根據本揭露的又一些替代實施例，一種形成鐵電記憶體裝置的方法包括以下操作。在基板上形成多層堆疊，且所述多層堆疊包括交替堆疊的多個介電層及多個導電層且具有穿透過所述多層堆疊的溝渠。將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以在所述溝渠的側壁上形成III-V系鐵電層。在所述III-V系鐵電層上形成通道層。
50:基板
52、52A、52B、52C、52D、52E:介電層
53、53A、53B、53C、53D:犧牲層
56、118:光阻
58:多層堆疊
60、62、64、66、R1:區
61、120:開口
70、74:金屬間介電質(IMD)
71、75:障壁層
72:導電線
72A、72B、72C、72D、116A、116B、116C:導電線
73:金屬層
80:硬罩幕圖案
82:光阻圖案
86、100、104:溝渠
89、89’、89A、89B、89B’:柱狀晶粒
90、90C:III-V系鐵電層
90A:III-V系鐵電層
90B:鉿系鐵電層
91:退火製程
92:通道層
93:退火步驟
98、98A、98B:介電材料
102:隔離柱
106、108:導電柱
110、112、114:導電接觸件
200:鐵電記憶體裝置
200A:鐵電記憶體裝置
202:記憶胞
206:箭頭
302:閘極介電層
304:閘極電極
306:源極/汲極區
308:閘極間隔件
310:第一層間介電質(ILD)
312:第二ILD
314:源極/汲極接觸件
316:閘極接觸件
320:內連結構
322:導電特徵
324:介電層
300、302、304、306、308、400、402、404、406、408、410、412、414、416:動作
L1、L1’、L11、L21、L21’:長軸長度
L2、L2’、L12、L22、L22’:短軸長度
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B及圖1C示出根據一些實施例的鐵電記憶體 裝置的簡化透視圖、電路圖及俯視圖。
圖2A及圖2B示出根據一些實施例的鐵電記憶體裝置的極化對電場(polarization versus electric field，P-E)的曲線。
圖3、圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16A、圖16B、圖17A、圖17B、圖18A、圖18B、圖19A、圖19B、圖19C、圖19D、圖19E、圖20A、圖20B、圖20C、圖20D、圖20E、圖22、圖23、圖24、圖25A、圖25B、圖26A、圖26B、圖27A、圖27B、圖28A、圖28B、圖29A、圖29B、圖30A、圖30B、圖30C、圖30D及圖30E示出根據一些實施例的製造鐵電記憶體裝置的不同視圖。
圖21示出根據一些實施例的形成鐵電記憶體裝置的鐵電層及通道層的方法。
圖31示出根據其他實施例的形成鐵電記憶體裝置的鐵電層及通道層的方法。
圖32A、圖32B及圖32C示出根據一些實施例的鐵電記憶體裝置的局部放大圖。
圖33示出根據一些實施例的鐵電記憶體裝置的簡化透視圖。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第 一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…之下(beneath)」、「在…下方(below)」、「下部的(lower)」、「在…上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供一種記憶體裝置，例如三維(three dimensional，3D)記憶體陣列。在一些實施例中，所述3D記憶體陣列是包括多個垂直堆疊的記憶胞的鐵電場效電晶體(ferroelectric field effect transistor，FeFET)記憶體。在一些實施例中，相應記憶胞被視為FeFET，所述FeFET包括：字元線區，用作閘極電極；位元線區，用作第一源極/汲極電極；及源極線區，用作第二源極/汲極電極；鐵電材料，作為閘極介電質；及氧化物半導體(oxide semiconductor，OS)，作為通道區。在一些實施例中，相應記憶胞被視為薄膜電晶體(thin film transistor，TFT)。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體陣 列的實例。圖1A以部分三維視圖示出簡化的鐵電記憶體裝置200的一部分的實例；圖1B示出鐵電記憶體裝置200的電路圖；且圖1C示出根據一些實施例的鐵電記憶體裝置200的俯視圖。鐵電記憶體裝置200包括多個記憶胞202，所述多個記憶胞202可被排列成列與行的柵格。記憶胞202可進一步垂直堆疊以提供三維記憶體陣列，藉此增加裝置密度。鐵電記憶體裝置200可設置於半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列可設置於半導體晶粒的內連層中，例如設置於形成於半導體基板上的一或多個主動裝置(例如電晶體)上方。
在一些實施例中，鐵電記憶體裝置200是記憶體陣列，例如非或(NOR)記憶體陣列或類似記憶體陣列。在一些實施例中，每一記憶胞202的閘極電性耦合至相應的字元線(例如，導電線72)，每一記憶胞202的第一源極/汲極區電性耦合至相應的位元線(例如，導電線116B)，且每一記憶胞202的第二源極/汲極區電性耦合至相應的源極線(例如，導電線116A)，所述源極線將第二源極/汲極區電性耦合至地。鐵電記憶體裝置200的同一水平列中的記憶胞202可共享共用字元線，而鐵電記憶體裝置200的同一垂直行中的記憶胞202可共享共用源極線及共用位元線。
鐵電記憶體裝置200包括多個垂直堆疊的導電線72(例如，字元線)以及設置於導電線72中的相鄰導電線之間的介電層52。導電線72在與下伏基板(圖1A及圖1B中未明確示出)的主表面平行的方向上延伸。導電線72可具有階梯配置，以使得下部導電線72長於上部導電線72且在側向上延伸超過上部導電線72的端點。舉例而言，在圖1A中，導電線72的多個堆疊層被示出 為最頂部導電線72是最短的且最底部導電線72是最長的。導電線72各自的長度可在朝向下伏基板的方向上增加。以此種方式，可自鐵電記憶體裝置200上方觸及導電線72中的每一者的一部分，且可使多個導電接觸件分別多個接觸導電線72的多個暴露部分。
鐵電記憶體裝置200更包括交替排列的導電柱106(例如，電性連接至位元線)及導電柱108(例如，電性連接至源極線)。導電柱106及108可各自在與導電線72垂直的方向上延伸。介電材料98設置於相鄰的導電柱106中的一者與導電柱108中的一者之間且將其隔離。
成對的導電柱106及108與交叉的導電線72一起界定每一記憶胞202的邊界，且隔離柱102設置於相鄰的成對的導電柱106與導電柱108之間且將相鄰的成對的導電柱106與導電柱108隔離。在一些實施例中，導電柱108電性耦合至地。儘管圖1A示出導電柱106相對於導電柱108的特定放置，但應理解在其他實施例中可交換導電柱106與導電柱108的放置。
在一些實施例中，鐵電記憶體裝置200亦可包括作為通道層92的氧化物半導體(oxide semiconductor，OS)材料。通道層92可為記憶胞202提供通道區。舉例而言，當藉由對應的導電線72施加適當電壓(例如，高於對應的記憶胞202的相應臨限電壓(Vth))時，通道層92的與導電線72交叉的區可使得電流能夠自導電柱106流動至導電柱108(例如，在由箭頭206指示的方向上)。
在一些實施例中，在通道層92與導電線72及介電層52 中的每一者之間設置有III-V系鐵電層90。III-V系鐵電層90可用作每一記憶胞202的閘極介電質。在一些實施例中，III-V系鐵電層90連續地延伸超過導電線72及/或介電層52中的多者。在本揭露的一些實施例中，III-V系鐵電層90包括與過渡金屬(例如，稀土金屬)結合的III-V化合物而不是傳統的鉿系鐵電材料。舉例而言，在一些實施例中III-V系鐵電層90可包括氮化鋁鈧(AlScN)、氮化鋁釔(AlYN)、氮化鎵鈧(GaScN)、氮化銦鈧(InScN)或類似材料。此種III-V系鐵電材料可表現出較傳統的鉿系鐵電材料更佳的切換效能。舉例而言，如圖2A中所示，鉿系鐵電材料的示例性P-E曲線(極化-電場曲線)逐漸變化而沒有尖銳點，且因此導致半選擇及寫入干擾問題。然而，如圖2B中所示，本揭露的III-V系鐵電材料可表現出類似正方形的P-E環路(P-E loop)且因此將寫入干擾問題最小化。
在兩個不同的方向中的一者上將III-V系鐵電層90極化，且藉由在III-V系鐵電層90兩端施加適當電壓差並產生適當電場來改變極化方向。極化可相對局部化(例如，一般而言局限在記憶胞202的每一邊界內)，且III-V系鐵電層90的連續區可跨越多個記憶胞202延伸。依據III-V系鐵電層90的特定區的極化方向而定，對應的記憶胞202的臨限電壓發生變化，且可儲存數位值(例如0或1)。舉例而言，當III-V系鐵電層90的區具有第一電性極化方向時，對應的記憶胞202可具有相對低的臨限電壓，且當III-V系鐵電層90的區具有第二電性極化方向時，對應的記憶胞202可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移(threshold voltage shift)。較大的臨限電壓 偏移使得讀取儲存於對應的記憶胞202中的數位值更容易(例如，不易出錯)。
在此種實施例中，為對記憶胞202執行寫入操作，在III-V系鐵電層90的與記憶胞202對應的一部分的兩端施加寫入電壓。在一些實施例中，例如藉由對對應導電線72(例如，字元線)及對應導電柱106/108(例如，位元線/源極線)施加適當電壓來施加寫入電壓。在此種實施例中，導電線72被配置成用作閘極電極層。藉由在III-V系鐵電層90的所述部分的兩端施加寫入電壓，可改變III-V系鐵電層90的區的極化方向。因此，對應記憶胞202的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓或者反之，且數位值可被儲存於記憶胞202中。由於導電線72與導電柱106及108交叉，因此可選擇各別記憶胞202來進行寫入操作。
在此種實施例中，為對記憶胞202執行讀取操作，對對應導電線72(例如，字元線)施加讀取電壓(介於低臨限電壓與高臨限電壓之間的電壓)。依據III-V系鐵電層90的對應區的極化方向而定，可接通或可不接通記憶胞202。因此，可藉由或可不藉由導電柱108(例如，耦合至地的源極線)對導電柱106放電，且可確定儲存於記憶胞202中的數位值。由於導電線72與導電柱106及108交叉，因此可選擇各別記憶胞202來進行讀取操作。
圖1A進一步示出與在稍後的圖中使用的鐵電記憶體裝置200的參考橫截面對應的線。橫截面B-B’是沿著導電線72的縱向軸線且在例如與記憶胞202的電流流動方向平行的方向上。橫截面C-C’垂直於橫截面B-B’且延伸穿過介電材料98及隔離柱 102。橫截面D-D’垂直於橫截面B-B’且延伸穿過介電材料98及導電柱106。為簡潔起見，後續的圖參考該些參考橫截面。
在圖3中，提供基板50。基板50可為半導體基板(例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板或類似基板)，所述半導體基板可為經摻雜(例如，摻雜有p型摻雜劑或n型摻雜劑)或未經摻雜的。基板50可以是積體電路晶粒，例如邏輯晶粒、記憶體晶粒、專用積體電路(application specific integrated circuit，ASIC)晶粒或類似晶粒。基板50可以是互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)晶粒且可被稱為陣列下CMOS(CMOS under array，CUA)。基板50可以是晶圓，例如矽晶圓。一般而言，SOI基板是形成於絕緣體層上的半導體材料層。舉例而言，絕緣體層可以是隱埋式氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置於基板(通常是矽基板或玻璃基板)上。亦可使用其他基板，例如多層基板或梯度基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
圖3進一步示出可形成於基板50之上的電路。所述電路包括位於基板50的頂表面處的電晶體。所述電晶體可包括位於基板50的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在閘極介電層302及閘極電極304的相對側上在基板50中設置源極/汲極區306。沿著閘極介電層302的側壁形 成閘極間隔件308，且閘極間隔件308將源極/汲極區306與閘極電極304隔開適當的側向距離。所述電晶體可包括鰭場效電晶體(fin field effect transistor，FinFET)、奈米結構(例如，奈米片、奈米導線、全包圍閘極(gate-all-around)或類似結構)FET(nano-FET)、平坦FET、類似電晶體或其組合，且可藉由先閘極製程(gate-first process)或後閘極製程(gate-last process)來形成。
第一層間介電質(inter-layer dielectric，ILD)310環繞源極/汲極區306、閘極介電層302及閘極電極304且將源極/汲極區306、閘極介電層302及閘極電極304隔離。第二ILD 312位於第一ILD 310之上。源極/汲極接觸件314延伸穿過第二ILD 312及第一ILD 310且電性耦合至源極/汲極區306。閘極接觸件316延伸穿過第二ILD 312且電性耦合至閘極電極304。內連結構320位於第二ILD 312、源極/汲極接觸件314及閘極接觸件316之上。舉例而言，內連結構320包括堆疊的一或多個介電層324及形成於所述一或多個介電層324中的導電特徵322。內連結構320可電性連接至閘極接觸件316及源極/汲極接觸件314以形成功能電路。在一些實施例中，由內連結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖3論述形成於基板50之上的電晶體，但其他主動裝置(例如，二極體或類似裝置)及/或被動裝置(例如電容器、電阻器或類似裝置)亦可形成為功能電路的一部分。
在圖4中，在圖3的結構之上形成多層堆疊58。出於簡 潔及清晰的目的，後續圖式中可省略基板50、電晶體、ILD及內連結構320。儘管多層堆疊58被示出為接觸內連結構320的介電層324，但可在基板50與多層堆疊58之間設置任何數目的中間層。舉例而言，可在基板50與多層堆疊58之間設置包括位於絕緣層(例如，低介電常數介電層)中的導電特徵的一或多個內連層。在一些實施例中，可將導電特徵圖案化以為基板50上的主動裝置及/或為鐵電記憶體裝置200(參見圖1A及圖1B)提供電源線、接地線及/或訊號線。在一些實施例中，包括位於絕緣層(例如，低介電常數介電層)中的導電特徵的一或多個內連層可設置於多層堆疊58之上。
在圖4中，多層堆疊58包括犧牲層53A至犧牲層53D(被統稱為犧牲層53)與介電層52A至介電層52E(被統稱為介電層52)的交替層。可在後續步驟中將犧牲層53圖案化並取代以界定導電線72(例如，字元線)。犧牲層53可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。介電層52可包括絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。犧牲層53與介電層52包括具有不同蝕刻選擇性的不同材料。在一些實施例中，犧牲層53包括氮化矽，且介電層52包括氧化矽。可使用例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)或類似製程來形成犧牲層53及介電層52中的每一者。
儘管圖4示出特定數目的犧牲層53及介電層52，但其 他實施例可包括不同數目的犧牲層53及介電層52。此外，儘管多層堆疊58被示出為具有作為最頂部層及最底部層的介電層，但本揭露並不限於此。在一些實施例中，多層堆疊58的最頂部層及最底部層中的至少一者是犧牲層。
圖5至圖13是製造根據一些實施例的鐵電記憶體裝置200的階梯結構的中間階段的視圖。圖5至圖13是示出沿著圖1A中所示出的參考橫截面B-B’。
在圖5中，在多層堆疊58之上形成光阻56。在一些實施例中，藉由旋轉塗佈技術形成光阻56並藉由可接受的光微影技術將光阻56圖案化。將光阻56圖案化可在區60中暴露出多層堆疊58，同時掩蔽多層堆疊58的其餘部分。舉例而言，可在區60中暴露出多層堆疊58的最頂部層(例如，介電層52E)。
在圖6中，使用光阻56作為罩幕來蝕刻多層堆疊58的在區60中的暴露部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻(例如，反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可以是非等向性的。蝕刻可移除介電層52E及犧牲層53D的在區60中的部分並界定開口61。由於介電層52E及犧牲層53D具有不同的材料組成，因此用於移除該些層的暴露部分的蝕刻劑可不同。在一些實施例中，當蝕刻介電層52E時犧牲層53D用作蝕刻停止層，且當蝕刻犧牲層53D時介電層52D用作蝕刻停止層。因此，可選擇性地移除介電層52E的部分及犧牲層53D的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。作為另外一種選擇，在開口61達到所期望的深 度之後，可使用時間模式蝕刻製程停止對開口61的蝕刻。在所得結構中，介電層52D在區60中被暴露出。
在圖7中，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，藉由使用可接受的移除技術(例如側向蝕刻)來對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60及區62中的部分。舉例而言，可在區60中暴露出介電層52D的頂表面，且可在區62中暴露出介電層52E的頂表面。
在圖8中，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E的、犧牲層53D的、介電層52D的及犧牲層53C的在區60及區62中的部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻(例如RIE、NBE、類似製程)、濕式蝕刻、類似製程或其組合。蝕刻可以是非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於犧牲層53D及53C與介電層52E及52D具有不同的材料組成，因此用於移除該些層的暴露部分的蝕刻劑可不同。在一些實施例中，藉由使用光阻56作為罩幕及使用下伏的犧牲層53D及53C作為蝕刻停止層來移除介電層52E及52D的在區62及60中的部分。此後，藉由使用光阻56作為罩幕及使用下伏的介電層52D及52C作為蝕刻停止層來移除犧牲層53D及53C的在區62及60中的暴露部分。在所得結構中，介電層52C在區60中被暴露出，且介電層52D在區62中被暴露出。
在圖9中，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，藉由使用可接受的移除技術(例如側向蝕刻)對光阻56進行修整。由於修整，光阻56的寬度減小 且可暴露出多層堆疊58的在區60、區62及區64中的部分。舉例而言，可在區60中暴露出介電層52C的頂表面；可在區62中暴露出介電層52D的頂表面；且可在區64中暴露出介電層52E的頂表面。
在圖10中，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D及52C以及犧牲層53D、53C及53B的在區60、區62及區64中的部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可以是非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於介電層52C至介電層52E及犧牲層53B至犧牲層53D具有不同的材料組成，因此用於移除該些層的暴露部分的蝕刻劑可不同。在一些實施例中，藉由使用光阻56作為罩幕及使用下伏的犧牲層53D、53C及53B作為蝕刻停止層來移除介電層52E、52D及52C的在區64、62及60中的部分。此後，藉由使用光阻56作為罩幕及使用下伏的介電層52D、52C及52B作為蝕刻停止層來移除犧牲層53D、53C及53B的在區64、62及60中的暴露部分。在所得結構中，介電層52B在區60中被暴露出；介電層52C在區62中被暴露出；且介電層52D在區64中被暴露出。
在圖11中，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，藉由使用可接受的移除技術(例如側向蝕刻)來對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58的在區60、區62、區64及區66中的部分。舉例而言，可在區60中暴露出介電層52B的頂表面；可 在區62中暴露出介電層52C的頂表面；且可在區64中暴露出介電層52D的頂表面；且可在區66中暴露出介電層52E的頂表面。
在圖12中，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D、52C及52B的在區60、區62、區64及區66中的部分。蝕刻可以是任何可接受的蝕刻製程，例如乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可以是非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。在一些實施例中，藉由使用光阻56作為罩幕及使用下伏的犧牲層53D、53C、53B及53A作為蝕刻停止層來移除介電層52E、52D、52C及52B的在區66、64、62及60中的部分。在所得結構中，犧牲層53A在區60中被暴露出；犧牲層53B在區62中被暴露出；犧牲層53C在區64中被暴露出；且犧牲層53D在區66中被暴露出。此後，可藉由可接受的灰化製程或濕式剝離製程移除光阻56。
在圖13中，在多層堆疊58之上沉積金屬間介電質(inter-metal dielectric，IMD)70。IMD 70可由介電材料形成且可藉由任何適合的方法(例如CVD、PECVD、可流動CVD(flowable CVD，FCVD)或類似製程)來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似材料。在一些實施例中，IMD 70可包括氧化物(例如，氧化矽或類似材料)、氮化物(例如，氮化矽或類似材料)、其組合或類似材料。可使用藉由任何可接受的製程形成的其他介 電材料。IMD 70沿著犧牲層53B至犧牲層53D的側壁及介電層52B至介電層52E的側壁延伸。此外，IMD 70可接觸犧牲層53A至犧牲層53D的頂表面及介電層52E的頂表面。
此後，對IMD 70應用移除製程以移除在多層堆疊58之上的多餘介電材料。在一些實施例中，移除製程可以是平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面與IMD 70的頂表面處於同一水平高度。
如圖13中所示，因此形成中間且塊狀的階梯結構。中間階梯結構包括犧牲層53與介電層52的交替層。隨後使用導電線72取代犧牲層53，此將在圖17A及圖17B中詳細闡述。下部導電線72較長且在側向上延伸超過上部導電線72，且導電線72中的每一者的寬度在朝向基板50的方向上增加(參見圖1A)。
圖14至圖17B是製造根據一些實施例的鐵電記憶體裝置200的記憶體區的中間階段的視圖。在圖14至圖17B中，將塊狀多層堆疊58圖案化以形成穿過塊狀多層堆疊58的溝渠86，且使用導電材料取代犧牲層53以界定導電線72。導電線72可對應於鐵電記憶體裝置200中的字元線，且導電線72可進一步為鐵電記憶體裝置200的所得記憶胞提供閘極電極。圖14、圖15、圖16B及圖17B是示出沿著圖1A中所示出的參考橫截面C-C’。圖16A及圖17A以部分三維視圖示出。
在圖14中，在多層堆疊58之上形成光阻圖案82及下伏的硬罩幕圖案80。在一些實施例中，在多層堆疊58之上依序形 成硬罩幕層及光阻層。舉例而言，硬罩幕層可包括氮化矽、氮氧化矽或類似材料，所述硬罩幕層可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。舉例而言，藉由旋轉塗佈技術形成光阻層。
此後，將光阻層圖案化以形成光阻圖案82及位於光阻圖案82之間的溝渠86。舉例而言，藉由可接受的光微影技術將光阻圖案化。然後，藉由使用可接受的蝕刻製程(例如，藉由乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合)將光阻圖案82的圖案轉移至硬罩幕層以形成硬罩幕圖案80。蝕刻可以是非等向性的。因此，溝渠86被形成為延伸穿過硬罩幕層。此後，可例如藉由灰化製程可選地移除光阻圖案82。
在圖15至圖16B中，使用一或多種可接受的蝕刻製程(例如藉由乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合)將硬罩幕圖案80的圖案轉移至多層堆疊58。蝕刻製程可以是非等向性的。因此，溝渠86延伸穿過塊狀多層堆疊58，且因此界定條形的犧牲層53及條形的介電層52。在一些實施例中，溝渠86延伸穿過塊狀階梯結構，且因此界定條形階梯結構。然後，可藉由可接受的製程(例如，濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合或類似製程)移除硬罩幕圖案80。
在圖16A至圖17B中，使用導電線72A至導電線72D(被統稱為導電線72)取代犧牲層53A至犧牲層53D(被統稱為犧牲層53)的一些部分。在一些實施例中，藉由可接受的製程(例如濕式蝕刻製程、乾式蝕刻製程或兩者)移除犧牲層53的一些部分。在一些實施例中，環繞具有記憶體陣列的陣列區的周邊區具有犧牲層53的未被所述取代製程移除的一些部分。因此，犧牲層 53在周邊區中的一些部分亦提供進一步的支撐，以防止陣列區中的介電層52塌陷。
此後，將導電線72填充至兩個相鄰介電層52之間的空間中。如局部放大圖中所示，每一導電線72包括兩個障壁層71及75以及位於障壁層71與障壁層75之間的金屬層73。具體而言，障壁層設置於金屬層73與相鄰的介電層52之間。障壁層可防止金屬層擴散至相鄰的介電層52。障壁層亦可提供增大金屬層與相鄰的介電層之間的黏合力的功能，且在一些實例中可被稱為膠層。在一些實施例中，視需要提供具有不同材料的障壁層及膠層兩者。障壁層71及75由第一導電材料(例如金屬氮化物(例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似材料))形成。金屬層73可由第二導電材料(例如金屬(例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似金屬))形成。障壁層71、75及金屬層73可各自藉由可接受的沉積製程(例如CVD、PVD、ALD、PECVD或類似製程)形成。障壁層71、75及金屬層73進一步沉積在多層堆疊58的側壁上且填充在溝渠86中。此後，藉由回蝕製程移除溝渠86中的障壁層71、75及金屬層73。可執行可接受的回蝕製程，以自介電層52的側壁及溝渠86的底表面移除多餘的材料。可接受的回蝕製程包括乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。可接受的回蝕製程可為非等向性的。
在一些實施例中，在取代製程之後，隨後使用導電線72(參見圖1A)取代條形階梯結構的犧牲層53。
在替代實施例中，在形成導電柱106及108之後，使用 導電線72取代犧牲層53的一些部分。除了導電柱106及108、介電材料98、通道層92及隔離柱102之外，犧牲層53在周邊區中的一些部分亦提供進一步的支撐，以防止陣列區中的介電層52塌陷。
圖18A至圖19E示出在多層堆疊58的導電線72的側壁及介電層52的側壁上形成III-V系鐵電層90。圖18A及圖19A以部分三維視圖示出。在圖18B及圖19B中，沿著圖1A的線C-C’提供橫截面圖。圖19C、圖19D及圖19E示出圖19B的區R1的局部放大圖。
在圖18A及圖18B中，可沿著導電線72及介電層52的側壁、沿著介電層52E的頂表面以及沿著溝渠86的底表面在溝渠86中共形地沉積III-V系鐵電層90。在一些實施例中，III-V系鐵電層90可進一步沉積在IMD 70上，且沿著階梯區中的階梯結構的每一台階的側壁。
在一些實施例中，III-V系鐵電層90包括選自III族元素的至少一種元素、選自V族元素的至少一種元素及選自過渡金屬元素的至少一種元素。在一些實施例中，藉由向III-V化合物添加合適的過渡金屬，III-V化合物可表現出鐵電特性。
在一些實施例中，III族元素包括B、Al、Ga、In及Tl。舉例而言，III族元素包括Al及Ga。在一些實施例中，V族元素包括N、P、As、Sb及Bi。舉例而言，III族元素包括N。在一些實施例中，過渡金屬元素包括3族至12族過渡金屬元素，特別是Sc、Y、La、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Mn、Tc、Re、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd、Pt、Cu、Ag、Au、Zn、 Cd及Hg。在一些實施例中，過渡金屬元素包括3族過渡金屬元素。舉例而言，過渡金屬元素包括Sc及Y。在一些實施例中，III-V系鐵電材料包括AlScN、AlYN、GaScN、InScN或其組合。
在一些實施例中，III-V系鐵電材料的過渡金屬含量介於約10原子%(原子百分比)至40原子%(原子百分比)的範圍內，以便藉由在III-V系鐵電層90兩端施加適當的電壓差來提供兩個不同極化方向之間的更佳切換。舉例而言，III-V系鐵電材料的過渡金屬含量可為10原子%、15原子%、20原子%、25原子%、30原子%、35原子%或40原子%，包括任何兩個前述值之間的任何範圍及超過任何一個前述值的任何範圍。視需要III-V系鐵電材料的過渡金屬含量可大於約40原子%。
在一些實施例中，形成III-V系鐵電層90的方法包括將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以便在溝渠86的側壁上形成III-V系鐵電層。舉例而言，製程腔室是ALD腔室。在其他實施例中，可使用其他製程腔室，例如CVD腔室。在一些實施例中，III-V膜及過渡金屬氮化物膜彼此堆疊以形成多層結構。在一些實施例中，III-V膜包括六方晶系(wurzite-based)的AlN或GaN，且過渡金屬氮化物膜包括ScN或YN。
在一些實施例中，當III-V系鐵電層90包括AlScN時，AlN的前驅物包括鋁Al(CH3)3及NH3，且ScN的前驅物包括Sc(NO3)3.xH2O及NH3。在一些實施例中，當III-V系鐵電層90包括AlYN時，AlN的前驅物包括Al(CH3)3及NH3，且YN的前驅物包括三[N,N-雙(三甲基矽)醯胺]釔及NH3。在一些實施例中，當 III-V系鐵電層90包括GaScN時，GaN的前驅物包括三甲基鎵及NH3，且ScN的前驅物包括Sc(NO3)3.xH2O及NH3。在一些實施例中，當III-V系鐵電層90包括InScN時，InN的前驅物包括三甲基銦及NH3，且ScN的前驅物包括Sc(NO3)3.xH2O及NH3。在其他實施例中可使用其他前驅物。
在一些實施例中，ALD製程可在處於約150℃至約400℃的範圍的溫度下、約1托至760托的壓力下執行。在製程腔室是ALD腔室的情況下，所需的前驅物被依序引入至ALD腔室中。在腔室是CVD腔室的情況下，所需的前驅物被同時引入至CVD腔室中。
此後，如圖19A及圖19B中所示，對III-V系鐵電層90執行退火製程91。在含氧或含氮環境(例如O2、N2或NH3)中，退火製程91的溫度範圍介於約250℃至約400℃的範圍內，以便達成III-V系鐵電層90的期望的晶格(crystalline lattice)結構。在一些實施例中，在退火製程91之後，III-V系鐵電層90自非晶狀態轉變為部分結晶狀態或完全結晶狀態。在替代實施例中，在退火製程91之後，鐵電層90自部分結晶態轉變為完全結晶狀態。在一些實施例中，可藉由相對低溫的退火在III-V系鐵電層90中達成結晶結構。因此，可改善記憶體陣列(如鐵電記憶體裝置200)與後段製程的整合。
在一些實施例中，III-V系鐵電層90具有約10奈米至100奈米(例如20奈米至50奈米)的厚度。其他厚度範圍可能適用。在一些實施例中，在退火製程91之後，III-V系鐵電層90形成為全結晶狀態。在其他實施例中，在退火製程91之後，III-V 系鐵電層90形成為部分結晶狀態；亦即，III-V系鐵電層90形成為混合結晶-非晶狀態，且具有一定程度的結構次序(structural order)。在一些實施例中，III-V系鐵電層90是單層。在替代實施例中，III-V系鐵電層90是多層結構。
圖19C至圖19E示出圖19B的區R1的局部放大圖，以便闡述III-V系鐵電層90相對於相鄰元件的關係。
在圖19C中，III-V系鐵電層90中的柱狀結晶晶粒(columnar-like crystalline grains)(例如多結晶晶粒(polycrystalline grains))可具有相似的大小。此處，相似的大小指示柱狀晶粒的長軸長度或短軸長度由於製程公差可能具有+-10%的變化或更小的變化。在一些實施例中，III-V系鐵電層90中的柱狀晶粒89具有長軸長度L1及與長軸長度L1交叉(例如，垂直於長軸長度L1)的短軸長度L2。
此處，長軸長度指示沿著長軸方向的最長距離，且短軸長度指示沿著短軸方向的最長距離。長軸長度可大於(或在一些實例中等於)短軸長度。
在一些實施例中，長軸長度L1介於約10奈米至100奈米的範圍內，且短軸長度L2介於約1奈米至20奈米的範圍內。在一些實施例中，III-V系鐵電層90處於結晶狀態，且III-V系鐵電層90中的柱狀晶粒89的長軸方向垂直於內連結構320的介電層52、導電線72及最頂部介電層324。
此處，當一個元件被闡述為「垂直於(perpendicular to)」另一元件時，由於製程公差，所述兩個元件之間的夾角為約90度或在85度至95度之間。
在圖19D中，由於當晶粒生長時接觸材料是不同的，因此III-V系鐵電層90中的柱狀晶粒可具有不同的大小。在一些實施例中，III-V系鐵電層90中接觸導電線72的柱狀晶粒89A具有長軸長度L11及與長軸長度L11交叉(例如，垂直於長軸長度L11)的短軸長度L12。在一些實施例中，長軸長度L11介於約10奈米至100奈米的範圍內，且短軸長度L12介於約5奈米至20奈米的範圍內。在一些實施例中，III-V系鐵電層90中接觸介電層52的柱狀晶粒89B具有長軸長度L21及與長軸長度L21交叉(例如，垂直於長軸長度L21)的短軸長度L22。在一些實施例中，長軸長度L21介於約10奈米至100奈米的範圍內，且短軸長度L22介於約1奈米至5奈米的範圍內。在一些實施例中，III-V系鐵電層90處於結晶狀態，且III-V系鐵電層90中的柱狀晶粒的長軸方向垂直於內連結構320的介電層52、導電線72及最頂部介電層324。具體而言，柱狀晶粒89A的長軸方向垂直於導電線72的接觸表面，且柱狀晶粒89B的長軸方向垂直於介電層52的接觸表面。
在圖19E中，由於當晶粒生長時接觸材料是不同的，因此III-V系鐵電層90中的柱狀晶粒可具有不同的大小。在一些實施例中，III-V系鐵電層90中接觸導電線72的柱狀晶粒89A具有長軸長度L11及與長軸長度L11交叉(例如，垂直於長軸長度L11)的短軸長度L12。在一些實施例中，長軸長度L11介於約10奈米至100奈米的範圍內，且短軸長度L12介於約5奈米至20奈米的範圍內。在一些實施例中，III-V系鐵電層90中接觸介電層52的柱狀晶粒89B’具有長軸長度L21’及與長軸長度L21’交叉(例如，垂直於長軸長度L21’)的短軸長度L22’。在一些實施例中，長軸 長度L21’介於約10奈米至100奈米的範圍內，且短軸長度L22’介於約1奈米至5奈米的範圍內。在一些實施例中，III-V系鐵電層90處於結晶-非晶混合狀態。在一些實施例中，當III-V系鐵電層90由導電線72的表面形成時，III-V系鐵電層90處於結晶狀態，且柱狀晶粒89A的長軸方向垂直於導電線72的接觸表面。此外，當III-V系鐵電層90由介電層52的表面形成時，III-V系鐵電層90處於結晶-非晶混合狀態，且部分III-V系鐵電層90具有柱狀晶粒89B’，柱狀晶粒89B’的長軸方向不垂直於(例如，傾斜於)介電層52的接觸表面，且部分III-V系鐵電層90處於無晶粒的非晶狀態。
圖20A至圖20E示出在III-V系鐵電層90上形成通道層92。圖20A以局部三維視圖示出。在圖20B中，沿著圖1A的線C-C’提供橫截面圖。圖20C、圖20D及圖20E示出圖20B的區R1的局部放大圖。
在圖20A及圖20B中，在III-V系鐵電層90之上在溝渠86中共形地沉積通道層92。通道層92包括適於為記憶胞202(參見圖1A)提供通道區的材料。舉例而言，通道層92包括氧化物半導體(OS)，例如氧化鋅(ZnO)、氧化銦鎢(InWO)、氧化銦鎵鋅(InGaZnO，IGZO)、氧化銦鋅(InZnO)、氧化銦錫(ITO)、其組合或類似材料。在一些實施例中，通道層92包括多晶矽(poly-Si)、非晶矽或類似材料。通道層92可藉由CVD、PVD、ALD、PECVD或類似製程沉積。通道層92可在III-V系鐵電層90之上沿著溝渠86的側壁及底表面延伸。在一些實施例中，通道層92可進一步沉積在IMD 70上並沿著階梯區中的階梯結構的每一 台階的側壁。在沉積通道層92之後，可在含氧環境中執行退火步驟93(例如，在約300℃至約450℃的溫度範圍下)，以激活通道層92的電荷載流子。
圖20C至圖20E示出圖19B的區R1的局部放大圖，以便闡述III-V系鐵電層90相對於相鄰元件的關係。
在圖20C中，III-V系鐵電層90中的柱狀晶粒89的長軸方向垂直於通道層92的接觸表面。
在圖20D中，III-V系鐵電層90中的具有不同大小的柱狀晶粒89A/89B的長軸方向垂直於通道層92的接觸表面。
在圖20E中，部分III-V系鐵電層90具有柱狀晶粒89A，所述柱狀晶粒89A的長軸方向垂直於通道層92的接觸表面，而部分III-V系鐵電層90具有柱狀晶粒89B’，所述柱狀晶粒89B’的長軸方向不垂直於(例如，傾斜於)通道層92的接觸表面。
圖21示出根據一些實施例的形成鐵電記憶體裝置的鐵電層及通道層的方法。儘管所述方法被示出及/或闡述為一系列動作或事件，但是應理解，所述方法不限於所示的次序或動作。因此，在一些實施例中，動作可以與所示不同的次序來施行及/或可同時施行。此外，在一些實施例中，所示的動作或事件可被細分為多個動作或事件，所述多個動作或事件可在單獨的時間施行或者與其他動作或子動作同時施行。在一些實施例中，可省略一些示出的動作或事件，且可包括其他未示出的動作或事件。
在動作300處，在基板上形成多層堆疊，且所述多層堆疊包括交替堆疊的多個介電層及多個導電層，且具有穿透過所述多層堆疊的溝渠。圖14至圖17B示出與動作300的一些實施例對 應的不同視圖。
在動作302處，將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以在溝渠的側壁上形成III-V系鐵電層。圖18A至圖18B示出與動作302的一些實施例對應的不同視圖。
在動作304處，對III-V系鐵電層執行第一退火製程。在一些實施例中，在O2、N2或NH3環境中，第一退火製程的溫度範圍介於約250℃至約400℃的範圍內，以便達成III-V系鐵電層的期望的晶格結構。圖19A至圖19E示出與動作304的一些實施例對應的不同視圖。
在動作306處，在III-V系鐵電層上形成通道層。圖20A至圖20E示出與動作306的一些實施例對應的不同視圖。
在動作308處，對通道層執行第二退火製程。在一些實施例中，在含氧環境中，第二退火製程的溫度範圍介於約350℃至約400℃的範圍內，以便激活通道層92的電荷載流子。圖20A至圖20E示出與動作308的一些實施例對應的不同視圖。
在圖22中，在通道層92之上在溝渠86中沉積介電材料98A。在一些實施例中，介電材料98A包括氧化矽、氮化矽、氮氧化矽或類似材料，介電材料98A可藉由CVD、PVD、ALD、PECVD或類似材料來沉積。介電材料98A可沿著溝渠86的側壁及底表面在通道層92之上延伸。在一些實施例中，介電材料98A是可選的且可視需要省略。
在圖23中，在溝渠86中移除介電材料98A的底部部分及通道層92的底部部分。移除製程包括可接受的蝕刻製程，例如 乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合。蝕刻可以是非等向性的。在一些實施例中，自多層堆疊58移除介電材料98A的頂部部分及通道層92的頂部部分。在一些實施例中，移除製程包括光微影與蝕刻的組合。
因此，剩餘的介電材料98A及通道層92可暴露出III-V系鐵電層90在溝渠86的底表面上的部分。因此，通道層92在溝渠86的相對側壁上的部分可彼此隔開，此會改善鐵電記憶體裝置200的記憶胞202(參見圖1A)之間的隔離。
在圖24中，沉積介電材料98B以完全填充溝渠86。介電材料98B可由一或多種材料且藉由與介電材料98A的製程相同或相似的製程形成。在一些實施例中，介電材料98B與介電材料98A包括不同的材料。
在圖25A及圖25B中，對介電材料98A/98B(統稱為介電材料98)、通道層92及III-V系鐵電層90應用移除製程以移除多層堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程(例如CMP、回蝕製程、其組合或類似製程)。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58(例如，介電層52E)的頂表面、III-V系鐵電層90的頂表面、通道層92的頂表面、介電材料98的頂表面及IMD 70的頂表面處於同一水平高度。
圖26A至圖29B示出製造鐵電記憶體裝置200中的導電柱106及108(例如，源極/汲極柱)的中間步驟。導電柱106及108可沿著垂直於導電線72的方向延伸，以使得可選擇鐵電記憶體裝置200的各別胞元來進行讀取及寫入操作。圖26A、圖27A、 圖28A及圖29A以部分三維視圖示出。在圖26B及圖27B中，沿著圖1A的線C-C’提供橫截面圖。在圖28B及圖29B中，沿著圖1A的線D-D’提供橫截面圖。
在圖26A及圖26B中，在一些實施例中，穿過通道層92及介電材料98形成溝渠100。在替代實施例中，穿過通道層92、介電材料98及鐵電材料90’(未示出)圖案化出溝渠100。舉例而言，溝渠100可藉由光微影與蝕刻的組合來形成。溝渠100可設置於III-V系鐵電層90的相對側壁之間，且溝渠100可在實體上將鐵電記憶體裝置200(參見圖1A)中的相鄰記憶胞堆疊隔開。
在圖27A及圖27B中，在溝渠100中形成隔離柱102。在一些實施例中，在多層堆疊58之上沉積隔離層，藉此填充在溝渠100中。舉例而言，隔離層可包括氧化矽、氮化矽、氮氧化矽或類似材料，所述隔離層可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。隔離層可在通道層92之上沿著溝渠100的側壁及底表面延伸。在沉積之後，可執行平坦化製程(例如，CMP、回蝕或類似製程)以移除隔離層的多餘部分。在所得結構中，多層堆疊58的頂表面(例如，介電層52E)、III-V系鐵電層90、通道層92及隔離柱102可實質上處於同一水平高度(例如，處於製程變化內)。在一些實施例中，介電材料98的材料及隔離柱102的材料可被選擇成使得該些材料可相對於彼此被選擇性地蝕刻。舉例而言，在一些實施例中，介電材料98包括氧化物而隔離柱102包括氮化物。在一些實施例中，介電材料98包括氮化物而隔離柱102包括氧化物。其他材料亦是可能的。
在圖28A及圖28B中，為隨後形成的導電柱106及108 界定溝渠104。舉例而言，使用光微影與蝕刻的組合將介電材料98圖案化來形成溝渠104。在一些實施例中，如圖28A中所示，在多層堆疊58、介電材料98、隔離柱102、通道層92及III-V系鐵電層90之上形成光阻118。在一些實施例中，藉由可接受的光微影技術將光阻118圖案化以界定開口120。開口120中的每一者可暴露出對應的隔離柱102及位於隔離柱102旁邊的介電材料98的兩個分離區。如此一來，開口120中的每一者可界定被隔離柱102隔開的導電柱106與相鄰導電柱108的圖案。
隨後，可藉由可接受的蝕刻製程(例如藉由乾式蝕刻(例如RIE、NBE、類似蝕刻)、濕式蝕刻、類似蝕刻或其組合)移除介電材料98的被開口120暴露出的部分。蝕刻可以是非等向性的。蝕刻製程可使用能蝕刻介電材料98但不會明顯地蝕刻隔離柱102的蝕刻劑。因此，即使開口120暴露出隔離柱102，仍可不明顯地移除隔離柱102。溝渠104的圖案可對應於導電柱106及108(參見圖29A及圖29B)。在將溝渠104圖案化之後，例如可藉由灰化移除光阻118。
在圖29A及圖29B中，使用導電材料填充溝渠104以形成導電柱106及108。所述導電材料可包括銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似材料，所述導電材料可例如使用CVD、ALD、PVD、PECVD或類似製程來形成。在沉積導電材料之後，可執行平坦化(例如，CMP、回蝕或類似製程)以移除導電材料的多餘部分，藉此形成導電柱106及108。在所得結構中，多層堆疊58的頂表面(例如，介電層52E)、III-V系鐵電層90、通道層92、導電柱106及導電柱108可實質上處於同一水平 高度(例如，處於製程變化內)。在一些實施例中，導電柱106對應於記憶體陣列中的位元線且電性連接至記憶體陣列中的位元線，且導電柱108對應於鐵電記憶體裝置200中的源極線且電性連接至鐵電記憶體裝置200中的源極線。
因此，可在鐵電記憶體裝置200中形成堆疊的記憶胞202，如圖29A中所示。每一記憶胞202包括閘極電極(例如，對應的導電線72的一部分)、閘極介電質(例如，對應的鐵電層90的一部分)、通道區(例如，對應的通道層92的一部分)及源極/汲極柱(例如，對應的導電柱106及108的部分)。隔離柱102將位於同一行中且位於同一垂直水平高度的相鄰的記憶胞202隔離。記憶胞202可被設置成垂直堆疊的列與行的陣列。
在圖30A、圖30B、圖30C、圖30D及圖30E中，在多層堆疊58的頂表面(例如，介電層52E)、III-V系鐵電層90、通道層92、導電柱106及導電柱108以及IMD 70上形成IMD 74。使導電接觸件110、112及114分別位於導電線72、導電柱106及導電柱108上。圖30A示出鐵電記憶體裝置200的透視圖；圖30B示出沿著圖1A的線D-D’的裝置的橫截面圖；圖30C示出鐵電記憶體裝置200的俯視圖圖；及圖30D示出沿著圖30A的線E-E’的橫截面圖；以及圖30E示出沿著圖1A的線B-B’的裝置的橫截面圖。
IMD 74可由介電材料形成，且可藉由任何適合的方法(例如CVD、PECVD、可流動CVD(FCVD)或類似製程)來沉積。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、未經摻雜的矽酸鹽玻璃(USG) 或類似材料。在一些實施例中，IMD 74可包括氧化物(例如，氧化矽或類似材料)、氮化物(例如，氮化矽或類似材料)、其組合或類似材料。可使用藉由任何可接受的製程形成的其他介電材料。此後，對IMD 74應用移除製程以移除多層堆疊58之上的多餘介電材料。在一些實施例中，移除製程可以是平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合或類似製程。
在一些實施例中，導電線72的階梯形狀可在導電線72中的每一者上提供導電接觸件110著落在上面的表面。在一些實施例中，形成導電接觸件110可包括例如使用光微影與蝕刻的組合在IMD 74及IMD 70中圖案化出開口以暴露出導電線72的部分。在開口中形成例如擴散障壁層、黏合層或類似層等襯層(未示出)及導電材料。襯層可包括鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似材料。可執行平坦化製程(例如CMP)以自IMD 74的表面移除多餘材料。剩餘的襯層及導電材料在開口中形成導電接觸件110。
亦如圖30A的透視圖所示，亦可使導電接觸件112及114分別位於導電柱106及導電柱108上。導電接觸件112、114及110可分別電性連接至導電線116A、116B及116C，此會將記憶體陣列連接至下伏/上覆的電路系統(例如，控制電路系統)及/或半導體晶粒中的訊號線、電源線及接地線。舉例而言，如圖30D中所示，導電接觸件110可延伸穿過IMD 74及IMD 70以將導電線116C電性連接至導電線72及基板上的下伏主動裝置。可穿過IMD 74形成其他導電接觸件或通孔，以將導電線116A及116B電 性連接至基板上的下伏主動裝置。其他導電接觸件或通孔可延伸穿過鐵電記憶體裝置200，例如穿過隔離柱102及III-V系鐵電層90，且此種導電接觸件或通孔可電性耦合至下伏的導電特徵，例如內連結構320的導電特徵322。在替代實施例中，除了內連結構320之外或代替內連結構320，亦可藉由形成於鐵電記憶體裝置200之上的內連結構提供往來於記憶體陣列的佈線及/或電源線。因此，可完成鐵電記憶體裝置200。
III-V系鐵電層90是單層結構的以上實施例是出於例示的目的而提供，且不解釋為對本揭露進行限制。視需要III-V系鐵電層90可具有多層結構。
圖31示出根據其他實施例的形成鐵電記憶體裝置的鐵電層及通道層的方法。圖32A、圖32B及圖33C示出根據一些實施例的鐵電記憶體裝置的局部放大圖。圖33A至圖33C與圖20C至圖20E相似，且它們之間的不同之處在於：圖33A至圖33C中的每一者中的III-V系鐵電層90具有多層結構，而圖20C至圖20E中的每一者中的III-V系鐵電層90是單層結構。它們之間的不同之處如下所示，且相似之處在此不再贅述。
在動作400處，在基板上形成多層堆疊，其中所述多層堆疊包括交替堆疊的多個介電層及多個導電層，且具有穿透過所述多層堆疊的溝渠。圖14至圖17B示出與動作400的一些實施例對應的不同視圖。
在動作402處，將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以在溝渠的側壁上形成第一III-V系鐵電層。圖18A至圖18B示出與動作402的一些實施 例對應的不同視圖。
在動作404處，對第一III-V系鐵電層執行第一退火製程。在一些實施例中，在O2、N2或NH3環境中，第一退火製程的溫度範圍介於約250℃至約400℃的範圍內，以便達成第一III-V系鐵電層的期望的晶格結構。圖19A至圖19E示出與動作404的一些實施例對應的不同視圖。
圖32A至圖32C示出與動作402及動作404的一些實施例對應的不同視圖，其中III-V系鐵電層90A以與圖18A至圖19E中所述的方式相似的方式形成。
在動作406處，在第一III-V系鐵電層上形成鉿系鐵電層。圖32A至圖32C示出與動作406的一些實施例對應的不同視圖。在一些實施例中，可藉由CVD、PVD、ALD、PECVD或類似製程來沉積鉿系鐵電層90B。鉿系鐵電層90B可沿著第一III-V系鐵電層90A的側壁及底表面延伸。在一些實施例中，鉿系鐵電層90B包括氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。在一些實施例中，鉿系鐵電層90B可包括氧化鉿鉺(Hf1-xErxO)、氧化鉿鑭(Hf1-xLaxO)、氧化鉿釔(Hf1-xYxO)、氧化鉿釓(Hf1-xGdxO)、氧化鉿鋁(Hf1-xAlxO)、氧化鉿鋯(Hf1-xZrxO，HZO)、氧化鉿鈦(Hf1-xTixO)、氧化鉿鉭(Hf1-xTaxO)或類似材料。可使用其他材料來取代鉿系鐵電層90。其他材料包括氧化鋇鈦(BaTiO3)、氧化鉛鈦(PbTiO3)、氧化鉛鋯(PbZrO3)、氧化鋰鈮(LiNbO3)、氧化鈉鈮(NaNbO3)、氧化鉀鈮(KNbO3)、氧化鉀鉭(KTaO3)、氧化鉍鈧(BiScO3)、氧化鉍鐵(BiFeO3)或類似材料。
在動作408處，對鉿系鐵電層執行第二退火製程。在一些實施例中，第二退火製程的溫度範圍介於約250℃至約400℃的範圍內，以便達成鉿系鐵電層90B的期望的晶格結構。
在動作410處，將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以在鉿系鐵電層上形成第二III-V系鐵電層。第二III-V系鐵電層可使用與第一III-V系鐵電層相似的方法形成。
在動作412處，對第二III-V系鐵電層執行第三退火製程。在一些實施例中，在O2、N2或NH3環境中，第三退火製程的溫度範圍介於約250℃至約400℃的範圍內，以便達成III-V系鐵電層的期望的晶格結構。
圖32A至圖32C示出與動作410及動作412的一些實施例對應的不同視圖，其中III-V系鐵電層90C以與圖18至圖19E中所述的方式相似的方式形成。
在一些實施例中，如圖32A至圖32C中所示，由於當晶粒生長時接觸材料是不同的，因此III-V系鐵電層90C中的柱狀晶粒89’的晶粒大小可與柱狀晶粒89/89A/89B/89B’的晶粒大小不同。在一些實施例中，III-V系鐵電層90C中接觸鉿系鐵電層90B的柱狀晶粒89’具有長軸長度L1’及與長軸長度L1’交叉(例如，垂直於長軸長度L1’)的短軸長度L2’。在一些實施例中，長軸長度L1’介於約10奈米至100奈米的範圍內，且短軸長度L2’介於約5奈米至20奈米的範圍內。在一些實施例中，長軸長度L1’處 於長軸長度L11與長軸長度L21/L21’之間。
在動作414處，在第二III-V系鐵電層上形成通道層。圖20A至圖20E示出與動作414的一些實施例對應的不同視圖。
在動作416處，對通道層執行第四退火製程。在一些實施例中，在含氧環境中，第四退火製程的溫度範圍介於約350℃至約400℃的範圍內，以便激活通道層92的電荷載流子。圖20A至圖20E示出與動作416的一些實施例對應的不同視圖。
儘管圖1至圖32C的實施例示出導電柱106及108的特定圖案，但其他配置亦是可能的。舉例而言，在該些實施例中，導電柱106及108具有交錯圖案。然而，在其他實施例中，處於陣列的同一列中的導電柱106及108全部彼此對齊，如圖33的鐵電記憶體裝置200A中所示。
下文參照圖1A至圖33闡述本揭露的鐵電記憶體裝置的結構。
在一些實施例中，鐵電記憶體裝置200/200A包括多層堆疊58、通道層92及III-V系鐵電層90。多層堆疊58設置於基板50上且包括交替堆疊的多個導電層(例如，導電線72)及多個介電層52。通道層92穿透過多層堆疊58的所述多個導電層(例如，導電線72)及所述多個介電層52。III-V系鐵電層90設置於通道層92與多層堆疊58的所述多個導電層(例如，導電線72)及所述多個介電層52中的每一者之間。III-V系鐵電層90包括選自III族元素的至少一種元素、選自V族元素的至少一種元素及選 自過渡金屬元素的至少一種元素。
在一些實施例中，所述選自過渡金屬元素的至少一種元素佔III-V系鐵電層的約10原子%至40原子%。在一些實施例中，III-V系鐵電層90包括AlScN、AlYN、GaScN、InScN或其組合。在一些實施例中，III-V系鐵電層90是不含鉿的鐵電層。
在一些實施例中，III-V系鐵電層90是單層結構，如圖20C至圖20E中所示。在其他實施例中，III-V系鐵電層90是多層結構，所述多層結構包括接觸導電層(例如，導電線72)的III-V系材料(例如，III-V系鐵電層90A)及與所述多個導電層隔開的另一個非III-V層(例如，鉿系鐵電層90B)。舉例而言，III-V系鐵電層90包括兩種III-V系材料(例如，III-V系鐵電層90A及90C)及位於所述兩種III-V系材料之間的一個非III-V層(例如，鉿系鐵電層90B)，如圖32A至圖32C中所示。在一些實施例中，非III-V層或鉿系鐵電層90B包括HfZrO、HfAlO、HfLaO、HfCeO、HfO、HfGdO、HfSiO或其組合。在一些實施例中，III-V系鐵電層90可具有超晶格結構，所述超晶格結構包括交替堆疊的多個III-V系鐵電層及多個鉿系鐵電層，且超晶格結構的最外層是III-V系鐵電層。在一些實施例中，包括III-V系鐵電層及鉿系鐵電層兩者的鐵電結構有利於獲得可靠的讀寫效能且將洩漏問題最小化。
在一些實施例中，鐵電記憶體裝置200/200A包括多層堆疊58、多個介電柱(例如介電材料98)、通道層92及鐵電層90。多層堆疊58設置於基板50上且包括交替堆疊的多個閘極電極層 (例如，導電線72)及多個介電層72。所述多個介電柱(例如，介電材料98)設置於基板50上且穿透過多層堆疊58。通道層92設置於多層堆疊58與介電柱(例如，介電材料98)中的每一者之間。鐵電層90設置於通道層92與多層堆疊58之間。在一些實施例中，鐵電層90包括選自III族元素的至少一種元素、選自V族元素的至少一種元素及選自過渡金屬元素的至少一種元素。在一些實施例中，鐵電層90包括AlScN、AlYN、GaScN、InScN或其組合。
在一些實施例中，鐵電層90接觸所述多個閘極電極層(例如，導電線72)的部分具有第一柱狀晶粒(例如，柱狀晶粒89/89A)，所述第一柱狀晶粒的長軸方向垂直於所述多個閘極電極層(例如，導電線72)中的每一者的接觸表面，如圖20C至圖20E及圖32A至圖32C中所示。
在一些實施例中，鐵電層90接觸所述多個介電層52的部分具有第二柱狀晶粒(例如，柱狀晶粒89/89B)，所述第二柱狀晶粒的第二長軸方向垂直於所述多個介電層52中的每一者的接觸表面，如圖20C至圖20D及圖32A至圖32B中所示。
在一些實施例中，鐵電層90接觸所述多個介電層52的部分具有第二柱狀晶粒(例如，柱狀晶粒89B’)，所述第二柱狀晶粒的第二長軸方向不垂直於所述多個介電層52中的每一者的接觸表面，如圖20E及圖32C中所示。
在一些實施例中，鐵電層90接觸所述多個閘極電極層 的部分具有第一晶粒尺寸(例如，短軸長度L11)，鐵電層接觸所述多個介電層的部分具有與第一晶粒尺寸不同的第二晶粒尺寸(例如，短軸長度L21/L21’)，如圖20D至圖20E及圖32B至圖32C中所示。在一些實施例中，第二晶粒尺寸小於第一晶粒尺寸。舉例而言，第一晶粒尺寸為5奈米至20奈米，且第二晶粒尺寸小於1奈米至5奈米。然而，本揭露並不限於此。當適當調整腔室參數時，第二晶粒尺寸可大於第一晶粒尺寸。
在一些實施例中，鐵電層90接觸通道層92的部分具有第三柱狀晶粒(例如，柱狀晶粒89/89’/89A/89B)，所述第三柱狀晶粒的第三長軸方向垂直於通道層92的接觸表面，如圖20D至圖20E及圖32B至圖32C中所示。
在一些實施例中，鐵電記憶體裝置200/200A更包括設置於基板50上且穿透過多層堆疊58的多個導電柱106及108。在一些實施例中，所述多個介電柱(例如，介電材料98)中的每一者在各自的兩端處設置有兩個導電柱106及108。
在一些實施例中，介電柱(例如，介電材料98)呈交錯排列。具體而言，相鄰行的介電柱以交錯方式排列，如圖29A中所示。然而，本揭露並不限於此。在一些實施例中，相鄰行的介電柱(例如，介電材料98)被排列成規則的陣列且彼此對齊，如圖33中所示。
在本揭露的一些實施例中，III-V系鐵電層設置於通道層(例如氧化物半導體層)與導電層(例如金屬層)中的每一者 之間。此種III-V系鐵電材料可表現出類似正方形的P-E環路，且因此將寫入干擾問題最小化。此外，III-V系鐵電層中的柱狀多結晶晶粒具有垂直於導電層的長軸方向，以便增強耐久性及保持力，且因此改善裝置效能。
在以上實施例中，藉由「先階梯製程(staircase first process)」形成鐵電記憶體裝置，在所述「先階梯製程」中，在形成記憶胞之前形成階梯結構。然而，本揭露並不限於此。在其他實施例中，可藉由「後階梯製程(staircase last process)」形成鐵電記憶體裝置，在所述「後階梯製程」中，在形成記憶胞之後形成階梯結構。
在以上實施例中，藉由沉積犧牲介電層並接著藉由使用導電層取代犧牲介電層來形成閘極電極(例如，字元線)。然而，本揭露並不限於此。在其他實施例中，可視需要在第一階段中形成閘極電極(例如，字元線)而無需取代步驟。
本揭露涵蓋以上實例的許多變化。應理解，不同的實施例可具有不同的優點，且不存在全部實施例皆必須需要的特定優點。
根據本揭露的一些實施例，一種鐵電記憶體裝置包括多層堆疊、通道層以及III-V系鐵電層。所述多層堆疊設置於基板上且包括交替堆疊的多個導電層及多個介電層。所述通道層穿透過所述多層堆疊的所述多個導電層及所述多個介電層。所述III-V系鐵電層設置於所述通道層與所述多層堆疊之間，且包括選自III族 元素的至少一種元素、選自V族元素的至少一種元素以及選自過渡金屬元素的至少一種元素。
在一些實施例中，所述選自過渡金屬元素的至少一種元素佔所述III-V系鐵電層的10原子%至40原子%。在一些實施例中，所述III-V系鐵電層包括AlScN、AlYN、GaScN或InScN。在一些實施例中，所述III-V系鐵電層更包括鉿系介電材料。在一些實施例中，所述III-V系鐵電層連續地延伸超過所述多個導電層中的多個導電層。在一些實施例中，所述III-V系鐵電層包括多個結晶晶粒，所述多個結晶晶粒彼此上下疊置地排列成行。在一些實施例中，所述III-V系鐵電層是單層結構。在一些實施例中，所述III-V系鐵電層是多層結構，所述多層結構包括兩種III-V系材料及位於所述兩種III-V系材料之間的一個非III-V層。
根據本揭露的替代實施例，一種鐵電記憶體裝置包括多層堆疊、多個介電柱、通道層以及鐵電層。所述多層堆疊設置於基板上且包括交替堆疊的多個閘極電極層及多個介電層。所述多個介電柱設置於所述基板上且穿透過所述多層堆疊。所述通道層設置於所述多層堆疊與介電柱中的每一者之間。所述鐵電層設置於所述通道層與所述多層堆疊之間，且所述鐵電層接觸所述多個閘極電極層的部分具有第一柱狀晶粒，所述第一柱狀晶粒的長軸方向垂直於所述多個閘極電極層中的每一者的接觸表面。
在一些實施例中，所述鐵電層包括選自III族元素的至少一種元素、選自V族元素的至少一種元素以及選自過渡金屬元 素的至少一種元素。在一些實施例中，所述鐵電層包括AlScN、AlYN、GaScN、InScN或其組合。在一些實施例中，所述鐵電層接觸所述多個介電層的部分具有第二柱狀晶粒，所述第二柱狀晶粒的第二長軸方向垂直於所述多個介電層中的每一者的接觸表面。在一些實施例中，所述鐵電層接觸所述多個介電層的部分具有第二柱狀晶粒，所述第二柱狀晶粒的第二長軸方向不垂直於所述多個介電層中的每一者的接觸表面。在一些實施例中，所述鐵電層接觸所述多個閘極電極層的所述部分具有第一晶粒尺寸，所述鐵電層接觸所述多個介電層的部分具有不同於所述第一晶粒尺寸的第二晶粒尺寸。在一些實施例中，所述第二晶粒尺寸小於所述第一晶粒尺寸。在一些實施例中，所述第一晶粒尺寸為5奈米至20奈米，且所述第二晶粒尺寸小於1奈米至5奈米。在一些實施例中，所述鐵電層接觸所述通道層的部分具有第三柱狀晶粒，所述第三柱狀晶粒的第三長軸方向垂直於所述通道層的接觸表面。
根據本揭露的又一些替代實施例，一種形成鐵電記憶體裝置的方法包括以下操作。在基板上形成多層堆疊，且所述多層堆疊包括交替堆疊的多個介電層及多個導電層且具有穿透過所述多層堆疊的溝渠。將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以在所述溝渠的側壁上形成III-V系鐵電層。在所述III-V系鐵電層上形成通道層。
在一些實施例中，在形成所述III-V系鐵電層之後及形 成所述通道層之前，更包括在含氧或含氮環境中，在近似250℃至近似400℃的溫度下執行退火製程。在一些實施例中，在形成所述III-V系鐵電層之後及形成所述通道層之前，更包括在所述III-V系鐵電層上形成鉿系鐵電層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
52:介電層 72:導電線 90:III-V系鐵電層 92:通道層 98:介電材料 102:隔離柱 106、108:導電柱 200:鐵電記憶體裝置 202:記憶胞 206:箭頭

Claims (10)

  1. 一種鐵電記憶體裝置，包括：多層堆疊，設置於基板上且包括交替堆疊的多個導電層及多個介電層；通道層，穿透過所述多層堆疊的所述多個導電層及所述多個介電層；以及III-V系鐵電層，設置於所述通道層與所述多層堆疊之間，且包括選自III族元素的至少一種元素、選自V族元素的至少一種元素以及選自過渡金屬元素的至少一種元素。
  2. 如請求項1所述的鐵電記憶體裝置，其中所述選自過渡金屬元素的至少一種元素佔所述III-V系鐵電層的10原子%至40原子%。
  3. 如請求項1所述的鐵電記憶體裝置，其中所述III-V系鐵電層包括AlScN、AlYN、GaScN或InScN。
  4. 如請求項1所述的鐵電記憶體裝置，其中所述III-V系鐵電層更包括鉿系介電材料。
  5. 如請求項1所述的鐵電記憶體裝置，其中所述III-V系鐵電層連續地延伸超過所述多個導電層中的多個導電層。
  6. 如請求項1所述的鐵電記憶體裝置，其中所述III-V系鐵電層是多層結構，所述多層結構包括兩種III-V系材料及位於所述兩種III-V系材料之間的一個非III-V層。
  7. 一種鐵電記憶體裝置，包括：多層堆疊，設置於基板上且包括交替堆疊的多個閘極電極層及多個介電層； 多個介電柱，設置於所述基板上且穿透過所述多層堆疊；通道層，設置於所述多層堆疊與所述多個介電柱中的每一者之間；以及鐵電層，設置於所述通道層與所述多層堆疊之間，其中所述鐵電層接觸所述多個閘極電極層的部分具有第一柱狀晶粒，所述第一柱狀晶粒的長軸方向垂直於所述多個閘極電極層中的每一者的接觸表面。
  8. 如請求項7所述的鐵電記憶體裝置，其中所述鐵電層接觸所述多個介電層的部分具有第二柱狀晶粒，所述第二柱狀晶粒的第二長軸方向垂直於所述多個介電層中的每一者的接觸表面。
  9. 如請求項7所述的鐵電記憶體裝置，其中所述鐵電層接觸所述多個介電層的部分具有第二柱狀晶粒，所述第二柱狀晶粒的第二長軸方向不垂直於所述多個介電層中的每一者的接觸表面。
  10. 一種形成鐵電記憶體裝置的方法，包括：在基板上形成多層堆疊，其中所述多層堆疊包括交替堆疊的多個介電層及多個導電層且具有穿透過所述多層堆疊的溝渠；將III族元素前驅物、V族元素前驅物及過渡金屬前驅物引入至製程腔室中，以在所述溝渠的側壁上形成III-V系鐵電層；以及在所述III-V系鐵電層上形成通道層。
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