TW202218129A - 三維記憶體裝置製造的方法 - Google Patents

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世海 楊
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呂俊頡
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Abstract

在一實施例中，一種方法包括形成包含隔離材料及半導體材料的交替層的多層堆疊；將多層堆疊圖案化以在多層堆疊的第一區域中形成第一通道結構，其中第一通道結構包含半導體材料；在第一通道結構上方沈積記憶體薄膜層；蝕刻貫穿多層堆疊的第二區域的第一溝槽以在第二區域中形成第一虛設位元線及第一虛設源極線，其中第一虛設位元線及第一虛設源極線各自包含半導體材料；及用導電材料置換第一虛設位元線及第一虛設源極線的半導體材料以形成第一位元線及第一源極線。

Description

三維記憶體裝置及其製造方法
無
半導體裝置用於各種電子應用，例如像個人電腦、行動電話、數位攝影機、及其他電子設備。半導體裝置通常藉由以下來製造：將絕緣或介電層、導電層、及半導體材料層依次沈積在半導體基板上，及使用微影術來圖案化各個材料層以在其上形成電路部件及元件。
半導體工業藉由連續降低最小特徵尺寸，以便允許將更多部件整合至給定面積中來持續改良各個電子部件(例如，電晶體、二極體、電阻器、電容器等)的整合密度。
無
以下揭示內容提供實施本揭露的不同特徵的許多不同實施例或實例。以下描述部件及佈置的特定實例以便簡化本揭示案。當然，此等僅僅為實例並且不意欲具有限制性。例如，在以下描述中，在第二特徵上方或之上形成第一特徵可包括第一及第二特徵直接接觸地形成的實施例，並且亦可包括額外特徵可在第一與第二特徵之間形成的實施例，以使得第一及第二特徵可不直接接觸。另外，本揭示案可在各個實例中重複參考數字及/或字母。此重複出於簡單及清楚之目的並且本身不規定所論述各個實施例及/或組態之間的關係。
此外，為了便於描述，可在本文中使用空間相對術語，諸如「在…之下」、「在…以下」、「下方」、「在…以上」、「上方」及其類似術語以便描述如在圖式中示出的一個元件或特徵與另外一個或多個元件或一個或多個特徵的關係。空間相對術語意欲涵蓋除了在圖式中描述的取向以外的在使用或操作中的裝置的不同取向。裝置可以其他方式取向(旋轉90度或處於其他取向)並且本文使用的空間相對描述語可同樣地相應地解釋。
根據一些實施例，描述包含複數個堆疊記憶體元件的3維(3-dimensional；3D)記憶體陣列(例如，NOR記憶體陣列)，其中各記憶體元件可包括環繞閘極(gate all around；GAA)電晶體。各種實施例包括形成包含虛設源極線及虛設位元線的無金屬多層堆疊。虛設源極線及虛設位元線隨後藉由導電材料置換以形成源極線及位元線。使用虛設源極線及虛設位元線可提供一些優勢。本揭露的實施例可包括使用無金屬多層堆疊，其簡化用於圖案化閘極結構的後續蝕刻過程並且允許比在多層結構包含一或多個金屬層時可能實現的蝕刻概況更好的蝕刻概況。另外，源極線及位元線在相同層中形成，允許用於製造過程的無金屬多層堆疊的降低的高度及縱橫比。所得記憶體陣列亦可具有降低的高度，從而增加裝置密度。此外，本揭露之實施例允許在相同層中形成的第一記憶體元件的源極線及相鄰第二記憶體元件的位元線彼此分離以使得在第一記憶體元件及第二記憶體元件中執行讀取及/或寫入操作時，第一記憶體元件與第二記憶體之間的干擾最小。
第1A圖及第13A圖示出根據實施例的記憶體陣列100的透視圖。第1D、1E、1F、及1G圖示出根據實施例的記憶體陣列100的透視、橫截面及頂部視圖。第2、3A、3B、4、5、6、7、8、9A、9B、9C、9D、9E、10、11、12A、12B、12C、12D、12E、12F、13B、13C、13D、13E、13F、及13G圖示出根據實施例的製造記憶體陣列100的中間階段中的透視、橫截面及頂部視圖。第1B圖示出根據實施例的記憶體陣列100的自頂向下視圖。第1C圖示出根據實施例的記憶體陣列100的等效電路。
第1A圖至第1G圖示出根據一些實施例的記憶體陣列的實例。第1A圖示出根據一些實施例的三維視圖中的記憶體陣列100的部分，並且圖1B示出記憶體陣列100的自頂向下視圖。記憶體陣列100包含複數個記憶體元件125，其可佈置成列及行的柵格。記憶體元件125可進一步垂直地堆疊以提供三維記憶體陣列，由此增加裝置密度。記憶體陣列100可安置在半導體晶粒的後端製程(back end of line；BEOL)中。例如，記憶體陣列可安置在半導體晶粒的互連層中，諸如，在半導體基板上形成的一或多個有源裝置(例如，電晶體)上方。
在一些實施例中，記憶體陣列100為快閃記憶體陣列，諸如NOR快閃記憶體陣列，或類似物。各記憶體元件125(參見第1A圖至第1D圖)可包括電晶體204(參見第1D圖，其為第1A圖的切割線A-A的橫截面視圖)。3D記憶體陣列100包含與複數個垂直地堆疊位元線107相鄰的複數個垂直地堆疊源極線105。各源極線105及其對應位元線107安置在相同層中，並且隔離層103安置在複數個垂直地堆疊源極線105的相鄰源極線與之間複數個垂直地堆疊位元線107的相鄰位元線之間。源極線105及位元線107在平行於下伏基板101的主表面的方向上延伸。源極線105及位元線107可具有梯級組態以使得下方源極線105比上方源極線105更長並且側向延伸經過上方源極線的端點，並且下方位元線107比上方位元線107更長並且側向延伸經過上方位元線的端點。例如，在第1A圖中，示出源極線105的多個堆疊層，其中最高的源極線105為最短的並且最低的源極線105為最長的。另外，示出位元線107的多個堆疊層，其中最高的位元線107為最短的並且最低的位元線107為最長的。源極線105及位元線107的相應長度可在朝向下伏基板101的方向上增加。以此方式，源極線105及位元線107中的每一個的一部分可從記憶體陣列100上方接近，並且源極線105及位元線107中的每一個的暴露部分可產生導電接點。
第1A圖進一步示出藉由3D記憶體陣列100內的記憶體薄膜111與各電晶體204的相應半導體通道區域121分隔的垂直地堆疊記憶體元件125的字元線109。各字元線109進一步充當相應電晶體204的閘極(參見第1D圖)。此外，第1A圖示出將堆疊記憶體元件125的字元線109彼此分開的閘極隔離插入物115，及將記憶體元件125的相鄰列彼此分開的陣列分隔物117。記憶體陣列100的相同垂直行中的記憶體元件125可共用共同字元線109。第1E圖示出記憶體元件125的自頂向下視圖，其包含藉由閘極隔離插入物115分隔的字元線109。第1E圖進一步示出將記憶體元件125與記憶體陣列100的另一列中的相鄰記憶體元件分開的陣列分隔物117(參見第1A圖)。在第1E圖中，記憶體薄膜111亦在記憶體元件125的放大自頂向下視圖中展示。
各電晶體204的第一源極/汲極區域電氣耦合至相應位元線107，並且各電晶體204的第二源極/汲極區域(參見第1D圖及第1F圖)電氣耦合至相應源極線105，該源極線將第二源極/汲極區域電氣耦合至接地。在一些實施例中，記憶體陣列100的行中的相同垂直高度處的記憶體元件125可共用共同源極線105及共同位元線107。根據一些實施例，在第1D圖中，展示第1A圖的切割線A-A的橫截面視圖，其中3D記憶體陣列100的記憶體元件堆疊120包含藉由複數個電晶體204共用的共同字元線109。另外第1D圖亦示出隔離層103將源極線105彼此分開並且將位元線107彼此分開。此外，第1D圖示出將源極線105與記憶體元件125的各電晶體204的位元線107分開的半導體通道區域121。
半導體通道區域121(在第1D圖、第1F圖、及第1G圖中示出)可提供用於複數個記憶體元件125的電晶體204的通道區域。在一些實施例中，電晶體204的半導體通道區域121包含薄膜氧化物半導體材料，並且記憶體薄膜111包含提供電晶體204的閘極介電質的鐵電(ferroelectric；FE)材料。當合適電壓(例如，高於對應電晶體204的相應閾值電壓(threshold voltage；Vth))經由對應字元線109施加時，半導體通道區域121的與字元線109相交的區域可允許電流從位元線107流動至源極線105。
在其中記憶體薄膜111包含鐵電材料的實施例中，其可在兩個不同方向中的一個中極化。極化方向可在記憶體薄膜111兩端施加合適電壓差異並且產生合適電場來改變。極化可為相對定域的(例如，通常包含在各記憶體元件125的邊界內)，並且記憶體薄膜111的連續區域可在記憶體陣列100的行中的複數個記憶體元件125上延伸。取決於記憶體薄膜111的特定區域的極化方向，對應電晶體204的閾值電壓變化，並且可儲存數位值(例如，0或1)。例如，當記憶體薄膜111的區域具有第一電極化方向時，對應電晶體204可具有相對低閾值電壓，並且當記憶體薄膜111的區域具有第二電極化方向時，對應電晶體204可具有相對高閾值電壓。兩個閾值電壓之間的差異可被稱為閾值電壓移位。更大的閾值電壓移位使得讀取儲存在對應記憶體元件125中的數位值更容易(例如，不太易於出錯)。
為了對於記憶體元件125執行寫入操作，在記憶體薄膜111的對應於記憶體元件125的部分兩端施加寫入電壓。寫入電壓可例如藉由將合適電壓施加至對應字元線109及對應位元線107/源極線105)來施加。藉由在記憶體薄膜111的部分兩端施加寫入電壓，記憶體薄膜111的區域的極化方向可改變。因此，對應電晶體204的對應閾值電壓亦可從低閾值電壓切換至高閾值電壓或反之亦然，並且數位值可儲存在記憶體元件125中。因為字元線109與源極線105及位元線107相交，所以可選擇個別記憶體元件125用於寫入操作。
為了對於記憶體元件125執行讀取操作，將讀取電壓(低與高閾值電壓之間的電壓)施加至對應字元線109。取決於記憶體薄膜111的對應區域的極化方向，記憶體元件125的電晶體204可或可不接通。因此，位元線107可或可不經由源極線105放電，並且可測定儲存在記憶體元件125中的數位值。因為字元線109與源極線105及位元線107相交，所以可選擇個別記憶體元件125用於讀取操作。
第1B圖示出根據一些實施例的記憶體陣列100的自頂向下視圖。在第1B圖中，為了便於說明，將隔離層103的最高層移除以便允許觀察下伏結構。記憶體陣列100包含複數個行1403。行1403包含與複數個垂直地堆疊位元線107相鄰的複數個垂直地堆疊源極線105。各源極線105及其對應位元線107分別充當行1403中的複數個記憶體元件125的源極線及位元線。各行1403包含字元線109。各行1403包括包含延伸至各源極線105的導電接點1309的一組梯級接觸區域1307及包含延伸至各位元線107的導電接點1309的另一組梯級接觸區域1307。導電接點1309及1307將源極線105/位元線107連接至上覆源極線105/位元線107以便額外連接至在下伏基板101上形成的有源裝置。各梯級接觸區域1307與源極線105(例如，SL1、SL2、SL3，參見第1C圖)或位元線107(例如，BL1、BL2、BL3，參見第1C圖)的堆疊相關。
第1B圖進一步示出3D-記憶體陣列100的行1403中的記憶體元件125。根據一些實施例，記憶體陣列100的相鄰行1403中的記憶體元件125的字元線109彼此對準。在其他實施例中，記憶體陣列100的相鄰行1403中的記憶體元件125的字元線109可彼此偏置，具有從一個行1403至下一個行1403的交錯排列方式。根據一些實施例，可形成至導電接點1309的導電字元線結構1405，以便將字元線109連接至下伏基板101上的有源裝置(例如，控制電路)。在所說明之實施例中，相鄰行1403的字元線109藉由導電字元線結構1405(例如，WL1、WL2、WL3、WL4)中的一個來彼此電連接。在具有交錯排列佈置的字元線109的實施例中，導電字元線結構1405可將與交錯排列佈置的其他字元線109對準的字元線109在記憶體陣列100內一個對另一個地加以連接。
第1C圖為第1A圖至第1B圖示出的3D-NOR記憶體陣列100的等效電路的示意圖。具體而言，第1C圖示出複數個行1403，其各自包含複數個記憶體元件125，及與3D-記憶體陣列100的稱為例如WL1、WL2、WL3、WL4的字元線109的集合相關的導電字元線結構1405。第1C圖進一步示出與記憶體陣列100的源極線105堆疊(例如，SL1、SL2、SL3)相關的導電源極線結構1407及與記憶體陣列100的位元線107堆疊(例如，BL1、BL2、BL3)相關的導電位元線結構1409。第1C圖進一步示出與第1A圖及第1B圖的虛線相關的等效電路的記憶體元件125。
第1F圖至第1G圖示出根據一些實施例的記憶體陣列100的一部分的透視網狀視圖。在第1F圖中，隔離層103為透明的以便示出源極線105及位元線107以及記憶體薄膜111。另外字元線109亦在第1F圖中示出。在第1G圖中，隔離層103、源極線105、位元線107、記憶體薄膜111及字元線109展示為透明的，以便示出形成電晶體204的通道區域的半導體通道區域121。
現在參看第2圖-第13G圖，此等圖式示出根據一些實施例的形成3D記憶體陣列100的中間階段。在第2圖中，提供基板101。基板101可為半導體基板，諸如整體半導體、絕緣體上半導體(semiconductor-on-insulator；SOI)基板、或類似物，其可經摻雜(例如，用p型或n型摻雜劑)或未經摻雜。基板101可為晶圓，諸如矽晶圓。總體上，SOI基板層為在絕緣體層上形成之半導體材料。絕緣體層可為例如包埋氧化物(buried oxide；BOX)層、氧化矽層、或類似物。絕緣體層提供於基板，通常矽或玻璃基材上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，半導體材料基板101可包括矽、鍺、化合物半導體（包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦）、合金半導體（包括矽-鍺、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或砷化鎵銦磷化物）或其組合。
第2圖進一步示出可在基板101上形成以形成結構136的電路。電路包括基板101的頂部表面處的有源裝置(例如，電晶體)。電晶體可包括在基板101的頂部表面上的閘極介電質層2020及在閘極介電質層2020上的閘極電極2040。源極/汲極區域2060在閘極介電質層2020及閘極電極2040的相反側上安置在基板101上。閘極分隔物2080沿著閘極介電質層2020的側壁形成並且藉由合適側向距離將源極/汲極區域2060與閘極電極2040分開。在一些實施例中，電晶體可為平面場效應電晶體(FET)、鰭場效應電晶體(FinFET)、奈米場效應電晶體(nanoFET)、或類似物。
第一層間介電質層(ILD)2100圍繞並且分離源極/汲極區域2060、閘極介電質層2020、及閘極電極2040並且第二層間介電質層(ILD)2120在第一ILD 2100上方。源極/汲極接點2140貫穿第二ILD 2120及第一ILD 2100並且電氣耦合至源極/汲極區域2060並且閘極接點2160貫穿第二ILD 2120並且電氣耦合至閘極電極2040。包括一或多個堆疊介電質層2240及在一或多個介電質層2240中形成的導電特徵2220的互連結構2200在第二ILD 2120、源極/汲極接點2140、及閘極接點2160上方。雖然第2圖示出兩個堆疊介電質層2240，但是應瞭解互連結構2200可包括具有安置在其中的導電特徵2220的任何數目的介電質層2240。互連結構2200可電氣連接至閘極接點2160及源極/汲極接點2140以形成功能電路。在一些實施例中，藉由互連結構2200形成的功能電路可包含邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似者、或其組合。雖然第2圖討論在基板101上方形成的電晶體，但是其他有源裝置(例如，二極體或類似物)及/或無源裝置(例如，電容器、電阻器、或類似物)亦可作為功能電路的一部分形成。
第3A圖至第3B圖示出根據一些實施例，在第2圖的結構上方形成多層堆疊201。出於簡單及清楚目的，基板101、電晶體、ILD、及互連結構2200可從後續圖式中省去。雖然多層堆疊201示出為接觸互連結構2200的介電質層2240，但是任何數目的中間層可安置在基板101與多層堆疊201之間。例如，包含絕緣層(例如，低-k介電質層)中的導電特徵的一或多個互連層可安置在基板101與多層堆疊201之間。在一些實施例中，導電特徵可圖案化以便為基板101及/或記憶體陣列100上的有源裝置提供電力、接地、及/或信號線(參見第1A圖)。
多層堆疊201包含隔離層103及虛設半導體層203的交替層。隔離層103可為介電質材料(例如，氧化物諸如氧化矽、SiN、SiON、或類似物)。虛設半導體層203可由薄膜氧化物半導體材料諸如氧化鋅(zinc oxide；ZnO)、銦鎵鋅氧化物(indium gallium zinc oxide；IGZO)、銦鎢氧化物(indium tungsten oxide；IWO)、銦錫氧化物(indium tin oxide；ITO)、銦鎵鋅錫氧化物(indium gallium zinc tin oxide；IGZTO)、或類似物形成。隔離層103及虛設半導體層203可使用例如化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)、物理氣相沈積(physical vapor deposition；PVD)、或類似技術來形成。然而，任何合適材料及沈積過程可用於形成虛設半導體層203。
多層堆疊201可藉由最初在第2圖的結構上方沈積隔離層103中的第一個來形成。根據一實施例，隔離層103可藉由使用CVD過程或ALD過程來沈積整體層(例如，氧化物)而形成。然而，可使用任何合適材料及/或合適沈積過程。一旦沈積，可執行可選用退火過程(例如，快速熱退火、氧化增密、或類似過程)及/或可選用平面化過程(例如，化學機械平面化)來硬化及/或平面化隔離層103中的第一個。
一旦隔離層103中的第一個形成，虛設半導體層203中的第一個可在隔離層103中的第一個上方形成。根據一實施例，虛設半導體層203可藉由在ALD、CVD、PVD過程或類似過程中沈積薄膜氧化物半導體材料(例如，氧化鋅(zinc oxide；ZnO)、或類似物)來形成。
一旦虛設半導體層203中的第一個形成，進一步隔離層103及進一步虛設半導體層203可在多層堆疊201中一個在另一個上方以交替方式形成直到虛設半導體層203的所需最高層及隔離層103的最高層形成為止。任何合適數目的隔離層103及任何合適數目的虛設半導體層203可在多層堆疊201中形成。
第3A圖進一步示出多層堆疊201的第一區域205。根據一些實施例，第一區域205可指定用於形成3D記憶體陣列100。另外，多層堆疊201的第二區域207與第一區域205相鄰並且可指定用於形成連接器，其將記憶體陣列100連接至半導體晶粒中的下伏有源裝置及/或信號、電力、及接地線。
第4圖示出根據一些實施例，在多層堆疊201的通道區域303內形成閘極溝槽301。通道區域303亦可在本文中稱為字元線區域。閘極溝槽301可藉由最初在多層堆疊201上方形成光阻劑(未展示)來形成。光阻劑可使用旋塗技術來形成並且可使用可接受微影技術來圖案化。光阻劑可圖案化以便在閘極溝槽301的所需位置中暴露多層堆疊201的最高層的表面。閘極溝槽301可使用一或多個微影過程，包括雙重圖案化或多重圖案化過程來圖案化。總體上，雙重圖案化或多重圖案化過程將微影術與自對準過程組合，允許產生例如間距小於另外可使用單一、直接微影過程獲得之間距的圖案。例如，在一個實施例中，犧牲層在多層堆疊301上形成並且使用微影過程來圖案化。使用自對準過程，在圖案化犧牲層旁邊形成分隔物，並且犧牲層可移除。
一旦形成，分隔物可用作掩膜以便蝕刻經由掩膜暴露的隔離層103的材料及虛設半導體層203的材料。蝕刻可為任何可接受蝕刻過程中的一個或多個，諸如濕式或乾式蝕刻、反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者、或其組合。蝕刻可為各向異性的。在一些實施例中，掩膜可用於多個單獨蝕刻過程以便移除隔離層103的暴露材料並且移除虛設半導體層203的暴露材料。然而，掩膜亦可用於單一蝕刻過程以便同時蝕刻穿過隔離層103及虛設半導體層203的材料。
根據一些實施例，對於隔離層103具有選擇性並且對於虛設半導體層203具有相對非選擇性的第一蝕刻化學物可用於形成穿過隔離層103並且終止於虛設半導體層203上的閘極溝槽301。對於虛設半導體層203具有選擇性並且對於隔離層103具有相對非選擇性的第二蝕刻化學物可用於形成穿過虛設半導體層203並且終止於隔離層103上的閘極溝槽301。例如，基於氯或氟的氣體諸如氯(chlorine；Cl2)或氟化氫(hydrogen fluoride；HF)、或類似物可用於選擇性蝕刻虛設半導體層203而不實質上移除隔離層103的材料。隔離層103可使用包含磷的濕式蝕刻化學物(例如，H3PO4、或類似物)來選擇性蝕刻而不實質上移除虛設半導體層203的材料。在其他實施例中，單一蝕刻過程可用於同時移除隔離層103及虛設半導體層203的材料，諸如使用用於多層堆疊201具有選擇性的蝕刻過程。
根據一些實施例，定時蝕刻過程可用於在溝槽到達所需深度之後終止閘極溝槽301的蝕刻。例如，定時蝕刻過程可定時以便在結構136的表面處終止，但是定時蝕刻過程可定時以便蝕刻至結構136中至所需深度。根據一些實施例，任選接觸蝕刻止擋層(未展示)可在結構136與多層堆疊201之間的界面處提供。任選接觸蝕刻止擋層可包含介電質材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物，其具有與多層堆疊201的上覆層的材料不同的蝕刻速率。在此等實施例中，在形成多層堆疊201之前，任選接觸蝕刻止擋層經由合適沈積過程(例如，原子層沈積、化學氣相沈積、物理氣相沈積、或類似過程)在結構136上方形成，並且多層堆疊201在任選接觸蝕刻止擋層上方形成。此外，額外蝕刻過程可用於移除任選接觸蝕刻止擋層的材料以使得結構136在閘極溝槽301的底部處暴露。
一旦圖案化，多層堆疊201的在閘極溝槽301之間的剩餘部分形成複數個條帶305。因此，閘極溝槽301藉由條帶305分隔。雖然第4圖示出的實施例示出條帶305中的每一個具有相同寬度，但是位於多層堆疊201的一區域中的記憶體陣列100的條帶305的寬度可比位於多層堆疊201的另一區域中的記憶體陣列100的條帶305更大或更薄。此外，雖然根據一些實施例，閘極溝槽301中的每一個示出為在所有各處具有一致寬度。在其他實施例中，閘極溝槽301及因而條帶305可具有錐形側壁以使得條帶305中的每一個的寬度在朝向基板101的方向上連續增加。在此等實施例中，隔離層103及虛設半導體層203中的每一個可在垂直於條帶305的側壁的方向上具有不同寬度。
第5圖示出從虛設半導體層203來形成半導體通道區域121的線材釋放過程。一旦閘極溝槽301形成，根據一些實施例，用於形成第4圖的閘極溝槽301的分隔物及/或光阻劑可移除並且用於線材釋放過程的掩膜層(未展示)可在多層堆疊201上方形成並且圖案化以便暴露通道區域303。在其他實施例中，用於形成閘極溝槽301的分隔物及/或光阻劑層可保留並且用於線材釋放過程的掩膜層在分隔物及光阻劑層上方形成。在此等實施例中，掩膜層可在光阻劑及/或分隔物上方形成，然後圖案化以便暴露光阻劑及/或分隔物的覆蓋通道區域中的閘極溝槽301及/或條帶305的部分。
根據一些實施例，掩膜層可為導電或非導電材料並且可選自包括氮化矽、氧氮化矽、非晶矽、聚晶矽(多晶矽)、聚晶矽-鍺(poly-crystalline silicon-germanium；聚-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。掩膜層可藉由物理氣相沈積(physical vapor deposition；PVD)、CVD、ALD、濺射沈積、或沈積選定材料的其他技術來沈積。一旦掩膜層的材料已沈積，材料可使用例如微影掩膜及蝕刻過程來圖案化。一旦掩膜層圖案化，光阻劑及/或分隔物的暴露部分使用一或多個合適移除過程(例如，灰化、選擇蝕刻、組合、或類似過程)來移除。
一旦掩膜層形成並且圖案化，閘極溝槽301的側壁及因而條帶305的側壁得以暴露。因此，在線材釋放過程步驟中，條帶305的隔離層103的材料可在基板101與虛設半導體層203之間移除。因此，條帶305的剩餘材料(例如，虛設半導體層203)在多層堆疊201的源極/位元線區域403之間形成半導體通道區域121。半導體通道區域121可在本文中稱為線材、奈米線、片材、或奈米片。在一實施例中，條帶305的隔離層103可使用濕蝕刻過程來移除，該過程選擇性移除隔離層103的材料而不顯著移除通道區域303內的半導體通道區域121的材料並且不顯著移除多層堆疊201的源極/位元線區域403的隔離層103的材料及虛設半導體層203的材料。然而，可利用任何其他合適移除過程。
例如，在一實施例中，含有磷的蝕刻化學物(例如，H3PO4)可用於選擇性移除隔離層103的材料(例如，氧化矽)而不實質上移除半導體通道區域的材料(例如，氧化鋅(zinc oxide；ZnO))及/或基板101的材料。然而，在其他實施例中任何其他合適蝕刻劑可用於選擇性移除隔離層103的材料(例如，氧化矽)而不實質上移除半導體通道區域121的材料(例如，氧化鋅(zinc oxide；ZnO))及/或基板101的材料。
藉由移除隔離層103的材料，半導體通道區域121的側面得以暴露並且在通道區域303中彼此分隔。半導體通道區域121形成源極/位元線區域403的相對區域之間的通道結構。在一些實施例中，用於形成半導體通道區域121的蝕刻過程的調諧選擇性可調整以使得半導體通道區域121被形成為具有光滑表面或包含複數個端面表面。因此，半導體通道區域121可被形成為具有不同輪廓形狀(例如，圓形、正方形、矩形、六邊形、八邊形、或類似形狀，如隨後在第12B圖至第12D圖示出)。在所說明之實施例中，半導體通道區域121被形成為具有正方形輪廓，其中通道寬度與虛設半導體層203的原始厚度大約相同，但是蝕刻過程亦可用於減少厚度。
一旦半導體通道區域121已形成，掩膜層的任何剩餘部分、保留分隔物及/或保留光阻劑可使用利用對於掩膜層、保留分隔物及/或保留光阻劑的材料具有選擇性的一或多種蝕刻劑的一或多個合適移除過程(例如，濕式蝕刻、乾式蝕刻、或類似過程)來移除。然而，可利用任何合適移除過程。
第6圖示出在多層堆疊201的頂部表面上，多層堆疊201的通道區域303中的源極/位元線區域403的側壁，以及在多層堆疊201的通道區域303中的在側壁源極/位元線區域403之間的半導體通道區域121的暴露表面上形成記憶體薄膜111。記憶體薄膜111形成為共形薄膜。根據一些實施例，記憶體薄膜111可使用適合於儲存數位值的可接受介電質材料的一或多個層來形成，諸如多層介電質(例如，氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)，氮化物-氧化物-氮化物(nitride-oxide-nitride；NON)，或類似物)；其他介電質(例如，氧氮化矽(silicon oxynitride；SiON)，氮化矽(silicon nitride；SiN)，或類似物)；鐵電(ferro-electric；FE)材料諸如鉿鋯氧化物(hafnium zirconium oxide；HfZrO)；氧化鋯(zirconium oxide；ZrO)；未摻雜氧化鉿(hafnium oxide；HfO)；摻雜氧化鉿(例如，使用鑭(lanthanum；La)作為摻雜劑的HfLaO、使用矽(silicon；Si)作為摻雜劑的HfSiO、使用鋁(aluminum；Al)作為摻雜劑的HfAlO、或類似物)；組合；或類似物。記憶體薄膜111的材料可藉由可接受沈積過程諸如ALD、CVD、PVD、或類似過程來形成。一旦沈積，記憶體薄膜111的材料可相對於隔離層103的最高層使用過程諸如化學機械平面化、回蝕刻過程、其組合、或類似過程來平面化。
第7圖示出在多層堆疊201的通道區域303中在記憶體薄膜111上方形成的環繞字元線結構701的形成及後續化學機械平面化。環繞字元線結構701可包含一或多個層，諸如黏合層、屏障層、擴散層、及填充層、及其類似物。。在一些實施例中，環繞字元線結構701包含黏合層及導電層。黏合層可由金屬氮化物形成，諸如氮化鈦、氮化鉭、氮化鋯、氮化鉿、或類似物。導電層可由金屬形成，諸如鎢、鈷、鋁、鎳、銅、銀、金、其合金、或類似物。黏合層的材料為對於記憶體薄膜111的材料具有良好附著力的材料，並且導電層的材料為對於黏合層的材料具有良好附著力的材料。在其中記憶體薄膜111由氧化物諸如氧化物-氮化物-氧化物(oxide-nitride-oxide、ONO)薄膜形成的實施例中，黏合層可為氮化鈦並且導電層可為鎢。黏合層及導電層可各自藉由可接受沈積過程諸如ALD、CVD、或類似過程來形成。材料環繞字元線結構701可填充並且過量填充通道區域303中的剩餘開口並且可在通道區域303以外在多層堆疊201的頂部表面上方形成。導電層填充閘極溝槽301的剩餘區域。一旦沈積，環繞字元線結構701及記憶體薄膜111的材料可相對於隔離層103的最高層使用過程諸如化學機械平面化、回蝕刻過程、其組合、或類似過程來平面化。
第8圖示出在多層堆疊201中形成開口801。開口801可在本文中稱為垂直縫隙、垂直溝槽、或垂直陣列開口。在所說明之實施例中，開口801貫穿多層堆疊201並且暴露結構136。陣列縫隙301可藉由最初在多層堆疊201上方形成光阻劑(未展示)來形成。光阻劑可使用旋塗技術來形成並且可使用可接受微影技術來圖案化。光阻劑可圖案化以便在開口801的所需位置中暴露多層堆疊201的最高層的表面。開口801可使用一或多個微影過程，包括雙重圖案化或多重圖案化過程來圖案化。總體上，雙重圖案化或多重圖案化過程將微影術與自對準過程組合，允許產生例如間距小於另外可使用單一、直接微影過程獲得之間距的圖案。例如，在一個實施例中，犧牲層在多層堆疊201上形成並且使用微影過程來圖案化。使用自對準過程，在圖案化犧牲層旁邊形成分隔物，並且犧牲層可移除。
一旦形成，分隔物可用作掩膜以便蝕刻經由掩膜暴露的隔離層103的材料及虛設半導體層203的材料。蝕刻可為任何可接受蝕刻過程中的一個或多個，諸如濕式或乾式蝕刻、反應性離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者、或其組合。蝕刻可為各向異性的。在一些實施例中，掩膜可用於多個單獨蝕刻過程以便移除隔離層103的暴露材料並且移除虛設半導體層203的暴露材料。然而，掩膜亦可用於單一蝕刻過程以便同時蝕刻穿過隔離層103及虛設半導體層203的材料。在一些實施例中，開口801可使用適合於形成閘極溝槽301的任何微影及各向異性蝕刻技術來形成，如以上第4圖陳述。然而，其他合適微影及蝕刻技術亦可用於形成開口801。根據一些實施例，開口801可被形成為具有第一寬度W1。
形成開口801將多層堆疊201劃分並且將多層堆疊201的一區域與多層堆疊201的相鄰區域分隔。在一些實施例中，多層堆疊201的相鄰區域可隨後用於形成相鄰記憶體元件，但是其他結構亦可在一個或多個相鄰區域中形成。
第9A圖示出在多層堆疊201中形成源極/位元線間隙901。一旦開口801形成，虛設半導體層203在開口801的側壁處暴露。因此，源極/位元線間隙901可藉由任何可接受蝕刻過程來形成，諸如對於虛設半導體層203的材料具有選擇性(例如，以比隔離層103的材料更快的速率選擇性地蝕刻虛設半導體層203的材料)的過程。在一些實施例中，基於氯或氟的氣體諸如氯(chlorine；Cl2)或氟化氫(hydrogen fluoride；HF)、或類似物可用於選擇性蝕刻虛設半導體層203而不實質上移除隔離層103的材料以形成源極/位元線間隙901。蝕刻過程可為定時蝕刻過程或另外可使用端點偵測過程來結束。
第9B圖進一步示出一個開口801的區域907。區域907用虛線標示並且區域907亦在第9C圖中以放大視圖示出。如示出，半導體通道區域121及記憶體薄膜111的側壁藉由隔離層103之間的源極/位元線間隙901暴露。在第9B圖至第9C圖中，虛設半導體層203在不實質上移除隔離層103的材料的定時過程中蝕刻以形成源極/位元線間隙901，以使得半導體通道區域121的側壁與記憶體薄膜111的側壁彼此齊平。
第9D圖進一步示出在多層堆疊201中形成源極/位元線間隙901(先前在第9A圖中示出)之後，包含一個開口801中的區域908的另一實施例。區域908用虛線標示並且區域908亦在第9E圖中以放大視圖示出。如示出，半導體通道區域121及記憶體薄膜111的側壁藉由隔離層103之間的源極/位元線間隙901暴露。亦在第9E圖的區域908的放大視圖中示出相對於記憶體薄膜111的側壁的半導體通道區域121中的凹槽905。根據一些實施例，在形成源極/位元線間隙901期間，在移除虛設半導體層203並且在側向方向上、在不實質上移除隔離層103的材料的情況下進一步蝕刻半導體通道區域121的定時蝕刻過程中，半導體通道區域121可相對於記憶體薄膜111的側壁凹陷。
第10圖示出在開口801(參見，例如，第8圖)及源極/位元線間隙901(參見，例如，第9A至9E圖)中形成金屬填充材料1001。金屬填充材料1001可包含一或多個層，諸如黏合層、屏障層、擴散層、及填充層，及其類似物並且可使用適合於形成環繞字元線結構701的任何材料及過程來形成。例如，用於形成金屬填充材料1001的材料可與用於形成環繞字元線結構701的材料相同，但是其可不同。在一些實施例中，金屬填充材料1001包含黏合層及導電層。黏合層可由適合於形成環繞字元線結構701的金屬氮化物(例如，氮化鈦、氮化鉭、氮化鋯、氮化鉿、或類似物)形成。導電層可由適合於形成環繞字元線結構701的金屬(例如，鎢(tungsten；W)、鈦(titanium；Ti)、氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、或類似物)形成。黏合層的材料為對於隔離層103及/或記憶體薄膜111的材料具有良好附著力的材料，並且導電層的材料為對於黏合層的材料具有良好附著力的材料。
在一些實施例中，黏合層可由氮化鈦(titanium nitride；TiN)形成並且導電層可由鎢(tungsten；W)形成。黏合層及導電層可各自由可接受沈積過程諸如原子層沈積、化學氣相沈積、或類似過程形成。可形成金屬填充材料1001的材料以便填充及過量填充開口801及源極/位元線間隙901並且可在開口801以外、在隔離層103的最高層的頂部表面上方形成。一旦沈積，材料金屬填充材料1001可相對於隔離層103的最高層、記憶體薄膜111、及環繞字元線結構701使用諸如化學機械平面化的過程來平面化。
第11圖示出根據一些實施例，形成字元線間隙1101及移除金屬填充材料1001以形成開口2001。字元線間隙1101可使用適合於蝕刻環繞字元線結構701的材料的任何微影及蝕刻技術來形成。蝕刻可為各向異性的。在一些實施例中，字元線間隙1101及開口2001可藉由一系列合適蝕刻(例如，乾式蝕刻及/或濕式蝕刻)形成。根據一些實施例，乾式蝕刻使用與氫(hydrogen；H2)或氧(oxygen；O2)氣體混合的基於氟的氣體(例如，C4F6)來執行，以便用於移除環繞字元線結構701的導電層並且濕式蝕刻使用硝酸(nitric acid；HNO3)及氫氟酸(hydrofluoric acid；HF)溶液來執行以便移除環繞字元線結構701的黏合層。然而，其他合適移除過程可用於從字元線間隙1101及開口2001中移除材料。根據一些實施例，形成字元線間隙1101將環繞字元線結構701劃分成字元線109。
第11圖進一步示出開口2001將記憶體元件125的位元線107與記憶體陣列100的另一列中的相鄰記憶體元件的源極線105分開。另外，開口2001將記憶體元件125的源極線105與記憶體陣列100的另一列中的相鄰記憶體元件的位元線107分開。開口2001可用介電質材料填充(隨後在第12A圖中描述)以便允許將記憶體元件125的源極線105與位元線107的相同層中形成的相鄰記憶體元件的源極線105分離，從而允許在記憶體元件125及相鄰記憶體元件中執行讀取及/或寫入操作時記憶體元件125與相鄰記憶體元件之間的最小干擾。另外，開口2001可用介電質材料填充(隨後在第12A圖中描述)以便允許將記憶體元件125的位元線107與源極線105的相同層中形成的相鄰記憶體元件的源極線105分離，從而允許在記憶體元件125及相鄰記憶體元件中執行讀取及/或寫入操作時記憶體元件125與相鄰記憶體元件之間的最小干擾。
第12A圖示出根據一些實施例，形成分隔物117、閘極隔離插入物115、源極線105、位元線107、及字元線109。具體而言，第12A圖示出透視圖中的3D記憶體陣列100的一部分，其中在第11圖的字元線間隙1101及開口2001中形成閘極隔離插入物115及陣列分隔物117。陣列分隔物117及閘極隔離插入物115由介電質材料形成。可接受之介電質材料包括但不限於氧化物諸如氧化矽；氮化物諸如氮化矽；碳化物諸如碳化矽；類似者；或其組合諸如氧氮化矽、碳氧化矽、碳氮化矽、或類似物。在一些實施例中，陣列分隔物117及閘極隔離插入物115使用相同材料及相同沈積過程來形成。閘極隔離插入物115及陣列分隔物117的材料可藉由可接受沈積過程諸如ALD、CVD、可流動CVD(FCVD)、或類似過程來形成以便分別填充及/或過量填充字元線間隙1101及開口2001。
在其他實施例中，用於形成閘極隔離插入物115的材料可不同於用於形成陣列分隔物117的材料。在此等實施例中，單獨移除過程可用於形成開口2001及形成字元線間隙1101。此外，單獨沈積過程可用於形成閘極隔離插入物115及陣列分隔物117。此外，陣列分隔物117可在閘極隔離插入物115之前形成，但是陣列分隔物117可在閘極隔離插入物115之後形成。所有此等移除過程、沈積過程、及此等過程的排序在實施例的範圍內。
第12B圖至第12D圖示出根據一些不同實施例，在形成陣列分隔物117、閘極隔離插入物115、源極線105、位元線107、及字元線109之後，第12A圖的切割線D-D的橫截面視圖。用於形成半導體通道區域121的蝕刻過程(先前在第5圖中描述)的調諧選擇性可調整以使得半導體通道區域121被形成為具有光滑表面或包含複數個端面表面。因此，半導體通道區域121可被形成為具有不同輪廓形狀(例如，圓形、正方形、矩形、六邊形、八邊形、或類似形狀，如在第12B圖至第12D圖示出)。由於記憶體薄膜111在半導體通道區域121的暴露表面上形成為共形薄膜(先前在第6圖中描述)，因此記憶體薄膜被形成為具有與半導體通道區域121類似的輪廓形狀(例如，圓形、正方形、矩形、六邊形、八邊形、或類似形狀)。
在第12E圖中，根據一些實施例，在形成陣列分隔物117、閘極隔離插入物115、源極線105、位元線107、及字元線109(如上第12A圖描述)之後，沿著與第9C圖的B-B類似的線示出橫截面視圖。第12E圖示出源極線105與位元線107之間的半導體通道區域121。第12E圖亦示出包圍並且環繞半導體通道區域121的記憶體薄膜111及在記憶體薄膜111上方並且包圍該薄膜的字元線109。閘極隔離插入物115將記憶體元件125的字元線109與相鄰記憶體元件的字元線109分離。由於定時蝕刻過程(如上第9A圖至第9C圖所述)，在第12E圖中，半導體通道區域121的側壁及記憶體薄膜111的側壁示出為彼此齊平。
在第12F圖中，根據一些實施例，在形成陣列分隔物117、閘極隔離插入物115、源極線105、位元線107、及字元線109(如上第12A圖描述)之後，沿著與第9E圖的C-C類似的線示出橫截面視圖。第12F圖示出源極線105與位元線107之間的半導體通道區域121。第12F圖亦示出包圍並且環繞半導體通道區域121的記憶體薄膜111及在記憶體薄膜111上方並且包圍該薄膜的字元線109。閘極隔離插入物115將記憶體元件125的字元線109與相鄰記憶體元件的字元線109分離。第12F圖進一步示出由於蝕刻半導體通道區域121的兩個末端至側向方向上的第一深度D1的定時蝕刻過程(先前在第9A圖、第9D圖、及第9E圖中描述)，相對於記憶體薄膜111的側壁而凹陷的半導體通道區域121。根據一些實施例，第一深度D1可在約5 nm至約30 nm之間的範圍內。然而，可使用任何合適深度。源極線105及位元線107延伸至凹槽905中並且填充該等凹槽以便接觸半導體通道區域121的末端。此外，蝕刻過程的調諧選擇性可調整以便將半導體通道區域121的遠端成形為所需形狀(例如，凹形的、凸形的、扁平、圓形、包含複數個端面、或類似形狀)。在所說明之實施例中，半導體通道區域121的遠端為凹形的。
觀察到形成3-維(3-dimensional；3D)記憶體陣列100可具有一些優勢，該陣列包含複數個堆疊記憶體元件125，其中各記憶體元件可包括環繞閘極(GAA)電晶體，並且包括形成包含作為相同層中的虛設源極線及虛設位元線的虛設半導體層203的無金屬多層堆疊201，及隨後藉由導電材料來置換虛設半導體層203以形成與相鄰記憶體元件125分離的記憶體元件125的源極線105及位元線107。例如，形成具有一或多個金屬層而非虛設半導體層203的多層堆疊201可使用於圖案化閘極結構的後續蝕刻過程變複雜並且可產生比在多層堆疊201不包含一或多個金屬層時可能的蝕刻概況更壞的蝕刻概況。另外，形成對應於不同層中的各記憶體元件125的源極線105及位元線107導致多層堆疊201的高度及縱橫比增加，導致裝置密度降低。此外，記憶體元件125及相鄰記憶體元件的源極線105與位元線107之間的不充分隔離可導致在記憶體元件125及相鄰記憶體元件中執行讀取及/或寫入操作時記憶體元件125與相鄰記憶體元件之間的最小干擾。
第13A圖示出根據一些實施例的3D-NOR記憶體陣列100的一部分。記憶體陣列100包含在根據一些實施例的多層堆疊201的第二區域207內形成的梯級接觸結構1313。梯級接觸結構1313可藉由在形成陣列分隔物117、閘極隔離插入物115、源極線105、位元線107、及字元線109(如上第12A圖描述)之後，最初在多層堆疊201上方安置光阻劑56(第13B圖中示出)來形成。第13B圖至第13F圖示出沿著第13A圖的線E-E的記憶體陣列100的第二區域207的橫截面視圖。光阻劑56可使用旋塗技術來形成並且可使用可接受微影技術來圖案化。將光阻劑56圖案化可在遮蔽多層堆疊201的剩餘部分的同時，暴露多層堆疊201在第一梯級區域1301中的部分(在第13B圖中示出)。
一旦第一梯級區域1301暴露，在梯級蝕刻過程中，使用光阻劑56作為掩膜，蝕刻多層堆疊201在第一梯級區域1301中的暴露部分。梯級蝕刻過程可為任何可接受蝕刻過程，諸如濕式或乾式蝕刻、反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者、或其組合。蝕刻可為各向異性的。蝕刻可移除隔離層103的最高層，源極線105的最高層、及位元線107的最高層在第一梯級區域1301中的部分(第13C圖示出)以使得在源極線105的最高層及位元線107的最高層下方的隔離層103在第一梯級區域1301中得以暴露。因為隔離層103的最高層及源極線105及位元線107的最高層具有不同材料組成，所以用於移除此等層的暴露部分的蝕刻劑可不同。在一些實施例中，在蝕刻隔離層103的上覆層的同時，源極線105及位元線107充當蝕刻止擋層。一旦隔離層103的最高層已移除，源極線105的最高層及位元線107的最高層在第一梯級區域1301中得以暴露。因此，在蝕刻上覆源極線105及位元線107時，下伏隔離層103充當蝕刻止擋層。因此，在不移除多層堆疊201的剩餘層的情況下，隔離層103的最高層及源極線105及位元線107的最高層的部分可選擇性移除，並且光阻劑56的圖案可延伸至多層堆疊201的第一梯級區域1301中至所需深度。或者，定時蝕刻過程可用於在到達多層堆疊201的第一梯級區域1301中的所需深度之後終止蝕刻。因此，在源極線105的最高層及位元線107的最高層下方的隔離層103的下一個層在第一梯級區域1301中得以暴露。
一旦隔離層103的下一個層暴露，可修整光阻劑56(第13D圖示出)以便在遮蔽多層堆疊201的在第一梯級區域1301及第二梯級區域1303以外的剩餘部分的同時，暴露多層堆疊201的在第二梯級區域1303中的另一個部分。一旦第二梯級區域1303暴露，藉由使用修整光阻劑56作為掩膜來重複梯級蝕刻過程，蝕刻多層堆疊201的在第一梯級區域1301及第二梯級區域1303中的暴露部分(第13D圖示出)。蝕刻可移除隔離層103的最高層及源極線105及位元線107的最高層的在第二梯級區域1303及第一梯級區域1301中暴露的部分以使得多層堆疊201中的隔離層103的下一個層在第一梯級區域1301及第二梯級區域1303中的每一個中得以暴露。
一旦多層堆疊201中的隔離層103的下一個層在第一梯級區域1301及第二梯級區域1303中的每一個中得以暴露，可再次修整光阻劑56(第13E圖示出)以便在掩膜多層堆疊201的剩餘部分的同時，暴露多層堆疊201在第三梯級區域1305中的另一個部分。可重複修整光阻劑56及梯級蝕刻過程直到所需數目的梯級區域得以暴露為止。在所說明之實施例中，三個梯級區域得以暴露，並且最後一次修整光阻劑56暴露第三梯級區域1305。然而，可形成更少梯級區域。例如在包含更小數目的源極線105或位元線107(例如，兩個)的多層堆疊201中，可形成更少梯級區域(例如，兩個)。作為另一個實例，在包含更大數目的源極線105或位元線107(例如，四個、五個、六個、…等)的多層堆疊201中，可形成更多梯級區域(例如，四個、五個、六個、…等)。
一旦所需數目(例如，三個)的梯級區域得以暴露，梯級接觸區域1307藉由使用修整光阻劑56作為掩膜並且蝕刻隔離層103(第13F圖示出)在梯級區域中的暴露部分來暴露。蝕刻可移除隔離層103的最高層的部分以使得形成多層堆疊201中的源極線105及位元線107的金屬填充材料1001的下一個層在第一梯級區域1301、第二梯級區域1303、及第三梯級區域1305中的每一個中得以暴露。金屬填充材料1001的此等暴露部分可充當梯級接觸區域1307。
此外，第13A圖至第13G圖示出根據一些實施例，在梯級接觸區域1307及字元線109上方形成導電接點1309。第13G圖示出沿著第13A圖的線F-F的記憶體陣列100及下伏基板的橫截面視圖。導電接點1309、梯級接觸區域1307及隔離層103可統稱為梯級接觸結構1313。相鄰記憶體元件125的梯級接觸結構1313可藉由與陣列分隔物117的第一寬度W1相等的寬度來分隔。
導電接點1309可電連接至導電源極線結構1407、導電位元線結構1409、或導電字元線結構1405，其將記憶體陣列100連接至半導體晶粒中的下伏有源裝置及/或信號、電力、及接地線。例如，導電通孔1180可貫穿金屬間介電質(IMD)700以便將導電源極線結構1407及導電位元線結構1409電連接至互連結構2200的下伏電路及基板101上的有源裝置。在替代實施例中，連接至以及來自記憶體陣列的選路及/或電源線可藉由附加於或代替互連結構2200的在記憶體陣列100上方形成的互連結構提供。因此，可完成記憶體陣列100。
在導電接點1309為導電柱(例如，鎢、銅、鋁、鈦、合金、組合、或類似物)的一實施例中，導電接點1309可藉由最初在多層堆疊201的第一區域205及第二區域207上方形成IMD 700來形成。一旦形成，IMD 700使用合適微影及蝕刻過程來圖案化以經由層間介電質層及字元線109及/或梯級接觸區域1307在導電接觸1309的所需位置中的暴露區域來形成開口。一旦開口已形成，開口可使用導電填充材料(例如，W、Al、Cu、或類似物)使用合適沈積過程(例如，化學氣相沈積(CVD)、物理氣相沈積(PVD)、或類似過程)填充及/或過度填充。一旦沈積，可執行平面化過程以便平面化導電接點1309的頂部表面，從而與層間介電質層的表面共平面。根據一些實施例，一旦導電接點1309已形成，層間介電質層(未展示)可保留以便允許進一步處理第一3D-NOR記憶體陣列100。
雖然第13A圖至第13G圖的實施例示出梯級接觸結構1313的特定圖案，但是其他組態亦為可能的。例如，在所說明之實施例中，在陣列的相同列中的源極線105及位元線107都彼此對準，並且位元線107的梯級接觸區域1307在3D記憶體陣列100的與源極線105相同的側上形成。然而，在其他實施例中，位元線107的梯級接觸區域1307可在3D記憶體陣列100的與源極線105的梯級接觸區域1307相反的側上形成。此外，相鄰記憶體元件的字元線109可與記憶體元件125的字元線109對準，但是一記憶體元件125的字元線109亦可與相鄰記憶體元件的字元線109偏置以使得字元線109及因此連接至字元線109的導電接點1309具有從記憶體元件125至相鄰記憶體元件的交錯排列方式。
本揭露之實施例具有一些有利特徵。形成3-維(3-dimensional；3D)記憶體陣列(例如，NOR記憶體陣列)可允許簡化用於圖案化閘極結構的後續蝕刻過程並且允許比在多層結構包含一或多個金屬層時可能實現的蝕刻概況更好的蝕刻概況，該陣列包含複數個堆疊記憶體元件並且包括形成包含虛設源極線及虛設位元線的無金屬多層堆疊，及隨後藉由導電材料置換虛設源極線及虛設位元線以形成源極線及位元線。另外，對應於各記憶體元件的源極線及位元線在相同層中形成，允許用於製造過程的無金屬多層堆疊的高度及縱橫比降低。所得記憶體陣列亦可具有降低的高度，從而增加裝置密度。此外，本揭露之實施例允許在相同層中形成的第一記憶體元件的源極線及相鄰第二記憶體元件的位元線彼此分離以使得在第一記憶體元件及第二記憶體元件中執行讀取及/或寫入操作時，第一記憶體元件與第二記憶體之間的干擾最小。
根據實施例，三維記憶體裝置製造的方法包含形成包括隔離材料及半導體材料的交替層的多層堆疊；圖案化多層堆疊以在多層堆疊的第一區域中形成第一通道結構，其中第一通道結構包含半導體材料；在第一通道結構上方沈積記憶體薄膜層；蝕刻貫穿多層堆疊的第二區域的第一溝槽以在第二區域中形成第一虛設位元線及第一虛設源極線，其中第一虛設位元線及第一虛設源極線各自包含半導體材料；及用導電材料置換第一虛設位元線及第一虛設源極線的半導體材料以形成第一位元線及第一源極線。在一實施例中，形成多層堆疊包含沈積介電質材料作為隔離材料；及沈積氧化物半導體材料作為半導體材料。在一實施例中，置換第一虛設位元線及第一虛設源極線的半導體材料包含通過第一溝槽蝕刻半導體材料。在一實施例中，蝕刻半導體材料包含使用基於氯或氟的蝕刻劑來選擇性地蝕刻半導體材料。在一實施例中，圖案化多層堆疊以形成第一通道結構包含使用包含磷的蝕刻化學物來選擇性地蝕刻多層堆疊的第一區域中的隔離材料。在一實施例中，置換半導體材料包含蝕刻第一通道結構的側壁以便界定凹槽。在一實施例中，置換半導體材料進一步包含用導電材料來填充凹槽。在一實施例中，方法進一步包含在記憶體薄膜層周圍形成導電結構；在第一通道結構與相鄰第二通道結構之間的位置中，蝕刻穿過導電結構的開口；及在開口中沈積介電質材料。
根據實施例，三維記憶體裝置製造的方法包含形成包括第一材料及第二材料的交替層的多層堆疊；在多層堆疊的第一區域中形成複數溝槽，條帶處於該些溝槽之相鄰溝槽之間；從條帶蝕刻第一材料以形成複數通道結構，其中通道結構包括第二材料；在通道結構上方沈積記憶體薄膜層；在第一區域的相對側上，在多層堆疊中形成複數第一開口；蝕刻沿著第一開口的側壁暴露的第二材料以形成連接至第一開口的複數第二開口；及用導電材料填充第一開口及連接至第一開口的第二開口以在第一區域的第一側上形成第一源極線及第一位元線及在第一區域的與第一側相反的第二側上形成第二源極線及第二位元線。在一實施例中，第一源極線、第一位元線、第二源極線、及第二位元線在相同層中形成。在一實施例中，記憶體陣列的第一記憶體元件包含第一源極線及第二位元線，記憶體陣列的與第一記憶體元件相鄰的第二記憶體元件包含第一位元線並且記憶體陣列的與第一記憶體元件相鄰的第三記憶體元件包含第二源極線。在一實施例中，第二材料包含氧化物半導體薄膜。在一實施例中，從條帶蝕刻第一材料以形成通道結構導致通道結構中的每一個具有圓形、正方形、長方形、六邊形、或八邊形的輪廓形狀。在一實施例中，方法進一步包含蝕刻導電材料以在多層堆疊中形成複數第三開口；及用介電質材料填充第三開口。
根據實施例，三維記憶體裝置包含半導體基板；在半導體基板上方的第一記憶體元件，第一記憶體元件包括第一通道區域；在第一記憶體元件上方的第二記憶體元件，第二記憶體元件包括在第一通道區域上方的第二通道區域；包圍第一通道區域及第二通道區域的記憶體薄膜層；包圍記憶體薄膜層的環繞字元線；第一通道區域的第一側上的第一源極線；及在第一通道區域的與第一側相反的第二側上的第一位元線，其中第一通道區域的朝向第一位元線的側壁從記憶體薄膜層的朝向第一位元線的側壁偏置。在一實施例中，裝置進一步包含源極線的堆疊及位元線的堆疊，其中源極線的堆疊包含第一源極線，並且其中位元線的堆疊包含第一位元線。在一實施例中，裝置進一步包含源極線的堆疊中的相鄰源極線之間的複數第一隔離層；及位元線的堆疊中的相鄰位元線之間的複數第二隔離層。在一實施例中，源極線的堆疊中的源極線的長度在朝向半導體基板的方向上增加，並且位元線的堆疊中的位元線的長度在朝向半導體基板的方向上增加。在一實施例中，第一及第二通道區域包含氧化物半導體薄膜。在一實施例中，第一及第二通道區域中的每一個具有圓形、正方形、長方形、六邊形、或八邊形的輪廓形狀。
前述概述多個實施例的特徵以使得熟習此項技術者可更好理解本揭示案的態樣。熟習此項技術者應認識到其可容易使用本揭示案作為設計或改進執行相同目的及/或達成本文介紹的實施例的相同優勢的其他過程及結構的基礎。熟習此項技術者應亦認識到此類等效構建不脫離本揭示案的精神及範圍，並且其可在本文中進行各種變化、取代、及變更而不脫離本揭示案的精神及範圍。
56:光阻劑 100:記憶體陣列 101:基板 103:隔離層 105:源極線 107:位元線 109:字元線 111:記憶體薄膜 115:閘極隔離插入物 117:陣列分隔物 120:記憶體元件堆疊 121:半導體通道區域 125:記憶體元件 136:結構 1001:金屬填充材料 1101:字元線間隙 1301:第一梯級區域 1303:第二梯級區域 1305:第三梯級區域 1307:梯級接觸區域 1309:導電接點 1313:梯級接觸結構 1403:行 1405:導電字元線結構 1407:導電源極線結構 1409:導電位元線結構 201:多層堆疊 203:虛設半導體層 204:電晶體 205:第一區域 207:第二區域 2001:開口 2020:閘極介電質層 2040:閘極電極 2060:源極/汲極區域 2080:閘極分隔物 2100:第一層間介電質層(ILD) 2120:第二層間介電質層(ILD) 2140:源極/汲極接點 2160:閘極接點 2200:互連結構 2220:導電特徵 2240:介電質層 301:閘極溝槽 303:通道區域 305:條帶 403:源極/位元線區域 700:金屬間介電質(IMD) 701:環繞字元線結構 801:開口 901:源極/位元線間隙 905:凹槽 907:區域 908:區域 BL1:位元線 BL2:位元線 BL3:位元線 D1:深度 SL1:源極線 SL2:源極線 SL3:源極線 V th:閾值電壓 W1:寬度 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線
本揭示案的態樣從與隨附圖式一起閱讀之以下實施方式來最佳地理解。應指出，根據行業中的標準實務，各個特徵不按比例繪製。事實上，為了論述清楚，各個特徵的尺寸可任意增加或降低。 第1A圖示出根據一些實施例的3D NOR記憶體陣列。 第1B圖示出根據實施例的3D NOR記憶體陣列的自頂向下視圖。 第1C圖示出根據實施例的3D NOR記憶體陣列的等效電路。 第1D、1E、1F、及1G圖示出根據一些實施例的3D NOR記憶體陣列。 第2、3A、3B、4、5、6、7、8、9A、9B、9C、9D、9E、10、11、12A、12B、12C、12D、12E、12F、13A、13B、13C、13D、13E、13F、及13G圖示出根據實施例的製造3D NOR記憶體陣列的中間階段中的透視、橫截面及頂部視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體陣列
101:基板
103:隔離層
105:源極線
107:位元線
109:字元線
111:記憶體薄膜
115:閘極隔離插入物
117:陣列分隔物
125:記憶體元件
BL:位元線
SL:源極線

Claims (20)

  1. 一種方法，包括以下步驟： 形成包含一隔離材料及一半導體材料的交替層的一多層堆疊； 圖案化該多層堆疊以在該多層堆疊的一第一區域中形成一第一通道結構，其中該第一通道結構包含該半導體材料； 在該第一通道結構上方沈積一記憶體薄膜層； 蝕刻貫穿該多層堆疊的一第二區域的一第一溝槽以在該第二區域中形成一第一虛設位元線及一第一虛設源極線，其中該第一虛設位元線及該第一虛設源極線各自包含該半導體材料；及 用一導電材料置換該第一虛設位元線及該第一虛設源極線的該半導體材料以形成一第一位元線及一第一源極線。
  2. 如請求項1所述之方法，其中該形成該多層堆疊之步驟包括以下步驟： 沈積一介電質材料作為該隔離材料；及 沈積一氧化物半導體材料作為該半導體材料。
  3. 如請求項1所述之方法，其中該置換該第一虛設位元線及該第一虛設源極線的該半導體材料之步驟包括以下步驟：通過該第一溝槽蝕刻該半導體材料。
  4. 如請求項3所述之方法，其中蝕刻該半導體材料之步驟包括以下步驟：使用一基於氯或氟的蝕刻劑來選擇性地蝕刻該半導體材料。
  5. 如請求項1所述之方法，其中該圖案化該多層堆疊以形成該第一通道結構之步驟包括以下步驟：使用包含磷的一蝕刻化學物來選擇性地蝕刻該多層堆疊的該第一區域中的該隔離材料。
  6. 如請求項1所述之方法，其中該置換該半導體材料之步驟包括以下步驟：蝕刻該第一通道結構的側壁以便界定一凹槽。
  7. 如請求項6所述之方法，其中該置換該半導體材料之步驟進一步包括以下步驟：用該導電材料來填充該凹槽。
  8. 如請求項1所述之方法，進一步包括以下步驟： 在該記憶體薄膜層周圍形成一導電結構； 在該第一通道結構與一相鄰第二通道結構之間的一位置中，蝕刻穿過該導電結構的一開口；及 在該開口中沈積一介電質材料。
  9. 一種方法，包括以下步驟： 形成包含一第一材料及一第二材料的交替層的一多層堆疊； 在該多層堆疊的一第一區域中形成複數溝槽，一條帶處於該些溝槽之相鄰溝槽之間； 從該條帶蝕刻該第一材料以形成複數通道結構，其中該些通道結構包含該第二材料； 在該些通道結構上方沈積一記憶體薄膜層； 在該第一區域的相對側上，在該多層堆疊中形成複數第一開口； 蝕刻沿著該些第一開口的側壁暴露的該第二材料以形成連接至該些第一開口的複數第二開口；及 用一導電材料填充該些第一開口及連接至該些第一開口的該些第二開口以在該第一區域的一第一側上形成一第一源極線及一第一位元線，並且在該第一區域的與該第一側相反的一第二側上形成一第二源極線及一第二位元線。
  10. 如請求項9所述之方法，其中該第一源極線、該第一位元線、該第二源極線、及該第二位元線在相同層中形成。
  11. 如請求項9所述之方法，其中一記憶體陣列的一第一記憶體元件包含該第一源極線及該第二位元線，該記憶體陣列的與該第一記憶體元件相鄰的一第二記憶體元件包含該第一位元線，並且該記憶體陣列的與該第一記憶體元件相鄰的一第三記憶體元件包含該第二源極線。
  12. 如請求項9所述之方法，其中該第二材料包含一氧化物半導體薄膜。
  13. 如請求項9所述之方法，其中從該條帶該蝕刻該第一材料以形成通道結構導致該些通道結構中的每一者具有圓形、正方形、長方形、六邊形、或八邊形的一輪廓形狀。
  14. 如請求項9所述之方法，其進一步包括以下步驟： 蝕刻該導電材料以在該多層堆疊中形成複數第三開口；及 用一介電質材料填充該些第三開口。
  15. 一種裝置，其包含： 一半導體基板； 一第一記憶體元件，在該半導體基板上方，該第一記憶體元件包含一第一通道區域； 一第二記憶體元件，在該第一記憶體元件上方，該第二記憶體元件包含在該第一通道區域上方的一第二通道區域； 一記憶體薄膜層，包圍該第一通道區域及該第二通道區域； 一環繞字元線，包圍該記憶體薄膜層； 一第一源極線，在該第一通道區域的一第一側上；及 一第一位元線，在該第一通道區域的與該第一側相反的一第二側上，其中相對於該記憶體薄膜層的朝向該第一位元線的一側壁，該第一通道區域的朝向該第一位元線的一側壁偏置。
  16. 如請求項15所述之裝置，進一步包含源極線的一堆疊及位元線的一堆疊，其中源極線的該堆疊包含該第一源極線，並且其中位元線的該堆疊包含該第一位元線。
  17. 如請求項16所述之裝置，進一步包括： 源極線的該堆疊中的相鄰源極線之間的複數第一隔離層；及 位元線的該堆疊中的相鄰位元線之間的複數第二隔離層。
  18. 如請求項17所述之裝置，其中源極線的該堆疊中的源極線的長度在朝向該半導體基板的一方向上增加，並且位元線的該堆疊中的位元線的長度在朝向該半導體基板的一方向上增加。
  19. 如請求項15所述之裝置，其中該第一通道區域及該第二通道區域包含一氧化物半導體薄膜。
  20. 如請求項15所述之裝置，其中該第一通道區域及該第二通道區域中的每一者具有圓形、正方形、長方形、六邊形、或八邊形的一輪廓形狀。
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