KR102602495B1 - 메모리 어레이 격리 구조물들 - Google Patents

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Abstract

메모리 셀은 반도체 기판 위의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 워드 라인과 접촉하는 메모리 막; 및 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS) 층을 포함하고, 메모리 막은 OS 층과 워드 라인 사이에 배치되며, 메모리 셀은 소스 라인 및 비트 라인을 분리시키는 유전체 재료를 포함한다. 유전체 재료는 OS 층과의 계면을 형성한다. 유전체 재료는 수소를 포함하며, 유전체 재료와 OS 층 사이의 계면에서의 수소 농도는 3 원자 퍼센트(at%) 이하이다.

Description

메모리 어레이 격리 구조물들{MEMORY ARRAY ISOLATION STRUCTURES}
우선권 주장 및 교차 참조
이 출원은 2020년 6월 30일자로 출원된 미국 가출원 제63/045,992호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
반도체 메모리들은 예를 들어 라디오들, 텔레비전들, 휴대 전화들, 및 개인용 컴퓨팅 디바이스들을 포함한 전자 애플리케이션들을 위한 집적 회로들에 사용된다. 반도체 메모리들은 2개의 주요 카테고리들을 포함한다. 하나는 휘발성 메모리들이고; 다른 하나는 비휘발성 메모리들이다. 휘발성 메모리들은 랜덤 액세스 메모리(RAM, Random Access Memory)를 포함하며, 이는 2개의 하위 카테고리들, 정적 랜덤 액세스 메모리(SRAM, Static Random Access Memory) 및 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory)로 추가로 나뉘어질 수 있다. SRAM과 DRAM은 전원이 공급되지 않을 때 그들이 저장한 정보를 잃기 때문에 휘발성이다.
한편, 비휘발성 메모리들은 그들에 저장된 데이터를 유지할 수 있다. 비휘발성 반도체 메모리의 한 타입은 강유전성 랜덤 액세스 메모리(FeRAM 또는 FRAM)이다. FeRAM의 장점은 빠른 기록/판독 속도 및 작은 사이즈이다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a, 도 1b 및 도 1c는 몇몇 실시예들에 따른 메모리 어레이의 사시도, 회로도, 및 하향 평면도(top down view)를 예시한다.
도 2, 도 3a, 도 3b, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12a, 도 12b, 도 13, 14, 15, 16, 17a, 17b, 18a, 18b, 19a, 19b, 20, 21, 22a, 도 22b, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c 및 도 28d는 몇몇 실시예들에 따른 메모리 어레이를 제조하는 다양한 도면들을 예시한다.
도 29, 도 30 및 도 31는 몇몇 실시예들에 따른 메모리 어레이의 다양한 도면들을 예시한다.
도 32a 및 도 32b는 몇몇 실시예들에 따른 디바이스의 특징들을 예시한다.
도 33a, 도 33b, 도 33c 및 도 33d는 몇몇 실시예들에 따른 메모리 어레이를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 복수의 수직으로 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 각각의 메모리 셀은 게이트 전극 역할을 하는 워드 라인 영역, 제1 소스/드레인 전극 역할을 하는 비트 라인 영역, 및 제2 소스/드레인 전극 역할을 하는 소스 라인 영역을 갖는 박막 트랜지스터(TFT, thin film transistor)를 포함한다. 각각의 TFT는 절연 메모리 막(예를 들어, 게이트 유전체로서) 및 산화물 반도체(OS, oxide semiconductor) 채널 영역을 더 포함한다.
도 1a, 도 1b 및 도 1c는 몇몇 실시예들에 따른 메모리 어레이의 예들을 예시한다. 몇몇 실시예에 따라 도 1a는 3차원 뷰로 메모리 어레이(200)의 일부의 예를 예시하고; 도 1b는 메모리 어레이(200)의 회로도를 예시하고; 도 1c는 메모리 어레이(200)의 평면도를 예시한다. 메모리 어레이(200)는 행들 및 열들의 그리드로 배열될 수 있는 복수의 메모리 셀들(202)을 포함한다. 메모리 셀들(202)은 추가로 수직으로 적층되어 3차원 메모리 어레이를 제공함으로써 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(200)는 반도체 다이의 백 엔드 오브 라인(BEOL, back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이 반도체 다이의 상호연결 층들에 배치될 수 있다.
몇몇 실시예들에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 각각의 메모리 셀(202)은 게이트 유전체로서 절연 메모리 막(90)을 갖는 박막 트랜지스터(TFT, thin film transistor)(204)를 포함할 수 있다. 몇몇 실시예들에서, 각각의 TFT(204)의 게이트는 각각의 워드 라인(예를 들어, 도전성 라인(72))에 전기적으로 커플링되고, 각각의 TFT(204)의 제1 소스/드레인 영역은 각각의 비트 라인(예를 들어, 도전성 라인(106))에 전기적으로 커플링되고, 각각의 TFT(204)의 제2 소스/드레인 영역은 각각의 소스 라인(예를 들어, 도전성 라인(108))에 전기적으로 커플링되며, 이는 제2 소스/드레인 영역을 접지에 전기적으로 커플링한다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀들(202)은 공통 워드 라인을 공유할 수 있는 한편, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀들(202)은 공통 소스 라인 및 공통 비트 라인을 공유할 수 있다.
메모리 어레이(200)는 도전성 라인들(72) 중 인접한 도전성 라인들 사이에 배치된 유전체 층들(52)을 갖는 복수의 수직으로 적층된 도전성 라인들(72)(예를 들어, 워드 라인들)을 포함한다. 도전성 라인들(72)은 아래 놓인 기판의 주 표면에 평행한 방향으로 연장된다(도 1a 및 도 1b에 명시적으로 예시되지 않음). 도전성 라인들(72)은 하부 도전성 라인들(72)이 상부 도전성 라인들(72)의 엔드포인트들보다 길고 엔드 포인트들을 지나 측방향으로 연장되도록, 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 도전성 라인들(72)의 다수의 적층된 층들은, 최상부 도전성 라인들(72)이 가장 짧고 최하부 도전성 라인들(72)이 가장 길도록 예시된다. 도전성 라인들(72)의 각각의 길이는 아래 놓인 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 도전성 라인들(72) 각각의 일부는 메모리 어레이(200) 위로부터 액세스가능할 수 있고, 도전성 콘택들은 도전성 라인들(72) 각각의 노출된 부분에 만들어질 수 있다.
메모리 어레이(200)는 복수의 도전성 라인들(106)(예를 들어, 비트 라인들) 및 도전성 라인들(108)(예를 들어, 소스 라인들)을 더 포함한다. 도전성 라인들(106 및 108)은 각각 도전성 라인들(72)에 수직한 방향으로 연장될 수 있다. 유전체 재료(98)는 도전성 라인들(106)과 도전성 라인들(108) 중 인접한 것들 사이에 배치되고 이들을 격리시킨다. 몇몇 실시예들에서, 유전체 재료(98)의 적어도 일부는 감소된 유량으로 도입되는 수소-포함 프리커서를 사용하여 형성된 저 수소 재료이다. 예를 들어, 산화물 반도체(OS) 층(92)(후술됨)과 물리적으로 접촉하는 유전체 재료(98)(예를 들어, 유전체 재료(98A))의 적어도 일부는 3 원자 퍼센트(at %) 미만과 같이 상대적으로 낮은 수소 농도를 가질 수 있다. 낮은 수소 농도(예를 들어, 상기 범위의)는 OS 층(92)으로의 수소 확산을 감소시켜, 결함을 감소시키고 디바이스 안정성을 향상시킬 수 있다. 예를 들어, 실시예 유전체 재료(98)로 수소 확산을 감소시킴으로써, TFT들(204)의 문턱 전압(Vth) 곡선은 양의 바이어스 방향으로 이동하여 TFT들(204)의 안정성을 향상시킬 수 있다. 예를 들어, 유전체 재료(98)를 성막하는데 사용되는 수소-포함 프리커서(들)의 유량을 감소시킴으로써 유전체 재료(98)에서 상대적으로 낮은 수소 농도가 달성될 수 있다. 예를 들어, 유전체 재료(98)가 실리콘 산화물, 실리콘 질화물 등을 포함하는 실시예들에서, 유전체 재료(98)는 유전체 재료(98) 및 OS 층(92)으로의 Ho 또는 H+ 확산을 억제하기 위해 상대적으로 낮은 SiH4 프리커서 유량을 갖는 프로세스에 의해 성막될 수 있다.
교차하는 도전성 라인(72)과 함께 도전성 라인들(106, 108)의 쌍들은 각각의 메모리 셀(202)의 경계들을 정의하고, 유전체 재료(102)는 도전성 라인들(106 및 108)의 인접한 쌍들 사이에 배치되고 이들을 격리시킨다. 몇몇 실시예들에서, 도전성 라인들(108)은 접지에 전기적으로 커플링된다. 도 1a는 도전성 라인들(108)에 대한 도전성 라인들(106)의 특정 배치를 예시하지만, 다른 실시예들에서 도전성 라인들(106 및 108)의 배치가 뒤집힐 수 있다는 것을 이해해야 한다.
상기 논의된 바와 같이, 메모리 어레이(200)는 또한 산화물 반도체(OS) 층(92)을 포함할 수 있다. OS 층(92)은 메모리 셀들(202)의 TFT들(204)을 위한 채널 영역들을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응 TFT(204)의 각각의 문턱 전압(Vth)보다 높은)이 대응 도전성 라인(72)을 통해 인가될 때, 도전성 라인(72)과 교차하는 OS 층(92)의 영역은 전류가 도전성 라인들(106)로부터 도전성 라인들(108)로 (예를 들어, 화살표 (206)에 의해 표시된 방향으로) 흐르도록 허용할 수 있다. OS 층(92)은 ToF-SIMS(Time-of-Flight Secondary Ion Mass Spectrometry) 분석에 의해 측정된 바와 같이 입방 센티미터 당 약 1020 내지 약 1022 개의 원자 범위와 같이 비교적 낮은 수소 농도를 가질 수 있다. 그 결과, TFT들(204)의 안정성은 수소 농도가 더 높은 OS 층을 갖는 TFT들에 비해 향상될 수 있다.
도전성 라인들(72)과 OS 층(92) 사이에 메모리 막(90)이 배치되고, 메모리 막(90)은 TFT들(204)을 위한 게이트 유전체들을 제공할 수 있다. 몇몇 실시예들에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전성 재료를 포함한다. 따라서, 메모리 어레이(200)는 강유전성 랜덤 액세스 메모리(FERAM, ferroelectric random access memory ) 어레이라고도 지칭될 수 있다. 대안적으로, 메모리 막(90)은 2 개의 SiOx 층들(예를 들어, ONO 구조물) 사이에 SiNx 층, 상이한 강유전성 재료, 상이한 타입의 메모리 층(예를 들어, 비트를 저장할 수 있음) 등을 포함하는 다층 구조물일 수 있다.
메모리 막(90)이 강유전성 재료를 포함하는 실시예들에서, 메모리 막(90)은 2 개의 상이한 방향들 중 하나의 방향으로 분극될 수 있고, 분극 방향은 메모리 막(90)에 걸쳐 적절한 전압 차이를 인가하고 적절한 전기장을 발생시킴으로써 변경될 수 있다. 분극은 상대적으로 국부화될 수 있고(예를 들어, 일반적으로 메모리 셀들(202)의 각각의 경계 내에 포함됨), 메모리 막(90)의 연속 영역이 복수의 메모리 셀들(202)에 걸쳐 연장될 수 있다. 메모리 막(90)의 특정 영역의 분극 방향에 따라, 대응 TFT(204)의 문턱 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 막(90)의 영역이 제1 전기 분극 방향을 갖는 경우, 대응 TFT(204)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 메모리 막(90)의 영역이 제2 전기 분극 방향을 갖는 경우, 대응 TFT(204) 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압들 간의 차이는 문턱 전압 시프트로 지칭될 수 있다. 문턱 전압 시프트가 클수록 대응 메모리 셀(202)에 저장된 디지털 값을 더 쉽게 판독할 수 있다(예를 들어, 오류 발생 가능성이 적음).
이러한 실시예들에서 메모리 셀(202)에 대한 기록 동작을 수행하기 위해, 기록 전압이 메모리 셀(202)에 대응하는 메모리 막(90)의 일부에 인가된다. 기록 전압은 예를 들어, 대응 도전성 라인(72)(예를 들어, 워드 라인) 및 대응 도전성 라인들(106/108)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가될 수 있다. 메모리 막(90)의 일부에 기입 전압을 인가함으로써, 메모리 막(90) 영역의 분극 방향은 변경될 수 있다. 그 결과, 대응 TFT(204)의 대응 문턱 전압은 또한 낮은 문턱 전압에서 높은 문턱 전압으로, 또는 그 반대로 전환될 수 있고, 디지털 값은 메모리 셀(202)에 저장될 수 있다. 도전성 라인들(72)이 도전성 라인들(106 및 108)과 교차하기 때문에, 개별 메모리 셀들(202)이 기록 동작을 위해 선택될 수 있다.
이러한 실시예들에서 메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 대응 도전성 라인(72)(예를 들어, 워드 라인)에 인가된다. 메모리 막(90)의 대응 영역의 분극 방향에 따라, 메모리 셀(202)의 TFT(204)는 턴온되거나 턴온되지 않을 수 있다. 그 결과, 도전성 라인(106)은 도전성 라인(108)(예를 들어, 접지에 커플링된 소스 라인)을 통해 방전될 수도 있고 방전되지 않을 수도 있으며, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 도전성 라인들(72)이 도전성 라인들(106 및 108)과 교차하기 때문에, 개별 메모리 셀들(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 추후 도면들에서 사용되는 메모리 어레이(200)의 참조 단면도들을 추가로 예시한다. 단면 B-B'는 도전성 라인들(72)의 종축을 따라, 그리고 예를 들어 TFT(204)의 전류 흐름 방향에 평행한 방향으로 있다. 단면 C-C'는 단면 B-B'에 수직이고, 도전성 라인들(72)의 종축에 평행하다. 단면 C-C'는 도전성 라인들(106)을 통해 연장된다. 단면 D-D’는 단면 C-C’에 평행하고, 유전체 재료(55)를 통해 연장된다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로들을 추가로 예시한다. 회로들은 기판(50)의 상부면에 능동 디바이스들(예를 들어, 트랜지스터들)을 포함한다. 트랜지스터들은 기판(50)의 상부면들 위에 게이트 유전체 층들(202)을 그리고 게이트 유전체 층들(202) 위에 게이트 전극들(204)을 포함할 수 있다. 소스/드레인 영역들(206)은 게이트 유전체 층들(202) 및 게이트 전극들(204)의 양측 상의 기판(50)에 배치된다. 게이트 스페이서들(208)은 게이트 유전체 층들(202)의 측벽들을 따라 형성되고, 소스/드레인 영역들(206)을 적절한 측방향 거리만큼 게이트 전극들(204)로부터 분리한다. 몇몇 실시예들에서, 트랜지스터들은 평면 전계 효과 트랜지스터(FET)들, 핀 전계 효과 트랜지스터(finFET)들, 나노 전계 효과 트랜지스터(nanoFET)들 등일 수 있다.
제1 ILD(210)는 소스/드레인 영역들(206), 게이트 유전체 층들(202) 및 게이트 전극(204)을 둘러싸고 격리시키며, 제2 ILD(212)는 제1 ILD(210) 위에 있다. 소스/드레인 콘택들(214)은 제2 ILD(212) 및 제1 ILD(210)를 통해 연장되고 소스/드레인 영역들(206)에 전기적으로 커플링되며, 게이트 콘택들(216)은 제2 ILD(212)를 통해 연장되고 게이트 전극들(204)에 전기적으로 커플링된다. 하나 이상의 유전체 층(224) 및 하나 이상의 유전체 층(224)에 형성된 도전성 피처(222)를 포함하는 상호연결 구조물(220)은 제2 ILD(212), 소스/드레인 콘택들(214) 및 게이트 콘택들(216) 위에 있다. 도 2는 2 개의 적층된 유전체 층들(224)을 예시하지만, 상호연결 구조물(200)은 그 안에 도전성 피처들(222)이 배치된 임의의 수의 유전체 층들(224)을 포함할 수 있다는 것을 이해해야 한다. 상호연결 구조물(220)은 기능 회로들을 형성하기 위해 게이트 콘택들(216) 및 소스/드레인 콘택들(214)에 전기적으로 연결될 수 있다. 몇몇 실시예들에서, 상호연결 구조물(220)에 의해 형성된 기능 회로들은 논리 회로들, 메모리 회로들, 감지 증폭기들, 제어기들, 입력/출력 회로들, 이미지 센서 회로들 등, 또는 이들의 조합들을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터들을 논의하지만, 다른 능동 디바이스들(예를 들어, 다이오드들 등) 및/또는 수동 디바이스들(예를 들어, 커패시터들, 저항기들 등)도 또한 기능 회로들의 일부로서 형성될 수 있다.\
도 3a 및 도 3b에서, 다층 스택(58)이 도 2의 구조물 위에 형성된다. 기판(50), 트랜지스터들, ILD들, 및 상호연결 구조물(120)은 단순성과 명료성을 위해 후속 도면들에서 생략될 수 있다. 다층 스택(58)이 상호연결 구조물(220)의 유전체 층들(224)과 접촉하는 것으로 예시되어 있지만, 임의의 수의 중간 층들이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 예를 들어, 절연 층들(예를 들어, 로우-k 유전체 층들)에 도전성 피처들을 포함하는 하나 이상의 추가 상호연결 층이 기판(50)과 다층 스택(58) 사이에 배치될 수 있다. 몇몇 실시예들에서, 도전성 피처들은 기판(50) 및/또는 메모리 어레이(200)상의 능동 디바이스들에 대한 전력, 접지 및/또는 신호 라인들을 제공하도록 패터닝될 수 있다(도 1a 및 도 1b 참조).
다층 스택(58)은 도전성 라인들(72A-D)(통칭하여 도전성 층들(54)로 지칭됨) 및 유전체 층들(52A-C)(통칭하여 유전체 층들(52)로 지칭됨)의 교번 층들을 포함한다. 도전성 층들(54)은 도전성 라인들(72)(예를 들어, 워드 라인들)을 정의하기 위해 후속 단계들에서 패터닝될 수 있다. 도전성 층(54)은 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합들 등과 같은 도전성 재료를 포함할 수 있고, 유전체 층들(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합들 등과 같은 절연 재료를 포함할 수 있다. 도전성 층들(54) 및 유전체 층들(52)은 각각 예를 들어, 화학 기상 증착(CVD, chemical vapor deposition), 원자 층 증착(ALD, atomic layer deposition), 물리 기상 증착(PVD, physical vapor deposition), 플라즈마 강화 CVD(PECVD, plasma enhanced CVD) 등을 사용하여 형성될 수 있다. 도 3a 및 도 3b는 특정 개수의 도전성 층들(54) 및 유전체 층들(52)을 예시하지만, 다른 실시예들은 상이한 개수의 도전성 층들(54) 및 유전체 층들(52)을 포함할 수 있다.
도 4 내지 도 12b는 몇몇 실시예들에 따른, 메모리 어레이(200)의 계산 구조의 제조에 있어서의 중간 단계들의 도면들이다. 도 4 내지 도 11 및 도 12b는 도 1에 예시된 참조 단면 B-B'를 따라 예시되어 있다. 도 12a는 3차원 도면으로 예시된다.
도 4에서, 포토레지스트(56)가 다층 스택(58) 위에 형성된다. 위에서 논의된 바와 같이, 다층 스택(58)은 도전성 층들(54)(54A, 54B, 54C 및 54D로 라벨붙여짐) 및 유전체 층들(52)(52A, 52B 및 52C로 라벨붙여짐)의 교번하는 층들을 포함할 수 있다. 포토레지스트(56)는 스핀-온 기법을 사용함으로써 형성될 수 있다.
도 5에서, 포토레지스트(56)는 다층 스택(58)의 나머지 부분들을 마스킹하면서 영역들(60)에서 다층 스택(58)을 노출시키도록 패터닝된다. 예를 들어, 다층 스택(58)의 최상층(예를 들어, 도전성 층(54D))이 영역들(60)에서 노출될 수 있다. 포토레지스트(56)는 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다.
도 6에서, 영역들(60) 내의 다층 스택(58)의 노출된 부분들은 마스크로서 포토레지스트(56)를 사용하여 에칭된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역들(60)에서 도전성 층(54D) 및 유전체 층(52C)의 일부를 제거하고 개구들(61)을 정의할 수 있다. 도전성 층(54D) 및 유전체 층(52C)은 상이한 재료 조성들을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하기 위해 사용되는 에천트들은 상이할 수 있다. 몇몇 실시예들에서, 유전체 층(52C)은 도전성 층(54D)을 에칭하는 동안 에칭 스탑 층으로서 작용하고, 도전성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 스탑 층으로서 작용한다. 그 결과, 도전성 층(54E) 및 도전성 층(54D)의 일부는 다층 스택(58)의 나머지 층들을 제거하지 않고 선택적으로 제거될 수 있으며, 개구들(61)은 원하는 깊이로 연장될 수 있다. 대안적으로, 개구들(61)이 원하는 깊이에 도달한 후에, 개구들(61)의 에칭을 중단하기 위해 시간 설정된(timed) 에칭 프로세스들이 사용될 수 있다. 결과적인 구조물에서, 도전성 층(54C)은 영역들(60)에서 노출된다.
도 7에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭은 감소하고 영역들(60 및 62)의 다층 스택(58) 일부가 노출될 수 있다. 예를 들어, 영역들(60)에서 도전성 층(54C)의 상부면이 노출될 수 있고, 영역들(62)에서 도전성 층(54D)의 상부면이 노출될 수 있다.
도 8에서, 영역들(60 및 62) 내의 도전성 층(54D), 유전체 층(52C), 도전성 층(54C), 및 유전체 층(52B)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용가능한 에칭 프로세스들에 의해 제거된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 다층 스택(58)내로 추가로 연장시킬 수 있다. 도전성 층들(54D/54C) 및 유전체 층들(52C/52B)은 상이한 재료 조성들을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하기 위해 사용되는 에천트들은 상이할 수 있다. 몇몇 실시예들에서, 유전체 층(52C)은 도전성 층(54D)을 에칭하는 동안 에칭 스탑 층으로서 작용하고; 도전성 층(54C)은 유전체 층(52C)을 에칭하는 동안 에칭 스탑 층으로서 작용하고; 유전체 층(52B)은 도전성 층(54C)을 에칭하는 동안 에칭 스탑 층으로서 작용하며; 도전성 층(54B)은 유전체 층(52B)을 에칭하는 동안 에칭 스탑 층으로서 작용한다. 그 결과, 도전성 층들(54D/54C) 및 유전체 층들(52C/52B)의 일부는 다층 스택(58)의 나머지 층들을 제거하지 않고 선택적으로 제거될 수 있으며, 개구들(61)은 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스들 동안, 도전성 층들(54) 및 유전체 층들(52)의 에칭되지 않은 부분들은 아래 놓인 층들에 대한 마스크로 작용하고, 그 결과 도전성 층(54D) 및 유전체 층(52C)의 이전 패턴이(도 7 참조) 아래 놓인 도전성 층(54C) 및 유전체 층(52B)에 전사될 수 있다. 결과적인 구조물에서, 도전성 층(54B)은 영역(60)에서 노출되고, 도전성 층(54C)은 영역(62)에서 노출된다.
도 9에서, 포토레지스트(56)는 다층 스택(58)의 추가적인 부분들을 노출시키기 위해 트리밍된다. 포토레지스트(56)는 허용가능한 포토리소그래피 기법들을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(56)의 폭은 감소되고 영역들(60, 62 및 64)의 다층 스택(58) 일부가 노출될 수 있다. 예를 들어, 영역들(60)에서 도전성 층(54B)의 상부면이 노출될 수 있고; 영역들(62)에서 도전성 층(54C)의 상부면이 노출될 수 있고, 영역들(64)에서 도전성 층(54D)의 상부면이 노출될 수 있다.
도 10에서, 영역들(60, 62 및 64) 내의 도전성 층들(54D, 54C 및 54B)의 일부는 마스크로서 포토레지스트(56)를 사용하는 허용가능한 에칭 프로세스들에 의해 제거된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구들(61)을 다층 스택(58)내로 추가로 연장시킬 수 있다. 몇몇 실시예들에서, 유전체 층(52C)은 도전성 층(54D)을 에칭하는 동안 에칭 스탑 층으로서 작용하고; 유전체 층(52B)은 도전성 층(54C)을 에칭하는 동안 에칭 스탑 층으로서 작용하며; 유전체 층(52A)은 도전성 층(54B)을 에칭하는 동안 에칭 스탑 층으로서 작용한다. 그 결과, 도전성 층들(54D, 54C 및 54B)의 일부는 다층 스택(58)의 나머지 층들을 제거하지 않고 선택적으로 제거될 수 있으며, 개구들(61)은 원하는 깊이로 연장될 수 있다. 또한, 에칭 프로세스들 동안, 유전체 층들(52) 각각은 아래 놓인 층들에 대한 마스크로 작용하고, 그 결과 유전체 층들(52C/52B)의 이전 패턴이(도 9 참조) 아래 놓인 도전성 층들(54C/54B)에 전사될 수 있다. 결과적인 구조물에서, 유전체 층(52A)은 영역들(60)에서 노출되고; 유전체 층(52B)은 영역들(62)에서 노출되고; 유전체 층(52C)은 영역들(64)에서 노출된다.
도 11에서, 포토레지스트(56)는 예컨대 허용가능한 애싱 또는 습식 스트립 프로세스에 의해 제거될 수 있다. 따라서, 계단 구조물(68)이 형성된다. 계단 구조물은 도전성 층들(54) 및 유전체 층들(52)의 교번하는 것들의 스택을 포함한다. 하부 도전성 층들(54)은 상부 도전성 층(54)보다 더 넓고 상부 도전성 층(54)을 지나 측방향으로 연장되며, 도전성 층들(54) 각각의 폭은 기판(50)을 향하는 방향으로 증가한다. 예를 들어, 도전성 층(54A)은 도전성 층(54B)보다 길 수 있고; 도전성 층(54B)은 도전성 층(54C)보다 길 수 있고; 도전성 층(54C)은 도전성 층(54D)보다 길 수 있다. 결과적으로, 후속 프로세스 단계들에서 계단 구조물(68) 위에서 도전성 층들(54) 각각으로 도전성 콘택들이 만들어질 수 있다.
도 12에서, 금속간 유전체(IMD, inter-metal dielectric)(70)가 다층 스택(58) 위에 성막된다. IMD(70)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. IMD(70)는 유전체 층들(52)의 측벽들 뿐 아니라 도전성 층들(54)의 측벽들을 따라 연장된다. 또한, IMD(70)는 유전체 층들(52) 각각의 상부면들과 접촉할 수 있다.
도 12에 추가로 예시된 바와 같이, 제거 프로세스가 그 후 IMD(70)에 적용되어 다층 스택(58) 위에 초과 유전체 재료를 제거한다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, IMD(70)와 다층 스택(58)의 상부면들이 수평이 되도록 다층 스택(58)을 노출시킨다.
도 13 내지 도 17b는 몇몇 실시예들에 따른, 메모리 어레이(200)의 제조에 있어서의 중간 단계들의 도면들이다. 도 13 내지 도 17b에서, 다층 스택(58)이 형성되고 다층 스택(58)에 트렌치들이 형성되어, 도전성 라인들(72)을 정의한다. 도전성 라인들(72)은 메모리 어레이(200)의 워드 라인들에 대응할 수 있고, 도전성 라인들(72)은 메모리 어레이(200)의 결과적인 TFT들에 대한 게이트 전극들을 추가로 제공할 수 있다. 도 17a는 3차원 도면으로 예시된다. 도 13 내지 도 16 및 도 17b는 도 1a에 예시된 참조 단면 C-C'를 따라 예시된다.
도 13에서, 하드 마스크(80) 및 포토레지스트(82)가 다층 스택(58) 위에 성막된다. 하드 마스크 층(80)은 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 예를 들어, CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 포토레지스트(82)는 예를 들어, 스핀-온 기법을 사용함으로써 형성될 수 있다.
도 14에서, 포토레지스트(82)는 트렌치들(86)을 형성하도록 패터닝된다. 포토레지스트들은 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(82)는 패터닝을 위해 노광될 수 있다. 노광 프로세스 이후, 포토레지스트(82)는 네거티브 또는 포지티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하도록 현상될 수 있으며, 이에 따라 트렌치들(86) 형태의 패터닝을 정의할 수 있다.
도 15에서, 포토레지스트(82)의 패턴은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 허용가능한 에칭 프로세스를 사용하여 하드 마스크(84)에 전사된다. 에칭은 이방성일 수 있다. 따라서, 트렌치들(86)은 하드 마스크(84)를 통해 연장되도록 형성된다. 포토레지스트(82)는 예를 들어 애싱 프로세스에 의해 제거될 수 있다.
도 16에서, 하드 마스크(84)의 패턴은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 하나 이상의 허용가능한 에칭 프로세스를 사용하여 다층 스택(58)에 전사된다. 에칭 프로세스들은 이방성일 수 있다. 따라서, 다층 스택(58)을 통해 연장된 트렌치들(86) 및 도전성 라인들(72)(예를 들어, 워드 라인들)은 도전성 층들(54)로부터 형성된다. 도전성 층들(54)을 통해 트렌치들(86)을 에칭함으로써, 인접한 도전성 라인들(72)이 서로 분리될 수 있다. 이어서, 도 17a 및 도 17b에서, 하드 마스크(84)는 그 후 습식 에칭 프로세스, 건식 에칭 프로세스, 평탄화 프로세스, 이들의 조합들 등과 같은 허용가능한 프로세스에 의해 제거될 수 있다. 다층 스택(58)의 계단 형상으로 인해(예를 들어, 도 12 참조), 도전성 라인들(72)은 기판(50)을 향하는 방향으로 증가하는 다양한 길이들을 가질 수 있다. 예를 들어, 도전성 라인들(72A)은 도전성 라인들(72B)보다 길 수 있고; 도전성 라인들(72B)은 도전성 라인들(72C)보다 길 수 있고; 도전성 라인들(72C)은 도전성 라인들(72D)보다 길 수 있다.
도 18a 내지 도 23c는 트렌치들(86)에서 TFT들(204)(도 1a 참조)을 위한 채널 영역들을 형성하고 패터닝하는 것을 예시한다. 도 18a, 도 18a 및 도 23a는 3차원 도면으로 예시된다. 도 18b, 도 19b, 도 20, 도 21, 도 22a, 도 22b 및 도 23b에서 단면도들은 도 1a의 라인 C-C'를 따라 제공된다. 도 23c는 TFT 구조물의 대응 평면도를 예시한다.
도 18a 및 도 18b에서, 메모리 막(90)은 트렌치들(86)에 컨포멀하게 성막된다. 메모리 막(90)은 메모리 막(90)에 적합한 전압 차를 인가함으로써 두 개의 상이한 분극 방향들 사이에서 스위칭할 수 있는 재료와 같은, 비트를 저장할 수 있는 재료를 가질 수 있다. 예를 들어, 메모리 막(90)의 분극은 전압 차를 인가함으로써 초래되는 전기장으로 인해 변화할 수 있다.
예를 들어, 메모리 막(90)은 하프늄(Hf) 기반 유전체 재료 등과 같은 하이-k 유전체 재료일 수 있다. 몇몇 실시예들에서, 메모리 막(90)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전성 재료를 포함한다. 다른 실시예들에서, 메모리막(90)은 2 개의 SiOx 층들(예를 들어, ONO 구조물) 사이에 SiNx 층을 포함하는 다층 구조물일 수 있다. 또 다른 실시예들에서, 메모리 막(90)은 상이한 강유전성 재료 또는 상이한 타입의 메모리 재료를 포함할 수 있다. 메모리 막(90)은 CVD, PVD, ALD, PECVD 등에 의해 성막되어 트렌치들(86)의 측벽들 및 하부면을 따라 연장될 수 있다. 메모리 막(90)이 성막된 후, 원하는 결정상을 달성하고, 막 품질을 향상시키고, 메모리 막(90)에 대한 막 관련 결함들/불순물들을 감소시키기 위해 어닐링 단계(예를 들어, 약 300 ℃ 내지 약 600 ℃의 온도 범위에서)가 수행될 수 있다. 몇몇 실시예들에서, 어닐링 단계는 또한 BEOL 열 예산을 충족시키고 고온 어닐링 프로세스로부터 다른 피처들을 초래할 수 있는 결함들을 감소시키기 위해 400 ℃ 미만일 수 있다.
도 19a 및 도 19b에서, OS 층(92)은 메모리 막(90) 위의 트렌치들(86)에 컨포멀하게 성막된다. OS 층(92)은 TFT(예를 들어, TFT들(204), 도 1a 참조)를 위한 채널 영역을 제공하기에 적합한 재료를 포함한다. 몇몇 실시예들에서, OS 층(92)은 InxGayZnzMO와 같은 인듐-포함 재료를 포함하며, 여기서 M은 Ti, Al, Ag, Si, Sn 등일 수 있다. X, Y 및 Z는 각각 0 내지 1의 값일 수 있다. 다른 실시예들에서, 상이한 반도체 재료가 OS 층(92)에 사용될 수 있다. OS 층(92)은 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. OS 층(92)은 FE 층(90) 위의 트렌치들(86)의 측벽들 및 하부면을 따라 연장될 수 있다. OS 층(92)이 성막된 후, 산소 관련 분위기에서 어닐링 단계(예를 들어, 약 300 ℃ 내지 약 450 ℃의 온도 범위에서의 또는 약 300 ℃ 내지 약 400 ℃의 온도 범위에서의)는 OS 층(92)의 전하 캐리어들을 활성화하기 위해 수행될 수 있다.
도 20에서, 유전체 재료(98A)는 트렌치들(86)의 측벽들 및 하부면 상에 그리고 OS 층(92) 위에 성막된다. 유전체 재료(98A)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 몇몇 실시예들에서, 유전체 재료(98A)를 성막하는 것은 유전체 재료(98A)가 상대적으로 낮은 수소 농도로 형성되도록 수소-포함 프리커서의 흐름을 감소시키는 것을 포함할 수 있다. 예를 들어, 유전체 재료(98A)가 실리콘-포함 절연 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등)인 실시예들에서, 제1 수소-포함 프리커서(예를 들어, 실란(SiH4), 테트라에틸 실리케이트(TEOS) 등) 및 제2 무 수소 프리커서가 성막 프로세스 동안 동시에 공급될 수 있다. 제1 수소 함유 프리커서가 사용되기 때문이다. 제2 무 수소 프리커서는 예를 들어 유전체 재료(98A)가 실리콘 산화물을 포함할 때 N2O일 수 있고, 제2 무 수소 프리커서는 예를 들어, 유전체 재료(98A)가 실리콘 질화물을 포함할 때 NH3일 수 있다. 제1 수소-포함 프리커서의 유량이 사용되고, 수소 이온들(예를 들어, H+) 및/또는 수소 종(Ho)은 유전체 재료(98A)를 통해 OS 층(92)으로 확산되어 결과적인 트랜지스터에서 불안정성을 유발할 수 있다. 따라서, 다양한 실시예들은 제1 수소-포함 프리커서의 유량을 감소시킴으로써 트랜지스터 안정성을 향상시킨다. 예를 들어, 제1 수소-포함 프리커서의 유량에 대한 제2 무 수소 프리커서의 유량의 비율은 적어도 60일 수 있다. 상기 비율로 프리커서 유량을 유지하면 OS 층(92)으로의 수소 확산이 원하는 수준으로 감소될 수 있고 디바이스 안정성이 향상될 수 있다는 것이 관찰되었다.
몇몇 실시예들에서, 유전체 재료(98A)가 성막된 후 OS 층(92)의 수소 농도는 ToF-SIMS(Time-of-Flight Secondary Ion Mass Spectrometry)에 의해 측정된 바와 같이 입방 센티미터 당 약 1020 원자 내지 입방 센티미터 당 약 1022 원자의 범위일 수 있다. 도 32a는 몇몇 실시예들에 따른 OS 층(92) 및 유전체 재료(98A)에서 수소 농도의 그래프(300)(예를 들어, 곡선(302))를 예시한다. 그래프(300)에서 x 축은 스퍼터링 시간을 나타내며, 이는 ToF-SIM 분석 동안의 검출 시간(예를 들어, 거리)에 대응한다. OS 층(92)의 수소 농도를 이 범위로 유지함으로써, 결과적인 트랜지스터(204)의 문턱 전압 특징 곡선은 양의 바이어스 방향으로 이동하여 트랜지스터의 안정성을 향상시킬 수 있다. 예를 들어, 도 32b는 제1 트랜지스터의 문턱 전압 특성 곡선(306) 및 제2 트랜지스터의 문턱 전압 특성 곡선(308)을 나타내는 그래프(304)를 예시한다. 제1 트랜지스터(예를 들어, 곡선(306)에 대응)는 상기 범위 초과의 수소 농도를 갖는 채널 영역(예를 들어, OS 층)을 갖고, 제2 트랜지스터(예를 들어, 곡선(308)에 대응)는 상기 범위의 수소 농도를 갖는 채널 영역을 갖는다. 화살표(310)는 문턱 전압 특징 곡선(306)과 비교하여 문턱 전압 특징 곡선(308)의 양의 바이어스 방향 시프트를 나타낸다.
실시예의 성막 프로세스들의 결과로서, 유전체 재료 (98A)의 수소 농도는 상대적으로 낮을 수 있다. 예를 들어, 유전체 재료(98A)가 실리콘 산화물(예를 들어, SiOx)을 포함할 때, 유전체 재료(98A)의 수소 농도는 0보다 크고 5at %보다 작을 수 있다. 다른 예로서, 유전체 재료(98A)가 실리콘 질화물(예를 들어, SiNx)을 포함할 때, 유전체 재료(98A)의 전체 수소 농도는 0보다 크고 10at %보다 작을 수 있다. OS 층(92)과 유전체 재료(98A) 사이의 계면(96)에서의 전체 수소 농도는 약 3at % 미만일 수 있다. 유전체 재료(98A)의 수소 농도를 이러한 범위 내에서 유지하는 것은 OS 층(92)으로의 확산 감소 및 트랜지스터 안정성 향상과 같은 이점들을 얻을 수 있다.
도 21에서, 트렌치들(86) 내의 유전체 재료(98A)의 하단 부분들은 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 제거된다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
이어서, 도 21에 의해 또한 예시된 바와 같이, 유전체 재료(98A)는 트렌치들(86)에서 OS 층(92)의 하단 부분을 관통 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. OS 층(92)의 에칭은 트렌치들(86)의 하부면 상의 메모리 막(90)의 일부를 노출시킬 수 있다. 따라서, 트렌치들(86)의 대향 측벽들 상의 OS 층(92)의 부분은 서로 분리될 수 있으며, 이는 메모리 어레이(200)의 메모리 셀들(202) 사이의 격리를 향상시킨다(도 1a 참조).
도 22a 및 도 22b에서, 추가 유전체 재료(98B) 또는 유전체 재료(98C)는 트렌치들(86)의 나머지 부분들을 채우기 위해 성막될 수 있다. 도 22a의 실시예에서, 유전체 재료(98B)는 동일한 재료 조성을 가질 수 있고, 유전체 재료(98A)와 유사한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 재료(98B)는 프리커서를 포함하는 수소에 대해 상대적으로 낮은 유량을 갖는 성막 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 유전체 재료(98B)는 수소 포함 프리커서(예를 들어, SiH4)의 유량에 대한 무 수소 프리커서(예를 들어, N2O)의 유량의 비율이 적어도 60 인 성막 프로세스로 형성될 수 있다. 몇몇 실시예들에서, 수소 포함 프리커서의 유량에 대한 무 수소 프리커서의 유량의 각각의 비율은 유전체 재료(98B)의 성막에 대해 유전체 재료(98A)의 성막과 동일할 수 있다. 결과적으로, 유전체 재료(98B)의 수소 농도는 상대적으로 낮다. 예를 들어, 유전체 재료(98B)가 실리콘 산화물(예를 들어, SiOx)을 포함할 때, 유전체 재료(98)의 전체 수소 농도는 0보다 크고 5at %보다 작을 수 있다. 다른 예로서, 유전체 재료(98B)가 실리콘 질화물(예를 들어, SiNx)을 포함할 때, 유전체 재료(98B)의 전체 수소 농도는 0보다 크고 10at %보다 작을 수 있다.
도 22b는 유전체 재료(98B) 대신에 트렌치emf(86)의 나머지 부분들을 채우기 위해 유전체 재료(98C)가 성막되는 대안적인 실시예의 메모리 어레이(200')를 예시한다. 유전체 재료(98C)는 상이한 재료 조성을 가질 수 있고 유전체 재료(98A)와 상이한 프로세스를 사용하여 형성될 수 있다. 유전체 재료(98C)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 그러나, 유전체 재료(98C)를 성막하는 것은 유전체 재료(98A)에 비해 수소 포함 프리커서의 흐름을 증가시키는 것을 포함할 수 있다. 그 결과, 유전체 재료(98C)는 비교적 높은 수소 농도로 형성된다. 예를 들어, 유전체 재료(98C)가 실리콘-포함 절연 재료(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등)인 실시예들에서, 제3 수소-포함 프리커서(예를 들어, SiH4, TEOS 등) 및 제4 무 수소 프리커서가 성막 프로세스 동안 동시에 유동될 수 있다. 제4 무 수소 프리커서는 예를 들어 유전체 재료(98C)가 실리콘 산화물을 포함할 때 N2O일 수 있고, 제4 무 수소 프리커서는 예를 들어, 유전체 재료(98C)가 실리콘 질화물을 포함할 때 NH3일 수 있다. 예를 들어, 제1 수소-포함 프리커서의 유량에 대한 제2 무 수소 프리커서의 유량의 비율은 60 초과, 예컨대 최대 70일 수 있다. 상기 비율로 프리커서 유량을 유지하면, 유전체 재료(98C)의 수소 농도는 유전체 재료(98A)의 수소 농도보다 클 수 있다는 것이 관찰되었다. 예를 들어, 유전체 재료(98C)가 실리콘 산화물(예를 들어, SiOx)을 포함할 때, 유전체 재료(98C)의 전체 수소 농도는 약 1x1021 atoms/cm3 내지 1x1022 atoms/cm3의 범위일 수 있다. 다른 예로서, 유전체 재료(98C)가 실리콘 질화물(예를 들어, SiNx)을 포함할 때, 유전체 재료(98C)의 전체 수소 농도는 1x1022 atoms/cm3보다 클 수 있다. 상대적으로 낮은 수소 농도의 유전체 재료(98A)가 상대적으로 높은 수소 농도의 유전체 재료(98C)와 OS 층(92)을 분리시키기 때문에, 유전체 재료(98C)의 높은 수소 농도는 결과적인 트랜지스터에서 디바이스 성능을 크게 저하시키지 않을 수 있으며, 전술한 이점들은 여전히 달성될 수 있다.
후속 도면들은 예시의 편의를 위해 도 22a의 실시예(예를 들어, 유전체 재료(98B) 및 유전체 재료(98A)가 동일한 재료 조성을 갖는 경우)에 기초한 추가 프로세싱을 예시한다. 유전체 재료(98B) 및 유전체 재료(98A)는 이후 본 명세서에서 총칭하여 유전체 재료(98)로 지칭될 수 있다. 유사한 프로세싱이 도 22b의 실시예에 적용될 수 있다는 것을 이해해야 한다(예를 들어, 유전체 재료(98C) 및 유전체 재료(98A)는 상이한 재료 조성을 갖는다). 도 33a 내지 도 33c는 도 22b의 실시예에 따른 메모리 어레이(200')를 예시한다.
도 23a 내지 도 23c에서, 제거 프로세스가 그 후 유전체 재료(98), OS 층(92) 및 메모리 막(90)에 적용되어 다층 스택(58) 위의 과잉 재료를 제거한다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 다층 스택(58)의 상부면이 수평이 되도록 다층 스택(58)을 노출시킨다. 도 23c는 도 23a에 예시된 구조물의 대응 평면도를 예시한다.
도 24a 내지 도 27c는 메모리 어레이(200)에서 도전성 라인들(106 및 108)(예를 들어, 소스 라인들 및 비트 라인들)을 제조하는 중간 단계들을 예시한다. 도전성 라인들(106 및 108)은 메모리 어레이(200)의 개별 셀들이 판독 및 기록 동작을 위해 선택될 수 있도록 도전성 라인들(72)에 수직인 방향을 따라 연장될 수 있다. 도 24a 내지 도 27c에서, "A"로 끝나는 도면들은 3D 뷰를 예시하고; "B"로 끝나는 도면들은 평면도를 예시하고; "C"로 끝나는 도면들은 도 1a의 라인 C-C'에 평행한 대응 단면도를 예시한다.
도 24a, 도 24b 및 도 24c에서, 트렌치들(100)은 OS 층(92) 및 유전체 재료(98)(유전체 재료(98A) 및 유전체 재료(98B)를 포함)를 통해 패터닝된다. 도 24c는 도 24b의 라인 C-C'의 단면도를 예시한다. 트렌치들(100)의 패터닝은 예를 들어, 포토리소그래피와 에칭의 조합을 통해 수행될 수 있다. 트렌치들(100)은 메모리 막(90)의 대향 측벽들 사이에 배치될 수 있고, 트렌치들(100)은 메모리 어레이(200)(도 1a 참조)에서 메모리 셀들의 인접한 스택을 물리적으로 분리시킬 수 있다.
도 25a, 도 25b 및 도 25c에서, 유전체 재료(102)가 트렌치들(100)에 성막되고 트렌치들을 채운다. 도 25c는 도 25b의 라인 C-C'의 단면도를 예시한다. 유전체 층(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있으며, 이는 CVD, PVD, ALD, PECVD 등에 의해 성막될 수 있다. 유전체 층(102)은 OS 층(92) 위의 트렌치들(86)의 측벽들 및 하부면을 따라 연장될 수 있다. 성막 후, 유전체 재료(102)의 초과 부분을 제거하기 위해 평탄화 프로세스(예를 들어, CMP, 에치 백 등)가 수행될 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92) 및 유전체 재료(102)의 상부면들은 실질적으로 수평일 수 있다(예를 들어, 프로세스 편차 내에서). 몇몇 실시예들에서, 유전체 재료들(98 및 102)의 재료들은 서로에 대해 선택적으로 에칭될 수 있도록 선택될 수 있다. 예를 들어, 몇몇 실시예들에서, 유전체 재료(98)는 산화물이고 유전체 재료(102)는 질화물이다. 몇몇 실시예들에서, 유전체 재료(98)는 질화물이고 유전체 재료(102)는 산화물이다. 다른 재료들이 또한 가능하다.
도 26a, 도 26b 및 도 26c에서, 트렌치들(104)은 도전성 라인들(106 및 108)에 대해 패터닝된다. 도 26c는 도 26b의 라인 C-C'의 단면도를 예시한다. 트렌치들(104)은 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 유전체 재료(98)(유전체 재료(98A) 및 유전체 재료(98C)를 포함)를 패터닝함으로써 패터닝된다.
예를 들어, 포토레지스트(120)는 다층 스택(58), 유전체 재료(98), 유전체 재료(102), OS 층(92) 및 메모리 막(90) 위에 성막될 수 있다. 포토레지스트(118)는 예를 들어, 스핀-온 기법을 사용함으로써 형성될 수 있다. 포토레지스트(120)는 개구들(122)을 정의하도록 패터닝된다. 개구들(122) 각각은 유전체 재료(102)의 대응 영역과 오버랩될 수 있고, 개구들(122) 각각은 유전체 재료(98)의 2 개의 개별 영역들을 추가로 부분적으로 노출시킬 수 있다. 예를 들어, 각각의 개구(120)는 유전체 재료(102)의 영역을 노출시키고; 유전체 재료(98)의 제1 영역을 부분적으로 노출시키고; 유전체 재료(98)의 영역에 의해 유전체 재료(98)의 제1 영역으로부터 분리된 유전체 재료 (98)의 제2 영역을 부분적으로 노출시킬 수 있다. 이러한 방식으로, 개구들(122) 각각은 유전체 재료(102)에 의해 분리되는 도전성 라인(106) 및 인접한 도전성 라인(108)의 패턴을 정의할 수 있다. 포토레지스트들은 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 예를 들어, 포토레지스트(120)는 패터닝을 위해 노광될 수 있다. 노광 프로세스 이후, 포토레지스트(120)는 네거티브 또는 포지티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노출된 부분 또는 노출되지 않은 부분을 제거하도록 현상될 수 있으며, 이에 따라 개구들(122) 형태의 패터닝을 정의할 수 있다.
후속하여, 개구들(122)에 의해 노출된 유전체 재료(98)의 부분은 예를 들어, 에칭에 의해 제거될 수 있다. 에칭은 건식 또는 습식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭 프로세스는 유전체 재료(102)를 많이 에칭하지 않고 유전체 재료(98)를 에칭하는 에천트를 사용할 수 있다. 그 결과, 개구들(122)이 유전체 재료(102)를 노출하더라도, 유전체 재료(102)는 많이 제거되지 않을 수 있다. 트렌치들(104)의 패턴은 도전성 라인들(106 및 108)에 대응할 수 있다(도 27a, 도 27b 및 도 27c 참조). 예를 들어, 유전체 재료(98)의 일부는 트렌치들(104)의 각각의 쌍 사이에 남아있을 수 있고, 유전체 재료(102)는 트렌치들(104)의 인접한 쌍들 사이에 배치될 수 있다. 트렌치들(104)이 패터닝된 후, 포토레지스트(120)는 예를 들어 애싱에 의해 제거될 수 있다.
도 27a, 도 27b 및 도 27c에서 트렌치들(104)은 도전성 재료로 채워져 도전성 라인들(106 및 108)을 형성한다. 도 27c는 도 27b의 라인 C-C'의 단면도를 예시한다. 도전성 라인들(106 및 108)은 각각 구리, 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 텅스텐, 루테늄, 알루미늄, 이들의 조합들 등과 같은 도전성 재료를 포함할 수 있으며, 이들은 각각 예를 들어 , CVD, ALD, PVD, PECVD 등을 사용하여 형성될 수 있다. 도전성 라인들(106 및 108)이 성막된 후, 도전성 재료의 초과 부분들을 제거하기 위해 평탄화(예를 들어, CMP, 에치 백 등)가 수행되어 도전성 라인들(106 및 108)을 형성할 수 있다. 결과적인 구조물에서, 다층 스택(58), 메모리 막(90), OS 층(92), 도전성 라인들(106) 및 도전성 라인들(108)의 상부면들은 실질적으로 수평일 수 있다(예를 들어, 프로세스 편차 내에서). 도전성 라인들(106)은 메모리 어레이의 비트 라인들에 대응할 수 있고, 도전성 라인들(108)은 메모리 어레이(200)의 소스 라인들에 대응할 수 있다. 도 27c는 도전성 라인들(106)만을 보여주는 단면도를 예시하지만, 도전성 라인들(108)의 단면도는 유사할 수 있다.
따라서 적층된 TFT들(204)은 메모리 어레이(200)에 형성될 수 있다. 각각의 TFT(204)는 게이트 전극(예를 들어, 대응 도전성 라인(72)의 일부), 게이트 유전체 (예를 들어, 대응 메모리 막(90)의 일부), 채널 영역(예를 들어, 대응 OS 층(92)의 일부), 및 소스 및 드레인 전극들(예를 들어, 대응 도전성 라인들(106 및 108)의 일부)을 포함한다. 유전체 재료(102)는 동일한 열에서 그리고 동일한 수직 레벨에서 인접한 TFT들(204)을 격리시킨다. TFT들(204)은 수직으로 적층된 행들 및 열들의 어레이에 배치될 수 있다.
도 28a, 도 28b, 도 28c 및 도 28d에서, 콘택들(110)은 도전성 라인들(72), 도전성 라인들(106) 및 도전성 라인들(108)에 만들어진다. 도 28a는 메모리 어레이(200)의 사시도를 예시하고; 도 28b는 메모리 어레이(200)의 평면도를 예시하고; 도 28c는 도 28a의 라인 30C'-30C'를 따른 디바이스 및 아래 놓인 기판의 단면도를 예시하며; 도 28d는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 예시한다. 몇몇 실시예들에서, 도전성 라인들(72)의 계단 형상은 도전성 콘택들(110)이 랜딩하도록 도전성 라인들(72) 각각 상의 표면을 제공할 수 있다. 콘택들(110)을 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 도전성 층들(54)의 일부를 노출시키기 위해 IMD(70) 및 유전체 층들(52)에 개구들을 패터닝하는 것을 포함할 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(미도시) 및 도전성 재료가 개구들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. IMD(70)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 도전성 재료는 개구들에 콘택들(110)을 형성한다.
또한 도 28a의 사시도에 의해 예시된 바와 같이, 도전성 콘택들(112 및 114)은 또한 각각 도전성 라인들(106) 및 도전성 라인들(108)에 대해 만들어질 수 있다. 도전성 콘택들(110, 112 및 114)은 각각 도전성 라인들(116A, 116B 및 116C)에 전기적으로 연결될 수 있으며, 이는 메모리 어레이를 아래 놓인/위에 놓인 회로부(예를 들어, 제어 회로부) 및/또는 반도체 다이의 신호, 전력, 및 접지 라인들에 연결한다. 예를 들어, 도 28c에 예시된 바와 같이 도전성 비아들(118)은 IMD(70)를 통해 연장되어 도전성 라인들(116C)을 상호연결 구조물(220)의 아래 놓인 회로부 및 기판(50) 상의 능동 디바이스들에 전기적으로 연결할 수 있다. 다른 도전성 비아들이 IMD(70)를 통해 형성되어 도전성 라인들(116A 및 116B)을 상호연결 구조물(220)의 아래 놓인 회로부에 전기적으로 연결할 수 있다. 대안적인 실시예들에서, 메모리 어레이로의 그리고 메모리 어레이로부터의 라우팅 및/또는 전력 라인들은 상호연결 구조물(220)에 추가하여 또는 그 대신에 메모리 어레이(200) 위에 형성된 상호연결 구조물에 의해 제공될 수 있다. 따라서, 메모리 어레이(200)가 완성될 수 있다.
도 2 내지 도 28b의 실시예들이 도전성 라인들(106 및 108)에 대한 특정 패턴을 예시하고 있지만, 다른 구성들도 또한 가능하다. 예를 들어, 이들 실시예들에서, 도전성 라인들(106 및 108)은 엇갈린 패턴을 갖는다. 몇몇 실시예들에서, 어레이의 동일한 행에 있는 도전성 라인들(106 및 108)은 모두 서로에 대해 정렬된다. 도 29는 평면도를 예시하며, 도 30은 도 28의 라인 C-C'를 따른 단면도를 예시한다. 도 31은 도 29의 라인 D-D'를 따른 단면도를 예시한다. 도 29, 도 30 및 도 31에서, 동일한 참조 번호들은 도 2 내지 도 28b의 요소들과 동일한 프로세스들에 의해 형성된 동일한 요소들을 나타낸다.
도 33a, 도 33b, 도 33c 및 도 33d는 도 22b와 관련하여 위에서 예시되고 설명된 대안적인 실시예에 따른 메모리 어레이(200')를 예시한다. 도 33a는 메모리 어레이(200)의 사시도를 예시하고; 도 33b는 메모리 어레이(200)의 평면도를 예시하고; 도 33c는 도 33a의 라인 30C'-30C'를 따른 디바이스 및 아래 놓인 기판의 단면도를 예시하며; 도 33d는 도 1a의 라인 B-B'를 따른 디바이스의 단면도를 예시한다. 메모리 어레이(200')는 메모리 어레이(200)와 유사할 수 있으며, 여기서 동일한 참조 번호들은 동일한 프로세스들을 사용하여 형성된 동일한 요소들을 나타낸다. 그러나, 유전체 재료(98B)는 유전체 재료(98C)로 대체되고, 유전체 재료(98C)는 유전체 재료(98A)와는 상이한 재료 조성을 갖는다. 예를 들어, 상기 설명된 바와 같이, 유전체 재료(98C)의 수소 농도는 유전체 재료(98A)보다 높을 수 있다. 이것은, 예를 들어, 유전체 재료(98A)를 성막하는 것과 비교하여 유전체 재료(98C)를 성막하는 동안 수소-포함 프리커서의 유량을 증가시킴으로써 달성될 수 있다.
다양한 실시예들은 수직으로 적층된 메모리 셀들을 갖는 3D 메모리 어레이를 제공한다. 메모리 셀들 각각은 메모리 막, 게이트 유전체 재료, 및 산화물 반도체 채널 영역을 갖는 TFT를 포함한다. TFT는 소스/드레인 전극들을 포함하며, 이는 또한 메모리 어레이의 소스 라인들 및 비트 라인들이다. 유전체 재료는 소스/드레인 전극들 중 인접한 것들 사이에 배치되고 이들을 격리시킨다. 몇몇 실시예들에서, 유전체 재료의 적어도 일부는 감소된 유량으로 도입되는 수소-포함 프리커서를 사용하여 형성된 저 수소 재료이다. 예를 들어, TFT와 물리적으로 접촉하는 유전체 재료(98)(예를 들어, 층)의 적어도 일부는 3 원자 퍼센트(at %) 미만과 같이 상대적으로 낮은 수소 농도를 가질 수 있다. 낮은 수소 농도(예를 들어, 상기 범위의)는 채널 영역으로의 수소 확산을 감소시켜, 결함을 감소시키고 안정성을 향상시킬 수 있다. 예를 들어, 유전체 재료를 성막하는데 사용되는 수소-포함 프리커서의 유량을 감소시킴으로써, 유전체 재료에서 상대적으로 낮은 수소 농도가 달성될 수 있다.
몇몇 실시예들에서, 메모리 셀은 반도체 기판 위의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 워드 라인과 접촉하는 메모리 막; 및 소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS) 층을 포함하고, 메모리 막은 OS 층과 워드 라인 사이에 배치되며, 메모리 셀은 소스 라인 및 비트 라인을 분리시키는 유전체 재료를 포함한다. 유전체 재료는 OS 층과의 계면을 형성한다. 유전체 재료는 수소를 포함하며, 유전체 재료와 OS 층 사이의 계면에서의 수소 농도는 3 원자 퍼센트(at%) 이하이다. 옵션적으로, 몇몇 실시예들에서, 유전체 재료는: OS 층과 접촉하는 제1 유전체 재료 ― 제1 유전체 재료는 소스 라인으로부터 비트 라인까지 연속적으로 연장됨 ― ; 및 제1 유전체 재료의 OS 층과 반대측 상의 제2 유전체 재료 ― 제2 유전체 재료는 소스 라인으로부터 비트 라인까지 연속적으로 연장되고, 제2 유전체 재료의 수소 농도는 제1 유전체 재료의 수소 농도보다 큼 ― 를 포함한다. 옵션적으로, 몇몇 실시예들에서, 유전체 재료는 실리콘 산화물을 포함하고, 유전체 재료의 전체 수소 농도는 0 at% 초과이고 5 at% 미만이다. 옵션적으로, 몇몇 실시예들에서, 유전체 재료는 실리콘 질화물을 포함하고, 유전체 재료의 전체 수소 농도는 0 at% 초과이고 10 at% 미만이다. 옵션적으로, 몇몇 실시예들에서, OS 층은 수소를 포함한다. 옵션적으로, 몇몇 실시예들에서, OS 층의 수소 농도는 입방 센티미터 당 1020개의 원자들 내지 입방 센티미터 당 1022개의 원자들의 범위이다. 옵션적으로, 몇몇 실시예들에서, 워드 라인의 종축은 반도체 기판의 주 표면에 평행하게 연장되고, 소스 라인의 종축은 반도체 기판의 주 표면에 수직으로 연장되며, 비트 라인의 종축은 반도체 기판의 주 표면에 수직으로 연장된다.
몇몇 실시예들에서, 디바이스는: 반도체 기판; 반도체 기판 위의 제1 메모리 셀 ― 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 제1 박막 트랜지스터는: 제1 워드 라인의 일부를 포함하는 게이트 전극; 강유전성 재료의 제1 부분; 및 강유전성 재료의 측벽 상의 제1 채널 영역을 포함하며, 강유전성 재료의 제1 부분은 제1 워드 라인의 측벽 상에 있고, 제1 채널 영역은 수소를 포함하고, 제1 채널 영역의 수소 농도는 입방 센티미터 당 1020개의 원자들 내지 입방 센티미터 당 1022개의 원자들의 범위임 ― ; 소스 라인 ― 소스 라인의 제1 부분은 제1 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공함 ― ; 비트 라인 ― 비트 라인의 제1 부분은 제1 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공함 ― ; 소스 라인 및 비트 라인을 분리시키는 제1 유전체 재료 ― 제1 유전체 재료는 제1 채널 영역과 물리적으로 접촉함 ― ; 및 제1 메모리 셀 위의 제2 메모리 셀을 포함한다. 옵션적으로, 몇몇 실시예들에서, 제2 메모리 셀은 제2 박막 트랜지스터를 포함하고, 소스 라인의 제2 부분은 제2 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공하고, 비트 라인의 제2 부분은 제2 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공한다. 옵션적으로, 몇몇 실시예들에서, 제1 워드 라인 아래의 제2 워드 라인을 더 포함하고, 제2 박막 트랜지스터의 게이트 전극은 제2 워드 라인의 일부를 포함하고, 제1 워드 라인은 제2 워드 라인보다 길다. 옵션적으로, 몇몇 실시예들에서, 제1 유전체 재료와 제1 채널 영역 사이의 계면에서의 수소 농도는 3 원자 퍼센트 미만이다. 옵션적으로, 몇몇 실시예들에서, 디바이스는 소스 라인 및 비트 라인을 분리시키는 제2 유전체 재료를 더 포함하며, 제2 유전체 재료는 제1 유전체 재료에 의해 제1 채널 영역으로부터 분리되고, 제1 유전체 재료는 제2 유전체 재료와 상이한 재료 조성을 갖는다. 옵션적으로, 몇몇 실시예들에서, 제2 유전체 재료의 수소 농도는 제1 유전체 재료의 수소 농도보다 크다.
몇몇 실시예들에서, 방법은, 제1 도전성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계; 제1 트렌치의 측벽들 및 하부면을 따라 메모리 막을 성막하는 단계; 메모리 막 위에 산화물 반도체(OS) 층을 성막하는 단계 ― OS 층은 제1 트렌치의 측벽들 및 하부면을 따라 연장됨 ― ; OS 층 위에 OS 층과 접촉하도록 제1 유전체 재료를 성막하는 단계 ― 제1 유전체 재료를 성막하는 단계는 제1 수소-포함 프리커서를 제1 유량으로 그리고 제2 무-수소 프리커서를 제2 유량으로 동시에 공급하는 단계를 포함하고, 제1 수소-포함 프리커서의 제1 유량에 대한 제2 무-수소 프리커서의 제2 유량의 비율은 적어도 60임 ― ; 및 제1 트렌치의 나머지 부분을 채우기 위해 제1 유전체 재료 위에 제2 유전체 재료를 성막하는 단계를 포함한다. 옵션적으로, 몇몇 실시예들에서, 제2 유전체 재료를 성막하는 단계는 제3 수소-포함 프리커서를 제3 유량으로 그리고 제4 무-수소 프리커서를 제4 유량으로 동시에 공급하는 단계를 포함하고, 제3 수소-포함 프리커서의 제3 유량에 대한 제4 무-수소 프리커서의 제4 유량의 비율은 제1 수소-포함 프리커서의 제1 유량에 대한 제2 무-수소 프리커서의 제2 유량의 비율과 동일하다. 옵션적으로, 몇몇 실시예들에서, 제2 유전체 재료를 성막하는 단계는 제3 수소-포함 프리커서를 제3 유량으로 그리고 제4 무-수소 프리커서를 제4 유량으로 동시에 공급하는 단계를 포함하고, 제3 수소-포함 프리커서의 제3 유량은 제1 수소-포함 프리커서의 제1 유량보다 크다. 옵션적으로, 몇몇 실시예들에서, 방법은 제1 유전체 재료 및 제2 유전체 재료에 제3 트렌치를 패터닝하는 단계; 제1 유전체 재료 및 제2 유전체 재료에 제4 트렌치를 패터닝하는 단계; 및 소스 라인 및 비트 라인을 정의하기 위해 제3 트렌치 및 제4 트렌치를 도전성 재료로 채우는 단계를 더 포함한다. 옵션적으로, 몇몇 실시예들에서, 제1 수소-포함 프리커서는 실란(SiH4)이고, 제2 무-수소 프리커서는 N2O이다. 옵션적으로, 몇몇 실시예들에서, 제1 유전체 재료를 성막한 후, 제1 유전체 재료와 OS 층 사이의 계면에서의 수소 농도는 3 at% 이하이다. 옵션적으로, 몇몇 실시예들에서, 제1 유전체 재료를 성막하는 단계는 OS 층으로 수소를 확산시키는 단계를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 셀에 있어서,
반도체 기판 위의 박막 트랜지스터 ― 상기 박막 트랜지스터는:
워드 라인과 접촉하는 메모리 막; 및
소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS, oxide semiconductor) 층
을 포함하고, 상기 메모리 막은 상기 OS 층과 상기 워드 라인 사이에 배치됨 ― ; 및
상기 소스 라인 및 상기 비트 라인을 분리시키는 유전체 재료 ― 상기 유전체 재료는 상기 OS 층과의 계면을 형성하고, 상기 유전체 재료는 수소를 포함하며, 상기 유전체 재료와 상기 OS 층 사이의 상기 계면에서의 수소 농도는 3 원자 퍼센트(at%) 이하임 ―
를 포함하는, 메모리 셀.
실시예 2. 실시예 1에 있어서,
상기 유전체 재료는:
상기 OS 층과 접촉하는 제1 유전체 재료 ― 상기 제1 유전체 재료는 상기 소스 라인으로부터 상기 비트 라인까지 연속적으로 연장됨 ― ; 및
상기 제1 유전체 재료의 상기 OS 층과 반대측 상의 제2 유전체 재료 ― 상기 제2 유전체 재료는 상기 소스 라인으로부터 상기 비트 라인까지 연속적으로 연장되고, 상기 제2 유전체 재료의 수소 농도는 상기 제1 유전체 재료의 수소 농도보다 큼 ―
를 포함하는 것인, 메모리 셀.
실시예 3. 실시예 1에 있어서,
상기 유전체 재료는 실리콘 산화물을 포함하고, 상기 유전체 재료의 전체 수소 농도는 0 at% 초과이고 5 at% 미만인 것인, 메모리 셀.
실시예 4. 실시예 1에 있어서,
상기 유전체 재료는 실리콘 질화물을 포함하고, 상기 유전체 재료의 전체 수소 농도는 0 at% 초과이고 10 at% 미만인 것인, 메모리 셀.
실시예 5. 실시예 1에 있어서,
상기 OS 층은 수소를 포함하는 것인, 메모리 셀.
실시예 6. 실시예 1에 있어서,
상기 OS 층의 수소 농도는 입방 센티미터 당 1020개의 원자들 내지 입방 센티미터 당 1022개의 원자들의 범위인 것인, 메모리 셀.
실시예 7. 실시예 1에 있어서,
상기 워드 라인의 종축은 상기 반도체 기판의 주 표면에 평행하게 연장되고, 상기 소스 라인의 종축은 상기 반도체 기판의 주 표면에 수직으로 연장되며, 상기 비트 라인의 종축은 상기 반도체 기판의 주 표면에 수직으로 연장되는 것인, 메모리 셀.
실시예 8. 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 메모리 셀 ― 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는:
제1 워드 라인의 일부를 포함하는 게이트 전극;
강유전성 재료의 제1 부분; 및
상기 강유전성 재료의 측벽 상의 제1 채널 영역
을 포함하며, 상기 강유전성 재료의 제1 부분은 상기 제1 워드 라인의 측벽 상에 있고, 상기 제1 채널 영역은 수소를 포함하고, 상기 제1 채널 영역의 수소 농도는 입방 센티미터 당 1020개의 원자들 내지 입방 센티미터 당 1022개의 원자들의 범위임 ― ;
소스 라인 ― 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공함 ― ;
비트 라인 ― 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공함 ― ;
상기 소스 라인 및 상기 비트 라인을 분리시키는 제1 유전체 재료 ― 상기 제1 유전체 재료는 상기 제1 채널 영역과 물리적으로 접촉함 ― ; 및
상기 제1 메모리 셀 위의 제2 메모리 셀
을 포함하는, 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제2 메모리 셀은 제2 박막 트랜지스터를 포함하고, 상기 소스 라인의 제2 부분은 상기 제2 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공하고, 상기 비트 라인의 제2 부분은 상기 제2 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공하는 것인, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 제1 워드 라인 아래의 제2 워드 라인을 더 포함하고, 상기 제2 박막 트랜지스터의 게이트 전극은 상기 제2 워드 라인의 일부를 포함하고, 상기 제1 워드 라인은 상기 제2 워드 라인보다 긴 것인, 디바이스.
실시예 11. 실시예 8에 있어서,
상기 제1 유전체 재료와 상기 제1 채널 영역 사이의 계면에서의 수소 농도는 3 원자 퍼센트 미만인 것인, 디바이스.
실시예 12. 실시예 8에 있어서,
상기 소스 라인 및 상기 비트 라인을 분리시키는 제2 유전체 재료를 더 포함하며, 상기 제2 유전체 재료는 상기 제1 유전체 재료에 의해 상기 제1 채널 영역으로부터 분리되고, 상기 제1 유전체 재료는 상기 제2 유전체 재료와 상이한 재료 조성을 갖는 것인, 디바이스.
실시예 13. 실시예 12에 있어서,
상기 제2 유전체 재료의 수소 농도는 상기 제1 유전체 재료의 수소 농도보다 큰 것인, 디바이스.
실시예 14. 방법에 있어서,
제1 도전성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
상기 제1 트렌치의 측벽들 및 하부면을 따라 메모리 막을 성막하는 단계;
상기 메모리 막 위에 산화물 반도체(OS) 층을 성막하는 단계 ― 상기 OS 층은 상기 제1 트렌치의 측벽들 및 하부면을 따라 연장됨 ― ;
상기 OS 층 위에 상기 OS 층과 접촉하도록 제1 유전체 재료를 성막하는 단계 ― 상기 제1 유전체 재료를 성막하는 단계는 제1 수소-포함 프리커서를 제1 유량으로 그리고 제2 무-수소 프리커서를 제2 유량으로 동시에 공급하는 단계를 포함하고, 상기 제1 수소-포함 프리커서의 상기 제1 유량에 대한 상기 제2 무-수소 프리커서의 상기 제2 유량의 비율은 적어도 60임 ― ; 및
상기 제1 트렌치의 나머지 부분을 채우기 위해 상기 제1 유전체 재료 위에 제2 유전체 재료를 성막하는 단계
를 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 제2 유전체 재료를 성막하는 단계는 제3 수소-포함 프리커서를 제3 유량으로 그리고 제4 무-수소 프리커서를 제4 유량으로 동시에 공급하는 단계를 포함하고, 상기 제3 수소-포함 프리커서의 상기 제3 유량에 대한 상기 제4 무-수소 프리커서의 상기 제4 유량의 비율은 상기 제1 수소-포함 프리커서의 상기 제1 유량에 대한 상기 제2 무-수소 프리커서의 상기 제2 유량의 비율과 동일한 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 제2 유전체 재료를 성막하는 단계는 제3 수소-포함 프리커서를 제3 유량으로 그리고 제4 무-수소 프리커서를 제4 유량으로 동시에 공급하는 단계를 포함하고, 상기 제3 수소-포함 프리커서의 상기 제3 유량은 상기 제1 수소-포함 프리커서의 상기 제1 유량보다 큰 것인, 방법.
실시예 17. 실시예 14에 있어서,
상기 제1 유전체 재료 및 상기 제2 유전체 재료에 제3 트렌치를 패터닝하는 단계;
상기 제1 유전체 재료 및 상기 제2 유전체 재료에 제4 트렌치를 패터닝하는 단계; 및
소스 라인 및 비트 라인을 정의하기 위해 상기 제3 트렌치 및 상기 제4 트렌치를 도전성 재료로 채우는 단계
를 더 포함하는, 방법.
실시예 18. 실시예 14에 있어서,
상기 제1 수소-포함 프리커서는 실란(SiH4)이고, 상기 제2 무-수소 프리커서는 N2O인 것인, 방법.
실시예 19. 실시예 14에 있어서,
상기 제1 유전체 재료를 성막한 후, 상기 제1 유전체 재료와 상기 OS 층 사이의 계면에서의 수소 농도는 3 at% 이하인 것인, 방법.
실시예 20. 실시예 14에 있어서,
상기 제1 유전체 재료를 성막하는 단계는 상기 OS 층으로 수소를 확산시키는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 메모리 셀에 있어서,
    반도체 기판 위의 박막 트랜지스터 ― 상기 박막 트랜지스터는:
    워드 라인과 접촉하는 메모리 막; 및
    소스 라인 및 비트 라인과 접촉하는 산화물 반도체(OS, oxide semiconductor) 층
    을 포함하고, 상기 메모리 막은 상기 OS 층과 상기 워드 라인 사이에 배치됨 ― ; 및
    상기 소스 라인 및 상기 비트 라인을 분리시키는 유전체 재료 ― 상기 유전체 재료는 상기 OS 층과의 계면을 형성하고, 상기 유전체 재료는 수소를 포함하며, 상기 유전체 재료와 상기 OS 층 사이의 상기 계면에서의 수소 농도는 3 원자 퍼센트(at%) 이하임 ―
    를 포함하고,
    상기 유전체 재료는:
    상기 OS 층과 접촉하는 제1 유전체 재료 ― 상기 제1 유전체 재료는 상기 소스 라인으로부터 상기 비트 라인까지 연속적으로 연장됨 ― ; 및
    상기 제1 유전체 재료의 상기 OS 층과 반대측 상의 제2 유전체 재료 ― 상기 제2 유전체 재료는 상기 소스 라인으로부터 상기 비트 라인까지 연속적으로 연장되고, 상기 제2 유전체 재료의 수소 농도는 상기 제1 유전체 재료의 수소 농도보다 큼 ―
    를 포함하는 것인, 메모리 셀.
  2. 제1항에 있어서,
    상기 유전체 재료는 실리콘 산화물을 포함하고, 상기 유전체 재료의 전체 수소 농도는 0 at% 초과이고 5 at% 미만인 것인, 메모리 셀.
  3. 제1항에 있어서,
    상기 유전체 재료는 실리콘 질화물을 포함하고, 상기 유전체 재료의 전체 수소 농도는 0 at% 초과이고 10 at% 미만인 것인, 메모리 셀.
  4. 제1항에 있어서,
    상기 OS 층은 수소를 포함하는 것인, 메모리 셀.
  5. 제1항에 있어서,
    상기 OS 층의 수소 농도는 입방 센티미터 당 1020개의 원자들 내지 입방 센티미터 당 1022개의 원자들의 범위인 것인, 메모리 셀.
  6. 제1항에 있어서,
    상기 워드 라인의 종축은 상기 반도체 기판의 주 표면에 평행하게 연장되고, 상기 소스 라인의 종축은 상기 반도체 기판의 주 표면에 수직으로 연장되며, 상기 비트 라인의 종축은 상기 반도체 기판의 주 표면에 수직으로 연장되는 것인, 메모리 셀.
  7. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 메모리 셀 ― 상기 제1 메모리 셀은 제1 박막 트랜지스터를 포함하고, 상기 제1 박막 트랜지스터는:
    제1 워드 라인의 일부를 포함하는 게이트 전극;
    강유전성 재료의 제1 부분; 및
    상기 강유전성 재료의 측벽 상의 제1 채널 영역
    을 포함하며, 상기 강유전성 재료의 제1 부분은 상기 제1 워드 라인의 측벽 상에 있고, 상기 제1 채널 영역은 수소를 포함하고, 상기 제1 채널 영역의 수소 농도는 입방 센티미터 당 1020개의 원자들 내지 입방 센티미터 당 1022개의 원자들의 범위임 ― ;
    소스 라인 ― 상기 소스 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공함 ― ;
    비트 라인 ― 상기 비트 라인의 제1 부분은 상기 제1 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공함 ― ;
    상기 소스 라인 및 상기 비트 라인을 분리시키는 제1 유전체 재료 ― 상기 제1 유전체 재료는 상기 제1 채널 영역과 물리적으로 접촉함 ― ; 및
    상기 제1 메모리 셀 위의 제2 메모리 셀
    을 포함하는, 디바이스.
  8. 제7항에 있어서,
    상기 제2 메모리 셀은 제2 박막 트랜지스터를 포함하고, 상기 소스 라인의 제2 부분은 상기 제2 박막 트랜지스터에 대한 제1 소스/드레인 전극을 제공하고, 상기 비트 라인의 제2 부분은 상기 제2 박막 트랜지스터에 대한 제2 소스/드레인 전극을 제공하는 것인, 디바이스.
  9. 제8항에 있어서,
    상기 제1 워드 라인 아래의 제2 워드 라인을 더 포함하고, 상기 제2 박막 트랜지스터의 게이트 전극은 상기 제2 워드 라인의 일부를 포함하고, 상기 제1 워드 라인은 상기 제2 워드 라인보다 긴 것인, 디바이스.
  10. 방법에 있어서,
    제1 도전성 라인을 통해 연장되는 제1 트렌치를 패터닝하는 단계;
    상기 제1 트렌치의 측벽들 및 하부면을 따라 메모리 막을 성막하는 단계;
    상기 메모리 막 위에 산화물 반도체(OS) 층을 성막하는 단계 ― 상기 OS 층은 상기 제1 트렌치의 측벽들 및 하부면을 따라 연장됨 ― ;
    상기 OS 층 위에 상기 OS 층과 접촉하도록 제1 유전체 재료를 성막하는 단계 ― 상기 제1 유전체 재료를 성막하는 단계는 제1 수소-포함 프리커서를 제1 유량으로 그리고 제2 무-수소 프리커서를 제2 유량으로 동시에 공급하는 단계를 포함하고, 상기 제1 수소-포함 프리커서의 상기 제1 유량에 대한 상기 제2 무-수소 프리커서의 상기 제2 유량의 비율은 적어도 60임 ― ; 및
    상기 제1 트렌치의 나머지 부분을 채우기 위해 상기 제1 유전체 재료 위에 제2 유전체 재료를 성막하는 단계
    를 포함하는, 방법.
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