KR102608912B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 수직형 메모리 장치는 기판, 상기 기판의 상부에서, 상기 기판에 수직인 제1 방향으로 서로 이격하여 배치되며, 강유전층과 게이트 전극층을 포함하는 게이트 전극 구조물, 상기 제1 방향을 따라 상기 게이트 전극 구조물의 양단에 배치되는 채널 컨택 전극층, 및 상기 제1 방향을 따라 연장되며, 상기 채널 컨택 전극층 및 상기 게이트 전극 구조물과 접하도록 배치되는 채널층을 포함한다. 개시의 일 측면에 따르는 수직형 메모리 장치는 기판, 상기 기판의 상부에서, 상기 기판에 수직인 제1 방향으로 서로 이격하여 배열되며, 강유전층과 게이트 전극층을 포함하는 게이트 전극 구조물, 상기 제1 방향을 따라 상기 게이트 전극 구조물의 양단에 배치되는 채널 컨택 전극층, 및 상기 제1 방향을 따라 연장되며, 상기 채널 컨택 전극층 및 상기 게이트 전극 구조물과 접하도록 배치되는 채널층을 포함한다.

Description

수직형 메모리 장치 및 그 제조 방법{vertical memory device and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 수직형 구조를 가지는 메모리 장치 및 그 제조 방법에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 저장 동작의 신뢰성을 모두 담보할 수 있는 메모리 장치의 구조에 대한 연구가 지속되고 있다. 단위 셀 별로 저장 정보에 대한 랜덤 억세스(random access)가 요구되는 메모리 셀 분야에서, 종래의 고 종횡비의 캐패시터를 대체할 다양한 저장 셀 구조가 연구되고 있다. 상기 연구 결과로서, 최근에 크로스 포인트 구조와 같은 3차원 저장 셀 구조가 제안되고 있다.
본 개시의 일 실시 예는, 구조적 신뢰성 및 동작 신뢰성을 담보할 수 있고, 랜덤 억세스 가능한 메모리 장치를 제공한다.
본 개시의 일 실시 예는 상술한 특성을 구비하는 메모리 장치의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 수직형 메모리 장치는 기판, 상기 기판의 상부에서, 상기 기판에 수직인 제1 방향으로 서로 이격하여 배치되며, 강유전층과 게이트 전극층을 포함하는 게이트 전극 구조물, 상기 제1 방향을 따라 상기 게이트 전극 구조물의 양단에 배치되는 채널 컨택 전극층, 및 상기 제1 방향을 따라 연장되며, 상기 채널 컨택 전극층 및 상기 게이트 전극 구조물과 접하도록 배치되는 채널층을 포함한다.
본 개시의 일 측면에 따르는 수직형 메모리 장치의 제조 방법에 있어서, 기판 상에서, 상기 기판에 수직인 제1 방향을 따라 서로 번갈아 적층되는 제1 층간 희생층 및 제2 층간 희생층을 포함하는 적층 구조물을 형성한다. 상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치를 형성한다. 상기 트렌치의 측벽면을 커버하는 채널층을 형성한다. 상기 제1 층간 희생층을 선택적으로 제거하여, 상기 채널층을 선택적으로 노출시키는 제1 리세스를 형성한다. 상기 제1 리세스의 내부를 전도성 물질로 채워 채널 컨택 전극층을 형성한다. 상기 제2 층간 희생층을 선택적으로 제거하여, 상기 채널층을 노출시키는 제2 리세스를 형성한다. 상기 제2 층간 희생층을 선택적으로 제거하여, 상기 채널층을 노출시키는 제2 리세스를 형성한다. 상기 계면 절연층 상에 강유전층 및 게이트 전극층을 순차적으로 형성한다.
상술한 본 개시의 실시 예에 따르는 수직형 메모리 장치는, 기판의 상부에서, 상기 기판에 수직인 제1 방향으로 배치되고 소스 전극층, 게이트 전극 구조물 및 드레인 전극층을 구비하는 단위 메모리 셀을 구비할 수 있다. 이때 상기 제1 방향을 따라 연장되는 채널층이 상기 소스 전극층, 상기 게이트 전극 구조물 및 상기 드레인 전극층의 측면과 접하도록 배치될 수 있다.
본 실시 예에 따르면, 상기 게이트 전극 구조물은 분극 정보를 저장하는 강유전층을 구비하여 메모리 기능을 수행할 수 있ㄷ. 상기 소스 전극층, 게이트 전극 구조물 및 드레인 전극층은 상기 단위 메모리 셀 별로 각각 서로 다른 신호 라인에 연결되어, 상기 단위 메모리 셀 별로 저장된 신호 정보에 대한 랜덤 억세스가 가능하도록 구성될 수 있다.
그 결과, 고 종횡비의 캐패시터 소자를 생략함에도, 단위 메모리 셀 별로 랜덤 억세스가 효과적으로 가능한 메모리 장치를 제공할 수 있다.
도 1은 본 개시의 제1 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 평면도이다.
도 2는 본 개시의 제1 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 제1 실시 예에 따르는 수직형 메모리 장치의 회로도이다.
도 4는 본 개시의 제2 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 평면도이다.
도 5는 본 개시의 제2 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 제3 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 평면도이다.
도 7은 본 개시의 제3 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 단면도이다.
도 8 내지 도 15는 본 개시의 일 실시 예에 따르는 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 16 내지 도 25는 본 개시의 다른 실시 예에 따르는 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 26 및 도 27은 본 개시의 또다른 실시 예에 따르는 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 제1 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 평면도이다. 도 2는 본 개시의 제1 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 단면도이다. 구체적으로, 도 2는 도 1의 수직형 메모리 장치를 I-I'로 절취한 단면도이다. 도 3은 본 개시의 제1 실시 예에 따르는 수직형 메모리 장치의 회로도이다.
도 1 및 도 2를 참조하면, 수직형 메모리 장치(1)는 기판(101), 기판(101)의 상부에 배치되는 게이트 전극 구조물(160a, 160b, 160c, 160d), 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 및 채널층(130)을 포함한다. 채널층(130)은 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)과 접하는 영역에 형성되는 채널 도핑 영역(135)을 더 포함할 수 있다. 추가적으로, 수직형 메모리 장치(1)는 이웃하는 박막층 사이에서, 효과적인 전기적 절연을 위해 베이스 절연층(105) 및 필링 절연층(140)을 포함할 수 있다.
도 1 및 도 2를 참조하면, 수직형 메모리 장치(1)는 기판(101)의 상부에서, 채널층(130)이 타원 기둥 또는 원기둥 형상의 필링 절연층(140)을 둘러싸도록 배치될 수 있다. 또한, 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 및 게이트 전극 구조물(160a, 160b, 160c, 160d)이 채널층(130)을 둘러싸도록 배치될 수 있다.
도 2를 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 상기 반도체 기판은 n형 또는 p형으로 도핑되어 소정의 전도성을 가질 수 있다. 다른 실시 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다. 또다른 예에서, 기판(101)은 금속 기판과 같은 전도성 기판일 수도 있다.
기판(101) 상에 베이스 절연층(105)이 배치될 수 있다. 베이스 절연층(105)은, 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 중 최하층(150a)과 기판(101)을 서로 전기적으로 절연시킬 수 있다. 또한, 베이스 절연층(105)은 채널층(130)과 기판(101)을 서로 전기적으로 절연시킬 수 있다. 베이스 절연층(105)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 베이스 절연층(105)은 일 예로서, 실리콘 산화물층, 실리콘 질화물층, 또는 실리콘산질화물층일 수 있다.
도시되지 않은 몇몇 실시 예들에 있어서, 기판(101)이 절연 기판인 경우, 베이스 절연층(105)은 생략될 수 있다. 도시되지 않은 몇몇 다른 실시 예들에 있어서, 기판(101)과 베이스 절연층(105) 사이에는 한층 이상의 회로 패턴층와 상기 회로 패턴층을 절연하는 절연층이 배치될 수 있다. 이에 따라, 기판(101)과 베이스 절연층(105) 사이에는 상기 회로 패턴층과 상기 절연층으로 이루어지는 다양한 능동 소자 또는 수동 소자가 배치될 수 있다.
도 2를 참조하면, 게이트 전극 구조물(160a, 160b, 160c, 160d)이 기판(101)에 수직한 제1 방향(일 예로서, z-방향)으로 서로 이격하여 배열될 수 있다. 게이트 전극 구조물(160a, 160b, 160c, 160d)은 상기 제1 방향에 비평행한 방향, 일 예로서, 기판(101)에 평행한 제2 방향(일 예로서, x-방향)으로, 채널층(130)과 접하도록 배치될 수 있다. 상기 제1 방향을 따라, 게이트 전극 구조물(160a, 160b, 160c, 160d) 사이에, 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)이 배치될 수 있다. 도 2에서는, 게이트 전극 구조물(160a, 160b, 160c, 160d)로서 4 개의 게이트 전극 구조물, 즉, 제1 내지 제4 게이트 전극 구조물(160a, 160b, 160c, 160d)을 도시하고 있지만, 상기 게이트 전극 구조물의 개수에는 제한이 없다. 마찬가지로, 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)으로서 5개의 채널 컨택 전극층, 즉, 제1 내지 제5 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)을 도시하고 있지만, 상기 채널 컨택 전극층의 개수에는 제한이 없다.
게이트 전극 구조물(160a, 160b, 160c, 160d)은 각각 계면 절연층(161), 강유전층(162), 및 게이트 전극층(165a, 165b, 165c. 165d)을 포함할 수 있다. 계면 절연층(161)은 상기 제1 방향에 대해 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 및 강유전층(162)과 접하고, 상기 제2 방향에 대해 채널층(130) 및 강유전층(162)과 접하도록 배치될 수 있다. 계면 절연층(161)은 강유전층(162)과 함께, 상기 제1 방향에 대해 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)과 게이트 전극층(165a, 165b, 165c. 165d)을 서로 전기적으로 절연하는 역할을 수행할 수 있다. 계면 절연층(161)은 상기 제2 방향에 대해, 채널층(130)과 강유전층(162) 사이에 배치됨으로써, 계면 절연층(161)은 채널층(130)과 강유전층(162)이 직접 접촉하는 경우, 채널층(130)과 강유전층(162)의 계면에서 발생하는 결함 사이트의 농도를 감소시키는 역할을 수행할 수 있다. 계면 절연층(161)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 알루미늄 산화물을 포함할 수 있다.
강유전층(162)은 계면 절연층(161)과 게이트 전극층(165a, 165b, 165c. 165d) 사이에 배치될 수 있다. 강유전층(162)은 게이트 전극층(165a, 165b, 165c. 165d)과 채널층(130) 사이에 인가되는 분극 쓰기 전압에 의해 강유전층(162) 내에 생성 되는 잔류 분극을 저장할 수 있다. 상기 저장된 잔류 분극에 의해, 신호 정보가 비휘발적으로 저장될 수 있다. 즉, 강유전층(162)은 비휘발성 메모리층으로 기능할 수 있다.
강유전층(162)은 일 예로서, 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 또는 이들의 둘이상의 조합을 포함할 수 있으나 반드시 이에 한정되지는 않고 다른 다양한 강유전 물질이 적용될 수 있다. 일 예로서, 강유전층(162)은 PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등과 같은 페로브스카이트 구조의 강유전 물질을 포함할 수 있다. 상기 강유전층(162)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란탄(La)에서 선택되는 적어도 하나의 도펀트를 포함할 수 있다. 강유전층(162)은 결정질로 이루어질 수 있다. 일 예로서, 강유전층(162)은 사방정계(orthorhombic system)의 결정 구조를 가질 수 있다.
게이트 전극층(165a, 165b, 165c. 165d)은 강유전층(161) 상에 배치될 수 있다. 게이트 전극층(165a, 165b, 165c. 165d)은 전도성 물질을 포함할 수 있다. 일 예로서, 상기 전도성 물질은 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
본 실시 예에서, 각각의 강유전층(162)를 포함하는 게이트 전극 구조물(160a, 160b, 160c, 160d)은 도 3의 회로도 상에서 각각 제1 내지 제4 단위 메모리 셀(UC1, UC2, UC3, UC4)을 구성할 수 있다. 이때, 게이트 전극 구조물(160a, 160b, 160c, 160d)의 제1 내지 제4 게이트 전극층(165a, 165b, 165c. 165d)은 서로 다른 워드 라인에 연결될 수 있다. 이에 따라, 제1 내지 제4 게이트 전극층(165a, 165b, 165c. 165d)에는 서로 다른 게이트 전압이 독립적으로 인가될 수 있다.
채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)은 기판(101)의 상부에서 상기 제1 방향으로 서로 이격하여 배치될 수 있다. 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)은 상기 제1 방향을 따라, 게이트 전극 구조물(160a, 160b, 160c, 160d) 사이에 각각 배치될 수 있다. 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)은 전도성 물질을 포함할 수 있다. 일 예로서, 상기 전도성 물질은 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 도 2를 참조하면, 제1 게이트 전극 구조물(160a)의 하부에 배치되는 제1 채널 컨택 전극층(150a)은 드레인 전극층으로 기능할 수 있다. 제1 게이트 전극 구조물(160a)의 상부에 배치되는 제2 채널 컨택 전극층(150b)은 소스 전극층으로 기능할 수 있다. 또한, 제2 채널 컨택 전극층(150b)은 제2 게이트 전극 구조물(160b)에 대하여 소스 전극층으로 기능할 수 있다. 이에 따라, 제2 게이트 전극 구조물(160b)의 상부에 배치되는 제3 채널 컨택 전극층(150c)은 제2 게이트 전극 구조물(160b)에 대하여 드레인 전극층으로 기능할 수 있다. 마찬가지로, 제3 채널 컨택 전극층(150c) 및 제4 채널 컨택 전극층(150d)는 제3 게이트 전극 구조물(160c)에 대해 각각 드레인 전극층 및 소스 전극층으로 기능할 수 있다. 또한, 제4 채널 컨택 전극층(150d) 및 제5 채널 컨택 전극층(150e)은 제4 게이트 전극 구조물(160d)에 대해 각각 소스 전극층 및 드레인 전극층으로 기능할 수 있다.
도 3은 도 2의 단면도의 구조의 전기적 회로를 나타내고 있다. 도 3에서, 제1 내지 제4 단위 메모리 셀(UC1, UC2, UC3, UC4)은 각각 대응되는 강유전층(F1, F2, F3, F4) 및 게이트 전극(G1, G2, G3, G4)를 구비하는 트랜지스터 형태의 강유전성 메모리 장치일 수 있다. 제1 및 제2 단위 메모리 셀(UC1, UC2)는 소스 전극(S1)을 공유하며, 각각 별개의 드레인 전극(D1, D2)를 구비할 수 있다. 제3 및 제4 단위 메모리 셀(UC3, UC4)는 소스 전극(S2)를 공유하며, 각각 별개의 드레인 전극(D3, D4)를 구비할 수 있다. 이때, 소스 전극(S1, S2)은 접지 라인에 연결되며, 드레인 전극(D1, D2, D3, D4)는 비트 라인(BL)에 연결될 수 있다. 게이트 전극(G1, G2, G3, G4)는 서로 다른 워드 라인(미도시)에 연결될 수 있다. 이에 따라, 게이트 전극(G1, G2, G3, G4)에는 각각 별개의 게이트 전압이 인가될 수 있다.
결과적으로, 단위 메모리 셀(U1, U2, U3, U4)이 소스 전극(S1, S2) 및 드레인 전극(D1, D2, D3)을 각각 구비하고, 대응되는 게이트 전극(G1, G2, G3, G4)에 인가되는 게이트 전압을 독립적으로 제어함으로써, 강유전층(F1, F2, F3, F4)에 저장된 신호 정보에 개별적으로 접속할 수 있다. 즉, 수직형 메모리 장치(1)는 단위 메모리 셀(U1, U2, U3, U4)에 대한 랜덤 억세스 동작을 구현할 수 있다.
도 2를 다시 참조하면, 제1 채널 컨택 전극층(150a), 제3 채널 컨택 전극층(150c), 및 제5 채널 컨택 전극층(150e)은 도 3의 드레인 전극(D1, D3, D3)으로 기능할 수 있다. 반면에, 제2 채널 컨택 전극층(150b) 및 제4 채널 컨택 전극층(150d)은 소스 전극(S1, S2)으로 기능할 수 있다.
몇몇 다른 실시 예들에 따르면, 도 2 및 도 3에 도시된 것과 달리, 제1 채널 컨택 전극층(150a), 제3 채널 컨택 전극층(150c), 및 제5 채널 컨택 전극층(150e)이 소스 전극으로 기능할 수 있다. 반면에, 제2 채널 컨택 전극층(150b) 및 제4 채널 컨택 전극층(150d)은 드레인 전극으로 기능할 수 있다. 이 경우, 상기 소스 전극으로 기능하는 제1 채널 컨택 전극층(150a), 제3 채널 컨택 전극층(150c), 및 제5 채널 컨택 전극층(150e)이 접지 라인과 연결되고, 제2 채널 컨택 전극층(150b) 및 제4 채널 컨택 전극층(150d)이 비트 라인과 연결될 수 있다.
도 1 및 도 2를 다시 참조하면, 채널층(130)은 상기 제1 방향을 따라 연장되도록 배치된다. 채널층(130)은 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 및 게이트 전극 구조물(160a, 160b, 160c, 160d)과 접하도록 배치될 수 있다. 채널층(230)은 소정의 전도 라인(미도시)과 연결되어, 소정의 전위를 가지도록 제어될 수 있다. 채널층(130)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 질화갈륨(GaN), 인듐갈륨비소(InGaAs), 인듐갈륨지르코늄산화물(indium gallium zinc oxide, IGZO) 등을 포함할 수 있다. 일 실시 예에서, 채널층(130)은 n형 또는 p형으로 도핑되어 소정의 전도성을 가질 수 있다.
채널층(130)은 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)과 접하는 적어도 일 영역에 배치되는 채널 도핑 영역(135)을 포함할 수 있다. 채널 도핑 영역(135)은 n형 또는 p형으로 도핑될 수 있다. 일 실시 예에 있어서, 채널층(130)이 n형 또는 p형으로 도핑된 경우, 채널 도핑 영역(135)은 채널층(130)과 반대 유형으로 도핑될 수 있다. 일 예로서, 채널층(130)이 n형으로 도핑된 경우, 채널 도핑 영역(135)은 p형으로 도핑될 수 있다. 다른 예로서, 채널층(130)이 p형으로 도핑된 경우, 채널 도핑 영역(135)은 n형으로 도핑될 수 있다.
일 실시 예에 있어서, 제1 채널 컨택 전극층(150a), 제3 채널 컨택 전극층(150c), 및 제5 채널 컨택 전극층(150e)이 드레인 전극(D1, D3, D3)으로 기능할 때, 제1 채널 컨택 전극층(150a), 제3 채널 컨택 전극층(150c), 및 제5 채널 컨택 전극층(150e)과 접하는 채널 도핑 영역(135)은 단위 메모리 셀(U1, U2, U3, U4)을 구성하는 트랜지스터의 드레인 영역으로 기능할 수 있다. 또한, 제2 채널 컨택 전극층(150b) 및 제4 채널 컨택 전극층(150d)이 소스 전극(S1, S2)으로 기능할 때, 제2 채널 컨택 전극층(150b) 및 제4 채널 컨택 전극층(150d)은 단위 메모리 셀(U1, U2, U3, U4)을 구성하는 트랜지스터의 소스 영역으로 기능할 수 있다.
도 1을 참조하면, 필링 절연층(140)은 상기 제1 방향을 따라, 채널층(130)에 의해 둘러싸이도록 배치될 수 있다. 필링 절연층(140)은 타원 기둥 또는 원기둥 형상을 가질 수 있다. 필링 절연층(140)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 몇몇 다른 실시 예들에 있어서, 채널층(130)의 폭(W3)이 증가시켜, 필링 절연층(140)의 영역을 제거할 수도 있다. (채널층이 하나로 구성되어도 기술적인 문제가 없는 것인지요?_이하 명세서 전체적으로 서술된 내용 확인 필요)
도 2를 참조하면, 계면 절연층(161)은 상기 제1 방향(일 예로서, z-방향)을 따라, 0.5 내지 5 nm의 두께(t1)을 가지며, 상기 제2 방향(일 예로서, x-방향 또는 y-방향)을 따라, 0.5 내지 5 nm의 폭(w1)을 가질 수 있다. 강유전층(162)는 상기 제1 방향(일 예로서, z-방향)을 따라, 3 내지 20 nm의 두께(t2)을 가지며, 상기 제2 방향(일 예로서, x-방향 또는 y-방향)을 따라, 3 내지 20 nm의 폭(w2)을 가질 수 있다. 게이트 전극층(165a, 165b, 165c. 165d)은 상기 제1 방향(일 예로서, z-방향)을 따라, 5 내지 50 nm의 두께(t3)을 가질 수 있다. 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)은 상기 제1 방향(일 예로서, z-방향)을 따라, 5 내지 50 nm의 두께(t4)을 가질 수 있다. 한편, 도 1 및 도 2를 참조하면, 채널층(130)은 5 내지 20 nm의 폭(W3)을 가질 수 있다. 필링 절연층(140)은 200 nm 이하의 폭(W4)을 가질 수 있다. 몇몇 실시 예들에 있어서, 채널층(130)의 폭(W3)을 증가시킴으로써, 필링 절연층(140)은 제거될 수 있다.
도 4는 본 개시의 제2 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 평면도이다. 도 5는 본 개시의 제2 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 단면도이다. 구체적으로, 도 2는 도 1의 평면도의 수직형 메모리 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 4 및 도 5를 참조하면, 수직형 메모리 장치(2)는 기판(101), 기판(101)의 상부에 배치되는 제1 내지 제4 게이트 전극 구조물(260a, 260b, 260c, 260d), 제1 내지 제6 채널 컨택 전극층(250a, 250b, 250c, 250d, 250e, 250f) 및 채널층(230)을 포함한다. 채널층(230)은 제1 내지 제6 채널 컨택 전극층(250a, 250b, 250c, 250d, 250e, 250f)과 접하는 영역에 형성되는 채널 도핑 영역(235)을 더 포함할 수 있다. 제1 내지 제4 게이트 전극 구조물(260a, 260b, 260c, 260d)은 각각 계면 절연층(261) 및 강유전층(262)을 구비할 수 있다. 또한, 제1 내지 제4 게이트 전극 구조물(260a, 260b, 260c, 260d)은 각각 대응되는 제1 내지 제4 게이트 전극층(265a, 265b, 265c, 265d)을 구비할 수 있다.
본 실시 예에서, 수직형 메모리 장치(2)는, 도 1 내지 도 3과 관련하여 상술한 수직형 메모리 장치(1)와 비교하여, 제1 방향(일 예로서, z-방향)을 따라 배치되는 단위 메모리 셀 사이를 전기적으로 절연하는 제1 및 제2 소자 절연층(350, 360)을 더 포함할 수 있다.
제1 소자 절연층(350)은 제3 채널 컨택 전극층(250c)와 제4 채널 컨택 전극층(250d)를 서로 전기적으로 절연하며, 제2 소자 절연층(360)은 제6 채널 컨택 전극층(250e)와 제6 채널 컨택 전극층(250e)의 상부에 배치되는 다른 채널 컨택 전극층(미도시)을 서로 전기적으로 절연할 수 있다. 이에 따라, 제1 소자 절연층(350)에 의해, 제1 및 제2 게이트 전극 구조물(260a, 260b) 및 제1 내지 제3 채널 컨택 전극층(250a, 250b, 250c)를 포함하는 제1 메모리 셀 그룹(2a)과 제3 및 제4 게이트 전극 구조물(260c, 260d) 및 제4 내지 제6 채널 컨택 전극층(250d, 250e, 250f)를 포함하는 제2 메모리 셀 그룹(2b)이 효과적으로 전기적 분리될 수 있다. 또한, 제2 소자 절연층(360)에 의해, 제3 및 제4 게이트 전극 구조물(260c, 260d) 및 제4 내지 제6 채널 컨택 전극층(250d, 250e, 250f)를 포함하는 제2 메모리 셀 그룹(2b)과 제2 메모리 셀 그룹(2b) 상부의 다른 메모리 셀 그룹(미도시)이 효과적으로 전기적 분리될 수 있다.
제1 소자 절연층(350)은 기판(101)과 평행한 제2 방향을 따라, 제3 및 제4 채널 컨택 전극층(250c, 250d)과 실질적으로 동일한 폭을 가질 수 있으며, 채널층(130)과 접하도록 배치될 수 있다. 마찬가지로, 제2 소자 절연층(360)은 기판(101)과 평행한 제2 방향을 따라, 제6 채널 컨택 전극층(250f)와 실질적으로 동일한 폭을 가질 수 있으며, 채널층(130)과 접하도록 배치될 수 있다. 제1 및 제2 소자 절연층(350, 360)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 일 예로서, 제1 및 제2 소자 절연층(350, 360)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다.
비록, 도 5에서는 제1 및 제2 메모리 셀 그룹(2a, 2b) 내에 각각 포함되는 상기 게이트 전극 구조물의 개수를 각각 2개로 설정하고, 상기 채널 컨택 전극층의 개수를 각각 3개로 설정하고 있지만, 반드시 이에 한정되는 것은 아니다. 몇몇 다른 실시 예에 있어서, 제1 및 제2 메모리 셀 그룹(2a, 2b) 내에 각각 포함되는 게이트 전극 구조물의 개수를 각각 1개로 설정하고, 상기 채널 컨택 전극층의 개수를 각각 2개로 설정할 수도 있다. 몇몇 또다른 실시 예에 있어서, 제1 및 제2 메모리 셀 그룹(2a, 2b) 내에 각각 포함되는 게이트 전극 구조물의 개수를 각각 4개로 설정하고, 상기 채널 컨택 전극층의 개수를 각각 5개로 설정할 수도 있다. 이와 같이, 각각의 메모리 셀 그룹 내에 포함되는 게이트 전극 구조물의 개수 및 채널 컨택 전극층의 개수는 다양한 변형이 가능하다.
제1 내지 제4 게이트 전극 구조물(260a, 260b, 260c, 260d)의 구성은 도 1 내지 도 3과 관련하여 상술한 제1 내지 제4 게이트 전극 구조물(260a, 260b, 260c, 260d)의 구성과 실질적으로 동일할 수 있다. 즉, 계면 절연층(261), 강유전층(262) 및 제1 내지 제4 게이트 전극층(265a, 265b, 265c, 265d)의 구성은 도 1 내지 도 3과 관련하여 상술한 계면 절연층(161), 강유전층(162) 및 제1 내지 제4 게이트 전극층(165a, 165b, 165c, 165d)의 구성과 실질적으로 동일할 수 있다. 채널층(230) 및 필링 절연층(240)의 구성은 도 1 내지 도 3과 관련하여 상술한 채널층(130) 및 필링 절연층(140)의 구성과 실질적으로 동일할 수 있다.
도 6은 본 개시의 제3 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 평면도이다. 도 7은 본 개시의 제3 실시 예에 따르는 수직형 메모리 장치를 개략적으로 나타내는 단면도이다.
도 6 및 도 7을 참조하면, 수직형 메모리 장치(3)의 구성은 제1 및 제2 소자 절연층(370, 380)의 구성을 제외하고는, 도 4 및 도 5와 관련하여 상술한 수직형 메모리 장치(2)의 구성과 실질적으로 동일하다. 수직형 메모리 장치(3)는 제1 메모리 셀 그룹(3a) 및 제2 메모리 셀 그룹(3b)을 포함할 수 있다.
제1 소자 절연층(370)은 제3 채널 컨택 전극층(250c)와 제4 채널 컨택 전극층(250d) 사이에 배치되어, 기판(101)과 수직인 제1 방향으로 제3 채널 컨택 전극층(250c)와 제4 채널 컨택 전극층(250d)를 서로 전기적으로 절연하도록 배치될 수 있다. 제2 소자 절연층(380)은 재6 채널 컨택 전극층(250e) 상에 배치되어, 상기 제1 방향으로 제6 채널 컨택 전극층(250e)와 제6 채널 컨택 전극층(250e)의 상부에 배치되는 다른 채널 컨택 전극층(미도시)을 서로 전기적으로 절연하도록 배치될 수 있다. 이때, 제1 및 제2 소자 절연층(370)은 각각 기판(101)에 평행한 제2 방향으로 채널층(130)을 관통하여 필링 절연층(240)에 도달하도록 연장될 수 있다.
이에 따라, 본 실시 예에서, 제1 메모리 셀 그룹(2a)에 적용되는 채널층(230)의 부분과 제2 메모리 셀 그룹(2b)에 적용되는 채널층(230)의 부분이 서로 물리적으로 격리될 수 있다. 도시되지는 않았지만, 상기 서로 격리된 채널층(230)의 부분은 별도의 전도 라인(미도시)를 통해 서로 연결될 수 있다. 이에 따라, 채널층(230)이 전체적으로 동일한 전위를 유지하도록 제어될 수 있다.
도 8 내지 도 15는 본 개시의 일 실시 예에 따르는 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 8 내지 도 15와 관련하여 설명되는 메모리 장치의 제조 방법은 도 1 내지 도 3과 관련하여 상술한 수직형 메모리 장치(1)의 제조 방법에 적용될 수 있다.
도 8을 참조하면, 기판(101)을 제공한다. 기판(101)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 상기 반도체 기판은 n형 또는 p형으로 도핑되어 소정의 전도성을 가질 수 있다. 다른 실시 예에서, 기판(101)은 실리콘-온-절연체(silicon-on-insulator) 기판과 같은 절연 기판일 수 있다. 또다른 예에서, 기판(101)은 금속 기판과 같은 전도성 기판일 수도 있다.
기판(105) 상에 베이스 절연층(105)이 형성될 수 있다. 베이스 절연층(105)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 베이스 절연층(105)은 일 예로서, 실리콘 산화물층, 실리콘 질화물층, 또는 실리콘산질화물층일 수 있다. 베이스 절연층(105)은 일 예로서, 코팅법, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도시되지 않은 몇몇 다른 실시 예들에 있어서, 기판(101)이 절연 기판인 경우, 베이스 절연층(105)은 생략될 수 있다. 도시되지는 않은 몇몇 다른 실시 예들에 있어서, 기판(101)과 베이스 절연층(105) 사이에는 공지의 방법에 의해, 적어도 한층 이상의 회로 패턴층와 상기 회로 패턴층을 절연하는 절연층이 형성될 수 있다. 이에 따라, 기판(101)과 베이스 절연층(105) 사이에는 상기 회로 패턴층과 상기 절연층으로 이루어지는 다양한 공지의 능동 소자 또는 수동 소자가 형성될 수 있다.
도 8을 다시 참조하면, 베이스 절연층(105) 상에 적층 구조물(10)을 형성한다. 적층 구조물(10)은 기판(101)에 수직인 제1 방향(예로서, z-방향)을 따라 서로 번갈아 적층되는 제1 층간 희생층(110a, 110b, 110c, 110d, 110e) 및 제2 층간 희생층(120a, 120b, 120c, 120d)을 포함할 수 있다. 제1 층간 희생층(110a, 110b, 110c, 110d, 110e)과 제2 층간 희생층(120a, 120b, 120c, 120d)은 서로 식각 선택비를 가질 수 있다. 일 예로서, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e)이 산화물을 포함하는 경우, 제2 층간 희생층(120a, 120b, 120c, 120d)은 질화물 또는 실리콘 등을 포함할 수 있다. 다른 예로서, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e) 이 질화물을 포함하는 경우, 제2 층간 희생층(120a, 120b, 120c, 120d)은 산화물 또는 실리콘을 포함할 수 있다. 또다른 예로서, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e) 이 실리콘을 포함하는 경우, 제2 층간 희생층(120a, 120b, 120c, 120d)은 산화물 또는 질화물을 포함할 수 있다.
일 실시 예에 있어서, 베이스 절연층(105)과 접하는 적층 구조물(10)의 최하층 및 최상층이 각각 제1 층간 희생층(110a, 110e)일 수 있다. 이때, 상기 최하층의 제1 층간 희생층(110a)은 베이스 절연층(105)과 식각 선택비를 가질 수 있다. 몇몇 다른 실시 예에서, 상기 제1 층간 희생층 및 상기 제2 층간 희생층의 개수는 다양하게 변형가능하다. 다만, 이 경우에도, 적층 구조물(10)의 최하층과 최상층은 제1 층간 희생층일 수 있다. 제1 및 제2 층간 희생층(110a, 110b)는 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도 9를 참조하면, 기판(101) 상에서 적층 구조물(10)의 내부를 관통하는 트렌치(1000)를 형성한다. 트렌치(1000)의 측벽면을 따라, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e) 및 제2 층간 희생층(120a, 120b, 120c, 120d)이 노출될 수 있다. 트렌치(1000)의 바닥면을 따라 베이스 절연층(105)이 노출될 수 있다. 트렌치(1000)는 일 예로서, 원형 또는 타원형의 평면 형상을 가질 수 있다. 트렌치(1000)를 형성하는 방법은 비등방성 식각법을 적용될 수 있다.
도 10을 참조하면, 트렌치(1000)의 측벽면을 커버하는 채널층(130)을 형성한다. 즉, 채널층(130)은 상기 측벽면에 위치하는 제1 층간 희생층(110a, 110b, 110c, 110d, 110e) 및 제2 층간 희생층(120a, 120b, 120c, 120d) 상에 형성될 수 있다. 채널층(130)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 질화갈륨(GaN), 인듐갈륨비소(InGaAs), 인듐갈륨지르코늄산화물(indium gallium zinc oxide, IGZO) 등을 포함할 수 있다. 일 실시 예에서, 채널층(130)은 n형 또는 p형으로 도핑되어 소정의 전도성을 가질 수 있다.
일 실시 예에서, 채널층(130)을 형성하는 방법은 다음과 같이 진행될 수 있다. 트렌치(1000)의 측벽면과 바닥면을 따라, 반도체 물질층을 형성한다. 상기 반도체 물질층을 형성하는 방법은 일 예로서, 화학기상증착법 또는 원자층 증착법이 적용될 수 있다. 이때, 트렌치(1000) 외부의 제1 층간 희생층(100e) 상에도 상기 반도체 물질층이 형성될 수 있다. 이어서, 상기 반도체 물질층을 비등방성 에치-백하여, 트렌치(1000)의 바닥면 상에 형성된 상기 반도체 물질층과 트렌치(1000) 외부의 제1 층간 희생층(100e) 상에 형성된 상기 반도체 물질층을 선택적으로 제거한다. 그 결과, 트렌치(1000)의 상기 측벽면 상에 채널층(130)이 형성될 수 있다.
일 실시 예에 있어서, 채널층(130)이 형성된 트렌치(1000)의 내부를 절연 물질로 채운다. 트렌치(1000)의 내부를 상기 절연 물질로 채우는 방법은 일 예로서, 코팅법, 화학기상증착법, 원자층 증착법 등을 적용할 수 있다. 이어서, 트렌치(1000)의 외부에 형성된 상기 절연 물질을 선택적으로 제거함으로써, 필링 절연층(140)을 형성한다. 상기 절연 물질을 선택적으로 제거하는 방법은 일 예로서, 화학적 기계적 연마법 또는 에치-백이 적용될 수 있다. 필링 절연층(140)은 제1 방향(예로서, z-방향)을 따라 타원 기둥 또는 원기둥 형상을 가질 수 있다. 필링 절연층(140)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
몇몇 다른 실시 예들에 있어서, 트렌치(1000)의 직경이 충분히 작도록 설계된 경우, 트렌치(1000)는 채널층(130)만에 의해 채워질 수 있다. 이에 따라, 필링 절연층(140)을 형성하는 공정은 생략될 수 있다.
도 11을 참조하면, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e)을 선택적으로 제거하여, 채널층(130)을 선택적으로 노출시키는 제1 리세스(1100)를 형성한다. 일 실시 예에 있어서, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e)을 선택적으로 제거하는 방법은 제1 층간 희생층(110a, 110b, 110c, 110d, 110e), 제2 층간 희생층(120a, 120b, 120c, 120d) 사이의 식각 선택비를 이용하는 습식 식각으로 진행될 수 있다. 그 결과, 제1 층간 희생층(110a, 110b, 110c, 110d, 110e)이 제거되고, 베이스 절연층(105) 및 제2 층간 희생층(120a, 120b, 120c, 120d)은 잔존할 수 있다.
도 12를 참조하면, 제1 리세스(1100)에 의해 선택적으로 노출된 채널층(130)의 일부분에 대해 도펀트를 주입하여 채널 도핑 영역(135)을 형성한다. 상기 도펀트는 n형 또는 p형의 도펀트일 수 있다. 일 실시 예에 있어서, 상기 도펀트를 주입하는 방법은 다음과 같이 진행될 수 있다. 상기 소정의 도펀트를 포함하는 도핑 가스를 제1 리세스(1100) 내부에 제공하여, 상기 노출된 채널층(130)으로 상기 도펀트을 확산시킨다. 이때, 최상층의 제2 층간 희생층(120d) 상부에 위치하는 채널층(130)의 부분에 상기 도펀트를 선택적으로 주입하기 위해서, 별도의 도핑 마스크 패턴을 추가로 형성할 수도 있다. 다른 실시 예에 있어서, 상기 도펀트를 주입하는 방법은 다음과 같이 진행될 수 있다. 제1 리세스(1100) 내부의 채널층(130) 상에 소정의 도펀트로 도핑된 반도체층을 형성한다. 상기 반도체층은 채널층(130)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 구체적으로, 도 12의 채널층(130), 필링 절연층(140) 및 제2 층간 희생층(120a, 120b, 120c, 120d)을 커버하는, 상기 도펀트로 도핑된 반도체층을 형성한다. 이때, 최상층의 제2 층간 희생층(120d) 상부에 위치하는 채널층(130)의 부분에 상기 도펀트를 선택적으로 주입하기 위해서, 상기 도핑된 반도체층을 패터닝할 수 있다. 이에 따라, 최상층의 제2 층간 희생층(120d) 상부에 위치하는 채널층(130)은 부분적으로 상기 도핑된 반도체층에 의해 커버될 수 있다. 이어서, 열처리 공정을 진행하여, 상기 도펀트를 상기 채널층으로 확산시킨다. 이후에, 상기 도펀트로 도핑된 반도체층을 제거한다. 상기 반도체층을 제거하는 방법은 식각 선택비를 이용하는 습식 식각법이 적용될 수 있다.
도 13을 참조하면, 제1 리세스(1100)의 내부를 전도성 물질로 채워, 상기 제1 방향(예로서, z-방향)을 따라 서로 이격하여 배치되는 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)을 형성한다. 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)은 전도성 물질을 포함할 수 있다. 일 예로서, 상기 전도성 물질은 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 전도성 물질은 제2 층간 희생층(120a, 120b, 120c, 120d)와 식각 선택비를 가질 수 있다. 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e)을 형성하는 방법은 일 예로서, 화학기상증착법 또는 원자층 증착법이 적용될 수 있다.
몇몇 실시 예들에 있어서, 최상층의 제2 층간 희생층(120d) 상부에 위치하는 채널 컨택 전극층(150e)을 형성하기 위해, 전도성 물질의 박막층을 제2 희생층(120d), 채널층(130) 및 필링 절연층(140) 상에 형성한 후에, 상기 박막층에 대한 패터닝 공정을 추가적으로 진행할 수 있다.
도 14를 참조하면, 제2 층간 희생층(120a, 120b, 120c, 120d)을 선택적으로 제거하여, 채널층(130)을 노출시키는 제2 리세스(1200)를 형성한다. 제2 리세스(1200)를 형성하는 방법은 제2 층간 희생층(120a, 120b, 120c, 120d)과 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 사이의 식각 선택비를 이용하는 습식 식각법이 적용될 수 있다. 그 결과, 상기 채널 컨택 전극층150a, 150b, 150c, 150d, 150e) 사이에 리세스된 공간인, 제2 리세스(1200)를 형성할 수 있다.
도 15를 참조하면, 제2 리세스(1200) 내부의 채널 컨택 전극층(150a, 150b, 150c, 150d, 150e) 및 채널층(130) 상에 계면 절연층(161)을 형성한다. 계면 절연층(161)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 알루미늄 산화물을 포함할 수 있다. 계면 절연층(161)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 계면 절연층(161) 상에 강유전층(162)를 형성한다. 강유전층(162)은 강유전층(162)은 일 예로서, 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 또는 이들의 둘이상의 조합을 포함할 수 있으나 반드시 이에 한정되지는 않고 다른 다양한 강유전 물질이 적용될 수 있다. 일 예로서, 강유전층(162)은 PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 등과 같은 페로브스카이트 구조의 강유전 물질을 포함할 수 있다. 강유전층(162)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란탄(La)에서 선택되는 적어도 하나의 도펀트를 포함할 수 있다. 강유전층(162)은 결정질로 이루어질 수 있다.
강유전층(162)을 형성하는 방법은 일 예로서, 화학기상증착법 또는 원자층 증착법을 적용할 수 있다. 일 실시 예에 있어서, 강유전층(162)은 결정질 상태로 형성될 수 있다. 다른 실시 예에 있어서, 강유전층(162)을 비정질 상태로 형성한 후에, 결정화 열처리를 통해 결정질 상태로 변환될 수 있다.
이어서, 강유전층(162) 상에 게이트 전극층(165a, 165b, 165c, 165d)을 형성한다. 게이트 전극층(165a, 165b, 165c, 165d)은 전도성 물질을 포함할 수 있다. 일 예로서, 상기 전도성 물질은 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
일 실시 예에서, 계면 절연층(161), 강유전층(162) 및 게이트 전극층(165a, 165b, 165c, 165d)을 순차적으로 형성한 후에, 계면 절연층(161), 강유전층(162) 및 게이트 전극층(165a, 165b, 165c, 165d)에 대한 추가적인 패터닝을 진행할 수 있다. 그 결과, 채널층(130), 필링 절연층(140) 및 최상층의 채널 컨택 전극층(150e) 상에 형성된 계면 절연층(161), 강유전층(162) 및 게이트 전극층(165a, 165b, 165c, 165d)이 제거될 수 있다. 그 결과, 도 15에 도시되는 수직형 메모리 장치가 제조될 수 있다.
도 16 내지 도 25는 본 개시의 다른 실시 예에 따르는 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 16 내지 도 25와 관련하여 설명되는 메모리 장치의 제조 방법은 도 4 및 도 5와 관련하여 상술한 수직형 메모리 장치(2)의 제조 방법일 수 있다.
도 16을 참조하면, 기판(101) 상에 베이스 절연층(105)을 형성한다. 이어서, 베이스 절연층(105) 상에 제1 적층 구조물(20a)을 형성한다. 제1 적층 구조물(20a)는 서로 번갈아 적층되는 제1 층간 희생층(210a, 210b, 210c) 및 제2 층간 희생층(220a, 220b)을 포함할 수 있다. 일 실시 예에 있어서, 베이스 절연층(105)과 접하는 적층 구조물(20a)의 최하층 및 적층 구조물(20a)의 최상층은 각각 제1 층간 희생층(210a, 210c)일 수 있다. 이때, 상기 최하층인 제1 층간 희생층(210a)은 베이스 절연층(105)과 식각 선택비를 가질 수 있다. 제1 층간 희생층(210a, 210b, 210c) 및 제2 층간 희생층(220a, 220b)을 형성하는 방법은 일 예로서, 코팅법, 화학기상증착법, 원자층 증착법 등을 적용할 수 있다.
이어서, 제1 적층 구조물(20a) 상에 제3 층간 희생층(310)을 형성한다. 제3 층간 희생층(310)은 제1 층간 희생층(210a, 210b, 210c) 및 제2 층간 희생층((220a, 220b)과 각각 식각 선택비를 가질 수 있다. 일 예로서, 제1 층간 희생층(210a, 210b, 210c)이 산화물을 포함하고, 제2 층간 희생층(220a, 220b)가 질화물을 포함하고, 제3 층간 희생층(310)이 실리콘을 포함할 수 있다. 다른 예로서, 제1 층간 희생층(210a, 210b, 210c)이 질화물을 포함하고, 제2 층간 희생층(220a, 220b)가 산화물을 포함하고, 제3 층간 희생층(310)이 실리콘을 포함할 수 있다. 제3 층간 희생층(310)을 형성하는 방법은 일 예로서, 코팅법, 화학기상증착법, 원자층 증착법 등을 적용할 수 있다.
이어서, 제3 층간 희생층(310) 상에 제2 적층 구조물(20b)을 형성할 수 있다. 제2 적층 구조물(20b)은 서로 번갈아 적층되는 제1 층간 희생층(210d, 210e, 210f) 및 제2 층간 희생층(220c, 220d)을 포함할 수 있다. 제1 층간 희생층(210d, 210e, 210f) 및 제2 층간 희생층(220c, 220d)의 구성은 제1 적층 구조물(20a)의 제1 층간 희생층(210a, 210b, 210c) 및 제2 층간 희생층(220a, 220b)의 구성과 실질적으로 동일하다.
제2 적층 구조물(20b) 상에 제3 층간 희생층(320)을 형성할 수 있다. 제3 층간 희생층(320)의 구성은 제3 층간 희생층(310)의 구성과 실질적으로 동일하다.
도 17을 참조하면, 기판(101) 상에서 제1 적층 구조물(20a), 제3 층간 희생층(310), 제2 적층 구조물(20b) 및 제3 층간 희생층(320)의 내부를 관통하는 트렌치(2000)를 형성한다. 그 결과, 트렌치(2000)의 측벽면을 따라, 제1 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f) 및 제2 층간 희생층(220a, 220b, 220c, 220d), 제3 층간 희생층(310, 320)이 노출될 수 있다. 트렌치(2000)의 바닥면을 따라 베이스 절연층(105)이 노출될 수 있다. 트렌치(2000)는 일 예로서, 원형 또는 타원형의 평면 형상을 가질 수 있다. 트렌치(2000)를 형성하는 방법은 비등방성 식각법을 적용될 수 있다.
도 18을 참조하면, 트렌치(2000)의 측벽면을 커버하는 채널층(230)을 형성한다. 채널층(230)의 구성 및 형성 방법은 도 10과 관련하여 상술한 채널층(130)의 구성 및 형성 방법과 실질적으로 동일하다.
이어서, 채널층(230)이 형성된 트렌치(1000)를 절연 물질로 채워, 필링 절연층(240)을 형성한다. 필링 절연층(240)의 구성 및 형성 방법은 도 10과 관련하여 상술한 필링 절연층(140)의 구성 및 형성 방법과 실질적으로 동일하다.
그 결과, 도 18에 도시되는 바와 같이, 채널층(230), 필링 절연층(240) 및 제3 희생층(320)의 상면이 동일 평면 상에 배치되는 구조물이 형성될 수 있다.
도 19를 참조하면, 제1 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f)을 선택적으로 제거하여, 채널층(230)을 선택적으로 노출시키는 제1 리세스(2100)를 형성한다. 제1 리세스(2100)를 형성하는 방법은 도 11과 관련하여 상술한 제1 리세스(1100)를 형성하는 방법과 실질적으로 동일하다. 제1 층간 희생층(210a, 210b, 210c, 210d, 210e, 210f)이 제거되는 동안, 제2 층간 희생층(220a, 220b, 220c, 220d), 및 제3 층간 희생층(310, 320)은 제거되지 않을 수 있다.
도 20을 참조하면, 제1 리세스(2100)에 의해 선택적으로 노출된 채널층(230)의 일부분에 대해 도펀트를 주입하여 채널 도핑 영역(235)을 형성한다. 채널 도핑 영역(235)을 형성하는 방법은 도 12와 관련하여 상술한 채널 도핑 영역(135)의 형성 방법과 실질적으로 동일할 수 있다. 이때, 제1 방향(일 예로서, z-방향)으로 연장된 채널층(230) 및 필링 절연층(240)의 표면부가 도핑되는 것을 방지하기 위해, 별도의 도핑 마스크 패턴을 채널층(230),필링 절연층(240) 및 제3 층간 희생층(320) 상에 형성한 후에, 상기 도펀트 주입 공정을 진행할 수 있다. 상기 도펀트 주입 공정이 완료된 후에, 상기 도핑 마스크 패턴은 제거될 수 있다.
도 21을 참조하면, 제1 리세스(2100)의 내부를 전도성 물질로 채워, 상기 제1 방향(예로서, z-방향)을 따라 서로 이격하여 배치되는 채널 컨택 전극층(250a, 250b, 250c, 250d, 250e, 250f)을 형성한다. 몇몇 실시 예들에 있어서, 제3 층간 희생층(320) 상에 형성되는 전도성 물질에 대해, 비등방성 에치-백 또는 화학적 기계적 연마법을 적용하여, 제거할 수 있다.
도 22를 참조하면, 제2 층간 희생층(220a, 220b, 220c, 220d)을 선택적으로 제거하여, 채널층(230)을 노출시키는 제2 리세스(2200)를 형성한다. 제2 리세스(2200)를 형성하는 방법은 도 14와 관련하여 상술한 제2 리세스(1200)를 형성하는 방법과 실질적으로 동일할 수 있다. 제2 층간 희생층(210a, 210b, 210c, 220d)이 제거되는 동안, 제3 층간 희생층(310, 320) 및 채널 컨택 전극층(250a, 250b, 250c, 250d, 250e, 250f)은 제거되지 않을 수 있다.
도 23을 참조하면, 제2 리세스(1200) 내부의 채널 컨택 전극층(250a, 250b, 250c, 250d, 250e, 250f) 및 채널층(230) 상에 계면 절연층(261)을 형성한다. 이어서, 계면 절연층(261) 상에 강유전층(262) 및 게이트 전극층(265a, 265b, 265c, 265d)을 형성한다. 계면 절연층(261), 강유전층(262) 및 게이트 전극층(265a, 265b, 265c, 265d)을 형성하는 방법은 도 15와 관련하여 상술한 계면 절연층(161), 강유전층(162) 및 게이트 전극층(165a, 165b, 165c, 165d)의 형성 방법과 실질적으로 동일하다.
일 실시 예에서, 계면 절연층(261), 강유전층(262) 및 게이트 전극층(265a, 265b, 265c, 265d)을 순차적으로 형성한 후에, 제1 방향(예로서, z-방향)으로 연장된 채널층(230) 및 필링 절연층(240)의 표면부 및 제3 층간 희생층(320) 상에 형성된 계면 절연층(261), 강유전층(262) 및 게이트 전극층(265a, 265b, 265c, 265d)이 제거될 수 있다.
도 24를 참조하면, 제3 층간 희생층(310, 320)을 선택적으로 제거하여, 채널층(230)을 노출시키는 제3 리세스(2300)를 형성한다. 제3 리세스(2300)를 형성하는 방법은, 습식 식각법으로 진행될 수 있다. 도 25를 참조하면, 제3 리세스(2300)의 내부를 절연 물질로 채워 제1 및 제2 소자 절연층(350, 360)을 형성한다. 상기 절연 물질로 제3 리세스(2300)의 내부를 채우는 공정은 일 예로서, 코팅법, 화학기상증착법 또는 원자층 증착법이 적용될 수 있다. 상술한 공정을 진행함으로써, 본 실시 예에 따르는 수직형 메모리 장치를 제조할 수 있다.
도 26 및 도 27은 본 개시의 또다른 실시 예에 따르는 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 본 실시 예에서는 먼저, 도 16 내지 도 23과 관련하여 상술한 제조 방법을 수행하여, 도 23의 적층 구조물을 형성한다.
이어서, 도 26에 도시된 것과 같이, 제3 층간 희생층(310, 320)을 선택적으로 제거하여, 채널층(240)을 노출시킨다. 이어서, 노출된 채널층(240)을 기판(101)에 평행한 제2 방향(예로서, x-방향)으로 추가로 제거하여, 제3 층간 희생층(310, 320) 및 채널층(240)이 제거된 제3 리세스(2400)를 형성한다. 도 27을 참조하면, 제3 리세스(2400)의 내부를 절연 물질로 채워 제1 및 제2 소자 절연층(370, 380)을 형성한다. 상술한 공정을 진행함으로써, 본 실시 예에 따르는 수직형 메모리 장치를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3: 수직형 메모리 장치,
101: 기판,
105: 베이스 절연층,
110a 110b 110c 110d 110e 210a 210b 210c 210d 210e 210f: 제1 층간 희생층,
120a 120b 120c 120d 220a 220b 220c 220d: 제2 층간 희생층,
310 320: 제3 층간 희생층,
130 230 330: 채널층, 135 235 335: 채널 도핑 영역
140 240 340: 필링 절연층
150a 150b 150c 150d 150e 250a, 250b, 250c, 250d, 250e, 250f: 채널 컨택 전극층,
160a 160b 160c 160d 260a, 260b, 260c, 260d: 게이트 전극 구조물,
161 261: 계면 절연층,
162 262: 강유전층,
165a 165b 165c 165d 265a 265b 265c 265d: 게이트 전극층,
UC1 UC2 UC3 UC4: 제1 내지 제4 단위 메모리 셀,
2a 2b: 제1 및 제2 메모리 셀 그룹,
350 360 370 380: 소자 절연층.

Claims (20)

  1. 기판;
    상기 기판의 상부에서, 상기 기판에 수직인 제1 방향으로 서로 이격하여 배치되며, 강유전층과 게이트 전극층을 포함하는 게이트 전극 구조물;
    상기 제1 방향을 따라 상기 게이트 전극 구조물의 양단에 배치되는 채널 컨택 전극층; 및
    상기 제1 방향을 따라 연장되며, 상기 채널 컨택 전극층 및 상기 게이트 전극 구조물과 접하도록 배치되는 채널층을 포함하고,
    상기 강유전층의 적어도 일부분은
    상기 제1 방향에 대하여, 상기 채널 컨택 전극층과 상기 게이트 전극층 사이에 배치되는
    수직형 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널 컨택 전극층은
    상기 게이트 전극 구조물의 일단에 배치되는 소스 전극층; 및
    상기 게이트 전극 구조물의 타단에 배치되는 드레인 전극층을 포함하는
    수직형 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서,
    상기 드레인 전극층은 비트 라인에 연결되고,
    상기 소스 전극층은 접지 라인에 연결되고,
    상기 게이트 전극층은 워드 라인에 연결되는
    수직형 메모리 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층의 적어도 일부분은,
    상기 기판에 평행한 제2 방향에 대하여, 상기 채널층과 상기 게이트 전극층 사이에 배치되는
    수직형 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 방향에 대해, 상기 채널 컨택 전극층과 상기 강유전층 사이에 배치되고,
    상기 기판에 평행한 제2 방향에 대해, 상기 채널층과 상기 강유전층 사이에 배치되는
    계면 절연층을 더 포함하는
    수직형 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 게이트 전극 구조물로서, 제1 게이트 전극 구조물과 제2 게이트 전극 구조물이 상기 제1 방향을 따라 서로 인접하여 배치될 때,
    상기 제1 게이트 전극 구조물에 접하는 채널 컨택 전극층 중 어느 하나와, 상기 제2 게이트 전극 구조물에 접하는 채널 컨택 전극층 중 어느 하나 사이에 배치되는 소자 절연층을 더 포함하는
    수직형 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널 컨택 전극층과 접하는 상기 채널층의 적어도 일 영역에 배치되는 채널 도핑 영역을 더 포함하는
    수직형 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 강유전층은
    하프늄산화물, 지르코늄산화물, 및 하프늄지르코늄산화물 중 적어도 하나를 포함하는
    수직형 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 강유전층은
    탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 및 란탄(La) 에서 선택되는 적어도 하나의 도펀트를 포함하는
    수직형 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널 컨택 전극층은
    텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 및 루테늄산화물 중에서 선택되는 적어도 하나를 포함하는
    수직형 메모리 장치.
  12. 기판 상에서, 상기 기판에 수직인 제1 방향을 따라 서로 번갈아 적층되는 제1 층간 희생층 및 제2 층간 희생층을 포함하는 적층 구조물을 형성하는 단계;
    상기 기판 상에서 상기 적층 구조물의 내부를 관통하는 트렌치를 형성하는 단계;
    상기 트렌치의 측벽면을 커버하는 채널층을 형성하는 단계;
    상기 제1 층간 희생층을 선택적으로 제거하여, 상기 채널층을 선택적으로 노출시키는 제1 리세스를 형성하는 단계;
    상기 제1 리세스의 내부를 전도성 물질로 채워 채널 컨택 전극층을 형성하는 단계;
    상기 제2 층간 희생층을 선택적으로 제거하여, 상기 채널층을 노출시키는 제2 리세스를 형성하는 단계;
    상기 제2 리세스 내부의 상기 채널 컨택 전극층 및 상기 채널층 상에 계면 절연층을 형성하는 단계; 및
    상기 계면 절연층 상에 강유전층 및 게이트 전극층을 순차적으로 형성하는 단계를 포함하는
    수직형 메모리 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제1 층간 희생층과 상기 제2 층간 희생층은 서로 식각 선택비를 가지는
    수직형 메모리 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 제2 리세스를 형성하는 단계는
    상기 채널 컨택 전극층 사이에 리세스된 공간을 형성하는 단계를 포함하는
    수직형 메모리 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 채널 컨택 전극층을 형성하기 전에,
    상기 제1 리세스에 의해 노출되는 상기 채널층의 적어도 일부분에 대해 도펀트를 주입하는 공정을 실시하는 단계를 더 포함하는
    수직형 메모리 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 도펀트를 도핑하는 공정은
    소정의 도펀트를 포함하는 도핑 가스를 상기 제1 리세스 내부에 제공하여, 상기 노출된 채널층에 상기 도펀트를 확산시키는 단계를 포함하는
    수직형 메모리 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 도펀트를 도핑하는 공정은
    상기 제1 리세스 내부의 상기 채널층 상에 소정의 도펀트로 도핑된 반도체층을 형성하는 단계;
    열처리 공정을 진행하여, 상기 도펀트를 상기 채널층으로 확산시키는 단계; 및
    상기 도펀트로 도핑된 반도체층을 제거하는 단계를 포함하는
    수직형 메모리 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제12 항에 있어서,
    상기 적층 구조물을 형성하는 단계는
    상기 제1 방향을 따라, 상기 제1 층간 희생층 및 상기 제2 층간 희생층을 번갈아 적층하되, 최상층으로서 상기 제1 층간 희생층을 구비하는 제1 적층 구조물을 형성하는 단계;
    상기 제1 층간 희생층 및 상기 제2 층간 희생층과 각각 식각 선택비를 가지는 제3 층간 희생층을 상기 최상층의 제1 층간 희생층 상에 형성하는 단계; 및
    상기 제3 층간 희생층 상에, 상기 제1 적층 구조물과 실질적으로 동일한 제2 적층 구조물을 형성하는 단계를 포함하는
    수직형 메모리 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서,
    상기 채널 컨택 전극층을 형성한 이후에,
    상기 제3 층간 희생층을 선택적으로 제거하여, 상기 채널층을 노출시키는 제3 리세스를 형성하는 단계; 및
    상기 제3 리세스의 내부를 절연 물질로 채워, 소자 절연층을 형성하는 단계를 더 포함하는
    수직형 메모리 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서,
    상기 채널 컨택 전극층을 형성한 이후에,
    상기 제3 층간 희생층을 선택적으로 제거하여, 상기 채널층을 노출시키는 단계;
    상기 노출된 채널층을 상기 기판에 평행한 제2 방향으로 선택적으로 제거하여, 상기 제3 층간 희생층과 상기 채널층이 제거된 제3 리세스를 형성하는 단계; 및
    상기 제3 리세스의 내부를 절연 물질로 채워 소자 절연층을 형성하는 단계를 더 포함하는
    수직형 메모리 장치의 제조 방법.
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US16/536,063 US10937808B2 (en) 2018-12-27 2019-08-08 Vertical memory device and method of fabricating the same
CN201910979076.6A CN111384063B (zh) 2018-12-27 2019-10-15 垂直存储器件及其制造方法
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
US11127760B2 (en) * 2019-02-01 2021-09-21 Applied Materials, Inc. Vertical transistor fabrication for memory applications
CN110047844B (zh) * 2019-04-11 2020-11-10 中国科学院微电子研究所 三维垂直单晶体管铁电存储器及其制备方法
US11171157B1 (en) * 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
KR20210143076A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 강유전층을 구비하는 3차원 구조의 반도체 장치
US11729986B2 (en) * 2020-05-28 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
US11910617B2 (en) * 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
DE102020133683A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Ferroelektrische speichervorrichtung ung verfahren zu deren herstellung
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
DE102020127831A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11695073B2 (en) * 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
US11616080B2 (en) * 2020-05-29 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device with ferroelectric material
US11729987B2 (en) * 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
KR20220009295A (ko) * 2020-07-15 2022-01-24 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN112151553B (zh) * 2020-07-21 2024-06-11 长江存储科技有限责任公司 3d存储器件的制造方法
TWI779613B (zh) * 2020-09-15 2022-10-01 日商鎧俠股份有限公司 半導體記憶裝置
WO2022110009A1 (zh) * 2020-11-27 2022-06-02 华为技术有限公司 一种存储器件及其制造方法、电子设备
KR20220085646A (ko) * 2020-12-15 2022-06-22 에스케이하이닉스 주식회사 강유전층을 포함하는 반도체 장치
US11652148B2 (en) * 2021-05-13 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of selective film deposition and semiconductor feature made by the method
US20230328998A1 (en) * 2022-04-11 2023-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and forming method thereof
CN117015230A (zh) * 2022-04-26 2023-11-07 长鑫存储技术有限公司 半导体结构及其制备方法、存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101639261B1 (ko) * 2015-05-21 2016-07-13 서울시립대학교 산학협력단 하이브리드 반도체 소자 및 하이브리드 반도체 모듈
CN107068686A (zh) * 2017-04-24 2017-08-18 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR102078597B1 (ko) * 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
KR102235046B1 (ko) * 2014-07-02 2021-04-05 삼성전자주식회사 3차원 반도체 메모리 장치
KR102248144B1 (ko) * 2014-10-24 2021-05-04 광주과학기술원 고분자 절연체와 나노 플로팅 게이트를 이용한 비휘발성 유기 메모리 장치 및 그 제조방법
US9818848B2 (en) * 2015-04-29 2017-11-14 Yale University Three-dimensional ferroelectric FET-based structures
KR102461150B1 (ko) * 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
CN106158877B (zh) * 2016-09-30 2019-04-02 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN107958909B (zh) * 2016-10-17 2020-09-22 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
KR101872122B1 (ko) * 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
KR20180134122A (ko) * 2017-06-08 2018-12-18 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101639261B1 (ko) * 2015-05-21 2016-07-13 서울시립대학교 산학협력단 하이브리드 반도체 소자 및 하이브리드 반도체 모듈
CN107068686A (zh) * 2017-04-24 2017-08-18 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备

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