KR20210143076A - 강유전층을 구비하는 3차원 구조의 반도체 장치 - Google Patents

강유전층을 구비하는 3차원 구조의 반도체 장치 Download PDF

Info

Publication number
KR20210143076A
KR20210143076A KR1020200060029A KR20200060029A KR20210143076A KR 20210143076 A KR20210143076 A KR 20210143076A KR 1020200060029 A KR1020200060029 A KR 1020200060029A KR 20200060029 A KR20200060029 A KR 20200060029A KR 20210143076 A KR20210143076 A KR 20210143076A
Authority
KR
South Korea
Prior art keywords
layer
ferroelectric
semiconductor device
gate electrode
disposed
Prior art date
Application number
KR1020200060029A
Other languages
English (en)
Inventor
이재길
이건영
유향근
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200060029A priority Critical patent/KR20210143076A/ko
Priority to US17/075,577 priority patent/US11488979B2/en
Priority to CN202110011497.7A priority patent/CN113690247B/zh
Publication of KR20210143076A publication Critical patent/KR20210143076A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11597—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • H01L27/1159—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

일 실시예에 따르는 반도체 장치는, 기판 및 상기 기판의 상부에 배치되고, 홀 패턴을 포함하는 게이트 구조물을 포함한다. 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연층을 포함하고, 상기 홀 패턴은 상기 기판에 수직인 방향으로 연장되는 중심축을 구비한다. 상기 반도체 장치는, 상기 홀 패턴의 내부에서 상기 게이트 전극층의 측벽면과 인접하여 `배치되는 강유전층 및 상기 홀 패턴의 내부에서 상기 강유전층과 인접하여 배치되고, 상기 게이트 구조물의 측벽면을 따라 연장되는 채널층을 포함한다. 이 때, 상기 게이트 전극층 및 상기 층간 절연층 중 어느 하나는 나머지 하나를 기준으로 상기 홀 패턴의 상기 중심축을 향해 돌출된다.

Description

강유전층을 구비하는 3차원 구조의 반도체 장치{semiconductor device of 3-dimensional structure including ferroelectric layer}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 강유전층을 구비하는 3차원 구조의 반도체 장치에 관한 것이다.
디자인 룰(design rule)의 감소, 집적도의 증가 추세에 따라, 구조적 안정성과 신호 저장 동작의 신뢰성을 담보할 수 있는 반도체 장치에 대한 연구가 지속되고 있다. 상기 반도체 장치의 일 예로서, 전기적 신호를 비휘발적으로 저장 가능하며, 또한 상기 전기적 신호를 멀티 레벨로 구현 가능한 강유전 메모리 소자에 대한 연구가 진행되고 있다.
본 개시의 일 실시 예는, 3차원 구조로 적층되며 강유전 메모리 셀을 구비하는 반도체 장치를 제공한다.
본 개시의 일 측면에 따르는 반도체 장치는, 기판 및 상기 기판의 상부에 배치되고, 홀 패턴을 포함하는 게이트 구조물을 포함한다. 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연층을 포함하고, 상기 홀 패턴은 상기 기판에 수직인 방향으로 연장되는 중심축을 구비한다. 상기 반도체 장치는, 상기 홀 패턴의 내부에서 상기 게이트 전극층의 측벽면과 인접하여 `배치되는 강유전층 및 상기 홀 패턴의 내부에서 상기 강유전층과 인접하여 배치되고, 상기 게이트 구조물의 측벽면을 따라 연장되는 채널층을 포함한다. 이 때, 상기 게이트 전극층 및 상기 층간 절연층 중 어느 하나는 나머지 하나를 기준으로 상기 홀 패턴의 상기 중심축을 향해 돌출된다.
본 개시의 다른 측면에 따르는 반도체 장치는, 기판 및 상기 기판의 상부에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 게이트 전극 패턴층 및 층간 절연 패턴층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 상기 반도체 장치는, 상기 기판의 상부에서 상기 게이트 전극 패턴층의 일 측벽면과 인접하여 배치되는 강유전층 및 상기 기판의 상부에서 상기 강유전층과 인접하여 배치되고, 상기 게이트 구조물의 측벽면을 따라 연장되는 채널층을 포함한다. 상기 게이트 전극 패턴층 및 상기 층간 절연 패턴층 중 어느 하나는 다른 하나를 기준으로 상기 제1 및 제2 방향에 수직인 제3 방향으로 돌출된다.
상술한 본 개시의 실시 예에 따르면, 강유전 메모리 셀의 면적을 증가시켜 메모리 윈도우를 향상시킬 수 있는 3차원 구조의 반도체 장치를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 반도체 장치의 일 평면도이다.
도 3은 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 반도체 장치의 회로도이다.
도 5는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 6은 도 5의 반도체 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 7은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 8은 도 7의 반도체 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 9는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 10은 도 9의 반도체 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 11은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 12는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 13은 도 12의 반도체 장치를 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 14는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 15는 도 14의 반도체 장치를 Ⅵ-Ⅵ'로 절취한 단면도이다.
도 16은 도 14의 반도체 장치를 Ⅶ-Ⅶ'로 절취한 단면도이다.
도 17은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 18 도 17의 반도체 장치를 Ⅷ-Ⅷ'로 절취한 단면도이다.
도 19는 도 17의 반도체 장치를 Ⅸ-Ⅸ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시된 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, x-방향이라 함은, x-축에 평행한 방향을 포괄할 수 있다. 즉, x-방향은 x-축을 따라 양의 방향으로 절대값이 증가하는 제1 방향, x-축을 따라 상기 제1 방향의 반대 방향, 상기 제1 및 제2 방향에 평행한 방향을 모두 의미할 수 있다. y-방향, 및 z-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 각각의 방향이 해석될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 반도체 장치의 일 평면도이다. 도 3은 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 기판(101) 및 기판(101)의 상부에 배치되고 제1 및 제2 홀 패턴(11, 12)을 포함하는 게이트 구조물(110)을 포함한다. 또한, 반도체 장치(1)는 제1 및 제2 홀 패턴(11, 12) 내부에서 게이트 구조물(110)의 측벽면을 따라 배치되는 강유전층(120), 및 홀 패턴(11, 12)의 내부에서 강유전층(120)과 인접하여 배치되는 채널층(140)을 포함한다. 또한, 반도체 장치(1)는 제1 및 제2 홀 패턴(11, 12) 내부에서 강유전층(120)과 채널층(140) 사이에 배치되는 계면 절연층(130)을 더 포함할 수 있다. 또한, 반도체 장치(1)는 채널층(140)의 양단에 각각 전기적으로 연결되는 채널 하부 컨택층(105) 및 채널 상부 컨택층(160)을 포함할 수 있다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 제1 및 제2 홀 패턴(11, 12) 별로 서로 구분되는 제1 및 제2 메모리 소자 유닛(U11, U12)을 구비할 수 있다. 반도체 장치(1)의 동작 시에, 제1 및 제2 메모리 소자 유닛(U11, U12)은 각각 독립적으로 구동될 수 있다. 제1 및 제2 메모리 소자 유닛(U11, U12)은 채널 하부 컨택층(105) 및 게이트 구조물(110)을 서로 공유할 수 있다. 제1 및 제2 메모리 소자 유닛(U11, U12)은 강유전층(120), 계면 절연층(130), 채널층(140) 및 채널 상부 컨택층(160)을 각각 구비할 수 있다. 비록, 도 1 및 도 2에서는 2 개의 홀 패턴 및 상기 2 개의 홀 패턴에 대응되는 2 개의 메모리 소자 유닛을 도시하고 있으나, 홀 패턴의 개수 및 메모리 소자 유닛의 개수는 반드시 2 개에 한정되지 않을 수 있다. 몇몇 다른 실시 예들에 있어서, 홀 패턴 및 메모리 소자 유닛은 다양한 개수로 배치될 수 있다.
도 1 내지 도 3을 참조하면, 기판(101)이 개시된다. 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 반도체 물질은 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다.
기판(101) 상에는 베이스 절연층(102)이 배치될 수 있다. 베이스 절연층(102)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 1에 도시되지는 않았지만, 기판(101)과 베이스 절연층(102) 사이에는 적어도 한 층 이상의 전도층 및 절연층이 배치될 수 있다. 상기 전도층 및 절연층은 다양한 회로 패턴을 형성할 수 있다. 즉, 상기 전도층 및 절연층은 복층의 전기적 배선을 형성하거나, 캐패시터, 저항과 같은 수동 소자, 또는 다이오드, 트랜지스터와 같은 능동 소자를 구성할 수 있다. 일 실시 예에 있어서, 상기 회로 패턴은 반도체 장치(1)의 메모리 셀의 동작을 제어하는 구동 회로를 형성할 수 있다.
베이스 절연층(102) 상에 채널 하부 컨택층(105)이 배치될 수 있다. 채널 하부 컨택층(105)은 채널층(140)과 전기적으로 연결될 수 있다. 또한, 채널 하부 컨택층(105)은 소스 전극(미도시)과 전기적으로 연결될 수 있다. 채널 하부 컨택층(105)은 상기 소스 전극으로부터 인가받은 전압을 채널층(140)에 제공할 수 있다. 일 실시 예에서, 상기 소스 전극은 게이트 구조물(110)의 상부에 배치되며,게이트 구조물(110)을 관통하는 전도성 비아(미도시)를 통해 채널 하부 컨택층(105)과 전기적으로 연결될 수 있다.
채널 하부 컨택층(105)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
채널 하부 컨택층(105) 상에 게이트 구조물(110)이 배치된다. 도 3을 참조하면, 게이트 구조물(110)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제3 게이트 전극층(112a, 112b, 112c) 및 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)을 포함할 수 있다. 제1 층간 절연층(113a)은 채널 하부 컨택층(105)과 접하도록 배치될 수 있다. 제4 층간 절연층(113d)은 게이트 구조물(110)의 최상층에 배치될 수 있다. 한편, 도 1 내지 도 3에서는, 게이트 구조물(110)이 3개의 게이트 전극층과 4개의 층간 절연층을 구비하는 것으로 도시되고 있으나 반드시 이에 한정되지 않고, 게이트 구조물(110)은 다른 다양한 개수의 게이트 전극층과 상기 다양한 개수의 게이트 전극층과 번갈아 적층되는 다양한 개수의 층간 절연층을 포함할 수 있다.
제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 전도성 물질을 포함할 수 있다. 일 예로서, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 산화물, 전도성 금속 탄화물 등을 포함할 수 있다. 제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 결정질 상을 가질 수 있다. 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)은 절연성 물질을 포함할 수 있다. 일 예로서, 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)은 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다. 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)은 비정질 상을 가질 수 있다.
게이트 구조물(110)은 제1 및 제2 홀 패턴(11, 12)을 구비할 수 있다. 제1 및 제2 홀 패턴(11, 12)은 각각 게이트 구조물(110)을 관통하여 채널 하부 컨택층(105)을 노출시킬 수 있다. 제1 및 제2 홀 패턴(11, 12)은 게이트 구조물(110) 내에서 제1 방향(z-방향)을 따라 연장될 수 있다. 제1 및 제2 홀 패턴(11, 12)은 일 예로서, 도 2의 평면도 상에서 원형을 가질 수 있으나, 반드시 이에 한정되지 않고, 타원형 또는 다각형일 수 있다.
이하, 도 3을 이용하여 제1 홀 패턴(11)을 포함하는 제1 메모리 소자 유닛(U11)의 단면 구조를 설명한다. 한편, 제2 홀 패턴(12)을 포함하는 제2 메모리 소자 유닛(U12)의 단면 구조도 제1 메모리 소자 유닛(U11)의 단면 구조와 실질적으로 동일하다.
도 3을 참조하면, 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)은 제1 내지 제3 게이트 전극층(112a, 112b, 112c)을 기준으로 제1 홀 패턴(11)의 중심축(CX11)을 향해 돌출될 수 있다. 제1 홀 패턴(11)의 중심축(CX11)은 도 2의 평면도에서 원형의 제1 홀 패턴(11)의 중심점으로 각각 도시될 수 있으며, 도 3의 단면도에서 제1 홀 패턴(11)의 상기 중심점을 지나 기판(101)에 수직인 방향으로 연장되는 제1 홀 패턴(11)의 대칭축으로 도시될 수 있다
반면에, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)을 기준으로 제1 홀 패턴(11)의 중심축(CX11)으로부터 멀어지는 방향으로 리세스될 수 있다. 이에 따라, 게이트 구조물(110)의 측벽면은 요철 또는 굴곡 형상을 가질 수 있다. 강유전층(120), 계면 절연층(130) 및 채널층(140)은 상기 요철 또는 굴곡 형상을 따라 게이트 구조물(110)의 측벽면 상에 순차적으로 배치될 수 있다. 이에 따라, 강유전층(120), 계면 절연층(130) 및 채널층(140)은 제1 홀 패턴(11)의 중심축(CX11)에 멀어지는 방향을 향해 돌출되는 돌출 부분을 각각 포함할 수 있다. 강유전층(120), 계면 절연층(130) 및 채널층(140)의 상기 돌출 부분들은 제1 내지 제3 게이트 전극층(112a, 112b, 112c)가 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)을 기준으로 리세스된 영역에 배치될 수 있다.
도 3을 참조하면, 강유전층(120)이 게이트 구조물(110)의 측벽면을 커버하도록 배치될 수 있다. 강유전층(120)은 결정질의 강유전 물질을 포함할 수 있다. 강유전층(120)은 복수의 결정립을 포함할 수 있다. 상기 복수의 결정립은 각각의 결정립 내부에 분극 축을 가질 수 있으며, 상기 복수의 결정립 각각은 상기 분극 축에 평행한 한 쌍의 방향 중 어느 하나의 방향으로 배열되는 자발적 단위 분극을 각각 가질 수 있다. 이때, 상기 한 쌍의 방향, 즉, 제1 배향 및 제2 배향은 서로 반대 방향일 수 있다.
강유전층(120)은 외부 전계가 인가되지 않은 상태에서, 각각의 결정립 내의 강유전성 물질이 가지는 상기 자발적 단위 분극의 총합에 해당되는 잔류 분극을 가질 수 있다. 일 예로서, 상기 복수의 결정립의 단위 분극이 모두 상기 제1 배향으로 배열되는 경우, 강유전층(120)은 최대 분극값인 제1 잔류 분극을 가질 수 있다. 다른 예로서, 상기 복수의 결정립의 단위 분극이 모두 상기 제2 배향으로 배열되는 경우, 강유전층(120)은 최대 분극값인 제2 잔류 분극을 가질 수 있다. 즉, 서로 반대인 배향을 가지는 상기 제1 및 제2 잔류 분극은 실질적으로 동일한 분극값을 가질 수 있다. 또다른 예로서, 상기 복수의 결정립의 단위 분극이 제1 배향 및 제2 배향으로 나뉘어 분포하는 경우, 강유전층(120)의 잔류 분극의 배향은 상기 제1 배향을 가지는 결정립의 분율과 상기 제2 배향을 가지는 결정립의 분율에 의해 결정될 수 있다. 즉, 상기 제1 배향을 가지는 결정립의 분율이 상기 제2 배향을 가지는 결정립의 분율보다 큰 경우, 강유전층(120)은 전체로서, 상기 제1 배향의 잔류 분극을 가질 수 있다. 이때, 강유전층(120)의 잔류 분극값은 상기 최대 잔류 분극값보다 작을 수 있다.
한편, 강유전층(120)에 외부 전계가 인가될 때, 소정의 분극 히스테리시스 곡선을 따라, 강유전층(120)의 강유전성 물질이 가지는 분극 배향이 스위칭될 수 있다. 이 때, 강유전층(120)의 분극 배향의 스위칭은 강유전층(120) 내부의 결정립 별로 각각 진행될 수 있다. 한편, 강유전층(120)의 분극 배향의 스위칭은 상기 강유전성 물질의 항전계(coersive electric field) 이상의 크기를 가지는 외부 전계가 결정립 별로 인가될 때 발생할 수 있다. 전체로서, 강유전층(120)의 분극 배향의 스위칭은, 상기 복수의 결정립에서 각각 발생하는 상기 단위 분극의 스위칭의 결과일 수 있다.
일 실시 예에 따르면, 강유전층(120)에 인가되는 외부 전계의 크기에 따라 상기 복수의 결정립 중에서 상기 단위 분극이 스위칭되는 결정립의 분율이 변화할 수 있다. 일 예로서, 소정의 포화 전계(saturation electric field) 이상의 크기를 가지는 외부 전계가 강유전층(120)에 인가될 때, 상기 복수의 결정립 내의 상기 단위 분극은 모두 상기 외부 전계를 따라 동일한 방향을 가지도록 스위칭될 수 있다. 반대로, 소정의 포화 전계(saturation electric field) 미만의 크기를 가지는 외부 전계가 강유전층(120)에 인가될 때, 상기 복수의 결정립 중 일부분의 결정립에서만, 단위 분극의 스위칭이 발생할 수 있다.
상기 외부 전계가 제거된 후에, 강유전층(120)은 상기 복수의 결정립 내에 형성된 상기 단위 분극의 총합에 상응하는 소정의 잔류 분극을 유지할 수 있다. 이에 따라, 강유전층(120)에 인가되는 외부 전계의 크기를 제어하여, 0 과 상기 최대 분극값 사이의 분극값을 가지는 서로 다른 복수의 잔류 분극을 강유전층(120)에 구현할 수 있다.
본 개시의 실시 예에서는, 게이트 구조물(110)의 요철 또는 굴곡 형상을 따라 강유전층(120)을 배치함으로써, 상기 돌출 부분에 대응하는 면적만큼 강유전층(120)의 면적을 증가시킬 수 있다. 강유전층(120)의 증가된 면적 때문에, 동일 화학 공정 조건으로 강유전층(120)을 형성할 때 강유전층(120) 내에 분포하는 결정립의 개수가 증가할 수 있다. 한편, 강유전층(120) 내에서 결정립 별로 상기 단위 분극의 스위칭이 가능하므로, 상기 결정립의 개수가 증가함에 따라 강유전층(120)이 구현할 수 있는 잔류 분극의 상태(state)의 수가 증가할 수 있다. 일 예로서, 소정 전계 범위 내에서 외부 전계가 강유전층(120)에 인가될 때, 단위 분극이 스위칭된 결정립의 분율과 단위 분극이 스위칭되지 않은 결정립의 분율에 대응하여 구현되는 강유전층(120)의 잔류 분극의 상태의 수가 증가할 수 있다. 이를 통해, 상기 잔류 분극의 상태의 수에 대응하여 구현되는 신호 정보의 개수를 증가시켜, 반도체 장치(1)의 메모리 저장 성능을 향상시킬 수 있다. 일 예로서, 반도체 장치(1)에 저장되는 상기 신호 정보의 개수에 비례하여, 메모리 윈도우(memory window) 성능을 향상시킬 수 있다.
상기 강유전성 물질은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄산화물 또는 이들의 둘 이상의 조합일 수 있다. 이때, 상기 강유전 물질은 사방정계(orthorhombic)의 결정 구조를 가질 수 있다. 상기 강유전 물질은 다른 예로서, 바륨티타늄산화물(BaTiO3)와 같은 페로브스카이트 결정 구조를 가지는 물질을 포함할 수 있다.
도 1 내지 도 3을 다시 참조하면, 강유전층(120) 상에 계면 절연층(130)이 배치된다. 계면 절연층(130)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄산화물, 하프늄산화물 등을 포함할 수 있다. 계면 절연층(130)은 비정질 상을 가질 수 있다.
계면 절연층(130)은 강유전층(120)과 채널층(140) 사이의 물질 확산을 억제하는 역할을 수행할 수 있다. 또한, 계면 절연층(130)은 결정질인 강유전층(120)과 채널층(140) 사이에 배치되어, 강유전층(120)과 채널층(140) 사이의 격자 상수 차이를 완화하는 버퍼층으로 기능할 수 있다. 몇몇 실시예들에 있어서, 계면 절연층(130)은 생략될 수 있다. 이 경우, 강유전층(120) 상에 채널층(140)이 바로 배치될 수 있다.
도면을 다시 참조하면, 계면 절연층(130) 상에 채널층(140)이 배치될 수 있다. 채널층(140)은 게이트 구조물(110)의 측벽면을 따라 연장되어, 채널 하부 컨택층(105) 및 채널 상부 컨택층(160)과 각각 전기적으로 연결될 수 있다.
채널층(140)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다.
도 3을 참조하면, 강유전층(120), 계면 절연층(130) 및 채널층(140)이 배치된 제1 홀 패턴(11)의 내부에 코어 절연 구조물(150)이 배치될 수 있다. 코어 절연 구조물(150)은 제1 홀 패턴(11) 내부를 채움으로써, 강유전층(120), 계면 절연층(130) 및 채널층(140)을 구조적으로 안정화시킬 수 있다.
제1 홀 패턴(11)의 내부에서, 코어 절연 구조물(150)의 상부에 채널 상부 컨택층(160)이 배치될 수 있다. 채널 상부 컨택층(160)은 채널층(140)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 상부 컨택층(160)은 드레인 전극(미도시)에 전기적으로 연결될 수 있다. 상기 드레인 전극은 게이트 구조물(110)의 상부 또는 측부에 배치될 수 있다.
채널 상부 컨택층(160)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 3에서는, 채널 상부 컨택층(160)이 제1 홀 패턴(11)의 내부에 배치되고 있지만, 반드시 이에 한정되지 않는다. 채널 상부 컨택층(160)은 제1 홀 패턴(11)의 외부에 배치될 수 있다. 일 예로서, 채널 상부 컨택층(160)은 채널층(140)의 상부에 배치되어, 채널층(140)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르는 반도체 장치(1)는 요철 또는 굴곡 형상의 측벽면을 가지는 게이트 구조물(110)을 포함한다. 게이트 구조물(110)의 측벽면을 따라 강유전층(120), 계면 절연층(130) 및 채널층(140)이 배치됨으로써, 강유전층(120), 계면 절연층(130) 및 채널층(140)은 상기 요철 또는 굴곡 형상에 대응하는 돌출 부분을 구비할 수 있다. 결과적으로, 강유전층(120)은 상기 돌출 부분에 대응되는 증가된 면적을 구비할 수 있다. 이에 따라, 동일 공정 조건으로 강유전층(120)이 형성될 때, 상기 증가된 면적만큼 강유전층(120)의 강유전성 물질 내에 분포하는 결정립의 개수가 증가할 수 있다. 상기 증가된 결정립의 개수에 근거하여, 강유전층(120) 내에서 제어할 수 있는 잔류 분극의 상태에 대한 개수를 증가시킬 수 있다. 이를 통해, 강유전층(120)에 저장되는 신호 정보의 개수를 증가시켜, 반도체 장치(1)의 메모리 성능인 메모리 윈도우(memory window)를 증가시킬 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 반도체 장치의 회로도이다. 구체적으로, 도 4는 도 1 내지 도 3과 관련하여 상술한 제1 및 제2 메모리 소자 유닛(U11, U12) 중 어느 하나일 수 있다. 이하에서는, 편의상 제1 메모리 소자 유닛(U11)을 이용하여, 반도체 장치(1)의 구동 방법을 설명한다. 제1 메모리 소자 유닛(U11)의 구동 방법은 제2 메모리 소자(U12)에 실질적으로 동일하게 적용될 수 있다.
도 4를 참조하면, 제1 메모리 소자 유닛(U11)은 트랜지스터 형태의 제1 내지 제3 메모리 셀(MC1, MC2, MC3)을 포함한다. 제1 내지 제3 메모리 셀(MC1, MC2, MC3)은 소스 전극(SL) 및 드레인 전극(DL) 사이에서 스트링 형태로 서로 직렬 연결될 수 있다. 제1 내지 제3 메모리 셀(MC1, MC2, MC3)은 비휘발성 메모리 요소로서, 트랜지스터의 게이트 유전층에 대응되는 제1 내지 제3 강유전 요소(FL1, FL2, FL3)을 각각 포함한다.
도 1 내지 도 3을 다시 참조하면, 채널 하부 컨택층(105) 및 채널 상부 컨택층(170)은 각각 소스 전극(미도시) 및 드레인 전극(미도시)에 전기적으로 연결될 수 있다. 이때, 상기 소스 전극 및 상기 드레인 전극은 도 4의 소스 전극(SL) 및 드레인 전극(DL)에 각각 대응될 수 있다. 도 1 내지 도 3의 제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 도 4의 제1 내지 제3 게이트 전극(GL1, GL2, GL3)에 각각 대응될 수 있다. 도 1 내지 도 3의 제1 내지 제3 게이트 전극층(112a, 112b, 112c)이 각각 제어하는 강유전층(120) 내 메모리 영역은 도 4의 제1 내지 제3 강유전 요소(FL1, FL2, FL3)에 대응될 수 있다.
도 1 내지 도 4를 함께 참조하여 제1 내지 제3 메모리 셀(MC1, MC2, MC3)에 대한 기록 동작 및 판독 동작을 설명한다. 일 예로서, 제2 메모리 셀(MC2)에 대한 기록 동작 및 판독 동작을 설명하지만, 제1 및 제3 메모리 셀(MC1, MC3)에 대한 기록 동작 및 판독 동작도 실질적으로 동일한 방식으로 진행될 수 있다.
도 3 및 도 4를 참조하여, 먼저 제2 메모리 셀(MC2)에 대한 기록 동작을 설명한다. 도 4를 참조하면, 소스 전극(SL) 및 드레인 전극(DL)에 각각 접지 전위를 인가한 상태에서, 제2 게이트 전극(GL2)을 통해 양의 극성 또는 음의 극성을 가지는 소정 크기의 기록 전압을 제2 강유전 요소(FL2)에 각각 인가한 후에 제거한다. 이때, 제1 및 제3 게이트 전극(GL1, GL3)에는 전압이 인가되지 않거나, 제1 및 제3 강유전 요소(FL1, FL3)의 분극 배향을 스위칭하지 않는 크기의 전압이 인가될 수 있다. 상기 기록 전압에 의해 제2 강유전 요소(FL2)에 상기 제1 배향 및 상기 제2 배향 중 어느 하나의 배향을 가지는 잔류 분극이 기록된다.
이에 대응하여, 도 3을 참조하면, 채널 하부 컨택층(105) 및 채널 상부 컨택층(160)이 각각 접지 전위를 유지하도록 한다. 이어서, 제2 게이트 전극층(112b)에 양의 극성 또는 음의 극성을 가지는 기록 전압을 각각 인가한 후에 제거한다. 이때, 제1 및 제3 게이트 전극층(112a, 112c)에는 전압이 인가되지 않거나, 강유전층(120)의 분극 배향을 스위칭하지 않는 크기의 전압이 인가될 수 있다. 상기 기록 전압에 의해, 제2 게이트 전극층(112b)이 제어하는 강유전층(120)의 영역 내에 상기 제1 배향 또는 상기 제2 배향의 잔류 분극이 각각 기록될 수 있다.
다음으로, 도 3 및 도 4를 참조하여 판독 동작을 설명한다. 도 4를 참조하면, 제1 및 제3 게이트 전극(GL1, GL3)을 통해 게이트 턴온 전압을 각각 인가한다. 상기 게이트 턴온 전압은 제1 내지 제3 메모리 셀(MC1, MC2, MC3)의 트랜지스터의 채널 영역에 전도성 채널을 형성할 수 있다. 한편, 제2 게이트 전극(GL2)을 통해 판독 전압을 인가한다. 상기 판독 전압은 제2 강유전 요소(FL2)의 분극 배향을 스위칭하지 않을 정도의 크기를 가진 전압일 수 있다. 상기 판독 전압이 인가될 때, 제2 강유전 요소(FL2)의 분극의 배향 및 크기에 따라, 제2 메모리 셀(MC2)의 트랜지스터의 채널 영역에 전도성 채널의 형성 유무가 결정될 수 있다. 일 예로서, 제2 강유전 요소(FL2)의 분극 배향이 제2 게이트 전극(GL2)으로부터 채널층을 향하는 제1 분극 배향이며, 제2 강유전 요소(FL2)의 분극이 소정의 문턱값 이상의 크기를 가질 때, 상기 판독 전압에 의해 제2 메모리 셀(MC2)의 트랜지스터의 채널 영역에 전도성 채널이 형성될 수 있다. 반대로, 제2 강유전 요소(FL2)의 분극 배향이 채널층으로부터 제2 게이트 전극(GL2)을 향하는 제2 분극 배향이거나, 제2 강유전 요소(FL)의 분극이 소정의 문턱값 미만의 크기를 가질 때, 상기 판독 전압에 의해 제2 메모리 셀(MC2)의 트랜지스터의 채널 영역에 전도성 채널이 형성되지 않을 수 있다.
이어서, 소스 전극(SL) 및 드레인 전극(DL) 사이에 소스-드레인 동작 전압을 인가한다. 제2 메모리 셀(MC2)의 트랜지스터의 채널 영역에 전도성 채널이 형성되는 경우, 소스 전극(SL) 및 드레인 전극(DL) 사이에 채널 전류가 흐를 수 있다. 반대로, 제2 메모리 셀(MC2)의 트랜지스터의 채널 영역에 전도성 채널이 형성되지 않는 경우, 소스 전극(SL) 및 드레인 전극(DL) 사이에 채널 전류가 흐르지 않을 수 있다. 반도체 장치(1)는 소스 전극(SL) 및 드레인 전극(DL) 사이에서 흐르는 채널 전류의 유무를 판독하여, 제2 메모리 셀(MC2)에 저장된 정보를 판독할 수 있다.
이에 대응하여, 도 3의 구조를 참조하면, 제1 및 제3 게이트 전극층(112a, 112c)에 게이트 턴온 전압을 각각 인가한다. 상기 게이트 턴온 전압은 제1 및 제3 게이트 전극층(112a, 112c)이 제어하는 채널층(140)의 영역에 전도성 채널을 형성할 수 있다. 한편, 제2 게이트 전극층(112b)을 통해 판독 전압을 인가한다. 상기 판독 전압은 강유전층(120)의 분극 배향을 스위칭하지 않을 수 있다. 또한, 상기 판독 전압이 인가될 때, 제2 게이트 전극층(112b)이 제어하는 강유전층(120)의 영역 내에 저장된 분극의 배향 및 크기에 따라, 제2 게이트 전극층(112b)이 제어하는 채널층(140)의 영역 내에 전도성 채널이 형성되는 지 유무가 결정될 수 있다.
이이서, 채널 하부 컨택층(105) 및 채널 상부 컨택층(160)사이에 소스-드레인 동작 전압을 인가한다. 채널 하부 컨택층(105) 및 채널 상부 컨택층(160) 사이에 채널 전류가 흐르는 지 유무를 판독함으로써, 반도체 장치(1)는 제2 게이트 전극층(112b)이 제어하는 강유전층(120)의 영역 내에 저장된 정보를 판독할 수 있다.
도 5는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 6은 도 5의 반도체 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 5 및 도 6을 참조하면, 반도체 장치(2)는 강유전층(220)의 배치가 도 1 내지 도 3과 관련하여 설명한 반도체 장치(1)의 강유전층(120)의 배치와 차별된다. 강유전층(220)의 배치를 제외한 반도체 장치(2)의 다른 구성은, 반도체 장치(1)의 구성과 실질적으로 동일하다.
도 5 및 도 6을 참조하면, 반도체 장치(2)는 채널 하부 컨택층(105) 상에 제1 및 제2 홀 패턴(21, 22)을 구비하는 게이트 구조물(110)을 포함한다. 반도체 장치(2)는 제1 및 제2 홀 패턴(21, 22)에 대응하는 제1 및 제2 메모리 소자 유닛(U21, U22)을 구비할 수 있다. 제1 및 제2 메모리 소자 유닛(U21, U22)은 실질적으로 동일한 구성일 수 있다.
반도체 장치(2)는 제1 및 제2 홀 패턴(21, 22)의 내부에서, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)의 측벽면(112a-s, 112b-s, 112c-s)과 접하는 강유전층(220)을 포함할 수 있다. 본 실시 예에서, 강유전층(220)은 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)의 측벽면(113a-s, 113b-s, 113c-s, 113d-s) 상에 배치되지 않는다. 이 때, 강유전층(220)은 제1 홀 패턴(21, 22)의 중심축(CX21, CX22)에 멀어지는 방향을 향해 돌출되는 돌출 부분을 각각 포함할 수 있다. 강유전층(220)의 물성은 도 1 내지 도 3의 실시예의 강유전층(120)의 물성과 동일하다.
도 6을 참조하면, 강유전층(220)과 접하는 계면 절연층(230)이 배치된다. 또한, 계면 절연층(230)은 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)의 측벽면과 접할 수 있다. 계면 절연층(230)의 물성은 도 1 내지 도 3의 실시예의 계면 절연층(120)의 물성과 동일하다. 계면 절연층(230) 상에 채널층(240)이 배치된다. 채널층(240)의 물성은 도 1 내지 도 3의 실시예의 채널층(240)의 물성과 동일하다.
본 실시 예에서, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 기판(101)에 평행한 방향으로 강유전층(220)과 접하고, 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)은 기판(101)에 평행한 방향으로 계면 절연층(230)과 접할 수 있다. 채널층(240)은 계면 절연층(230)을 커버하도록 배치될 수 있다.
몇몇 다른 실시예들에 있어서, 계면 절연층(230)은 생략될 수 있다. 이 경우, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)은 기판(101)에 평행한 방향으로 강유전층(220)과 접하고, 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)은 기판(101)에 평행한 방향으로 채널층(240)과 접할 수 있다. 또한, 강유전층(220)은 채널층(240)과 접하도록 배치될 수 있다.
상술한 바와 같이, 본 실시 예에서, 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)의 측벽면(113a-s, 113b-s, 113c-s, 113d-s) 상에는 강유전층(220)이 배치되지 않는다. 반대로, 도 3에 도시된 것과 같이, 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)의 측벽면(113a-s, 113b-s, 113c-s, 113d-s) 상에 강유전층(220)이 배치될 경우, 측벽면(113a-s, 113b-s, 113c-s, 113d-s) 상에 배치되는 강유전층(220)의 영역은 기판(101)에 수직인 방향으로 서로 이웃하는 한 쌍의 게이트 전극층에 각각 인가되는 전압의 영향을 받을 수 있다. 몇몇 경우들에 있어서, 상기 서로 이웃하는 한 쌍의 게이트 전극층에 인가되는 전압의 영향에 의해, 측벽면(113a-s, 113b-s, 113c-s, 113d-s) 상에 배치되는 강유전층(220)의 부분에 원하지 않는 잔류 분극이 형성될 수 있다. 상기 원하지 않는 잔류 분극은 제1 및 제2 메모리 소자 유닛(U21, U22)의 기록 동작 시에, 메모리 셀에 대응되는 강유전층(220)의 영역 내에 저장되는 분극의 배향 및 크기를 변화시킬 수 있다. 이에 따라, 기록 동작의 오류를 발생시킬 수 있다. 또한, 상기 원하지 않는 잔류 분극은 제1 및 제2 메모리 소자 유닛(U21, U22)의 판독 동작 시에, 채널 전류를 변화시켜 판독 동작의 오류를 발생시킬 수 있다. 본 실시 예에서는 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d)의 측벽면(113a-s, 113b-s, 113c-s, 113d-s) 상에 강유전층(220)을 배치하지 않음으로써, 상기 기록 동작 및 판독 동작의 오류를 방지할 수 있다.
도 7은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 8은 도 7의 반도체 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 7 및 도 8을 참조하면, 반도체 장치(3)는 도 1 내지 도 3과 관련하여 설명한 반도체 장치(1)와 대비하여, 강유전 유도층(350)을 더 포함한다. 강유전 유도층(350)을 제외한 반도체 장치(3)의 다른 구성은, 반도체 장치(1)의 구성과 실질적으로 동일하다. 일 예로서, 반도체 장치(3)의 강유전층(320), 계면 절연층(330) 및 채널층(340)의 구성은 반도체 장치(1)의 강유전층(120), 계면 절연층(130) 및 채널층(140)의 구성과 실질적으로 동일하다.
도 7 및 도 8을 참조하면, 반도체 장치(3)는 채널 하부 컨택층(105) 상에 제1 및 제2 홀 패턴(31, 32)을 구비하는 게이트 구조물(110)을 포함한다. 반도체 장치(3)는 제1 및 제2 홀 패턴(31, 32)에 대응하는 제1 및 제2 메모리 소자 유닛(U31, U32)을 구비할 수 있다. 제1 및 제2 메모리 소자 유닛(U31, U32)은 실질적으로 동일한 구성일 수 있다.
반도체 장치(3)는 제1 및 제2 홀 패턴(31, 32)의 내부에서, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)의 측벽면(112a-s, 112b-s, 112c-s)과 강유전층(320) 사이에 배치되는 강유전 유도층(350)을 포함할 수 있다. 강유전 유도층(350)은, 제1 내지 제3 게이트 전극층(112a, 112b, 112c)의 측벽면(112a-s, 112b-s, 112c-s)과 접하도록 배치되며, 기판(101)에 수직한 방향으로 제1 내지 제4 층간 절연층(113a, 113b, 113c, 113d) 중 서로 이웃하는 한 쌍과 접하도록 배치될 수 있다. 강유전 유도층(350)은 강유전층(320) 중 제1 내지 제3 게이트 전극층(112a, 112b, 112c)의 측벽면(112a-s, 112b-s, 112c-s) 방향으로 돌출한 돌출 부분과 접하도록 배치될 수 있다.
강유전 유도층(350)은, 강유전 유도층(350)과 접하는 강유전층(320)의 부분이 강유전성을 안정적으로 유지할 수 있도록 도울 수 있다. 강유전 유도층(350)은 결정질의 전도성 물질을 포함할 수 있다. 강유전 유도층(350)은 일 예로서, 금속 또는 전도성 금속 질화물을 포함할 수 있다. 일 예로서, 강유전 유도층(350)은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 질화탄탈륨(TiN), 질화티타늄(TiN) 또는 이들의 둘 이상의 조합을 포함할 수 있다.
강유전 유도층(350)은 강유전층(320)과 서로 다른 격자 상수를 가질 수 있다. 상기 격자 상수 차이에 의해 강유전 유도층(350)과 접하는 강유전층(320) 내에 격자 변형(lattice strain)이 발생할 수 있다. 상기 격자 변형(lattice strain)은 강유전 유도층(350)과 강유전층(320)의 계면으로부터 강유전층(320)의 내부로 격자 변형의 구배(lattice strain gradient)를 형성할 수 있다. 그리고, 상기 격자 변형의 구배는 변전 효과(flexoelectric effect)를 발생시켜, 강유전층(320) 내부에 전계를 형성할 수 있다. 상기 전계는 강유전층(320) 내부의 분극 배향이 보다 균일한 분포를 가지도록 제어함으로써, 강유전층(320)이 강유전 특성을 안정적으로 보유하도록 할 수 있다.
일 실시 예에 따르면, 강유전층(320)의 제조 단계에서, 게이트 구조물(110)의 제1 및 제2 홀 패턴(31, 32) 내부에 결정질의 강유전 유도층(350)이 먼저 형성되고. 이어서, 강유전성을 가지지 않는 비정질의 강유전 물질층이 강유전 유도층(350) 및 층간 절연층(113a, 113b, 113c, 113d)과 접하도록 형성될 수 있다. 이어서, 상기 강유전 물질층을 열처리하여 결정질의 강유전층(320)으로 변환할 수 있다. 이 때, 강유전 유도층(350)과 접하는 상기 강유전 물질층의 부분은 상기 변전 효과를 통해 강유전 특성을 가지는 강유전층(320)으로 보다 효과적으로 변환될 수 있다. 반면에, 층간 절연층(113a, 113b, 113c, 113d)과 접하는 상기 강유전 물질층의 부분은 상기 결정화 후에 강유전 특성이 상대적으로 열화될 수 있다.
한편, 본 실시 예에서, 전도성을 가지는 강유전 유도층(320)은, 상술한 강유전층(320)의 상기 돌출 부분을 제1 및 제2 홀 패턴(31, 32)의 중심축(CX31, CX32)을 향해'ㄷ' 자 형태로 둘러싸도록 배치될 수 있다. 이 때, 강유전 유도층(350)은 게이트 전극층(112a, 112b, 112c)로부터 전달받은 전압을 강유전층(320)에 인가하는 역할을 수행할 수 있다.
몇몇 다른 실시 예들에 있어서, 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1) 및 도 5 및 도 6과 관련하여 상술한 반도체 장치(2)에서, 게이트 전극층(112a, 112b, 112c)은 각각 강유전층(120, 220)의 돌출 부분을 둘러싸도록 제1 및 제2 홀 패턴(11, 12, 21, 22)의 중심축(CX11, CX12, CX21, CX22)을 향해'ㄷ' 자 형태의 연장부를 각각 추가적으로 구비할 수 있다. 이 때, 게이트 전극층(112a, 112b, 112c)의 상기 연장부는 본 실시예의 강유전 유도층(350)의 형태와 실질적으로 동일할 수 있다.
몇몇 다른 실시 예들에 있어서, 계면 절연층(330)은 생략될 수 있다. 이 경우, 강유전층(320)은 채널층(340)과 접하도록 배치될 수 있다.
도 9는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 10은 도 9의 반도체 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 9 및 도 10을 참조하면, 반도체 장치(4)는 도 5 및 도 6과 관련하여 설명한 반도체 장치(2)와 대비하여, 전기적 플로팅층(450)을 더 포함한다. 전기적 플로팅층(450)을 제외한 반도체 장치(4)의 다른 구성은, 반도체 장치(2)의 구성과 실질적으로 동일하다. 일 예로서, 반도체 장치(4)의 강유전층(420), 계면 절연층(430) 및 채널층(440)의 구성은 반도체 장치(2)의 강유전층(220), 계면 절연층(230) 및 채널층(240)의 구성과 실질적으로 동일하다. 즉, 강유전층(420), 계면 절연층(430) 및 채널층(440)은 제1 및 제2 홀 패턴(41, 42)의 중심축(CX41, CX42)로부터 멀어지는 방향으로, 돌출되는 돌출 부분을 각각 구비할 수 있다. 도 9 및 도 10을 참조하면, 반도체 장치(4)는 제1 및 제2 홀 패턴(41, 42)에 대응하는 제1 및 제2 메모리 소자 유닛(U41, U42)을 구비할 수 있다. 제1 및 제2 메모리 소자 유닛(U41, U42)은 실질적으로 동일한 구성일 수 있다.
도 10을 참조하면, 반도체 장치(4)는 강유전층(420)과 계면 절연층(430) 사이에 배치되는 전기적 플로팅층(450)을 더 포함할 수 있다. 전기적 플로팅층(450)은 강유전층(420)과 접하도록 배치될 수 있다. 전기적 플로팅층(450)은 전도체를 포함할 수 있다. 전기적 플로팅층(450)은 전기적으로 플로팅되며, 제1 내지 제3 게이트 전극층(112a, 112b, 112c) 및 채널층(440)과 전기적으로 연결되지 않을 수 있다.
전기적 플로팅층(450)은 내부에 유동가능한 충분한 양의 전자 및 홀을 포함할 수 있다. 전기적 플로팅층(450)은, 전기적 플로팅층(450)과 강유전층(420)이 계면을 이룰 때, 상기 계면에 인접한 강유전층(420) 내부 영역에 축적되는 전기적 전하를 효과적으로 상쇄할 수 있다. 상기 전기적 전하는 강유전층(420)의 잔류 분극에 의해 생성되는 전자 또는 홀일 수 있다.
만약, 전기적 플로팅층(450)이 없이 강유전층(420)과 계면 절연층(430)이 직접 접하는 경우, 강유전층(420)과 계면 절연층(430)이 계면을 이룰 수 있다. 이때, 상기 계면에 인접한 강유전층(420)의 내부에 강유전층(420)의 잔류 분극에 의해 전기적 전하가 축적될 수 있다. 계면 절연층(430)이 상유전성을 가지는 유전층일 경우, 계면 절연층(430)은 강유전층(420)의 내부에 축적된 상기 전하를 상쇄할 수 있을 만큼 충분한 양의 반대 타입의 전하를 구비할 수 없다. 이와 같이, 강유전층(420)의 내부에 축적된 상기 전하가 계면 절연층(430)의 반대 타입의 전하에 의해 상쇄되지 못하는 경우, 상기 상쇄되지 못한 전하는 거꾸로 강유전층(420) 내부에 탈분극 전계를 형성할 수 있다. 상기 잔류 분극의 전계와 상기 탈분극 전계가 서로 반대 방향을 가짐으로써, 상기 잔류 분극을 약화시킬 수 있다. 결국, 상기 상쇄되지 못한 전하에 의해 강유전층(420) 내부에 생성되는 상기 탈분극 전계는 강유전층(420)의 강유전 특성을 열화시킬 수 있다.
본 실시 예에서는, 전기적 플로팅층(450)이 전자 또는 홀을 제공하여, 강유전층(420)과 전기적 플로팅층(450)의 계면에서 서로 다른 타입의 전하 사이의 전기적 균형을 맞춤으로써, 상기 탈분극 전계에 의해 발생하는 강유전층(420)의 강유전 특성의 열화를 억제할 수 있다.
도 11은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다. 도 11의 반도체 장치(4a)는 도 9 및 도 10과 관련하여 상술한 반도체 장치(4)의 일 변형예이다.
도 11을 참조하면, 반도체 장치(4a)는 게이트 구조물(110)의 측벽면 상에 배치되는 강유전층(425), 전기적 플로팅층(455), 계면 절연층(435) 및 채널층(445)을 포함할 수 있다. 도 11의 단면도 상에서 나타나는 강유전층(425), 전기적 플로팅층(455), 계면 절연층(435) 및 채널층(445)의 모서리부들 중에서 게이트 전극층(112a, 112b, 112c)을 향해 배치되는 모서리부들(R1, R2, R3, R4)은 일 예로서, 원형(round shape) 또는 타원형(oval shape)의 형태를 가질 수 있다. 즉, 강유전층(425), 전기적 플로팅층(455), 계면 절연층(435) 및 채널층(445)의 모서리부들 중에서 게이트 전극층(112a, 112b, 112c)을 향해 배치되는 것은 첨점을 가지지 않도록 함으로써, 반도체 장치(4a)의 구동 시에 상기 첨점을 통해 전계가 집중되지 않도록 할 수 있다. 그 결과, 상기 첨점에 전계가 과도하게 집중되는 것에 기인하여 전기적 파괴가 발생하는 것을 억제하여, 반도체 장치(4a)의 내구성 저하를 방지할 수 있다.
강유전층(425), 전기적 플로팅층(455), 계면 절연층(435) 및 채널층(445)의 모서리부들 중에서 게이트 전극층(112a, 112b, 112c)을 향해 배치되는 모서리부들(R1, R2, R3, R4)은 강유전층(425), 전기적 플로팅층(455), 계면 절연층(435) 및 채널층(445) 중 제1 및 제2 홀 패턴(41, 42)의 중심축(CX41, CX42)로부터 멀어지는 방향으로 돌출되는 돌출 부분 내에 위치할 수 있다.
본 실시 예의 구성, 즉, 게이트 전극층(112a, 112b, 112c)을 향해 배치되는 박막층들의 모서리부들의 형태가 첨점을 가지는 않는 구성은, 본 출원 명세서에 개시되는 다른 실시 예들에서도 실질적으로 동일하게 적용될 수 있따.
도 12는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 13은 도 12의 반도체 장치를 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 12 및 도 13을 참조하면, 반도체 장치(5)는 도 1 내지 도 3과 관련하여 설명한 반도체 장치(1)와 대비하여, 게이트 구조물(510)의 구성이 차별된다. 게이트 구조물(510)을 제외한 반도체 장치(5)의 나머지 구성은 도 1 내지 도 3과 관련하여 설명한 반도체 장치(1)의 구성과 실질적으로 동일하다.
도 12 및 도 13을 참조하면, 반도체 장치(5)는 채널 하부 컨택층(105) 상에 배치되고, 제1 및 제2 홀 패턴(51, 52)를 구비하는 게이트 구조물(510)을 포함한다. 반도체 장치(5)는 제1 및 제2 홀 패턴(51, 52)에 대응하는 제1 및 제2 메모리 소자 유닛(U51, U52)을 구비할 수 있다. 제1 및 제2 메모리 소자 유닛(U51, U52)은 실질적으로 동일한 구성일 수 있다.
게이트 구조물(510)은 서로 번갈아 적층되는 제1 내지 제3 게이트 전극층(512a, 512b, 512c) 및 제1 내지 제4 층간 절연층(513a, 513b, 513c, 513d)을 포함한다. 이때, 제1 내지 제3 게이트 전극층(512a, 512b, 512c)은 제1 내지 제4 층간 절연층(513a, 513b, 513c, 513d)을 기준으로, 제1 및 제2 홀 패턴(51, 52)의 중심축(CX51, CX52)을 향해 돌출될 수 있다. 강유전층(520)은 게이트 구조물(510)의 측벽면을 커버하도록 배치되며, 강유전층(520)은 제1 및 제2 홀 패턴(51, 52)의 중심축(CX51, CX52)을 향해 돌출되는 돌출 부분을 포함할 수 있다. 강유전층(520)의 상기 돌출 부분은 제1 내지 제3 게이트 전극층(512a, 512b, 512c)의 돌출 부분 상에 배치될 수 있다. 계면 절연층(530) 및 채널층(530)이 강유전층(520) 상에 순차적으로 배치될 수 있다. 강유전층(520), 계면 절연층(530) 및 채널층(530)의 구성은 도 1 내지 도 3과 관련하여 상술한 강유전층(120), 계면 절연층(130) 및 채널층(130)의 구성과 실질적으로 동일할 수 있다.
본 실시 예의 반도체 장치(5)에서는, 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)와 마찬가지로, 게이트 구조물(510)의 측벽면을 요철 또는 굴곡 형상으로 형성할 수 있다. 상기 요철 또는 굴곡 형상을 따라 강유전층(520)을 배치함으로써, 강유전층(520)의 면적을 증가시킬 수 있다. 강유전층(520)의 증가된 면적 때문에, 동일 화학 공정 조건으로 강유전층(520)을 형성할 때 강유전층(520) 내에 분포하는 결정립의 개수가 증가할 수 있다. 강유전층(520) 내에서 결정립 별로 상기 단위 분극의 스위칭이 가능하므로, 상기 결정립의 개수가 증가함에 따라 강유전층(520)이 구현할 수 있는 잔류 분극의 상태(state)에 대한 경우의 수가 증가할 수 있다. 상기 잔류 분극의 상태의 수에 대응하여 구현되는 신호 정보의 개수가 증가하여, 반도체 장치(5)의 메모리 저장 성능이 향상될 수 있다.
몇몇 다른 실시 예들에 있어서, 계면 절연층(530)은 생략될 수 있다. 몇몇 다른 실시 예들에 있어서, 제1 내지 제3 게이트 전극층(512a, 512b, 512c)과 강유전층(520) 사이에는 강유전 유도층이 배치될 수 있다. 상기 강유전 유도층의 구성은 도 7 및 도 8과 관련하여 상술한 강유전 유도층(350)의 구성과 실질적으로 동일하다. 몇몇 다른 실시 예들에 있어서, 강유전층(520)과 계면 절연층(530) 사이에 전기적 플로팅층이 배치될 수 있다. 상기 전기적 플로팅층의 구성은 도 9 및 도 10과 관련하여 상술한 전기적 플로팅층(450)의 구성과 실질적으로 동일할 수 있다.
도 14는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 15는 도 14의 반도체 장치를 Ⅵ-Ⅵ'로 절취한 단면도이다. 도 16은 도 14의 반도체 장치를 Ⅶ-Ⅶ'로 절취한 단면도이다. 반도체 장치(6)는 제1 내지 제3 코어 절연 구조물(1151, 1152, 1153) 및 제1 및 제2 셀 분리 구조물(1010, 1020)에 의해 서로 구분되는 제1 내지 제6 메모리 소자 유닛(U61, U62, U63, U64, U65, U66)을 포함할 수 있다. 제1 내지 제6 메모리 소자 유닛(U61, U62, U63, U64, U65, U66)은 서로 독립적으로 구동될 수 있다.
도 14 내지 도 16을 참조하면, 반도체 장치(6)는 기판(101) 및 기판(101)의 상부에서 서로 이격하여 배치되는 제1 및 제2 게이트 구조물(610, 1610)을 포함한다. 또한, 반도체 장치(6)는 기판(101)과 제1 및 제2 게이트 구조물(610, 1610) 사이에 배치되는 베이스 절연층(102) 및 채널 하부 컨택층(105)을 포함할 수 있다. 채널 하부 컨택층(105)은 소스 전극(미도시)와 전기적으로 연결될 수 있다.
제1 및 제2 게이트 구조물(610, 1610)은 제1 및 제2 방향에 수직인 제3 방향(즉, x-방향)으로 서로 이격하여 배치될 수 있다. 또한, 제1 및 제2 게이트 구조물(610, 1610)은 각각 상기 제1 방향에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다. 제1 및 제2 게이트 구조물(610, 1610)은 제2 방향(즉, y-방향)으로 평행하게 배치될 수 있다.
제1 게이트 구조물(610)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제3 게이트 전극 패턴층(612a, 612b, 612c) 및 제1 내지 제4 층간 절연 패턴층(613a, 613b, 613c, 613d)을 포함한다. 제1 내지 제4 층간 절연 패턴층(613a, 613b, 613c, 613d)은 제1 내지 제3 게이트 전극 패턴층(612a, 612b, 612c)을 기준으로, 제3 방향(즉, x-방향)으로 돌출될 수 있다. 마찬가지로, 제2 게이트 구조물(1610)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제3 게이트 전극 패턴층(1612a, 1612b, 1612c) 및 제1 내지 제4 층간 절연 패턴층(1613a, 1613b, 1613c, 1613d)을 포함한다. 제1 내지 제4 층간 절연 패턴층(1613a, 1613b, 1613c, 1613d)은 제1 내지 제3 게이트 전극 패턴층(1612a, 1612b, 1612c)을 기준으로, 제3 방향(즉, x-방향)으로 돌출될 수 있다. 이에 따라, 제1 및 제2 게이트 구조물(610, 1610)의 측벽면은 제1 방향(즉, z-방향)을 따라, 요청 또는 굴곡 형상을 가질 수 있다. 한편, 제1 내지 제4 층간 절연 패턴층(613a, 613b, 613c, 613d)의 상기 돌출 부분과 제1 내지 제4 층간 절연 패턴층(1613a, 1613b, 1613c, 1613d)의 상기 돌출 부분은 제3 방향(즉, x-방향)으로 서로 마주보도록 배치될 수 있다.
또한, 반도체 장치(6)는 채널 하부 컨택층(105) 상에서 제1 게이트 구조물(610)의 일 측벽면을 따라 순차적으로 배치되는 강유전층(621, 622, 623), 계면 절연층(631, 632, 633), 및 채널층(641, 642, 643)을 포함한다. 마찬가지로, 반도체 장치(6)는 채널 하부 컨택층(105) 상에서 제2 게이트 구조물(1610)의 일 측벽면을 따라 순차적으로 배치되는 강유전층(624, 625, 626), 계면 절연층(634, 635, 636), 및 채널층(644, 645, 646)을 포함한다.
강유전층(621, 622, 623), 계면 절연층(631, 632, 633), 및 채널층(641, 642, 643)은 제2 방향(즉, y-방향)에 대하여, 셀 분리 구조물(1010, 1020)에 의해 각각 이격하여 배치될 수 있다. 강유전층(624, 625, 626), 계면 절연층(634, 635, 636), 및 채널층(644, 645, 646)도 제2 방향(즉, y-방향)에 대하여, 셀 분리 구조물(1010, 1020)에 의해 각각 이격하여 배치될 수 있다.
강유전층(621, 622, 623, 624, 625, 626), 계면 절연층(631, 632, 633, 634, 635, 636), 및 채널층(641, 642, 643, 644, 645, 646)의 구성은 도 1 내지 도 3과 관련하여 상술한 반도체 장치(1)의 강유전층(120), 계면 절연층(130) 및 채널층(140)의 구성과 실질적으로 동일하다.
몇몇 다른 실시 예들에 있어서, 계면 절연층(631, 632, 633, 634, 635, 636)은 생략될 수 있다. 이 경우, 강유전층(621, 622, 623, 624, 625, 626)은 대응하는 채널층(641, 642, 643, 644, 645, 646)과 접할 수 있다.
도 14 내지 도 16을 참조하면, 제1 게이트 구조물(610)과 제2 게이트 구조물(1610) 사이에는 제1 내지 제3 코어 절연 구조물(1151, 1152, 1153)이 배치될 수 있다. 제1 내지 제3 코어 절연 구조물(1151, 1152, 1153)의 상부에는 제3 방향(x-방향)으로 이웃하는 한쌍의 채널층과 각각 접하는 채널 상부 컨택층(1161, 1162, 1163)이 배치될 수 있다. 채널 상부 컨택층(1161, 1162, 1163)은 제2 방향(즉, y-방향)에 대하여, 셀 분리 구조물(1010, 1020)에 의해 각각 분리될 수 있다. 채널 상부 컨택층(1161, 1162, 1163)은 드레인 전극(미도시)와 전기적으로 연결될 수 있다.
도 14 및 도 15를 참조하면, 본 실시 예에서는, 제1 및 제2 게이트 구조물(610, 1610)의 요철 또는 굴곡 형상의 측벽면을 따라 강유전층(621, 622, 623, 624, 625, 626), 계면 절연층(631, 632, 633, 634, 635, 636) 및 채널층(641, 642, 643, 644, 645, 646)이 배치됨으로써, 강유전층(621, 622, 623, 624, 625, 626), 계면 절연층(631, 632, 633, 634, 635, 636) 및 채널층(641, 642, 643, 644, 645, 646)은 상기 요철 또는 굴곡 형상에 대응하는 돌출 부분을 구비할 수 있다. 강유전층(621, 622, 623, 624, 625, 626)이 상기 돌출 부분에 대응되는 증가된 면적을 구비함으로써, 도 1 내지 도 3의 반도체 장치(1)와 관련하여 상술한 바와 같이, 강유전층(621, 622, 623, 624, 625, 626)은 상기 증가된 면적에 비례하여, 제어할 수 있는 잔류 분극의 상태를 증가시킬 수 있다. 이를 통해, 강유전층(621, 622, 623, 624, 625, 626)에 저장되는 신호 정보의 개수를 증가시켜, 반도체 장치(5)의 메모리 성능인 메모리 윈도우(memory window)를 증가시킬 수 있다.
몇몇 실시예들에 있어서, 반도체 장치(6)에서 계면 절연층(631, 632, 633, 634, 635, 636)은 생략될 수 있다. 몇몇 실시 예들에 있어서, 도 5 및 도 6과 관련하여 상술한 반도체 장치(2) 내 강유전층(220)의 단면 구성, 도 7 및 도 8과 관련하여 상술한 반도체 장치(3) 내 강유전 유도층(350)의 구성, 도 9 내지 도 10과 관련하여 상술한 반도체 장치(4)의 전기적 플로팅층(420)의 구성, 도 11과 관련하여 상술한 반도체 장치(4a)의 모서리부의 구성은 각각 반도체 장치(6)에 일 변형예로서 적용될 수 있다.
도 17은 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 18 도 17의 반도체 장치를 Ⅷ-Ⅷ'로 절취한 단면도이다. 도 19는 도 17의 반도체 장치를 Ⅸ-Ⅸ'로 절취한 단면도이다. 반도체 장치(7)는 제1 내지 제3 코어 절연 구조물(1151, 1152, 1153) 및 제1 및 제2 셀 분리 구조물(1010, 1020)에 의해 서로 구분되는 제1 내지 제6 메모리 소자 유닛(U71, U72, U73, U74, U75, U76)을 포함할 수 있다. 제1 내지 제6 메모리 소자 유닛(U71, U72, U73, U74, U75, U76)은 서로 독립적으로 구동될 수 있다.
도 17 내지 도 19를 참조하면, 반도체 장치(7)는 도 14 내지 도 16과 관련하여 상술한 반도체 장치(6)와 대비하여, 제1 및 제2 게이트 구조물(710, 1710)의 구성이 차별된다. 제1 및 제2 게이트 구조물(710, 1710)을 제외한 반도체 장치(7)의 나머지 구성은 도 14 내지 도 16과 관련하여 상술한 반도체 장치(6)의 구성과 실질적으로 동일하다.
도 17 및 도 18을 참조하면, 제1 게이트 구조물(710)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제3 게이트 전극 패턴층(712a, 712b, 712c) 및 제1 내지 제4 층간 절연 패턴층(713a, 713b, 713c, 713d)을 포함한다. 제1 내지 제3 게이트 전극 패턴층(712a, 712b, 712c)은 제1 내지 제4 층간 절연 패턴층(713a, 713b, 713c, 713d)을 기준으로, 제3 방향(즉, x-방향)으로 돌출될 수 있다. 마찬가지로, 제2 게이트 구조물(1710)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제3 게이트 전극 패턴층(1712a, 1712b, 1712c) 및 제1 내지 제4 층간 절연 패턴층(1713a, 1713b, 1713c, 1713d)을 포함한다. 제1 내지 제3 게이트 전극 패턴층(1712a, 1712b, 1712c)은 제1 내지 제4 층간 절연 패턴층(1713a, 1713b, 1713c, 1713d)을 기준으로, 제3 방향(즉, x-방향)으로 돌출될 수 있다. 이에 따라, 제1 및 제2 게이트 구조물(710, 1710)의 측벽면은 제1 방향(즉, x-방향)을 따라 요철 또는 굴곡 형상을 가질 수 있다. 본 실시 예에서, 제1 내지 제3 게이트 전극 패턴층(712a, 712b, 712c)의 상기 돌출 부분과 제1 내지 제3 게이트 전극 패턴층(1712a, 1712b, 1712c)의 상기 돌출 부분은 제3 방향(즉, x-방향)으로 서로 마주보도록 배치될 수 있다.
도 17 및 도 18을 참조하면, 본 실시 예에서는, 제1 및 제2 게이트 구조물(710, 1710)의 요철 또는 굴곡 형상의 측벽면을 따라 강유전층(721, 722, 723, 724, 725, 726), 계면 절연층(731, 732, 733, 734, 735, 736) 및 채널층(741, 742, 743, 744, 745, 746)이 배치됨으로써, 강유전층(721, 722, 723, 724, 725, 726), 계면 절연층(731, 732, 733, 734, 735, 736) 및 채널층(741, 742, 743, 744, 745, 746)은 상기 요철 또는 굴곡 형상에 대응하는 돌출 부분을 구비할 수 있다. 강유전층(721, 722, 723, 724, 725, 726)이 상기 돌출 부분에 대응되는 증가된 면적을 구비함으로써, 도 1 내지 도 3의 반도체 장치(1)와 관련하여 상술한 바와 같이, 강유전층(721, 722, 723, 724, 725, 726)은 상기 증가된 면적에 비례하여, 제어할 수 있는 잔류 분극의 상태를 증가시킬 수 있다. 이를 통해, 강유전층(721, 722, 723, 724, 725, 726)에 저장되는 신호 정보의 개수를 증가시켜, 반도체 장치(5)의 메모리 성능인 메모리 윈도우(memory window)를 증가시킬 수 있다.
도시되지 않은 몇몇 실시예들에 있어서, 반도체 장치(7)에서 계면 절연층(731, 732, 733, 734, 735, 736)은 생략될 수 있다. 몇몇 실시 예들에 있어서, 도 5 및 도 6과 관련하여 상술한 반도체 장치(2) 내 강유전층(220)의 단면 구성, 도 7 및 도 8과 관련하여 상술한 반도체 장치(3) 내 강유전 유도층(350)의 구성, 도 9 내지 도 10과 관련하여 상술한 반도체 장치(4)의 전기적 플로팅층(420)의 구성, 도 11과 관련하여 상술한 반도체 장치(4a)의 모서리부의 구성은 각각 반도체 장치(7)에 일 변형예로서 적용될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3, 4, 5, 6: 반도체 장치, 11, 12: 홀 패턴,
101: 기판, 102: 베이스 절연층, 105: 채널 하부 컨택층,
110: 게이트 구조물,
112a, 112b, 112c: 제1 내지 제3 게이트 전극층,
113a, 113b, 113c, 113d: 제1 내지 제4 층간 절연층,
120: 강유전층, 130: 계면 절연층, 140: 채널층
150: 코어 절연 구조물, 160: 채널 상부 컨택층,
21, 22: 홀 패턴,
220: 강유전층, 230: 계면 절연층, 240: 채널층,
250: 강유전 유도층,
31, 32: 홀 패턴,
320: 강유전층, 330: 계면 절연층, 340: 채널층,
350: 강유전 유도층,
41, 42: 홀 패턴,
420, 425: 강유전층, 430, 435: 계면 절연층, 440, 445: 채널층,
450, 455: 전기적 플로팅층,
51, 52: 홀 패턴,
510: 게이트 구조물,
512a, 512b, 512c: 제1 내지 제3 게이트 전극층,
513a, 513b, 513c, 513d: 제1 내지 제4 층간 절연층,
520: 강유전층, 530: 계면 절연층, 540: 채널층,
410: 게이트 구조물,
412a, 412b, 412c: 제1 내지 제3 게이트 전극층,
413a, 413b, 413c, 413d: 제1 내지 제4 층간 절연층,
610: 제1 게이트 구조물,
612a, 612b, 612c: 제1 내지 제3 게이트 전극층,
613a, 613b, 613c, 613d: 제1 내지 제4 층간 절연층,
621, 622, 623, 624, 625, 626: 제1 내지 제6 강유전층,
631, 632, 633, 634, 635, 636: 제1 내지 제6 계면 절연층,
641, 642, 643, 644, 645, 646: 제1 내지 제6 채널층,
1151, 1152, 1153: 제1 내지 제3 코어 절연 구조물,
1610: 제2 게이트 구조물,
1612a, 1612b, 1612c: 제1 내지 제3 게이트 전극층,
1613a, 1613b, 1613c, 1613d: 제1 내지 제4 층간 절연층,
1621, 1622, 1623, 1624, 1625, 1626: 제1 내지 제6 강유전층,
1631, 1632, 1633, 1634, 1635, 1636: 제1 내지 제6 계면 절연층,
1641, 1642, 1643, 1644, 1645, 1646: 제1 내지 제6 채널층,
1010, 1020: 제1 및 제2 셀 분리 구조물,
1151, 1152, 1153: 제1 내지 제3 코어 절연 구조물,
1161, 1162, 1163: 제1 내지 제3 채널 상부 컨택층,
710: 제1 게이트 구조물,
712a, 712b, 712c: 제1 내지 제3 게이트 전극층,
713a, 713b, 713c, 713d: 제1 내지 제4 층간 절연층,
721, 722, 723, 724, 725, 726: 제1 내지 제6 강유전층,
731, 732, 733, 734, 735, 736: 제1 내지 제6 계면 절연층,
741, 742, 743, 744, 745, 746: 제1 내지 제6 채널층,
1710: 제2 게이트 구조물,
1712a, 1712b, 1712c: 제1 내지 제3 게이트 전극층,
1713a, 1713b, 1713c, 1713d: 제1 내지 제4 층간 절연층,
1721, 1722, 1723, 1724, 1725, 1726: 제1 내지 제6 강유전층,
1731, 1732, 1733, 1734, 1735, 1736: 제1 내지 제6 계면 절연층,
1741, 1742, 1743, 1744, 1745, 1746: 제1 내지 제6 채널층.

Claims (20)

  1. 기판;
    상기 기판의 상부에 배치되고, 홀 패턴을 포함하는 게이트 구조물로서, 상기 게이트 구조물은 서로 번갈아 적층되는 게이트 전극층 및 층간 절연층을 포함하고, 상기 홀 패턴은 상기 기판에 수직인 방향으로 연장되는 중심축을 구비함;
    상기 홀 패턴의 내부에서 상기 게이트 전극층의 측벽면과 인접하여 `배치되는 강유전층; 및
    상기 홀 패턴의 내부에서 상기 강유전층과 인접하여 배치되고, 상기 게이트 구조물의 측벽면을 따라 연장되는 채널층을 포함하되,
    상기 게이트 전극층 및 상기 층간 절연층 중 어느 하나는 나머지 하나를 기준으로 상기 홀 패턴의 상기 중심축을 향해 돌출되는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 홀 패턴의 내부에서,
    상기 강유전층과 상기 채널층 사이에 배치되고, 상기 게이트 구조물의 측벽면을 따라 연장되는 계면 절연층을 더 포함하는
    반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 전극층은 상기 기판에 평행한 방향으로 상기 강유전층과 접하고,
    상기 층간 절연층은 상기 기판에 평행한 상기 방향으로 상기 계면 절연층과 접하는
    반도체 장치.
  4. 제2 항에 있어서,
    상기 강유전층과 상기 계면 절연층 사이에 배치되고
    전도체를 포함하는 전기적 플로팅층을 더 포함하는
    반도체 장치.
  5. 제4 항에 있어서,
    상기 전기적 플로팅층은
    상기 강유전층과 접하도록 배치되고, 상기 강유전층 내부에 탈분극 전계가 발생하는 것을 제어하는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극층과 상기 강유전층 사이에 배치되는 강유전 유도층을 더 포함하는
    반도체 장치.
  7. 제6 항에 있어서,
    상기 강유전 유도층은
    금속 또는 전도성 금속 질화물을 포함하는
    반도체 장치.
  8. 제6 항에 있어서,
    상기 강유전 유도층은
    상기 기판에 수직인 방향으로 서로 이웃하는 한 쌍의 상기 층간 절연층 사이에서, 상기 강유전층과 접하도록 배치되는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 층간 절연층은 상기 게이트 전극층을 기준으로, 상기 홀 패턴의 상기 중심축을 향해 돌출되며,
    상기 강유전층은 상기 게이트 전극층을 향해 돌출되는 일부분을 포함하는
    반도체 장치.
  10. 제1 항에 있어서,
    상기 강유전층의 모서리부 및 상기 채널층의 모서리부 중에서 상기 게이트 전극층을 향해 배치되는 일부분은
    원형(round shape) 또는 타원형(oval shape)을 가지는
    반도체 장치.
  11. 제1 항에 있어서,
    상기 게이트 전극층은 상기 층간 절연층을 기준으로, 상기 홀 패턴의 상기 중심축을 향해 돌출되며,
    상기 강유전층은 상기 홀 패턴의 상기 중심축을 향해 돌출되는 일부분을 포함하는
    반도체 장치.
  12. 기판;
    상기 기판의 상부에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 게이트 전극 패턴층 및 층간 절연 패턴층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
    상기 기판의 상부에서 상기 게이트 전극 패턴층의 일 측벽면과 인접하여 배치되는 강유전층; 및
    상기 기판의 상부에서 상기 강유전층과 인접하여 배치되고, 상기 게이트 구조물의 측벽면을 따라 연장되는 채널층을 포함하되,
    상기 게이트 전극 패턴층 및 상기 층간 절연 패턴층 중 어느 하나는 다른 하나를 기준으로 상기 제1 및 제2 방향에 수직인 제3 방향으로 돌출되는
    반도체 장치.
  13. 제12 항에 있어서,
    상기 기판의 상부에서 상기 강유전층과 상기 채널층 사이에 배치되고 상기 게이트 구조물의 상기 측벽면을 따라 연장되는 계면 절연층을 더 포함하는
    반도체 장치.
  14. 제13 항에 있어서,
    상기 게이트 전극 패턴층은 상기 기판에 평행한 방향으로 상기 강유전층과 접하고,
    상기 층간 절연 패턴층은 상기 기판에 평행한 상기 방향으로 상기 계면 절연층과 접하는
    반도체 장치.
  15. 제13 항에 있어서,
    상기 기판의 상부에서 상기 강유전층과 상기 계면 절연층 사이에 배치되고
    전도체를 포함하는 전기적 플로팅층을 더 포함하는
    반도체 장치.
  16. 제12 항에 있어서,
    상기 기판의 상부에서 상기 게이트 전극 패턴층과 상기 강유전층 사이에 배치되는 강유전 유도층을 더 포함하는
    반도체 장치.
  17. 제16 항에 있어서,
    상기 강유전 유도층은
    상기 제1 방향으로 서로 이웃하는 한 쌍의 상기 층간 절연 패턴층 사이에서, 상기 강유전층과 접하도록 배치되는
    반도체 장치.
  18. 제12 항에 있어서,
    상기 층간 절연 패턴층은 상기 게이트 전극 패턴층을 기준으로, 상기 제3 방향으로 돌출되며,
    상기 강유전층은 상기 게이트 전극 패턴층의 상기 일 측벽면을 향해 돌출되는 일부분을 포함하는
    반도체 장치.
  19. 제12 항에 있어서,
    상기 강유전층의 모서리부 및 상기 채널층의 모서리부 중에서 상기 게이트 전극층을 향해 배치되는 부분은
    원형(round shape) 또는 타원형(oval shape)을 가지는
    반도체 장치.
  20. 제12 항에 있어서,
    상기 게이트 전극 패턴층은 상기 층간 절연 패턴층을 기준으로, 상기 제3 방향으로 돌출되며,
    상기 강유전층은 상기 게이트 전극 패턴층의 돌출 부분 상에 배치되는 일부분을 포함하는
    반도체 장치.
KR1020200060029A 2020-05-19 2020-05-19 강유전층을 구비하는 3차원 구조의 반도체 장치 KR20210143076A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200060029A KR20210143076A (ko) 2020-05-19 2020-05-19 강유전층을 구비하는 3차원 구조의 반도체 장치
US17/075,577 US11488979B2 (en) 2020-05-19 2020-10-20 Semiconductor device of three-dimensional structure including ferroelectric layer
CN202110011497.7A CN113690247B (zh) 2020-05-19 2021-01-06 包含铁电层的三维结构的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200060029A KR20210143076A (ko) 2020-05-19 2020-05-19 강유전층을 구비하는 3차원 구조의 반도체 장치

Publications (1)

Publication Number Publication Date
KR20210143076A true KR20210143076A (ko) 2021-11-26

Family

ID=78576175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200060029A KR20210143076A (ko) 2020-05-19 2020-05-19 강유전층을 구비하는 3차원 구조의 반도체 장치

Country Status (3)

Country Link
US (1) US11488979B2 (ko)
KR (1) KR20210143076A (ko)
CN (1) CN113690247B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11637126B2 (en) * 2020-05-29 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
CN112164699B (zh) * 2020-09-25 2022-02-08 湘潭大学 一种三维结构的nand铁电存储单元及其制备方法
KR20220144731A (ko) * 2021-04-20 2022-10-27 에스케이하이닉스 주식회사 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치
KR20230085646A (ko) * 2021-12-07 2023-06-14 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 이를 포함하는 전자 장치
CN114256354A (zh) * 2021-12-15 2022-03-29 北京超弦存储器研究院 一种半导体器件及其制造方法
US20230260912A1 (en) * 2022-02-14 2023-08-17 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US10062426B2 (en) 2014-04-24 2018-08-28 Micron Technology, Inc. Field effect transistor constructions with gate insulator having local regions radially there-through that have different capacitance at different circumferential locations relative to a channel core periphery
US20160064510A1 (en) 2014-08-26 2016-03-03 Globalfoundries Inc. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
KR102483985B1 (ko) * 2015-11-02 2023-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP6758124B2 (ja) * 2016-08-29 2020-09-23 富士通セミコンダクターメモリソリューション株式会社 ３次元積層チェーン型メモリ装置の製造方法
WO2018144957A1 (en) * 2017-02-04 2018-08-09 Monolithic 3D Inc. 3d semiconductor device and structure
US10825815B2 (en) * 2017-05-08 2020-11-03 Micron Technology, Inc. Memory arrays
KR20190008048A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자
KR20190118285A (ko) * 2018-04-10 2019-10-18 삼성전자주식회사 3차원 반도체 소자
KR102494684B1 (ko) * 2018-05-10 2023-02-02 에스케이하이닉스 주식회사 강유전성 반도체 소자 및 이의 제조 방법
KR102608912B1 (ko) * 2018-12-27 2023-12-04 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법
US10825831B1 (en) * 2019-06-28 2020-11-03 Intel Corporation Non-volatile memory with storage nodes having a radius of curvature
JP2021048214A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 記憶装置
US11114534B2 (en) * 2019-12-27 2021-09-07 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete channels and methods of making the same
KR20210103305A (ko) * 2020-02-13 2021-08-23 에스케이하이닉스 주식회사 3차원 구조를 가지는 비휘발성 메모리 장치
KR20210132483A (ko) * 2020-04-27 2021-11-04 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법

Also Published As

Publication number Publication date
CN113690247A (zh) 2021-11-23
CN113690247B (zh) 2024-10-18
US11488979B2 (en) 2022-11-01
US20210366932A1 (en) 2021-11-25

Similar Documents

Publication Publication Date Title
KR20210143076A (ko) 강유전층을 구비하는 3차원 구조의 반도체 장치
US12108606B2 (en) Nonvolatile memory device having a ferroelectric layer
US11424363B2 (en) Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
CN108511517A (zh) 铁电存储器件和制造其的方法
US20080237694A1 (en) Integrated circuit, cell, cell arrangement, method for manufacturing an integrated circuit, method for manufacturing a cell, memory module
CN111033738A (zh) 铁电电容器、铁电场效应晶体管以及用于形成包括导电材料和铁电材料的电子装置的方法
US20180277550A1 (en) Ferroelectric memory device
US11527717B2 (en) Resistive memory cell having a low forming voltage
EP3958334A2 (en) Multi-doped data storage structure configured to improve resistive memory cell performance
WO2020263340A1 (en) Ferroelectric memory device containing a series connected select gate transistor and method of forming the same
CN114388510A (zh) 存储器单元及其方法
KR20220144731A (ko) 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치
US11737280B2 (en) Wakeup free approach to improve the ferroelectricity of FeRAM using a stressor layer
US20210175252A1 (en) Nonvolatile memory device having a ferroelectric layer
US11792995B2 (en) Semiconductor device including ferroelectric layer and method of manufacturing the same
JP2008028257A (ja) 半導体装置及びその製造方法
CN114256335A (zh) 垂直晶体管，集成电路，以及形成垂直晶体管及集成电路的方法
US20240008284A1 (en) Semiconductor device including ferroelectric layer
US20230247840A1 (en) Semiconductor device including ferroelectric layer and method of manufacturing the same
US20230292484A1 (en) Semiconductor device including write transistor and read transistor
CN118591274A (zh) 集成芯片和用于形成集成芯片的方法
CN118401010A (zh) 存储器器件、存储器器件的操作方法和存储器设备
KR20240109478A (ko) 수직형 낸드 플래시 메모리 소자
CN118843319A (zh) 半导体器件及制造该半导体器件的方法
KR20090054685A (ko) 비휘발성 메모리 장치