KR102499564B1 - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102499564B1
KR102499564B1 KR1020150168595A KR20150168595A KR102499564B1 KR 102499564 B1 KR102499564 B1 KR 102499564B1 KR 1020150168595 A KR1020150168595 A KR 1020150168595A KR 20150168595 A KR20150168595 A KR 20150168595A KR 102499564 B1 KR102499564 B1 KR 102499564B1
Authority
KR
South Korea
Prior art keywords
channel
memory
film
layer
films
Prior art date
Application number
KR1020150168595A
Other languages
English (en)
Other versions
KR20170062870A (ko
Inventor
오광석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150168595A priority Critical patent/KR102499564B1/ko
Priority to US15/179,220 priority patent/US10217758B2/en
Priority to CN201610652850.9A priority patent/CN106816442B/zh
Publication of KR20170062870A publication Critical patent/KR20170062870A/ko
Priority to US16/242,320 priority patent/US10483272B2/en
Application granted granted Critical
Publication of KR102499564B1 publication Critical patent/KR102499564B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/603—Details of cache memory of operating mode, e.g. cache mode or local memory mode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

전자 장치 및 그 제조 방법이 제공된다. 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함한다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 전자 장치 및 그 제조 방법에 관한 것이다.
데이터를 저장할 수 있으며 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 반도체 장치로서 예컨대, 낸드형 플래시 등이 개발되어 왔다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 반도체 장치가 다양하게 제안되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 공정 난이도가 감소하고 메모리 셀 특성 및 동작 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하고, 상기 반도체 메모리는, 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다.
위 장치에 있어서, 상기 채널 연결 패턴과 상기 식각 정지 패턴 사이의 공간에 매립되는 절연 물질을 더 포함할 수 있다. 상기 채널 연결 패턴은, 상기 제1 채널막의 상면 및 상기 제2 채널막의 하면보다 더 큰 폭을 가질 수 있다. 상기 반도체 메모리는, 상기 제1 적층 구조물, 상기 식각 정지 패턴 및 상기 제2 적층 구조물을 관통하는 슬릿을 더 포함할 수 있다. 상기 식각 정지 패턴은, 상기 슬릿보다 더 큰 폭을 가질 수 있다. 상기 제1 채널막은, 복수의 제1 채널막을 포함하고, 상기 제2 채널막은, 상기 복수의 제1 채널막과 각각 대응하는 복수의 제2 채널막을 포함하고, 상기 채널 연결 패턴은, 상기 복수의 제1 채널막 각각 및 상기 복수의 제2 채널막 각각과 중첩하는 섬 형상을 가질 수 있다. 상기 슬릿 예정 영역은, 복수의 슬릿 예정 영역을 포함하고, 상기 식각 정지 패턴은, 상기 복수의 슬릿 예정 영역 각각과 중첩할 수 있다. 상기 슬릿 예정 영역은, 복수의 슬릿 예정 영역을 포함하고, 상기 식각 정지 패턴은, 상기 복수의 슬릿 예정 영역 전부와 중첩할 수 있다. 상기 채널 연결 패턴 및 상기 식각 정지 패턴은, 도전 물질을 포함할 수 있다. 상기 제1 채널막 또는 상기 제2 채널막은, 속이 빈 기둥 형상을 갖고, 상기 제1 메모리막 또는 상기 제2 메모리막은, 상기 제1 채널막 또는 상기 제2 채널막의 외측벽 및 저면을 둘러싸고, 상기 반도체 메모리는, 상기 제1 채널막 또는 상기 제2 채널막의 빈 공간의 하부를 매립하여 상기 기판과 상기 제1 채널막 또는 상기 채널 연결 패턴과 상기 제2 채널막을 접속시키는 에피택셜층을 더 포함할 수 있다. 상기 제1 채널막은 상기 기판과 직접 접속하거나, 또는, 상기 제2 채널막은 상기 채널 연결 패턴과 직접 접속할 수 있다. 상기 제1 메모리막은 상기 제1 층간 절연막과 상기 제1 게이트 전극막 사이에 더 개재되거나, 또는, 상기 제2 메모리막은 상기 제2 층간 절연막과 상기 제2 게이트 전극막 사이에 더 개재될 수 있다. 상기 제1 채널막은, 한 쌍의 제1 채널막을 포함하고, 상기 기판은, 상기 한 쌍의 제1 채널막의 하단을 서로 연결시키는 연결 부재를 더 포함할 수 있다. 상기 연결 부재는, 상기 제1 채널막과 동일한 물질로 형성되고, 상기 기판은, 절연막을 사이에 두고 상기 연결 부재와 접속하는 추가 게이트 전극막을 더 포함할 수 있다. 상기 연결 부재는, 도전 물질로 형성될 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 기판 상에 복수의 제1 층간 절연막과 복수의 제1 물질막이 교대로 적층된 제1 적층 구조물을 형성하는 단계; 상기 제1 적층 구조물을 선택적으로 식각하여 제1 채널 홀을 형성하는 단계; 상기 제1 채널 홀 내에 제1 채널막을 형성하는 단계; 상기 제1 적층 구조물 상에 상기 제1 채널홀과 중첩하는 채널 연결 패턴, 및 슬릿 예정 영역과 중첩하고 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 형성하는 단계; 상기 채널 연결 패턴 및 상기 식각 정지 패턴 상에 복수의 제2 층간 절연막과 복수의 제2 물질막이 교대로 적층된 제2 적층 구조물을 형성하는 단계; 상기 제2 적층 구조물을 선택적으로 식각하여 상기 채널 연결 패턴을 노출시키는 제2 채널 홀을 형성하는 단계; 상기 제2 채널 홀 내에 제2 채널막을 형성하는 단계; 상기 식각 정지 패턴에서 식각이 정지되도록, 상기 슬릿 예정 영역의 상기 제2 적층 구조물을 식각하여 초기 슬릿을 형성하는 단계; 및 상기 초기 슬릿에 의해 드러나는 상기 식각 정지 패턴 및 상기 제1 적층 구조물을 식각하여 최종 슬릿을 형성하는 단계를 포함할 수 있다.
위 제조 방법에 있어서, 상기 채널 연결 패턴 및 상기 식각 정지 패턴 형성 단계 후에, 상기 채널 연결 패턴과 상기 식각 정지 패턴 사이의 공간을 절연 물질로 매립하는 단계를 더 포함할 수 있다. 상기 채널 연결 패턴은, 상기 제1 채널 홀의 상면 및 상기 제2 채널 홀의 하면보다 더 큰 폭을 가질 수 있다. 상기 식각 정지 패턴은, 상기 슬릿보다 더 큰 폭을 가질 수 있다. 상기 제1 채널막 형성 단계 또는 상기 제2 채널막 형성 단계는, 상기 제1 채널 홀 또는 상기 제2 채널 홀의 전면을 따라 메모리 물질 및 채널 물질을 형성하는 단계; 및 상기 제1 채널 홀 또는 상기 제2 채널 홀의 저면이 드러날 때까지 상기 메모리 물질 및 상기 채널 물질을 전면식각하는 단계를 포함할 수 있다. 상기 전면식각 단계 후에, 상기 제1 채널 홀 또는 상기 제2 채널 홀의 저면 상에, 상기 제1 채널막 또는 상기 제2 채널막의 저면 이상의 높이까지 에피택셜층을 성장시키는 단계를 더 포함할 수 있다. 상기 제1 채널막 형성 단계 또는 상기 제2 채널막 형성 단계 전에, 상기 제1 채널 홀 또는 상기 제2 채널 홀의 측벽 상에 메모리막을 형성하는 단계를 더 포함할 수 있다. 상기 최종 슬릿 형성 단계 후에, 상기 최종 슬릿을 통하여 드러나는 상기 제1 및 제2 물질막을 제거하는 단계; 및 상기 제1 및 제2 물질막이 제거된 공간을 도전 물질로 매립하는 단계를 더 포함할 수 있다. 상기 도전 물질 매립 단계 전에, 상기 제1 및 제2 물질막이 제거된 공간의 내벽을 따라 메모리막을 형성하는 단계를 더 포함할 수 있다. 상기 기판은, 희생막 및 상기 희생막의 측벽 및 저면을 둘러싸는 게이트 전극막을 포함하고, 상기 제1 채널 홀은, 상기 희생막을 노출시키는 한 쌍의 제1 채널 홀을 포함하고, 상기 제1 채널 홀 형성 단계 후 및 상기 제1 채널막 형성 단계 전에, 상기 희생막을 제거하는 단계; 및 상기 한 쌍의 제1 채널 홀 및 상기 희생막이 제거된 공간을 따라 메모리막을 형성하는 단계를 더 포함할 수 있다. 상기 기판은, 도전막을 포함하고, 상기 제1 채널 홀은, 상기 도전막을 노출시키는 한 쌍의 제1 채널 홀을 포함할 수 있다.
본 발명의 실시예들의 전자 장치 및 그 제조 방법에 의하면, 공정 난이도가 감소하고 메모리 셀 특성 및 동작 특성을 확보할 수 있다.
도 1a 내지 도 1d는 비교예의 반도체 장치의 제조 방법과, 그 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a는 채널 연결 패턴 및 식각 정지 패턴의 평면 형상의 일례를 설명하기 위한 도면이다.
도 3b는 채널 연결 패턴 및 식각 정지 패턴의 평면 형상의 다른 일례를 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예를 설명하기에 앞서 비교예의 반도체 장치 제조시 발생하는 문제점을 먼저 설명하기로 한다.
도 1a 내지 도 1d는 비교예의 반도체 장치의 제조 방법과, 그 문제점을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물(미도시됨)이 형성된 기판(10) 상에 복수의 제1 층간 절연막(11) 및 복수의 제1 희생막(12)이 교대로 적층된 제1 적층 구조물(ST1)을 형성할 수 있다.
이어서, 제1 적층 구조물(ST1)을 선택적으로 식각함으로써 제1 적층 구조물(ST1)을 관통하여 기판(10)의 일부를 노출시키는 제1 채널 홀(CH1)을 형성한 후, 제1 채널 홀(CH1)을 매립하는 기둥 형상의 희생 패턴(13)을 형성할 수 있다.
도 1b를 참조하면, 도 1a의 공정 결과물 상에 복수의 제2 층간 절연막(21) 및 복수의 제2 희생막(22)이 교대로 적층된 제2 적층 구조물(ST2)을 형성할 수 있다. 제2 층간 절연막(21) 및 제2 희생막(22)은 각각 제1 층간 절연막(11) 및 제1 희생막(12)과 동일한 물질로 형성될 수 있다.
이어서, 제2 적층 구조물(ST2)을 선택적으로 식각함으로써 제2 적층 구조물(ST2)을 관통하여 희생 패턴(13)의 상면을 노출시키는 제2 채널 홀(CH2)을 형성할 수 있다.
도 1c를 참조하면, 제2 채널 홀(CH2)에 의해 노출되는 희생 패턴(13)을 제거함으로써, 제1 채널 홀(CH1)과 제2 채널 홀(CH2)이 일체로 연결된 채널 홀(CH1, CH2)을 형성할 수 있다.
이어서, 채널 홀(CH1, CH2)이 형성된 결과물의 전면을 따라 메모리막(14) 및 채널막(15)을 형성할 수 있다.
도 1d를 참조하면, 채널 홀(CH1, CH2) 저면의 기판(100)을 드러내기 위하여 메모리막(14) 및 채널막(15)에 대해 전면 식각 공정(아래 방향의 화살표 참조)을 수행할 수 있다. 채널 홀(CH1, CH2) 저면이 메모리막(14)으로 덮이는 경우, 기판(100)과 채널막(15)의 연결이 불가능하기 때문에, 본 공정과 같이 채널 홀(CH1, CH2) 저면의 기판(100)을 노출시키는 것이 필요하다. 본 공정에서 제2 적층 구조물(ST2) 상면 상의 메모리막(14) 및 채널막(15)도 제거될 수 있다. 결과적으로, 채널 홀(CH1, CH2)의 측벽 상에 위치하는 메모리막 패턴(14A) 및 채널막 패턴(15A)이 형성될 수 있다.
이어서, 제1 및 제2 적층 구조물(ST1, ST2)을 선택적으로 식각하여, 채널 홀(CH1, CH2)의 사이에 위치하면서 제1 및 제2 적층 구조물(ST1, ST2)을 관통하는 슬릿(S)을 형성할 수 있다. 슬릿(S)은 제1 및 제2 희생막(12, 22)을 제거하기 위한 가스 또는 케미컬의 침투 경로일 수 있다.
이어서, 도시하지는 않았으나, 슬릿(S)에 의해 노출된 제1 및 제2 희생막(12, 22)을 제거한 후, 제1 및 제2 희생막(12, 22)을 제거된 공간을 도전 물질로 매립하여 게이트 전극을 형성할 수 있다.
이로써, 기판(10)의 표면에 대해 수직 방향으로 연장하는 채널막 패턴(15A)을 따라 적층된 복수의 메모리 셀을 포함하는 반도체 장치가 제조될 수 있다. 각 메모리 셀은, 하나의 채널막 패턴(15A), 및 이 채널막 패턴(15A)과 메모리막 패턴(14A)을 사이에 두고 접속하는 하나의 게이트 전극을 포함할 수 있다. 하나의 채널막 패턴(15A)을 따라 형성된 복수의 메모리 셀은 직렬 연결되어 하나의 메모리 셀 스트링을 형성할 수 있다.
그런데, 위와 같은 반도체 장치의 제조시 아래와 같은 문제가 있다.
제1 채널 홀(CH1) 및 제2 채널 홀(CH2) 각각은 건식 식각의 특성상 위에서 아래로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 이 때문에, 채널 홀(CH1, CH2)의 저면을 개방하기 위하여 메모리막(14) 및 채널막(15)을 전면 식각하는 과정에서, 제2 채널 홀(CH2) 하부의 측벽 상에 위치하는 채널막 패턴(15A)이 식각에 취약하여 손실될 수 있다(P1 참조). 채널막 패턴(15A) 일부가 손실되는 경우, 메모리 셀 일부의 기능이 상실될 수 있고, 메모리 셀의 직렬 연결이 끊어져서 메모리 셀 스트링으로서 동작하기 어려울 수 있다.
게다가, 제1 채널 홀(CH1)과 제2 채널 홀(CH2)은 별도의 마스크 및 식각 공정으로 형성되는 반면, 슬릿(S)은 한번의 마스크 및 식각 공정으로 형성될 수 있다. 슬릿(S)은 제1 채널 홀(CH1) 및 제2 채널 홀(CH2)에 비하여 상대적으로 폭이 좁기 때문에, 제1 채널 홀(CH1) 및 제2 채널 홀(CH2)의 형성 공정과 유사하게 슬릿(S)을 제1 적층 구조물(ST1) 내의 슬릿과 제2 적층 구조물(ST2) 내의 슬릿으로 나누어 형성하면, 제1 적층 구조물(ST1) 내의 슬릿과 제2 적층 구조물(ST2) 내의 슬릿의 오버랩 마진을 확보하기 어렵기 때문이다. 그런데, 이러한 경우, 슬릿(S) 형성을 위하여 식각하여야 하는 깊이가 깊기 때문에, 영역에 따라, 어떤 슬릿(S)은 제1 및 제2 적층 구조물(ST1, ST2) 전부를 관통하도록 충분한 깊이로 형성되는 반면(P2 참조), 다른 슬릿(S)은 제1 적층 구조물(ST1)의 일부를 미처 관통하지 못하는 부족한 깊이로 형성될 수 있다(P3 참조). 즉, 슬릿(S) 형성을 위한 식각 공정이 어려운 문제가 있다.
본 실시예에서는, 위와 같은 비교예의 문제점들을 해결함으로써, 공정 난이도가 감소하고 메모리 셀 특성 및 동작 특성을 확보할 수 있는 반도체 장치 및 그 제조 방법을 제공하고자 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명한다.
도 2a를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 또한, 도시하지는 않았으나, 기판(100)은 요구되는 소정의 하부 구조물(미도시됨) 예컨대, 채널막과 연결될 불순물 영역을 포함할 수 있다.
이어서, 기판(100) 상에 복수의 제1 층간 절연막(110) 및 복수의 제1 물질막(120)이 교대로 적층된 제1 적층 구조물(ST1)을 형성할 수 있다. 여기서, 제1 물질막(120)은 후속 공정에서 메모리 셀의 게이트 전극으로 대체될 희생막이거나, 또는, 메모리 셀의 게이트 전극으로 기능하는 도전막일 수 있다. 제1 물질막(120)이 희생막인 경우, 제1 물질막(120)은 제1 층간 절연막(110)과 상이한 식각율을 갖는 물질로 형성될 수 있다. 이는 후속 제1 물질막(120) 제거 공정시 제1 층간 절연막(110)이 손실되는 것을 방지하기 위함이다. 예컨대, 제1 층간 절연막(110)이 실리콘 산화막인 경우, 제1 물질막(120)은 실리콘 질화막 또는 비정질 탄소막일 수 있다. 제1 물질막(120)이 도전막인 경우, 제1 물질막(120)은 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다. 제1 층간 절연막(110)은 수직 방향에서 인접한 메모리 셀의 게이트 전극을 서로 절연시키기 위한 것으로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 이들의 조합 등 다양한 절연 물질로 형성될 수 있다.
이어서, 제1 적층 구조물(ST1)을 선택적으로 식각함으로써 제1 적층 구조물(ST1)을 관통하여 기판(100)의 일부를 노출시키는 제1 채널 홀(CH1)을 형성할 수 있다.
이어서, 제1 채널 홀(CH1)이 형성된 결과물의 전면을 따라 제1 메모리막(140) 및 제1 채널막(150)을 형성할 수 있다. 여기서, 제1 메모리막(140)의 일부를 확대하여 보면(점선 원 참조), 제1 메모리막(140)은, 제1 채널막(150)에 가까운 쪽부터 순차적으로 배치된 제1 터널 절연막(142), 제1 전하 저장막(144) 및 제1 전하 차단막(146)을 포함할 수 있다. 제1 터널 절연막(142)은 전하의 터널링을 가능하게 하는 막으로서, 실리콘 산화물 등으로 형성될 수 있다. 제1 전하 저장막(144)은 전하를 저장할 수 있는 막으로서, 실리콘 질화물, 폴리실리콘 등으로 형성될 수 있다. 제1 전하 차단막(146)은 전하의 이동을 차단하는 막으로서, 실리콘 산화물 등으로 형성될 수 있다. 제1 채널막(150)은 폴리실리콘 등 다양한 반도체 물질로 형성될 수 있다.
도 2b를 참조하면, 제1 채널 홀(CH1) 저면의 기판을 노출시키기 위하여 제1 메모리막(140) 및 제1 채널막(150)에 대해 전면 식각 공정을 수행할 수 있다. 본 공정에서 제1 적층 구조물(ST1) 상면 상의 제1 메모리막(140) 및 제1 채널막(150)도 제거될 수 있다. 그 결과, 제1 채널 홀(CH1)의 측벽 상에 위치하는 제1 메모리막 패턴(140A) 및 제1 채널막 패턴(150A)이 형성될 수 있다. 제1 메모리막 패턴(140A)은 제1 채널 홀(CH1)의 측벽과 직접 접촉하면서 최하단부가 제1 채널 홀(CH1)의 중심을 향하여 약간 돌출될 수 있다. 제1 채널막 패턴(150A)은 제1 메모리막 패턴(140A)의 측벽과 직접 접촉하면서 제1 메모리막 패턴(140A)의 돌출된 최하단부 상에 위치할 수 있다. 즉, 제1 채널막 패턴(150A)은 기판(100)과 직접 접촉하지 않을 수 있다.
이어서, 에피택셜 성장 공정을 수행하여, 제1 채널 홀(CH1) 저면의 기판(100) 상에 제1 에피택셜층(160)을 형성할 수 있다. 제1 에피택셜층(160)은 제1 채널막 패턴(150A)과 기판(100)을 접속시키기 위한 것으로서, 제1 채널막 패턴(150A)의 저면 이상의 높이까지 성장할 수 있다.
이어서, 제1 에피택셜층(160)이 형성된 결과물 상에 제1 채널 홀(CH1)의 나머지 공간을 충분히 매립하는 두께로 절연 물질을 증착한 후 제1 적층 구조물(ST1)의 상면이 드러날 때까지 평탄화 공정을 수행하여, 제1 채널 홀(CH1)의 나머지 공간을 매립하는 제1 절연 패턴(170)을 형성할 수 있다.
도 2c를 참조하면, 도 2b의 공정 결과물 상에, 평면상, 제1 채널 홀(CH1)과 중첩하는 채널 연결 패턴(180A) 및 슬릿이 형성될 영역과 중첩하는 식각 정지 패턴(180B)을 형성할 수 있다. 채널 연결 패턴(180A)과 식각 정지 패턴(180B)은 소정 간격을 두고 이격할 수 있고, 채널 연결 패턴(180A)과 식각 정지 패턴(180B) 사이의 공간에는 절연 물질(190)이 매립될 수 있다. 채널 연결 패턴(180A)이 복수의 제1 채널 홀(CH1) 각각과 중첩하고 식각 정지 패턴(180B)이 복수의 슬릿과 중첩하기만 하면, 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)의 형상은 다양하게 변형될 수 있다. 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)의 평면 형상은 도 3a 및 도 3b에 예시적으로 나타내었다.
도 3a는 채널 연결 패턴 및 식각 정지 패턴의 평면 형상의 일례를 설명하기 위한 도면으로서, 도 2c는 도 3a의 A-A' 선에 따라 취해진 단면도일 수 있다.
도 3a를 참조하면, 채널 연결 패턴(180A)은 복수의 제1 채널 홀(CH1) 각각과 중첩하는 섬 형상을 가질 수 있다. 채널 연결 패턴(180A)과 제1 채널 홀(CH1)의 오버랩 마진을 확보하기 위하여, 채널 연결 패턴(180A)의 폭은 제1 채널 홀(CH1)의 상면의 폭보다 더 클 수 있다. 식각 정지 패턴(180B)은 채널 연결 패턴(180A)과 소정 간격을 두고 이격하면서, 채널 연결 패턴(180A)이 형성되지 않은 나머지 영역을 덮도록 형성될 수 있다. 슬릿은 A-A' 선과 평행한 제1 방향에서 인접한 제1 채널 홀(CH1) 사이에 위치하면서 A-A' 선과 수직한 제2 방향으로 연장할 수 있기 때문에, 이러한 형상의 식각 정지 패턴(180B)은 슬릿 전부와 중첩할 수 있다.
도 3b는 채널 연결 패턴 및 식각 정지 패턴의 평면 형상의 다른 일례를 설명하기 위한 도면으로서, 도 2c는 도 3a의 B-B' 선에 따라 취해진 단면도일 수 있다.
도 3b를 참조하면, 채널 연결 패턴(180A)은 복수의 제1 채널 홀(CH1) 각각과 중첩하는 섬 형상을 가질 수 있다. 식각 정지 패턴(180B)은, B-B' 선과 평행한 제1 방향에서 인접한 제1 채널 홀(CH1) 사이에 위치하면서 B-B' 선과 수직한 제2 방향으로 연장하는 슬릿 각각과 중첩하는 형상을 가질 수 있다. 즉, 식각 정지 패턴(180B)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 슬릿과 식각 정지 패턴(180B)의 오버랩 마진을 확보하기 위하여, 식각 정지 패턴(180B)의 제1 방향의 폭은 슬릿의 제1 방향의 폭보다 클 수 있다.
다시, 도 2c로 돌아와서, 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)은, 도 2b의 공정 결과물 상에, 금속 함유 물질, 불순물이 도핑된 반도체 물질 등과 같은 도전 물질을 증착한 후, 이 도전 물질을 선택적으로 식각하는 방식으로 형성될 수 있다. 즉, 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)은 수직 방향에서 동일한 레벨에 동일한 물질로 형성될 수 있다. 절연 물질(190)은, 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)이 형성된 결과물을 덮는 절연막을 증착한 후, 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식으로 형성될 수 있다.
도 2d를 참조하면, 도 2c의 공정 결과물 상에, 복수의 제2 층간 절연막(210) 및 복수의 제2 물질막(220)이 교대로 적층된 제2 적층 구조물(ST2)을 형성할 수 있다. 여기서, 제2 층간 절연막(210) 및 제2 물질막(220)은 제1 층간 절연막(210) 및 제1 물질막(120)과 각각 동일한 물질로 형성될 수 있다.
이어서, 제2 적층 구조물(ST2)을 선택적으로 식각함으로써 제2 적층 구조물(ST2)을 관통하여 채널 연결 패턴(180A) 각각을 노출시키는 제2 채널 홀(CH2)을 형성할 수 있다. 오버랩 마진을 확보하기 위하여 제2 채널 홀(CH2)의 저면의 폭은 채널 연결 패턴(180A)의 폭보다 작을 수 있다.
이어서, 제2 채널 홀(CH2)의 측벽 상에 제2 메모리막 패턴(240A) 및 제2 채널막 패턴(250A)을 형성한 후, 에피택셜 성장 공정을 수행하여 제2 채널 홀(CH2) 저면에 노출된 채널 연결 패턴(180A) 상에 제2 에피택셜층(260)을 형성할 수 있다. 제2 에피택셜층(260)은 채널 연결 패턴(180A)과 제2 채널막 패턴(250A)을 접속시킬 수 있다. 제2 채널 홀(CH2)의 나머지 공간은 제2 절연 패턴(270)으로 매립될 수 있다.
도 2e 및 도 2f를 참조하면, 제1 방향에서 인접한 제2 채널 홀(CH2) 사이 및 제1 채널 홀(CH1) 사이에 위치하면서 제2 방향으로 연장하고, 제2 적층 구조물(ST2), 식각 정지 패턴(180B) 및 제1 적층 구조물(ST1)을 관통하는 슬릿(S')을 형성할 수 있다. 여기서, 슬릿(S')의 형성 공정은 아래와 같이 두 단계로 나누어 수행될 수 있다.
우선, 도 2e에 도시된 바와 같이, 제2 적층 구조물(ST2) 상에 슬릿(S')이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 제2 적층 구조물(ST2)을 식각하되, 식각 정지 패턴(180B)에서 식각이 정지되도록 식각을 수행하여 초기 슬릿(S)을 형성할 수 있다. 다시 말하면, 모든 영역의 초기 슬릿(S)이 식각 정지 패턴(180B)을 노출시킬 때까지, 식각이 수행될 수 있다.
이어서, 도 2f에 도시된 바와 같이, 초기 슬릿(S) 아래의 구조물 즉, 식각 정지 패턴(180B)의 나머지 부분 및 제1 적층 구조물(ST1)을 추가 식각함으로써 슬릿(S')을 완성할 수 있다.
제1 및 제2 물질막(120, 220)이 희생막인 경우, 도시하지는 않았으나, 슬릿(S')에 의하여 노출된 제1 및 제2 물질막(120, 220)을 제거하고, 제1 및 제2 물질막(120, 220)이 제거된 공간을 도전 물질로 매립하여 게이트 전극막을 형성하는 추가 공정을 더 수행할 수 있다. 제1 및 제2 물질막(120, 220)이 도전막인 경우, 이러한 추가 공정이 수행되지 않을 수 있다.
이어서, 도시하지는 않았으나, 제2 적층 구조물(ST2) 상에 도전 물질을 증착하고 이를 패터닝하여, 제2 채널막 패턴(250A)과 접하면서 슬릿(S')과 평행하게 제2 방향으로 연장하는 도전 라인을 형성할 수 있다. 제1 채널막 패턴(150A)의 하단이 기판(100) 내에 형성된 소스 영역과 접하는 경우, 이 도전 라인은 비트라인으로 기능할 수 있다.
이상으로 설명한 공정에 의하여, 도 2f와 같은 반도체 장치가 제조될 수 있다.
도 2f를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 기판(100) 상에서 수직 방향으로 연장하고 속이 빈 기둥 형상의 제1 채널막 패턴(150A), 제1 채널막 패턴(150A)의 빈 공간 하부를 매립하여 기판(100)과 제1 채널막 패턴(150A)을 접속시키는 제1 에피택셜층(160), 제1 채널막 패턴(150A)의 외벽 및 저면을 둘러싸는 제1 메모리막 패턴(140A), 및 제1 메모리막 패턴(140A)을 사이에 두고 제1 채널막 패턴(150A)을 따라 교대로 적층된 제1 층간 절연막(110) 및 제1 물질막(120)을 포함하는 제1 적층 구조물(ST1)과, 제1 적층 구조물(ST1) 상에서 수직 방향으로 연장하고 속이 빈 기둥 형상의 제2 채널막 패턴(250A), 제2 채널막 패턴(250A)의 빈 공간 하부를 매립하여 제2 에피택셜층(260)과 제2 채널막 패턴(250A)을 접속시키는 제2 에피택셜층(260), 제2 채널막 패턴(250A)의 외벽 및 저면을 둘러싸는 제2 메모리막 패턴(240A), 및 제2 메모리막 패턴(240A)을 사이에 두고 제2 채널막 패턴(250A)을 따라 교대로 적층된 제2 층간 절연막(210) 및 제2 물질막(220)을 포함하는 제2 적층 구조물(ST2)과, 제1 적층 구조물(ST1)과 제2 적층 구조물(ST2)의 사이에서 제1 채널막 패턴(150A) 및 제2 채널막 패턴(250A)과 중첩하여 이들을 서로 접속시키는 채널 연결 패턴(180A)과, 제1 적층 구조물(ST1)과 제2 적층 구조물(ST2)의 슬릿이 형성될 영역과 중첩하는 식각 정지 패턴(180B)을 포함할 수 있다. 슬릿은 제1 적층 구조물(ST1), 식각 정지 패턴(180B) 및 제2 적층 구조물(ST2)을 관통하도록 형성될 수 있다.
하나의 제1 채널막 패턴(150A), 이를 둘러싸는 하나의 제1 물질막(120)(또는 게이트 전극막) 및 이들 사이에 개재되는 제1 메모리막 패턴(140A)이 하나의 메모리 셀을 형성할 수 있다. 유사하게, 하나의 제2 채널막 패턴(250A), 이를 둘러싸는 하나의 제2 물질막(220)(또는 게이트 전극막) 및 이들 사이에 개재되는 제2 메모리막 패턴(240A)이 하나의 메모리 셀을 형성할 수 있다. 제1 및 제2 물질막(120, 220)(또는 게이트 전극막)에 인가되는 전압에 따라 제1 및 제2 채널막 패턴(150A, 250A)으로부터 전하 저장막(144)으로 전하가 유입되거나 또는 전하 저장막(144)의 전하가 제1 및 제2 채널막 패턴(150A, 250A)으로 방출될 수 있고, 그에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
이상으로 설명한 반도체 장치 및 그 제조 방법에 의하면 아래와 같은 장점들이 획득될 수 있다.
우선, 제1 채널막 패턴(150A)과 제2 채널막 패턴(250A)을 별개의 공정으로 형성하고 채널 연결 패턴(180A)을 통하여 연결하기 때문에, 비교예와 달리, 제1 및 제2 채널막 패턴(150A, 250A)에 대한 식각 손상이 발생하지 않을 수 있다.
또한, 슬릿(S) 형성시, 한 번의 마스크 공정을 이용하여 오버랩 마진을 확보하면서, 동시에, 식각 정지 패턴(180B)을 이용하여 전 영역에서 슬릿(S)의 깊이를 일정하고 충분하게 확보할 수 있다.
위와 같은 채널 연결 패턴(180A) 및 식각 정지 패턴(180B)은 단일 공정으로 형성되기 때문에, 공정 난이도를 증가시키지 않고서도 위와 같은 장점들을 확보할 수 있다.
한편, 전술한 실시예의 반도체 장치 및 그 제조 방법은 다양하게 변형될 수 있다.
예컨대, 제1 채널막 패턴(150A)이 기판(100)과 직접 접촉할 수 있다면, 제1 에피택셜층(160)은 생략될 수 있다. 또한, 예컨대, 제2 채널막 패턴(250A)이 채널 연결 패턴(180A)과 직접 접촉할 수 있다면, 제2 에피택셜층(160)은 생략될 수 있다. 이에 대해서는, 후술하는 도 4a 내지 도 4d를 참조하여 예시적으로 설명하기로 한다.
또한, 예컨대, 제1 메모리막 패턴(140A)은 제1 채널막 패턴(150A)과 제1 물질막(120) 사이에 개재되기만 하면 다양하게 변형될 수 있다. 유사하게, 제2 메모리막 패턴(240A)은 제2 채널막 패턴(250A)과 제1 물질막(220) 사이에 개재되기만 하면 다양하게 변형될 수 있다. 이에 대해서는, 후술하는 도 5a 내지 도 5c를 참조하여 예시적으로 설명하기로 한다.
또한, 예컨대, 전술한 실시에에서는, 기판(100) 내의 소스 영역과 제2 적층 구조물(ST2) 상의 비트라인 사이에서 메모리 셀이 적층되는 I자형 메모리 셀 스트링이 설명되었으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, U자형 메모리 셀 스트링이 형성되고, U자형 메모리 셀 양단에 소스라인 및 비트라인이 접속할 수도 있다. 이에 대해서는, 후술하는 도 6a 내지 도 7b를 참조하여 예시적으로 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 4a를 참조하면, 기판(100) 상에 복수의 제1 층간 절연막(110) 및 복수의 제1 물질막(120)이 교대로 적층된 제1 적층 구조물(ST1)을 형성한 후, 제1 적층 구조물(ST1)을 선택적으로 식각하여 제1 채널 홀(CH1)을 형성할 수 있다.
이어서, 제1 채널 홀(CH1)이 형성된 결과물의 전면을 따라 제1 메모리막(140)을 형성할 수 있다.
도 4b를 참조하면, 제1 채널 홀(CH1) 저면의 기판(100)을 노출시키기 위하여 제1 메모리막(140)에 대해 전면 식각 공정을 수행할 수 있다. 본 공정에서 제1 적층 구조물(ST1) 상면 상의 제1 메모리막(140)도 제거될 수 있다. 그 결과, 제1 채널 홀(CH1)의 측벽 상에 위치하는 제1 메모리막 패턴(140B)이 형성될 수 있다.
이어서, 제1 메모리막 패턴(140B)이 형성된 결과물의 전면을 따라 제1 채널막(150)을 형성할 수 있다. 제1 채널 홀(CH1) 저면의 기판(100)이 노출된 상태이므로, 제1 채널막(150)은 기판(100)과 직접 접촉할 수 있다. 도시하지는 않았으나, 다른 실시에에서, 제1 채널막(150)은 제1 메모리막 패턴(140B)이 형성된 제1 채널 홀(CH1)을 완전히 매립하는 두께를 가질 수 있고, 이 경우, 후속 공정을 통하여 기둥 형상의 채널막 패턴이 형성되고 제1 절연 패턴(170B)은 생략될 수 있다. 또는, 도시하지는 않았으나, 다른 실시에에서, 제1 채널막(150)에 대해서도 전면 식각이 추가로 수행될 수 있고, 이 경우, 제1 채널막(150)은 제1 메모리막 패턴(140B)에 의해 외벽이 둘러싸이면서 제1 메모리막 패턴(140B)과 유사한 속이 빈 기둥 형상을 가질 수 있다.
도 4c를 참조하면, 도 4b의 공정 결과물 상에 제1 채널 홀(CH)을 충분히 매립하는 두께의 절연 물질을 증착한 후 제1 적층 구조물(ST1)의 상면이 드러날 때까지 평탄화 공정을 수행하여, 제1 채널 홀(CH1)의 나머지 공간을 매립하는 제1 절연 패턴(170B)을 형성할 수 있다. 본 평탄화 공정에서 제1 적층 구조물(ST1) 상면 상의 제1 채널막(150)은 제거되어, 제1 채널막 패턴(150B)이 형성될 수 있다. 제1 채널막 패턴(150B)은 제1 메모리막 패턴(140B)이 형성된 제1 채널 홀(CH1)의 측벽 및 저면을 따라 형성될 수 있다.
도 4d를 참조하면, 도 4c의 공정 결과물 상에, 평면상, 제1 채널 홀(CH1)과 중첩하는 채널 연결 패턴(180A) 및 슬릿이 형성될 영역과 중첩하는 식각 정지 패턴(180B)을 형성할 수 있다. 채널 연결 패턴(180A)과 식각 정지 패턴(180B) 사이의 공간에는 절연 물질(190)이 매립될 수 있다.
이어서, 복수의 제2 층간 절연막(210) 및 복수의 제2 물질막(220)이 교대로 적층된 제2 적층 구조물(ST2)을 형성한 후, 제2 적층 구조물(ST2)을 선택적으로 식각함으로써 제2 적층 구조물(ST2)을 관통하여 채널 연결 패턴(180A) 각각을 노출시키는 제2 채널 홀(CH2)을 형성할 수 있다.
이어서, 제2 채널 홀(CH2) 측벽 상의 제2 메모리막 패턴(240B), 제2 메모리막 패턴(240B)이 형성된 제2 채널 홀(CH2)의 측벽 및 저면을 따라 형성되어 채널 연결 패턴(180A)과 직접 접촉하는 제2 채널막 패턴(250B), 및 제2 메모리막 패턴(240B) 및 제2 채널막 패턴(250B)이 형성된 제2 채널 홀(CH2)의 나머지 공간을 매립하는 제2 절연 패턴(270B)을 형성할 수 있다.
이어서, 도시하지는 않았으나, 전술한 후속 공정들 예컨대, 도 2e 및 도 2f에서 설명한 슬릿 형성 공정, 비트라인 형성 공정 등을 수행할 수 있다.
본 실시예는, 제1 및 제2 메모리막 패턴(140B, 240B) 형성을 위한 전면 식각 공정을 먼저 수행하여 제1 채널 홀(CH1) 저면의 기판(100) 및/또는 제2 채널 홀(CH2) 저면의 채널 연결 패턴(180A)을 노출시킨 상태에서, 제1 및 제2 채널막 패턴(150B, 250B)을 형성함을 특징으로 한다. 이 때문에, 도 2b 혹은 도 2d의 에피택셜 성장 공정은 생략될 수 있다.
한편, 도 2a 내지 도 2d의 실시예의 공정 일부와 본 실시에의 공정 일부는 조합될 수도 있다. 일례로서, 본 실시예에서, 제1 메모리막 패턴(140B) 및 제1 채널막 패턴(150B)을 대신하여, 제1 채널 홀(CH1) 내에 도 2b의 제1 메모리막 패턴(140A), 제1 채널막 패턴(150A) 및 제1 에피택셜층(160)이 형성될 수도 있다. 다른 일례로서, 본 실시예에서, 제2 메모리막 패턴(240B) 및 제2 채널막 패턴(250B)을 대신하여, 제2 채널 홀(CH2) 내에 도 2d의 제2 메모리막 패턴(240A), 제2 채널막 패턴(250A) 및 제2 에피택셜층(260)이 형성될 수도 있다.
도 5a 내지 도 5d는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예들과 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 5a를 참조하면, 기판(100) 상에 복수의 제1 층간 절연막(110) 및 복수의 제1 물질막(120)이 교대로 적층된 제1 적층 구조물(ST1)을 형성한 후, 제1 적층 구조물(ST1)을 선택적으로 식각하여 제1 채널 홀(CH1)을 형성할 수 있다.
이어서, 제1 채널 홀(CH1)이 형성된 결과물의 전면을 따라 제1 채널막을 증착하고 제1 채널막이 형성된 제1 채널 홀(CH1)을 완전히 매립하는 두께로 절연 물질을 증착한 후, 제1 적층 구조물(ST1)의 상면이 드러날 때까지 평탄화 공정을 수행할 수 있다. 그 결과, 제1 채널 홀(CH1)의 측벽 및 저면을 따라 형성된 제1 채널막 패턴(150C), 및 제1 채널막 패턴(150C)이 형성된 제1 채널 홀(CH1)을 매립하는 제1 절연 패턴(170C)이 형성될 수 있다. 도시하지는 않았으나, 다른 실시예에서, 제1 채널막 패턴(150C)은 제1 채널 홀(CH1)을 완전히 매립하는 기둥 형상을 가질 수 있고, 이 경우, 제1 절연 패턴(170C)은 생략될 수 있다. 또는, 도시하지는 않았으나, 다른 실시예에서, 제1 채널막 증착 후 절연 물질 증착 전에 제1 채널막에 대한 전면 식각이 추가로 수행될 수 있다.
도 5b를 참조하면, 도 5a의 공정 결과물 상에, 평면상, 제1 채널 홀(CH1)과 중첩하는 채널 연결 패턴(180A) 및 슬릿이 형성될 영역과 중첩하는 식각 정지 패턴(180B)을 형성할 수 있다. 채널 연결 패턴(180A)과 식각 정지 패턴(180B) 사이의 공간에는 절연 물질(190)이 매립될 수 있다.
이어서, 복수의 제2 층간 절연막(210) 및 복수의 제2 물질막(220)이 교대로 적층된 제2 적층 구조물(ST2)을 형성한 후, 제2 적층 구조물(ST2)을 선택적으로 식각함으로써 제2 적층 구조물(ST2)을 관통하여 채널 연결 패턴(180A) 각각을 노출시키는 제2 채널 홀(CH2)을 형성할 수 있다.
이어서, 제2 채널 홀(CH2)의 측벽 및 저면을 따라 형성되어 채널 연결 패턴(180A)과 직접 접촉하는 제2 채널막 패턴(250C), 및 제2 채널막 패턴(250C)이 형성된 제2 채널 홀(CH2)의 나머지 공간을 매립하는 제2 절연 패턴(270C)을 형성할 수 있다.
이어서, 제2 적층 구조물(ST2), 식각 정지 패터(180B) 및 제1 적층 구조물(ST1)을 관통하는 슬릿(S')이 형성될 수 있다.
도 5c를 참조하면, 슬릿(S')에 의해 노출되는 제1 및 제2 물질막(120, 220)을 습식 식각 등의 방식으로 제거할 수 있다. 제1 및 제2 물질막(120, 220)이 제거된 공간을 요홈부(G)라 할 수 있다.
도 5d를 참조하면, 요홈부(G)의 내벽을 따라 형성된 제1 및 제2 메모리막 패턴(140C, 240C), 및 제1 및 제2 메모리막 패턴(140C, 240C)이 형성된 요홈부(G)의 나머지 공간에 매립되는 제1 및 제2 게이트 전극막(180, 280)이 형성될 수 있다.
제1 및 제2 메모리막 패턴(140C, 240C) 및 제1 및 제2 게이트 전극막(180, 280)의 형성은, 도 5C의 공정 결과물을 따라 메모리막을 증착하고, 메모리막이 형성된 요홈부(G)의 나머지 공간을 충분히 매립하는 두께의 도전 물질을 증착한 후, 이 메모리막 및 도전 물질에 대해 건식 식각 공정 등을 수행하여 슬릿(S') 내에 존재하는 메모리막 및 도전 물질을 제거하는 방식에 의할 수 있다.
본 실시예는, 제1 및 제2 메모리막 패턴(140C, 240C) 형성 공정을, 제1 및 제2 채널막 패턴(150C, 250C) 형성 후에, 제1 및 제2 게이트 전극막(180, 280) 형성 공정과 함께 수행함을 특징으로 한다. 따라서, 제1 및 제2 메모리막 패턴(140C, 240C)은 수직 방향으로 연장하지 않고, 수직 방향으로 배열되는 메모리 셀 별로 분리될 수 있다.
도 6a 및 도 6b는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예들과 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 6a를 참조하면, 기판(100) 상에 도전 물질을 증착하여 게이트 전극막(105)을 형성한 후, 게이트 전극막(105)의 일부를 식각하여 형성된 홈 내에 매립되는 희생막(107)을 형성할 수 있다.
게이트 전극막(105)은 금속, 금속 질화물, 불순물이 도핑된 반도체 물질, 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다
희생막(107)은 게이트 전극막(105)에 의해 측벽 및 저면이 둘러싸일 수 있다. 희생막(107)은, 평면상, 제1 방향으로 배열되는 한 쌍의 제1 채널 홀과 중첩할 수 있도록 제1 방향의 축이 제2 방향의 축보다 긴 바 형상을 가질 수 있다.
본 실시예에서는, 하나의 희생막(107)만이 도시되어 있으나, 게이트 전극막(105) 내에 복수의 홈이 형성되고 이 복수의 홈 내에 매립되는 복수의 희생막(107)이 형성될 수 있다. 한 쌍의 제1 채널 홀은 복수의 희생막(107) 각각과 중첩하도록 형성될 수 있다.
이어서, 게이트 전극막(105) 및 희생막(107) 상에 복수의 제1 층간 절연막(110) 및 복수의 제1 물질막(120)이 교대로 적층된 제1 적층 구조물(ST1)을 형성할 수 있다.
도 6b를 참조하면, 제1 적층 구조물(ST1)을 선택적으로 식각하여 각 희생막(107)의 상면을 노출시키는 한 쌍의 제1 채널 홀(CH1)을 형성할 수 있다.
이어서, 노출된 희생막(107)을 제거할 수 있다. 그 결과, 한 쌍의 제1 채널 홀(CH1), 및 한 쌍의 제1 채널 홀(CH1)의 하단을 서로 연결시키는 희생막(107)이 제거된 공간에 의해 U자형 채널 홀이 형성될 수 있다.
이어서, U자형 채널 홀을 따라 제1 메모리막 패턴(140D) 및 제1 채널막 패턴(150D)이 형성되고, 그 나머지 공간은 제1 절연 패턴(170D)으로 매립될 수 있다.
후속 공정은 전술한 실시예와 실질적으로 동일할 수 있다. 다시 말하면, 도 6b의 공정 후에, 도 2c 내지 도 2f에서 설명한 바와 같은, 채널 연결 패턴(180A) 및 식각 정지 패턴(180B) 형성 공정, 제2 적층 구조물(ST2), 제2 메모리막 패턴(240A), 제2 채널막 패턴(250A), 제 에피택셜층(260) 및 제2 절연 패턴(270) 형성 공정, 슬릿(S') 형성 공정 등이 수행될 수 있다. 또는, 도 6b의 공정 후에, 도 4d의 공정이 수행될 수 있다. 또는, 도 6b의 공정 후에, 도 5b 내지 도 5d의 공정이 수행될 수 있다.
본 실시예에서, 한 쌍의 채널막이 하단에서 연결됨으로써 전체적으로 U자 형상을 갖는 채널막이 획득될 수 있다(150D 참조). U자형 채널막의 일단은 비트라인에 의해 제어되고, 타단은 소스라인에 의해 제어될 수 있다.
게이트 전극막(105), 게이트 전극막(105)과 대면하는 제1 채널막 패턴(150D), 및 이들 사이의 제1 메모리막 패턴(140D)이 일종의 트랜지스터를 형성할 수 있다. 게이트 전극막(105)에 인가되는 전압에 따라 이 트랜지스터가 턴온 또는 턴오프되어 한 쌍의 채널막의 연결 여부를 제어할 수 있다.
도 7a 및 도 7b는 본 발명의 다른 일 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 전술한 실시예들과 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 7a를 참조하면, 기판(100)의 일부를 식각하여 형성된 홈 내벽을 따라 절연막(106)을 증착한 후, 절연막(106)이 증착된 홈의 나머지 공간을 매립하는 도전막(108)을 형성할 수 있다.
절연막(106)은 도전막(108)과 기판(100)을 전기적으로 절연시키기 위한 것으로서, 생략될 수도 있다.
도전막(108)은 후술하는 한 쌍의 제1 채널막 패턴(150E)와 직접 접촉하여 이들을 전기적으로 직접 연결시키기 위한 것으로서, 금속, 금속 질화물, 불순물이 도핑된 반도체 물질, 또는 이들의 조합 등 다양한 도전 물질로 형성될 수 있다. 도전막(108)은, 평면상, 제1 방향으로 배열되는 한 쌍의 제1 채널 홀과 중첩할 수 있도록 제1 방향의 축이 제2 방향의 축보다 긴 바 형상을 가질 수 있다.
본 실시예에서는, 하나의 도전막(108)만이 도시되어 있으나, 기판(100) 내에 복수의 홈이 형성되고 이 복수의 홈 내에 매립되는 복수의 도전막(108)이 형성될 수 있다. 한 쌍의 제1 채널 홀은 복수의 도전막(108) 각각과 중첩하도록 형성될 수 있다.
이어서, 절연막(106) 및 도전막(108)을 갖는 기판(100) 상에 복수의 제1 층간 절연막(110) 및 복수의 제1 물질막(120)이 교대로 적층된 제1 적층 구조물(ST1)을 형성할 수 있다.
도 7b를 참조하면, 제1 적층 구조물(ST1)을 선택적으로 식각하여 각 도전막(108)의 상면을 노출시키는 한 쌍의 제1 채널 홀(CH1)을 형성할 수 있다.
이어서, 한 쌍의 제1 채널 홀(CH1) 내에 제1 메모리막 패턴(140E), 제1 채널막 패턴(150E) 및 제1 절연 패턴(170E)를 형성할 수 있다. 제1 메모리막 패턴(140E), 제1 채널막 패턴(150E) 및 제1 절연 패턴(170E)은, 전술한 도 4a 내지 도 4c의 공정을 차용하여 형성된 경우의 형상을 가질 수 있다. 그러나, 다른 실시예에서, 한 쌍의 제1 채널 홀(CH1) 내에 도 2a 및 도 2b의 공정을 차용하여 형성된 제1 메모리막 패턴(140A), 제1 채널막 패턴(150A), 제1 에피택셜층(160) 및 제1 절연 패턴(170)이 형성될 수도 있다. 또는, 다른 실시예에서, 한 쌍의 제1 채널 홀(CH1) 내에 도 5a의 공정을 차용하여 형성된 제1 채널막 패턴(150C) 및 제1 절연 패턴(170C)이 형성될 수도 있다.
본 공정 결과, 한 쌍의 제1 채널막 패턴(150E)이 도전막(108)에 의해 연결되어 U자형 채널막을 형성할 수 있다.
후속 공정은 전술한 실시예와 실질적으로 동일할 수 있다. 다시 말하면, 도 7b의 공정 후에, 도 2c 내지 도 2f의 공정을 수행하거나, 도 4d의 공정을 수행하거나, 또는, 도 5b 내지 도 5d의 공정을 수행할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다, 이를 통해, 기억부(1010)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 7의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 7의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 및 데이터 저장 특성이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다. 이를 통해, 메모리(1410)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 및 메모리 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막; 상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물; 상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막; 상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막; 상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물; 상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막; 상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및 상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 메모리 셀 특성 및 동작 특성을 확보할 수 있고, 공정 단순화가 가능할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 및 메모리 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 110: 제1 층간 절연막
120: 제1 물질막 140A: 제1 메모리막 패턴
150A: 제1 채널막 패턴 160: 제1 에피택셜층
170: 제1 절연 패턴 180A: 채널 연결 패턴
180B: 식각 정지 패턴 210: 제2 층간 절연막
220: 제2 물질막 240A: 제2 메모리막 패턴
250A: 제2 채널막 패턴 260: 제2 에피택셜층
270: 제2 절연 패턴 S': 슬릿

Claims (31)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막;
    상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물;
    상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막;
    상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막;
    상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물;
    상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막;
    상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및
    상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함하고,
    상기 채널 연결 패턴 및 상기 식각 정지 패턴은, 도전 물질을 포함하는
    전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 반도체 메모리는,
    상기 채널 연결 패턴과 상기 식각 정지 패턴 사이의 공간에 매립되는 절연 물질을 더 포함하는
    전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 채널 연결 패턴은,
    상기 제1 채널막의 상면 및 상기 제2 채널막의 하면보다 더 큰 폭을 갖는
    전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 반도체 메모리는,
    상기 제1 적층 구조물, 상기 식각 정지 패턴 및 상기 제2 적층 구조물을 관통하는 슬릿을 더 포함하는
    전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4 항에 있어서,
    상기 식각 정지 패턴은,
    상기 슬릿보다 더 큰 폭을 갖는
    전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 채널막은, 복수의 제1 채널막을 포함하고,
    상기 제2 채널막은, 상기 복수의 제1 채널막과 각각 대응하는 복수의 제2 채널막을 포함하고,
    상기 채널 연결 패턴은, 상기 복수의 제1 채널막 각각 및 상기 복수의 제2 채널막 각각과 중첩하는 섬 형상을 갖는
    전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 슬릿 예정 영역은, 복수의 슬릿 예정 영역을 포함하고,
    상기 식각 정지 패턴은, 상기 복수의 슬릿 예정 영역 각각과 중첩하는
    전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 슬릿 예정 영역은, 복수의 슬릿 예정 영역을 포함하고,
    상기 식각 정지 패턴은, 상기 복수의 슬릿 예정 영역 전부와 중첩하는
    전자 장치.
  9. 삭제
  10. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막;
    상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물;
    상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막;
    상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막;
    상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물;
    상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막;
    상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및
    상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함하고,
    상기 제1 채널막 또는 상기 제2 채널막은, 속이 빈 기둥 형상을 갖고,
    상기 제1 메모리막 또는 상기 제2 메모리막은, 상기 제1 채널막 또는 상기 제2 채널막의 외측벽 및 저면을 둘러싸고,
    상기 반도체 메모리는,
    상기 제1 채널막 또는 상기 제2 채널막의 빈 공간의 하부를 매립하여 상기 기판과 상기 제1 채널막 또는 상기 채널 연결 패턴과 상기 제2 채널막을 접속시키는 에피택셜층을 더 포함하는
    전자 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 채널막은 상기 기판과 직접 접속하거나, 또는, 상기 제2 채널막은 상기 채널 연결 패턴과 직접 접속하는
    전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 제1 메모리막은 상기 제1 층간 절연막과 상기 제1 게이트 전극막 사이에 더 개재되거나, 또는, 상기 제2 메모리막은 상기 제2 층간 절연막과 상기 제2 게이트 전극막 사이에 더 개재되는
    전자 장치.
  13. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성되고, 수직 방향으로 연장하는 제1 채널막;
    상기 제1 채널막을 따라 복수의 제1 층간 절연막과 복수의 제1 게이트 전극막이 교대로 적층된 제1 적층 구조물;
    상기 제1 채널막과 상기 제1 게이트 전극막 사이에 개재되는 제1 메모리막;
    상기 제1 채널막 상에 형성되고, 수직 방향으로 연장하는 제2 채널막;
    상기 제2 채널막을 따라 복수의 제2 층간 절연막과 복수의 제2 게이트 전극막이 교대로 적층된 제2 적층 구조물;
    상기 제2 채널막과 상기 제2 게이트 전극막 사이에 개재되는 제2 메모리막;
    상기 제1 채널막과 상기 제2 채널막의 사이에서 상기 제1 및 제2 채널막과 중첩하는 채널 연결 패턴; 및
    상기 제1 적층 구조물과 상기 제2 적층 구조물의 사이에서 슬릿 예정 영역과 중첩하고, 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 포함하고,
    상기 제1 채널막은, 한 쌍의 제1 채널막을 포함하고,
    상기 기판은, 상기 한 쌍의 제1 채널막의 하단을 서로 연결시키는 연결 부재를 더 포함하는
    전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 연결 부재는, 상기 제1 채널막과 동일한 물질로 형성되고,
    상기 기판은, 절연막을 사이에 두고 상기 연결 부재와 접속하는 추가 게이트 전극막을 더 포함하는
    전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 연결 부재는, 도전 물질로 형성되는
    전자 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 전자 장치는,
    마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 복수의 제1 층간 절연막과 복수의 제1 물질막이 교대로 적층된 제1 적층 구조물을 형성하는 단계;
    상기 제1 적층 구조물을 선택적으로 식각하여 제1 채널 홀을 형성하는 단계;
    상기 제1 채널 홀 내에 제1 채널막을 형성하는 단계;
    상기 제1 적층 구조물 상에 상기 제1 채널홀과 중첩하는 채널 연결 패턴, 및 슬릿 예정 영역과 중첩하고 상기 채널 연결 패턴과 이격하면서 상기 채널 연결 패턴과 동일한 물질로 형성되는 식각 정지 패턴을 형성하는 단계;
    상기 채널 연결 패턴 및 상기 식각 정지 패턴 상에 복수의 제2 층간 절연막과 복수의 제2 물질막이 교대로 적층된 제2 적층 구조물을 형성하는 단계;
    상기 제2 적층 구조물을 선택적으로 식각하여 상기 채널 연결 패턴을 노출시키는 제2 채널 홀을 형성하는 단계;
    상기 제2 채널 홀 내에 제2 채널막을 형성하는 단계;
    상기 식각 정지 패턴에서 식각이 정지되도록, 상기 슬릿 예정 영역의 상기 제2 적층 구조물을 식각하여 초기 슬릿을 형성하는 단계; 및
    상기 초기 슬릿에 의해 드러나는 상기 식각 정지 패턴 및 상기 제1 적층 구조물을 식각하여 최종 슬릿을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 채널 연결 패턴 및 상기 식각 정지 패턴 형성 단계 후에,
    상기 채널 연결 패턴과 상기 식각 정지 패턴 사이의 공간을 절연 물질로 매립하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 채널 연결 패턴은,
    상기 제1 채널 홀의 상면 및 상기 제2 채널 홀의 하면보다 더 큰 폭을 갖는
    전자 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 식각 정지 패턴은,
    상기 슬릿보다 더 큰 폭을 갖는
    전자 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 제1 채널막 형성 단계 또는 상기 제2 채널막 형성 단계는,
    상기 제1 채널 홀 또는 상기 제2 채널 홀의 전면을 따라 메모리 물질 및 채널 물질을 형성하는 단계; 및
    상기 제1 채널 홀 또는 상기 제2 채널 홀의 저면이 드러날 때까지 상기 메모리 물질 및 상기 채널 물질을 전면식각하는 단계를 포함하는
    전자 장치의 제조 방법.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25 항에 있어서,
    상기 전면식각 단계 후에,
    상기 제1 채널 홀 또는 상기 제2 채널 홀의 저면 상에, 상기 제1 채널막 또는 상기 제2 채널막의 저면 이상의 높이까지 에피택셜층을 성장시키는 단계를 더 포함하는
    전자 장치의 제조 방법.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 제1 채널막 형성 단계 또는 상기 제2 채널막 형성 단계 전에,
    상기 제1 채널 홀 또는 상기 제2 채널 홀의 측벽 상에 메모리막을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 최종 슬릿 형성 단계 후에,
    상기 최종 슬릿을 통하여 드러나는 상기 제1 및 제2 물질막을 제거하는 단계; 및
    상기 제1 및 제2 물질막이 제거된 공간을 도전 물질로 매립하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28 항에 있어서,
    상기 도전 물질 매립 단계 전에,
    상기 제1 및 제2 물질막이 제거된 공간의 내벽을 따라 메모리막을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 기판은, 희생막 및 상기 희생막의 측벽 및 저면을 둘러싸는 게이트 전극막을 포함하고,
    상기 제1 채널 홀은, 상기 희생막을 노출시키는 한 쌍의 제1 채널 홀을 포함하고,
    상기 제1 채널 홀 형성 단계 후 및 상기 제1 채널막 형성 단계 전에,
    상기 희생막을 제거하는 단계; 및
    상기 한 쌍의 제1 채널 홀 및 상기 희생막이 제거된 공간을 따라 메모리막을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제21 항에 있어서,
    상기 기판은, 도전막을 포함하고,
    상기 제1 채널 홀은, 상기 도전막을 노출시키는 한 쌍의 제1 채널 홀을 포함하는
    전자 장치의 제조 방법.
KR1020150168595A 2015-11-30 2015-11-30 전자 장치 및 그 제조 방법 KR102499564B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150168595A KR102499564B1 (ko) 2015-11-30 2015-11-30 전자 장치 및 그 제조 방법
US15/179,220 US10217758B2 (en) 2015-11-30 2016-06-10 Electronic device and method for fabricating the same
CN201610652850.9A CN106816442B (zh) 2015-11-30 2016-08-10 电子设备及其制造方法
US16/242,320 US10483272B2 (en) 2015-11-30 2019-01-08 Electronic device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150168595A KR102499564B1 (ko) 2015-11-30 2015-11-30 전자 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170062870A KR20170062870A (ko) 2017-06-08
KR102499564B1 true KR102499564B1 (ko) 2023-02-15

Family

ID=58778043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150168595A KR102499564B1 (ko) 2015-11-30 2015-11-30 전자 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US10217758B2 (ko)
KR (1) KR102499564B1 (ko)
CN (1) CN106816442B (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
KR102385568B1 (ko) 2017-07-13 2022-04-12 삼성전자주식회사 수직형 메모리 장치
KR102067113B1 (ko) * 2017-10-11 2020-01-16 한양대학교 산학협력단 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
KR102576211B1 (ko) * 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR102056401B1 (ko) 2018-05-29 2019-12-16 한양대학교 산학협력단 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
WO2019231205A1 (ko) * 2018-05-29 2019-12-05 한양대학교 산학협력단 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
KR102059148B1 (ko) * 2018-07-16 2019-12-24 한양대학교 산학협력단 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
CN108538848B (zh) * 2018-06-21 2024-01-16 长江存储科技有限责任公司 半导体结构及其形成方法
CN108615733B (zh) * 2018-06-21 2023-12-19 长江存储科技有限责任公司 半导体结构及其形成方法
CN108878441B (zh) * 2018-07-12 2020-10-09 长江存储科技有限责任公司 一种三维半导体存储器及其制备方法
CN113035883A (zh) * 2018-07-12 2021-06-25 长江存储科技有限责任公司 三维存储器及其制造方法
CN108962912A (zh) * 2018-07-12 2018-12-07 长江存储科技有限责任公司 一种三维半导体存储器及其制备方法
KR102593706B1 (ko) * 2018-07-12 2023-10-25 삼성전자주식회사 부분적으로 확대된 채널 홀을 갖는 반도체 소자
WO2020034084A1 (en) * 2018-08-14 2020-02-20 Yangtze Memory Technologies Co., Ltd. Stacked connections in 3d memory and methods of making the same
US10446578B1 (en) * 2018-08-24 2019-10-15 Micron Technology, Inc. Methods used in forming an array of elevationally-extending strings of memory cells, methods of forming an array of elevationally-extending strings of memory cells, and methods of forming an array of vertical strings of memory cells
JP2020038909A (ja) * 2018-09-04 2020-03-12 キオクシア株式会社 半導体記憶装置
KR102609243B1 (ko) * 2018-09-21 2023-12-05 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN109148468A (zh) * 2018-09-26 2019-01-04 长江存储科技有限责任公司 一种3d nand存储器
CN109496360A (zh) 2018-10-09 2019-03-19 长江存储科技有限责任公司 用于减少三维存储器件中的半导体插塞中的缺陷的方法
US10748921B2 (en) * 2018-10-25 2020-08-18 Micron Technology, Inc. Integrated assemblies which include stacked memory decks, and methods of forming integrated assemblies
CN109496358B (zh) * 2018-10-26 2020-10-30 长江存储科技有限责任公司 3d nand存储器件的结构及其形成方法
KR102629478B1 (ko) * 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102618907B1 (ko) 2018-11-22 2023-12-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 그 제조 방법
SG11202104885PA (en) 2018-12-07 2021-06-29 Yangtze Memory Technologies Co Ltd Novel 3d nand memory device and method of forming the same
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN110896669B (zh) 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
KR20200078779A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 수직형 메모리 장치
TWI701815B (zh) * 2019-01-25 2020-08-11 旺宏電子股份有限公司 記憶體裝置
US11183511B2 (en) 2019-01-25 2021-11-23 Macronix International Co., Ltd. Memory device and manufacturing method for the same
CN109727981B (zh) * 2019-01-31 2021-05-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
US10930669B2 (en) * 2019-02-12 2021-02-23 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
JP7353374B2 (ja) * 2019-03-18 2023-09-29 長江存儲科技有限責任公司 三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法
CN110114880B (zh) * 2019-03-29 2020-10-30 长江存储科技有限责任公司 具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法
WO2020198943A1 (en) 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
KR102611810B1 (ko) * 2019-06-28 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스 제조의 방법들
KR20210012827A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN110634883A (zh) * 2019-08-22 2019-12-31 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备
KR102298606B1 (ko) * 2019-11-13 2021-09-06 삼성전자주식회사 단순화된 제조 공정을 통해 집적화를 도모하는 3차원 플래시 메모리 및 그 동작 방법
CN111403403B (zh) * 2020-03-31 2023-05-26 长江存储科技有限责任公司 三维存储器及其制造方法
KR20210143076A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 강유전층을 구비하는 3차원 구조의 반도체 장치
US11430809B2 (en) 2020-08-04 2022-08-30 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11069410B1 (en) * 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same
KR20220035745A (ko) 2020-09-14 2022-03-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
CN113192858B (zh) * 2021-04-27 2022-04-01 长江存储科技有限责任公司 一种测量方法和3d存储器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130309849A1 (en) 2012-05-15 2013-11-21 Sung-wook Jung Method for fabricating nonvolatile memory device
US20140273373A1 (en) 2013-03-12 2014-09-18 SanDisk Technologies, Inc. Method of making a vertical nand device using sequential etching of multilayer stacks

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101503876B1 (ko) * 2009-03-06 2015-03-20 삼성전자주식회사 비휘발성 메모리 소자
US8816424B2 (en) * 2008-12-26 2014-08-26 SK Hynix Inc. Nonvolatile memory device
US9543046B2 (en) * 2009-07-31 2017-01-10 Lawrence Livermore National Security, Llc Detecting pin diversion from pressurized water reactors spent fuel assemblies
KR20110120661A (ko) * 2010-04-29 2011-11-04 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그의 제조 방법
US9000509B2 (en) * 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
KR101761366B1 (ko) 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
KR20120078229A (ko) * 2010-12-31 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101206506B1 (ko) * 2011-03-04 2012-11-29 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130072516A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9142566B2 (en) * 2013-09-09 2015-09-22 Freescale Semiconductor, Inc. Method of forming different voltage devices with high-K metal gate
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150113265A (ko) * 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20160137103A (ko) * 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20170022481A (ko) * 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170028731A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR102543998B1 (ko) * 2015-12-03 2023-06-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102607833B1 (ko) * 2016-05-23 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130309849A1 (en) 2012-05-15 2013-11-21 Sung-wook Jung Method for fabricating nonvolatile memory device
US20140273373A1 (en) 2013-03-12 2014-09-18 SanDisk Technologies, Inc. Method of making a vertical nand device using sequential etching of multilayer stacks

Also Published As

Publication number Publication date
US10483272B2 (en) 2019-11-19
CN106816442B (zh) 2020-07-28
KR20170062870A (ko) 2017-06-08
US20190139975A1 (en) 2019-05-09
CN106816442A (zh) 2017-06-09
US10217758B2 (en) 2019-02-26
US20170154892A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
KR102499564B1 (ko) 전자 장치 및 그 제조 방법
KR102002955B1 (ko) 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102454877B1 (ko) 전자 장치 및 그 제조 방법
KR20160137103A (ko) 전자 장치 및 그 제조 방법
KR102029905B1 (ko) 전자장치 및 그 제조방법
KR101994309B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR102019375B1 (ko) 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9570511B2 (en) Electronic device having buried gate and method for fabricating the same
US9564584B2 (en) Electronic device and method for fabricating the same
KR102515035B1 (ko) 전자 장치 및 그 제조 방법
KR20170013457A (ko) 전자 장치 제조 방법
KR102356492B1 (ko) 트랜지스터를 포함하는 전자 장치 및 그 제조 방법
KR102564385B1 (ko) 핀 트랜지스터, 핀 트랜지스터의 제조 방법 및 이를 포함하는 전자 장치
US20190123169A1 (en) Electronic device including transistor and method for fabricating the same
US9240479B1 (en) Three dimensional semiconductor integrated circuit having gate pick-up line and method of manufacturing the same
KR20160023338A (ko) 전자 장치
KR20150117470A (ko) 전자 장치 및 그 제조 방법
KR20150085154A (ko) 가변 저항층을 구비한 반도체 집적 회로 장치 및 그 제조방법
KR20150102314A (ko) 전자 장치 및 그 제조 방법
KR20170133008A (ko) 전자 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right