KR102609243B1 - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치의 제조 방법은, 제1 방향으로 확장되고 클로즈드-루프 형태를 갖는 제1 도전 구조를 형성하는 단계; 상기 제1 방향과 교차된 제2 방향으로 확장되고, 클로즈드-루프 형태를 갖는 제2 도전 구조를 형성하는 단계; 상기 제1 도전 구조와 상기 제2 도전 구조의 교차 영역에 위치된 메모리 셀을 형성하는 단계; 상기 제1 도전 구조의 단부를 식각하여, 상기 제1 방향으로 확장된 제1 도전 패턴들을 형성하는 단계; 상기 제2 도전 구조의 단부를 식각하여, 상기 제2 방향으로 확장된 제2 도전 패턴들을 형성하는 단계; 상기 제1 도전 패턴들 및 상기 제2 도전 패턴들의 식각면에 제1 보호막을 형성하는 단계; 및 상기 제1 보호막 상에 갭필막을 형성하는 단계를 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들은 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 제1 방향으로 확장되고 클로즈드-루프 형태를 갖는 제1 도전 구조를 형성하는 단계; 상기 제1 방향과 교차된 제2 방향으로 확장되고, 클로즈드-루프 형태를 갖는 제2 도전 구조를 형성하는 단계; 상기 제1 도전 구조와 상기 제2 도전 구조의 교차 영역에 위치된 메모리 셀을 형성하는 단계; 상기 제1 도전 구조의 단부를 식각하여, 상기 제1 방향으로 확장된 제1 도전 패턴들을 형성하는 단계; 상기 제2 도전 구조의 단부를 식각하여, 상기 제2 방향으로 확장된 제2 도전 패턴들을 형성하는 단계; 상기 제1 도전 패턴들 및 상기 제2 도전 패턴들의 식각면에 제1 보호막을 형성하는 단계; 및 상기 제1 보호막 상에 갭필막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 제1 방향으로 확장된 제1 적층 구조들을 형성하는 단계; 상기 제1 적층 구조들의 사이에 제1 갭필막을 형성하는 단계; 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 적층 구조들을 형성하는 단계; 상기 제2 적층 구조들의 사이에 제2 갭필막을 형성하는 단계; 상기 제1 및 제2 갭필막들을 관통하고, 상기 제1 적층 구조들의 측벽을 노출시키는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 보호막을 형성하는 단계; 및 상기 제1 보호막이 형성된 제1 트렌치 내에 제3 갭필막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 확장된 제1 도전 패턴들; 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 도전 패턴들; 상기 제1 도전 패턴들 사이의 제1 갭필막들; 상기 제2 도전 패턴들 사이의 제2 갭필막들; 상기 제2 갭필막들을 관통하고, 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽을 노출시키는 제1 트렌치; 상기 제1 트렌치 내에 형성된 제3 갭필막; 및 상기 제1 트렌치 내에 형성되고, 상기 제1 도전 패턴들과 상기 제3 갭필막의 사이에 개재된 제1 보호막을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 8a, 도 3b 내지 도 8b, 도 3c 내지 도 8c 및 도 11은 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 내지 도 9c 및 도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 도 1a는 메모리 셀 어레이의 회로도이고 도 1b는 메모리 셀 어레이의 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 로우 라인들 및 로우 라인들과 교차된 컬럼 라인들을 포함할 수 있다. 여기서, 로우 라인들은 워드 라인일 수 있고, 컬럼 라인들은 비트 라인일 수 있다. 참고로, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다. 이하에서는, 로우 라인들이 워드 라인이고 컬럼 라인들이 비트 라인인 경우를 가정하여 설명하도록 한다.
메모리 셀 어레이(100)는 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 사이에 각각 배치된 메모리 셀들(MC11~MC33)을 포함할 수 있다. 여기서, 메모리 셀들(MC11~MC33)은 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)이 교차되는 지점에 배치될 수 있다. 각각의 메모리 셀들(MC11~MC33)은 직렬로 연결된 선택 소자(S11~S33)와 메모리 소자(M11~M33)를 포함하며, 선택 소자(S11~S33)는 로우 라인(WL1~WL3)과 전기적으로 연결될 수 있고, 메모리 소자(M11~M33)는 컬럼 라인(BL1~BL3)과 전기적으로 연결될 수 있다.
메모리 소자(M11~M33)는 데이터를 저장하기 위한 저장 노드로서 메모리 패턴을 포함할 수 있다. 예를 들어, 메모리 소자(M11~M33)는 저항성 물질, MTJ(Magnetic Tunnel Junction), 상변화 물질 등의 가변 저항 물질을 포함할 수 있다. 선택 소자(S11~S33)는 메모리 셀(MC)을 선택하기 위한 것으로 스위칭 물질을 포함할 수 있다. 선택 소자(S11~S33)는 다이오드, PNP 다이오드, BJT, MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ionic-Electronic Conduction) 소자, OTS 소자 등일 수 있다.
참고로, 각각의 메모리 셀들(MC11~MC33)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자(S11~S33)가 생략되거나, 선택 소자(S11~S33)와 메모리 소자(M11~M33)의 위치가 서로 바뀔 수 있다. 즉, 선택 소자(S11~S33)가 컬럼 라인(BL1~BL3)과 전기적으로 연결되고, 메모리 소자(M11~M33)가 로우 라인(WL1~WL3)과 전기적으로 연결될 수 있다.
또한, 반도체 메모리는 컬럼 라인들(BL1~BL3)을 제어하기 위한 컬럼 회로(110) 및 로우 라인(WL1~WL3)을 제어하기 위한 로우 회로(120)를 더 포함할 수 있다.
로우 회로(120)는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로(120)는 로우 어드레스(R_ADD)에 따라 로우 라인들(WL1~WL3) 중 로우 라인(WL2)을 선택한다. 컬럼 회로(110)는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로(110)는 컬럼 어드레스(C_ADD)에 따라 컬럼 라인들(BL1~BL3) 중 컬럼 라인 (BL2)을 선택한다. 따라서, 선택된 컬럼 라인 (BL2)과 선택된 로우 라인(WL2)의 사이에 연결된 메모리 셀(MC22)이 선택될 수 있다.
참고로, 도 1a에서는 3개의 컬럼 라인들(BL1~BL3)과 3개의 로우 라인들(WL1~WL3)을 도시했으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 메모리 셀 어레이(100)에 포함된 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 개수는 필요에 따라 변경될 수 있다.
도 1b를 참조하면, 메모리 셀 어레이는 제3 방향(Ⅲ)으로 상이한 레벨에 위치된 컬럼 라인들(BL) 및 로우 라인들(WL)을 포함할 수 있다. 예를 들어, 컬럼 라인들(BL)은 로우 라인들(WL)의 상부에 위치될 수 있다. 여기서, 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 방향이며, 제1 방향(I) 및 제2 방향(Ⅱ)에 수직한 방향일 수 있다.
로우 라인들(WL)은 제1 방향(I)으로 평행하게 확장되고, 컬럼 라인들(BL)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 평행하게 확장될 수 있다. 메모리 셀들(MC)은 컬럼 라인들(BL)과 로우 라인들(WL)의 교차점에 배치될 수 있고, 매트릭스 형태로 배열될 수 있다. 또한, 각각의 메모리 셀들(MC)은 메모리 스택일 수 있고, 제3 방향(Ⅲ)으로 적층된 메모리 소자(M) 및 선택 소자(S)를 포함할 수 있다.
또한, 본 도면에서는 셀 어레이가 단일-데크 구조를 갖는 경우에 대해 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 메모리 셀들(MC)이 제3 방향(Ⅲ)으로 적층되는 것도 가능하다. 예를 들어, 셀 어레이는 로우 라인들(WL) 및 컬럼 라인들(BL)이 제3 방향(Ⅲ)으로 교대로 적층된 멀티-데크 구조를 가질 수 있다. 이러한 경우, 교대로 적층된 로우 라인들 WL과 컬럼 라인들 BL의 사이에 메모리 셀들이 위치된다.
전술한 바와 같은 구조에 따르면, 크로스-포인트 어레이 구조로 메모리 셀들(MC)을 배열함으로써, 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 멀티-데크 구조로 메모리 셀들(MC)을 적층함으로써, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다. 도 2a는 레이아웃이고, 도 2b는 도 2a의 제1 방향(I) 단면도이고, 도 2c는 도 2a의 제2 방향(Ⅱ) 단면도이다.
도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 제1 방향(I)으로 확장된 제1 도전 패턴들 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장된 제2 도전 패턴들을 포함할 수 있다. 여기서, 제1 도전 패턴들은 로우 라인들(10)이고 제2 도전 패턴들(16)은 컬럼 라인들(16)이거나, 제1 도전 패턴들은 컬럼 라인들(16)이고 제2 도전 패턴들(16)은 로우 라인들(10)일 수 있다.
로우 라인들(10) 및 컬럼 라인들(16)은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다. 예를 들어, 로우 라인들(10) 및 컬럼 라인들(16)은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
반도체 메모리는 로우 라인들(10)과 컬럼 라인들(16)의 교차 영역에 위치된 메모리 셀들(MC)을 더 포함할 수 있다. 여기서, 각각의 메모리 셀들(MC)은 적층물(ST)을 포함하고, 적층물(ST)은 하부 전극(11), 스위칭 패턴(12), 중간 전극(13), 가변 저항 패턴(14) 및 상부 전극(15)을 포함할 수 있다.
가변 저항 패턴(14)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 가질 수 있다. 예를 들어, 가변 저항 패턴(14)이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항 패턴(14)이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다.
가변 저항 패턴(14)이 저항성 물질인 경우, 전이 금속 산화물(transition metal oxide)을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 따라서, 가변 저항 패턴(14) 내에 전기적 통로가 생성되거나 소멸됨으로써, 데이터를 저장할 수 있다.
가변 저항 패턴(14)이 MTJ 구조를 갖는 경우, 자화 고정층, 자화 자유층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 예를 들어, 자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있고, 터널 베리어층은 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 티타늄(Ti) 등의 산화물을 포함할 수 있다. 여기서, 자화 자유층의 자화 방향은 인가되는 전류 내의 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다. 따라서, 자화 고정층의 자화 방향에 대한 자화 자유층의 자화 방향 변화에 따라 데이터를 저장할 수 있다.
가변 저항 패턴(14)이 상변화 물질인 경우, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항 패턴(14)은 칼코게나이드계 물질로서, 실리콘(Si), 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무트(Bi), 인듐(In), 주석(Sn), 셀레늄(Se) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 가변 저항 패턴(14)은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 여기서, 가변 저항 패턴(14)의 화학 조성비는 용융점, 결정화 온도 등의 특성을 고려하여 결정될 수 있으며, 가변 저항 패턴(14)은 탄소(C), 질소(N) 등의 불순물을 더 포함할 수 있다. 상변화 물질은 결정 상태에서 저저항의 특성을 갖고 비정질 상태에서 고저항의 특성을 가질 수 있다. 예를 들어, 고저항의 비정질 상태로부터 저저항의 결정 상태로 변화하는 셋(SET) 동작을 수행하거나, 저저항의 결정 상태로부터 고저항의 비정질 상태로 변화하는 리셋(RESET) 동작을 수행하여, 데이터를 저장할 수 있다.
스위칭 패턴(12)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택 소자일 수 있다. 따라서, 스위칭 패턴(12)은 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 갖도록 구현될 수 있다.
스위칭 패턴(12)이 MIT(Metal Insulator Transition) 소자인 경우, VO2, NbO2, TiO2, WO2, TiO2 등을 포함할 수 있다. 스위칭 패턴(12)이 MIEC(Mixed Ion-Electron Conducting) 소자인 경우, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등을 포함할 수 있다. 또한, 스위칭 패턴(12)이 OTS(Ovonic Threshold Switching) 소자인 경우, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질을 포함할 수 있다.
하부 전극(11)은 로우 라인(10)과 전기적으로 연결될 수 있고, 중간 전극(13)은 스위칭 패턴(12)과 가변 저항 패턴(14)의 사이에 개재될 수 있고, 상부 전극(15)은 컬럼 라인(16)과 전기적으로 연결될 수 있다. 하부 전극(11), 중간 전극(13) 및 상부 전극(15)은 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 각각은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다.
하부 전극(11), 중간 전극(13) 및 상부 전극(15) 각각은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다. 하부 전극(11), 중간 전극(13) 또는 상부 전극(15)이 다층막 구조를 갖는 경우, 가변 저항 패턴(14) 또는 스위칭 패턴(12)과 접한 계면 전극을 포함할 수 있다. 또한, 하부 전극(11), 중간 전극(13) 및 상부 전극(15)은 동일한 두께를 갖거나 서로 다른 두께를 가질 수 있다. 이 밖에도, 적층물(ST)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 중 적어도 하나가 생략될 수 있다.
또한, 메모리 셀(MC)의 특성을 향상시키거나 공정을 개선하기 위해, 적층물(ST)에 포함된 막들(11~15) 간의 계면이 개질되거나, 계면에 하나 이상의 층이 추가될 수 있다.
반도체 메모리는 제1 라이너막(17) 및 제2 라이너막(19)을 더 포함할 수 있다. 제1 및 제2 라이너막들(17, 19)은 제조 과정에서 적층물들(ST)을 보호하기 위한 것으로, 적층물들(ST)의 측벽 상에 형성될 수 있다. 여기서, 제1 라이너막(17)은 적층물(ST)의 제2 방향(Ⅱ)으로 마주한 측벽들을 감싸도록 형성되며, 제1 방향(I)으로 확장될 수 있다. 제2 라이너막(19)은 적층물(ST)의 제1 방향(I)으로 마주한 측벽들을 감싸도록 형성되며, 제2 방향(Ⅱ)으로 확장될 수 있다. 제1 및 제2 라이너막들(17, 19)은 비도전성 물질로 형성될 수 있으며, 산화물, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 제1 및 제2 라이너막들(17, 19)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 제1 및 제2 라이너막들(17, 19) 각각은 단일막이거나 다층막일 수 있다.
반도체 메모리는 제1 갭필막(18) 및 제2 갭필막(20)을 더 포함할 수 있다. 제1 및 제2 갭필막들(18, 20)은 이웃한 적층물들(ST) 사이의 공간을 채우거나, 로우 라인들(10) 사이의 공간을 채우거나, 컬럼 라인들(16) 사이의 공간을 채우도록 형성될 수 있다. 여기서, 제1 갭필막(18)은 제2 방향(Ⅱ)으로 이웃한 적층물들(ST)의 사이 공간을 채울 수 있고, 로우 라인들(10) 사이의 공간을 채울 수 있다. 또한, 제2 갭필막(20)은 제1 방향(I)으로 이웃한 적층물들(ST)의 사이 공간을 채울 수 있고, 컬럼 라인들(16) 사이의 공간을 채울 수 있다. 예를 들어, 제1 및 제2 갭필막들(18, 20)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
반도체 메모리는 제1 도전 패턴들, 예를 들어, 로우 라인들(10)을 노출시키는 제1 트렌치들(T1)을 더 포함할 수 있다. 각각의 제1 트렌치들(T1)은 제2 갭필막(20)을 관통하고, 로우 라인들(10)의 측벽을 노출시키는 깊이를 가질 수 있다. 또한, 제1 트렌치들(T1)은 로우 라인들(10)의 끝단, 예를 들어, 제1 방향(I)으로 마주한 측벽들을 노출시킬 수 있다. 따라서, 제1 트렌치들(T1)은 로우 라인들(10)의 끝단과 직접 접할 수 있고, 로우 라인들(10)의 끝단 측벽을 직접 노출시킬 수 있다.
제1 트렌치들(T1) 내에는 제1 보호막(21) 및 제3 갭필막(22)이 형성될 수 있다. 제1 보호막(21)은 제1 트렌치들(T1)의 내면을 따라 형성될 수 있고, 제3 갭필막(22)은 제1 트렌치들(T1)을 채우도록 형성될 수 있다. 따라서, 제1 보호막(21)은 로우 라인들(10)과 제3 갭필막(22)의 사이에 개재되며, 이들을 상호 분리시킨다. 여기서, 제1 보호막(21)은 열 전도성(thermal conductivity)이 낮은 물질을 포함하거나, 산소 원자가 포함되지 않은 물질을 포함할 수 있다. 예를 들어, 제1 보호막(21)은 SixNy, Si3N4 등의 질화물을 포함할 수 있다. 또한, 제3 갭필막(22)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
반도체 메모리는 제2 도전 패턴들, 예를 들어, 컬럼 라인들(16)을 노출시키는 제2 트렌치들(T2)을 더 포함할 수 있다. 각각의 제2 트렌치들(T2)은 제2 갭필막(20)을 관통하고, 컬럼 라인들(16)의 측벽을 노출시키는 깊이를 가질 수 있다. 예를 들어, 제2 트렌치들(T2)은 제1 트렌치들(T1)과 실질적으로 동일한 깊이를 가질 수 있다. 또한, 제2 트렌치들(T2)은 컬럼 라인들(16)의 끝단, 예를 들어, 제2 방향(Ⅱ)으로 마주한 측벽들을 노출시킬 수 있다. 따라서, 제2 트렌치들(T2)은 컬럼 라인들(16)의 끝단과 직접 접할 수 있고, 컬럼 라인들(16)의 끝단 측벽을 직접 노출시킬 수 있다.
제2 트렌치들(T2) 내에는 제2 보호막(23) 및 제4 갭필막(24)이 형성될 수 있다. 여기서, 제2 보호막(23)은 제2 트렌치들(T2)의 내면을 따라 형성될 수 있고, 제4 갭필막(24)은 제2 트렌치들(T2)을 채우도록 형성될 수 있다. 따라서, 제2 보호막(23)은 컬럼 라인들(16)과 제4 갭필막(24)의 사이에 개재되며, 이들을 상호 분리시킨다. 여기서, 제2 보호막(23)은 열 전도성(thermal conductivity)이 낮은 물질을 포함하거나, 산소 원자가 포함되지 않은 물질을 포함할 수 있다. 예를 들어, 제2 보호막(23)은 SixNy, Si3N4 등의 질화물을 포함할 수 있다. 또한, 제4 갭필막(24)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 크로스-포인트 어레이 구조로 메모리 셀들(MC)을 배열함으로써, 메모리 소자의 집적도를 향상시킬 수 있다. 또한, 로우 라인들(10) 또는 컬럼 라인들(16)의 측벽이 노출된 제1 및 제2 트렌치들(T1, T2) 내에 제1 및 제2 보호막들(21, 23)을 형성함으로써, 로우 라인들(10) 또는 컬럼 라인들(16)의 측벽이 변형되는 것을 방지할 수 있다.
도 3a 내지 도 8a, 도 3b 내지 도 8b 및 도 3c 내지 도 8c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고, 각 번호의 b도는 a도의 A-A' 단면도이고, 각 번호의 c도는 a도의 B-B' 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 내지 도 3c를 참조하면, 베이스(30) 상에 제1 적층막들(31~36)을 형성한다. 여기서, 베이스(30)는 반도체 기판일 수 있으며, 반도체 기판 상에 형성된 하부 구조물을 포함할 수 있다. 예를 들어, 베이스(30)는 반도체 기판 상에 형성된 회로를 포함하거나, 배선, 콘택 플러그 등의 인터커넥션, 층간절연막 등을 포함할 수 있다.
제1 적층막들(31~36)은 도전막 및 가변 저항막을 포함할 수 있다. 예를 들어, 베이스(30) 상에 제1 도전막(31), 하부 전극막(32), 스위칭막(33), 중간 전극막(34), 가변 저항막(35) 및 상부 전극막(36)을 형성한다. 여기서, 제1 도전막(31)은 로우 라인, 컬럼 라인 등의 배선을 형성하기 위한 것으로, 텅스텐 등의 금속을 포함할 수 있다. 참고로, 제1 적층막들이 제1 도전막(31)을 포함하고, 하부 전극막(32), 스위칭막(33), 중간 전극막(34), 가변 저항막(35) 및 상부 전극막(36) 중 적어도 하나를 더 포함하는 것도 가능하다. 또한, 본 도면에는 도시하지 않았지만, 제1 적층막들(31~36) 상에 하드 마스크막을 더 형성할 수 있다.
이어서, 제1 적층막들(31~36) 상에 제1 희생 패턴(61)을 형성한다. 여기서, 제1 희생 패턴(61)은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 또한, 복수의 제1 희생 패턴들(61)이 제1 방향(I)과 교차하는 제2 방향(Ⅱ)으로 이웃하여 배열될 수 있다. 예를 들어, 제1 희생 패턴(61)은 포토레지스트를 포함할 수 있다.
이어서, 제1 희생 패턴(61)의 측벽에 제1 스페이서(62)를 형성한다. 예를 들어, 제1 희생 패턴(61)이 형성된 결과물 상에 스페이서용 물질막을 형성한 후, 스페이서용 물질막을 에치 백 방식으로 식각하여 제1 스페이서(62)를 형성한다. 이를 통해, 클로즈드-루프(closed loop) 형태를 갖는 제1 스페이서(62)를 형성할 수 있다.
도 4a 내지 도 4c를 참조하면, 제1 희생 패턴(61)을 제거한 후, 제1 스페이서(62)를 식각 배리어로 제1 적층막들(31~36)을 식각한다. 먼저, 하드 마스크막(미도시됨)을 식각하여 하드 마스크 패턴을 형성한 후, 하드 마스크 패턴을 식각 배리어로 제1 적층막들(31~36)을 식각할 수 있다. 이를 통해, 제1 방향(I)으로 확장되고, 클로즈드-루프 형태를 갖는 제1 적층 구조들(ST1)이 형성된다. 각각의 제1 적층 구조들(ST1)은 제1 도전막(31A), 하부 전극막(32A), 스위칭막(33A), 중간 전극막(34A), 가변 저항막(35A) 및 상부 전극막(36A)을 포함할 수 있다. 또한, 각각의 제1 적층 구조들(ST1)은 제1 방향(I)으로 확장된 적어도 두 개의 라인부들 및 라인부들의 끝단을 연결시키도록 제2 방향(Ⅱ)으로 확장된 말단부들을 포함할 수 있다. 여기서, 제1 적층 구조들(ST1)은 제1 도전막(31A)을 포함하는 제1 도전 구조일 수 있다.
도 5a 내지 도 5c를 참조하면, 제1 적층 구조들(ST1)의 사이에 제1 라이너막(37) 및 제1 갭필막(38)을 형성한다. 예를 들어, 제1 적층 구조들(ST1)이 형성된 결과물의 프로파일을 따라 제1 라이너막(37)을 형성한 후, 제1 적층 구조들(ST1) 사이의 공간을 채우도록 제1 갭필막(38)을 형성한다. 이어서, 제1 적층 구조들(ST1)의 상부면이 노출되도록 제1 갭필막(38) 및 제1 라이너막(37)을 평탄화한다. 예를 들어, 상부 전극막(36A)의 상부면이 노출되도록 제1 갭필막(38) 및 제1 라이너막(37)을 평탄화한다.
이어서, 제1 라이너막(37), 제1 갭필막(38) 및 제1 적층 구조들(ST1) 상에 제2 적층막들을 형성한다. 여기서, 제2 적층막들은 제2 도전막(39), 하드 마스크막(미도시됨) 등을 포함할 수 있다. 제2 도전막(39)은 로우 라인, 컬럼 라인 등의 배선을 형성하기 위한 것으로, 텅스텐 등의 금속을 포함할 수 있다. 또한, 제2 적층막들은 하부 전극막, 스위칭막, 중간 전극막, 가변 저항막 및 상부 전극막 중 적어도 하나를 더 포함할 수 있다.
이어서, 제2 도전막(39) 상에 제2 희생 패턴(63)을 형성한다. 여기서, 제2 희생 패턴(63)은 제2 방향(Ⅱ)으로 확장된 라인 형태를 가질 수 있다. 또한, 복수의 제2 희생 패턴들(63)이 제1 방향(I)으로 이웃하여 배열될 수 있다. 예를 들어, 제2 희생 패턴(63)은 포토레지스트를 포함할 수 있다.
이어서, 제2 희생 패턴(63)의 측벽에 제2 스페이서(64)를 형성한다. 예를 들어, 제2 희생 패턴(63)이 형성된 결과물 상에 스페이서용 물질막을 형성한 후, 스페이서용 물질막을 에치 백 방식으로 식각하여 제2 스페이서(64)를 형성한다. 이를 통해, 클로즈드-루프(closed loop) 형태를 갖는 제2 스페이서(64)를 형성할 수 있다.
도 6a 내지 도 6c를 참조하면, 제2 희생 패턴(63)을 제거한 후, 제2 스페이서(64)를 식각 배리어로 제2 적층막들을 식각한다. 먼저, 하드 마스크막(미도시됨)을 식각하여 하드 마스크 패턴을 형성한 후, 하드 마스크 패턴을 식각 배리어로 제2 도전막(39)을 식각할 수 있다. 이를 통해, 제2 방향(Ⅱ)으로 확장되고, 클로즈드-루프 형태를 갖는 제2 적층 구조들(ST2)이 형성된다. 각각의 제2 적층 구조들(ST2)은 제2 방향(Ⅱ)으로 확장된 적어도 두 개의 라인부들 및 라인부들의 끝단을 연결시키도록 제1 방향(I)으로 확장된 말단부들을 포함할 수 있다. 여기서, 제2 적층 구조들(ST2)의 라인부들은 제1 적층 구조들(ST1)의 라인부들과 교차되며, 제2 적층 구조들(ST2)의 말단부와 제1 적층 구조들(ST1)의 말단부는 중첩되지 않는다. 또한, 각각의 제2 적층 구조들(ST2)은 제2 도전막(39)을 포함하는 제2 도전 구조일 수 있다.
이어서, 하드 마스크 패턴을 식각 배리어로, 제1 적층 구조들(ST1)을 식각한다. 이때, 각각의 제1 적층 구조들(ST1)의 일부 막을 식각할 수 있다. 예를 들어, 하부 전극막(32A), 스위칭막(33A), 중간 전극막(34A), 가변 저항막(35A) 및 상부 전극막(36A)을 식각한다. 이를 통해, 제1 적층 구조들(ST1)과 제2 적층 구조들(ST2)의 교차 영역에 위치된 메모리 셀들(MC)을 형성할 수 있다. 각각의 메모리 셀들(MC)은 하부 전극(32B), 스위칭 패턴(33B), 중간 전극(34B), 가변 저항 패턴(35B) 및 상부 전극 패턴(36B)을 포함할 수 있다. 이때, 제1 도전막(31A)은 식각되지 않으며, 클로즈드-루프 형태를 유지할 수 있다.
도 7a 내지 도 7c를 참조하면, 제2 적층 구조들(ST2) 상에 제2 라이너막(41) 및 제2 갭필막(42)을 형성한다. 예를 들어, 제2 적층 구조들(ST2)이 형성된 결과물의 프로파일을 따라 제2 라이너막(41)을 형성한 후, 제2 적층 구조들(ST2) 사이의 공간을 채우도록 제2 갭필막(42)을 형성한다. 여기서, 제2 라이너막(41)은 메모리 셀들(MC)의 측벽에도 형성될 수 있고, 제2 갭필막(42)은 메모리 셀들(MC) 사이의 공간도 채울 수 있다.
이어서, 제2 갭필막(42) 상에 마스크 패턴(43)을 형성한다. 마스크 패턴(43)은 제1 적층 구조들(ST1)의 단부를 노출시키는 제1 개구부들(OP1) 및 제2 적층 구조들(ST2)의 단부를 노출시키는 제2 개구부들(OP2)을 포함할 수 있다. 본 도면에서는 제1 개구부들(OP1)과 제2 개구부들(OP2)이 상호 분리된 구조를 도시하였으나, 제1 개구부들(OP1)과 제2 개구부들(OP2)이 상호 연결되는 것도 가능하다. 도 11을 참조하면, 마스크 패턴(43')은 제1 적층 구조들(ST1)의 단부 및 제2 적층 구조들(ST2)의 단부를 노출시키는 개구부(OP)를 포함할 수 있다. 따라서, 도 7a의 마스크 패턴(43) 대신에 도 11의 마스크 패턴(43')을 식각 베리어로 이용하여, 제1 적층 구조들(ST1)의 단부 및 제2 적층 구조들(ST2)의 단부를 식각하는 것도 가능하다.
도 8a 내지 도 8c를 참조하면, 마스크 패턴(43)을 식각 베리어로 제2 적층 구조들(ST2) 및 제1 적층 구조들(ST1)의 단부를 식각한다. 예를 들어, 클로즈드 루프 형태를 갖는 제2 적층 구조들(ST2)의 단부를 식각하여 제2 적층 패턴들(ST2_P)을 형성한다. 또한, 클로즈드 루프 형태를 갖는 제1 도전막(31A)의 단부를 식각하여 제1 적층 패턴들(ST1_P)을 형성한다. 이를 통해, 제2 방향(Ⅱ)으로 평행하게 확장되고 상호 분리된 제2 적층 패턴들(ST2_P)을 형성할 수 있다. 또한, 제1 방향(I)으로 평행하게 확장되고 상호 분리된 제1 적층 패턴들(ST1_P)을 형성할 수 있다.
제1 및 제2 도전막들(31A, 39A)을 기준으로 살펴보면, 제2 도전 구조들의 단부를 식각하여 제2 도전 패턴들(39B)을 형성하고, 제1 도전 구조들의 단부를 식각하여 제1 도전 패턴들(31B)을 형성한다. 여기서, 제2 도전 패턴들(39B)은 제2 방향(Ⅱ)으로 평행하게 확장되고 상호 분리된다. 또한, 제1 도전 패턴들(31B)은 제1 방향(I)으로 평행하게 확장되고 상호 분리된다.
제2 적층 구조들(ST2)의 단부 및 제1 적층 구조들(ST1)의 단부를 식각할 때, 제2 갭필막(42), 제2 라이너막(41), 제1 갭필막(38) 등도 함께 식각될 수 있다. 따라서, 마스크 패턴(43)의 제1 개구부들(OP1)에 대응되는 제1 트렌치들(T1) 및 마스크 패턴(43)의 제2 개구부들(OP2)에 대응되는 제2 트렌치들(T2)이 형성될 수 있다. 제1 트렌치들(T1)은 제2 방향(Ⅱ)으로 확장된 라인 형태를 갖고, 제2 트렌치들(T2)은 제1 방향(I)으로 확장된 라인 형태를 갖는다. 또한, 제1 트렌치들(T1)을 형성할 때 제2 트렌치들(T2)을 형성할 수 있으며, 제1 트렌치들(T1)과 제2 트렌치들(T2)은 실질적으로 동일한 깊이를 가질 수 있다.
제1 트렌치들(T1)은 제2 갭필막(42) 및 제1 도전막(31A)을 식각하여 형성될 수 있다. 또한, 제1 트렌치들(T1)은 제1 적층 패턴들(ST1_P)의 측벽 또는 제1 도전 패턴들(31B)의 측벽을 노출시킬 수 있다. 예를 들어, 제1 트렌치들(T1)은 제1 적층 패턴들(ST1_P)의 식각면 또는 제1 도전 패턴들(31B)의 식각면을 노출시킨다. 따라서, 제1 도전 패턴들(31B)의 제1 방향(I)으로 마주하는 측벽들이 제1 트렌치들(T1)에 의해 노출된다.
제2 트렌치들(T2)은 제2 갭필막(42), 제2 라이너막(41) 및 제2 도전막(39A)을 식각하여 형성될 수 있다. 또한, 제2 트렌치들(T2)은 제2 적층 패턴(ST2_P)의 측벽 또는 제2 도전 패턴(39B)의 측벽을 노출시킬 수 있다. 예를 들어, 제2 트렌치들(T2)은 제2 적층 패턴(ST2_P)의 식각면 또는 제2 도전 패턴(39B)의 식각면을 노출시킨다. 따라서, 제2 도전 패턴들(39B)의 제2 방향(Ⅱ)으로 마주하는 측벽들이 제2 트렌치들(T2)에 의해 노출된다.
이어서, 제1 트렌치들(T1) 내에 제1 보호막(44) 및 제3 갭필막(45)을 형성한다. 예를 들어, 제1 트렌치들(T1)의 내면을 따라 제1 보호막(44)을 형성한 후, 제1 트렌치들(T1)을 채우도록 제3 갭필막(45)을 형성한다. 여기서, 제1 보호막(44)은 제1 적층 패턴들(ST1_P)과 제3 갭필막(45)의 사이에 개재되고, 제1 적층 패턴들(ST1_P)과 제3 갭필막(45)을 상호 분리시킨다. 예를 들어, 제1 보호막(44)은 질화물을 포함할 수 있고, 제3 갭필막(45)은 산화물을 포함할 수 있다.
제1 보호막(44)은 제1 트렌치들(T1)을 통해 노출된 제1 적층 패턴들(ST1_P)의 식각면을 보호하기 위한 것이다. 제1 도전 패턴들(31B)이 텅스텐 등의 금속을 포함하고 제3 갭필막(45)이 산화물을 포함하는 경우, 제3 갭필막(45)이 제1 도전 패턴들(31B)과 접하면 제1 도전 패턴들(31B)의 식각면이 이상 성장할 수 있다. 특히, 후속 열처리 공정에서 식각면이 이상 성장하여, 제1 도전 패턴들(31B)의 측면이 돌출되고 이웃한 제1 도전 패턴들(31B)이 상호 연결될 수 있다. 반면에, 제1 도전 패턴들(31B)의 식각면에 제1 보호막(44)을 형성하면, 제1 도전 패턴들(31B)의 식각면이 이상 성장하는 것을 방지할 수 있다. 따라서, 제1 도전 패턴들(31B)이 상호 분리된 상태를 유지할 수 있다.
이와 마찬 가지로, 제2 트렌치들(T2) 내에 제2 보호막(46) 및 제4 갭필막(47)을 형성한다. 예를 들어, 제2 트렌치들(T2)의 내면을 따라 제2 보호막(46)을 형성한 후, 제2 트렌치들(T2)를 채우도록 제4 갭필막(47)을 형성한다. 여기서, 제2 보호막(46)은 제1 보호막(44)과 동일한 물질을 포함할 수 있으며, 제1 보호막(44)을 형성할 때 제2 보호막(46)을 형성할 수 있다. 또한, 제4 갭필막(47)은 제3 갭필막(45)과 동일한 물질을 포함할 수 있으며, 제3 갭필막(45)을 형성할 때 제4 갭필막(47)을 형성할 수 있다.
이를 통해, 제1 도전 패턴들(31B)의 제2 방향(Ⅱ)으로 마주하는 측벽들에는 제1 라이너막들(37)이 형성되고, 제1 도전 패턴들(31B)의 제1 방향(I)으로 마주하는 측벽들에는 제1 보호막들(44)이 형성된다. 또한, 제2 도전 패턴들(39B)의 제1 방향(I)으로 마주하는 측벽들에는 제2 라이너막들(41)이 형성되고, 제2 도전 패턴들(39B)의 제2 방향(Ⅱ)으로 마주하는 측벽들에는 제2 보호막들(46)이 형성된다.
전술한 바와 같은 제조 방법에 따르면, 클로즈드 루프 형태를 갖는 제1 적층 구조들(ST1) 및 제2 적층 구조들(ST2)의 단부를 식각하는 과정에서 제1 도전 패턴들(31B) 및 제2 도전 패턴들(39B)이 노출되더라도, 식각면에서 도전 물질이 이상 성장하는 것을 방지할 수 있다. 따라서, 도전 패턴들의 브릿지에 의한 메모리 소자의 동작 오류를 방지할 수 있다.
도 9a 내지 도 9c 및 도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고, 각 번호의 b도는 a도의 A-A' 단면도이고, 각 번호의 c도는 a도의 B-B' 단면도이다.
본 실시예는 제1 트렌치들(T1)을 복수 회로 나누어 형성하는 방법에 관한 것으로, 앞서 도 7a 내지 도 7c를 참조하여 설명한 마스크 패턴(43)을 형성한 이후의 공정을 중심으로 설명하도록 한다. 그 이전의 공정은 앞서 도 3a 내지 도 7a, 도 3b 내지 도 7b 및 도 3c 내지 도 7c를 참조하여 설명한 제조 방법을 적용할 수 있다. 또한, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9a 내지 도 9c를 참조하면, 마스크 패턴(43)을 식각 베리어로 제2 갭필막(42)을 식각하여 예비 제1 트렌치들(P_T1)을 형성한다. 예비 제1 트렌치들(P_T1)은 제2 갭필막(42)을 일부 관통하는 깊이로 형성되며, 제1 도전막(31A)을 노출시키지 않는다.
또한, 예비 제1 트렌치들(P_T1)을 형성할 때, 예비 제2 트렌치들(P_T2)을 형성할 수 있다. 예비 제2 트렌치들(P_T2)을 형성하는 과정에서 제2 적층 구조들(ST2)의 단부가 식각될 수 있으며, 예비 제2 트렌치들(P_T2)을 통해 제2 도전 패턴들(39B)의 식각면이 노출될 수 있다. 여기서, 예비 제2 트렌치들(P_T2)은 예비 제1 트렌치들(P_T1)과 실질적으로 동일한 깊이를 가질 수 있다.
이어서, 예비 제1 트렌치들(P_T1) 및 예비 제2 트렌치들(P_T2) 내에 제3 보호막(51)을 형성한다. 제3 보호막(51)은 제2 도전 패턴들(39B)의 식각면을 보호하기 위한 것으로, 질화물 등을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 마스크 패턴(43)을 식각 베리어로 제2 갭필막(42)을 식각하여 제1 트렌치들(T1)을 형성한다. 제1 트렌치들(T1)을 형성하는 과정에서 제1 적층 구조들(ST1)의 단부가 식각될 수 있으며, 제1 트렌치들(T1)을 통해 제1 도전 패턴들(31B)의 식각면이 노출될 수 있다. 이때, 제3 보호막(51)을 식각 베리어로 이용하여 예비 제1 트렌치들(P_T1)을 하부로 확장하므로, 제1 트렌치들(T1)의 상부가 하부에 비해 넓은 폭을 갖게 된다. 또한, 제1 트렌치들(T1)의 상부 내벽에는 스페이서 형태의 제3 보호막(51)이 잔류할 수 있다.
한편, 제1 트렌치들(T1)을 형성할 때 제2 트렌치들(T2)을 형성할 수 있고, 제2 트렌치들(T2)은 제1 트렌치들(T1)과 실질적으로 동일한 깊이를 가질 수 있다. 또한, 제2 트렌치들(T2)을 형성하기 위한 식각 공정 시, 제3 보호막(51)에 의해 제2 도전 패턴들(39B)의 식각면이 보호되므로, 제2 도전 패턴들(39B)이 손상되는 것을 방지할 수 있다.
이어서, 제1 및 제2 트렌치들(T1, T2) 내에 제4 보호막(52) 및 제5 갭필막(53)을 형성한다. 제4 보호막(52)은 제1 도전 패턴들(31B)의 식각면을 보호하기 위한 것으로, 질화물 등을 포함할 수 있다. 또한, 제5 갭필막(53)은 산화물을 포함할 수 있다. 이를 통해, 제1 도전 패턴들(31B)과 제5 갭필막(53)의 사이에는 제4 보호막(52)이 개재되고, 제2 도전 패턴들(39B)과 제5 갭필막(53)의 사이에는 제3 및 제4 보호막들(51, 52)이 개재될 수 있다. 따라서, 제1 및 제2 도전 패턴들(31B, 39B)이 이상 성장되는 것을 방지할 수 있다. 참고로, 제4 보호막(52)을 형성하기 전에, 제3 보호막(51)을 제거하는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 제1 도전 패턴들(31B)을 형성하는 과정에서 기 형성된 제2 도전 패턴들(39B)의 식각면이 손상되는 것을 방지할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 11을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 제1 방향으로 확장된 제1 도전 패턴들; 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 도전 패턴들; 상기 제1 도전 패턴들 사이의 제1 갭필막들; 상기 제2 도전 패턴들 사이의 제2 갭필막들; 상기 제2 갭필막들을 관통하고, 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽을 노출시키는 제1 트렌치; 상기 제1 트렌치 내에 형성된 제3 갭필막; 및 상기 제1 트렌치 내에 형성되고, 상기 제1 도전 패턴들과 상기 제3 갭필막의 사이에 개재된 제1 보호막을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 11을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 제1 방향으로 확장된 제1 도전 패턴들; 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 도전 패턴들; 상기 제1 도전 패턴들 사이의 제1 갭필막들; 상기 제2 도전 패턴들 사이의 제2 갭필막들; 상기 제2 갭필막들을 관통하고, 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽을 노출시키는 제1 트렌치; 상기 제1 트렌치 내에 형성된 제3 갭필막; 및 상기 제1 트렌치 내에 형성되고, 상기 제1 도전 패턴들과 상기 제3 갭필막의 사이에 개재된 제1 보호막을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 11을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 제1 방향으로 확장된 제1 도전 패턴들; 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 도전 패턴들; 상기 제1 도전 패턴들 사이의 제1 갭필막들; 상기 제2 도전 패턴들 사이의 제2 갭필막들; 상기 제2 갭필막들을 관통하고, 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽을 노출시키는 제1 트렌치; 상기 제1 트렌치 내에 형성된 제3 갭필막; 및 상기 제1 트렌치 내에 형성되고, 상기 제1 도전 패턴들과 상기 제3 갭필막의 사이에 개재된 제1 보호막을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 13을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 11을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 11을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 제1 방향으로 확장된 제1 도전 패턴들; 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 도전 패턴들; 상기 제1 도전 패턴들 사이의 제1 갭필막들; 상기 제2 도전 패턴들 사이의 제2 갭필막들; 상기 제2 갭필막들을 관통하고, 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽을 노출시키는 제1 트렌치; 상기 제1 트렌치 내에 형성된 제3 갭필막; 및 상기 제1 트렌치 내에 형성되고, 상기 제1 도전 패턴들과 상기 제3 갭필막의 사이에 개재된 제1 보호막을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술 사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음을 이해할 수 있을 것이다.
10: 로우 라인 11: 하부 전극
12: 스위칭 패턴 13: 중간 전극
14: 가변 저항 패턴 15: 상부 전극
16: 컬럼 라인 17: 제1 라이너막
18: 제1 갭필막막 19: 제2 라이너
20: 제2 갭필막 21: 제1 보호막
22: 제3 갭필막 23: 제2 보호막
24: 제4 갭필막
30: 베이스 31: 제1 도전막
32: 하부 전극막 33: 스위칭막
34: 중간 전극막 35: 가변 저항막
36: 상부 전극막 37: 제1 라이너막
38: 제1 갭필막 39: 제2 도전막
41: 제2 라이너막 42: 제2 갭필막
43: 마스크 패턴 44: 제1 보호막
45: 제3 갭필막 46: 제2 보호막
47: 제4 갭필막 51: 제3 보호막
52: 제4 보호막 53: 제5 갭필막
61: 제1 희생 패턴 62: 제1 스페이서
63: 제2 희생 패턴 64: 제2 스페이서

Claims (31)

  1. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    제1 방향으로 확장되고 클로즈드-루프 형태를 갖는 제1 도전 구조를 형성하는 단계;
    상기 제1 방향과 교차된 제2 방향으로 확장되고, 클로즈드-루프 형태를 갖는 제2 도전 구조를 형성하는 단계;
    상기 제1 도전 구조와 상기 제2 도전 구조의 교차 영역에 위치된 메모리 셀을 형성하는 단계;
    상기 제1 도전 구조의 단부를 식각하여, 상기 제1 방향으로 확장된 제1 도전 패턴들을 형성하는 단계;
    상기 제2 도전 구조의 단부를 식각하여, 상기 제2 방향으로 확장된 제2 도전 패턴들을 형성하는 단계;
    상기 제1 도전 패턴들 및 상기 제2 도전 패턴들의 식각면에 제1 보호막을 형성하는 단계; 및
    상기 제1 보호막 상에 갭필막을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2 도전 패턴들은 텅스텐을 포함하고, 상기 갭필막은 산화물을 포함하고, 상기 제1 보호막은 질화물을 포함하는
    전자 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 보호막에 의해 상기 제1 및 제2 도전 패턴들의 상기 식각면이 성장하는 것을 방지하는
    전자 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 도전 구조를 형성하는 단계는,
    도전막 및 가변저항막을 포함하는 적층막들을 형성하는 단계; 및
    상기 적층막들을 상기 클로즈드-루프 형태로 패터닝하는 단계를 포함하는
    전자 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 도전 패턴들을 형성하기 전에, 상기 제2 도전 패턴들의 상기 식각면에 제2 보호막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 도전 패턴들을 형성할 때, 상기 제2 보호막에 의해 상기 제2 도전 패턴들의 상기 식각면을 보호하는
    전자 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 도전 구조의 측벽에 제1 라이너막을 형성하는 단계; 및
    상기 제2 도전 구조의 측벽에 제2 라이너막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 라이너막은 상기 제1 도전 패턴들의 상기 제2 방향으로 마주하는 측벽들에 형성되고, 상기 제1 보호막은 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽들에 형성되고,
    상기 제2 라이너막은 상기 제2 도전 패턴들의 상기 제1 방향으로 마주하는 측벽들에 형성되고, 상기 제2 보호막은 상기 제2 도전 패턴들의 상기 제2 방향으로 마주하는 측벽들에 형성된
    전자 장치의 제조 방법.
  9. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    제1 방향으로 확장된 제1 적층 구조들을 형성하는 단계;
    상기 제1 적층 구조들의 사이에 제1 갭필막을 형성하는 단계;
    상기 제1 방향과 교차된 제2 방향으로 확장된 제2 적층 구조들을 형성하는 단계;
    상기 제2 적층 구조들의 사이에 제2 갭필막을 형성하는 단계;
    상기 제1 및 제2 갭필막들을 관통하고, 상기 제1 적층 구조들의 측벽을 노출시키는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 보호막을 형성하는 단계; 및
    상기 제1 보호막이 형성된 제1 트렌치 내에 제3 갭필막을 형성하는 단계
    를 포함하고,
    상기 제3 갭필막은 산화물을 포함하는 전자 장치의 제조 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 적층 구조들 및 제2 적층 구조들 각각은 클로즈드-루프 형태를 갖는
    전자 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 보호막에 의해 상기 제1 적층 구조들과 상기 제3 갭필막이 상호 분리된
    전자 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 적층 구조들은 텅스텐막을 포함하고, 상기 제1 보호막은 질화물을 포함하는
    전자 장치의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 보호막에 의해 상기 텅스텐막의 식각면이 성장하는 것을 방지하는
    전자 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 적층 구조들을 형성하는 단계는,
    도전막 및 가변저항막을 포함하는 적층막들을 형성하는 단계; 및
    상기 적층막들을 클로즈드-루프 형태로 패터닝하는 단계를 포함하는
    전자 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 트렌치를 형성하는 단계는,
    상기 제1 적층 구조들의 단부를 식각하여, 상기 제1 방향으로 확장된 제1 적층 패턴들을 형성하는
    전자 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 적층 구조들의 상기 측벽에 제1 라이너막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 라이너막은 상기 제1 적층 패턴들의 상기 제2 방향으로 마주하는 측벽들에 형성되고, 상기 제1 보호막은 상기 제1 적층 패턴들의 상기 제1 방향으로 마주하는 측벽들에 형성된
    전자 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 및 제2 갭필막을 관통하고, 상기 제2 적층 구조들의 측벽을 노출시키는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 내에 제2 보호막을 형성하는 단계; 및
    상기 제2 보호막이 형성된 상기 제2 트렌치 내에 제4 갭필막을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 단계는,
    상기 제1 적층 구조들의 단부를 노출시키는 제1 개구부 및 상기 제2 적층 구조들의 단부를 노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 배리어로 이용하여 상기 제2 갭필막, 상기 제2 적층 구조들, 상기 제1 갭필막 및 상기 제1 적층 구조들을 식각하는 단계를 포함하는
    전자 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 트렌치를 형성하는 단계는,
    상기 제2 적층 구조들의 측벽을 노출시키는 예비 제1 트렌치를 형성하는 단계;
    상기 예비 제1 트렌치 내에 제3 보호막을 형성하는 단계; 및
    상기 예비 제1 트렌치를 확장시켜 상기 제1 트렌치를 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  21. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향으로 확장된 제1 도전 패턴들;
    상기 제1 방향과 교차된 제2 방향으로 확장된 제2 도전 패턴들;
    상기 제1 도전 패턴들 사이의 제1 갭필막들;
    상기 제2 도전 패턴들 사이의 제2 갭필막들;
    상기 제2 갭필막들을 관통하고, 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 측벽들을 노출시키는 제1 트렌치;
    상기 제1 트렌치 내에 형성되고 산화물을 포함하는 제3 갭필막; 및
    상기 제1 트렌치 내에 형성되고, 상기 제1 도전 패턴들과 상기 제3 갭필막의 사이에 개재된 제1 보호막
    을 포함하는 전자 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 보호막에 의해 상기 제1 도전 패턴들과 상기 제3 갭필막이 상호 분리된
    전자 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 도전 패턴들은 텅스텐막을 포함하고, 상기 제1 보호막은 질화물을 포함하는
    전자 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 트렌치는 상부가 하부가 비해 넓은 폭을 갖고,
    상기 제1 트렌치의 상부 내벽에 형성된 제2 보호막
    을 더 포함하는 전자 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 도전 패턴들의 상기 제2 방향으로 마주하는 측벽들에 형성된 제1 라이너막들
    을 더 포함하는 전자 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제25항에 있어서,
    상기 제1 보호막은 상기 제1 도전 패턴들의 상기 제1 방향으로 마주하는 상기 측벽들에 형성된
    전자 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2 갭필막들을 관통하고, 상기 제2 도전 패턴들의 상기 제2 방향으로 마주하는 측벽들을 노출시키는 제2 트렌치;
    상기 제2 트렌치 내에 형성된 제4 갭필막; 및
    상기 제2 트렌치 내에 형성되고, 상기 제2 도전 패턴들과 제4 갭필막의 사이에 개재된 제2 보호막
    을 더 포함하는 전자 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제2 도전 패턴들의 상기 제1 방향으로 마주하는 측벽들에 형성된 제2 라이너막들
    을 더 포함하는 전자 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제28항에 있어서,
    상기 제2 보호막은 상기 제2 도전 패턴들의 상기 제2 방향으로 마주하는 상기 측벽들에 형성된
    전자 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 도전 패턴들과 상기 제2 도전 패턴들의 교차 영역에 위치된 메모리 셀들
    을 더 포함하는 전자 장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 메모리 셀들은 가변저항막을 포함하는
    전자 장치.
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