KR20210145940A - 전자 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 신뢰성이 향상된 반도체 메모리를 포함하는 전자 장치 및 그 제조방법을 제공하기 위한 것으로, 제1방향으로 연장된 제1도전라인; 상기 제1도전라인 상부에 위치하고, 상기 제1방향과 교차하는 제2방향으로 연장된 제2도전라인; 상기 제1도전라인과 상기 제2도전라인 사이에 위치하는 메모리셀; 및 상기 메모리셀을 둘러싸고, 전위우물을 갖도록 구성된 라이너막을 포함하는 전자 장치가 제공된다.
Description
본 발명은 메모리 회로 또는 반도체 장치와 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예가 해결하려는 과제는 신뢰성이 향상된 반도체 메모리를 포함하는 전자 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 전자 장치는 제1방향으로 연장된 제1도전라인; 상기 제1도전라인 상부에 위치하고, 상기 제1방향과 교차하는 제2방향으로 연장된 제2도전라인; 상기 제1도전라인과 상기 제2도전라인 사이에 위치하는 메모리셀; 및 상기 메모리셀을 둘러싸고, 전위우물을 갖도록 구성된 라이너막을 포함할 수 있다.
상기 라이너막은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 상기 라이너막은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제2물질막의 에너지밴드갭은 상기 제1물질막 및 상기 제3물질막 각각의 에너지밴드갭보다 작을 수 있다. 상기 라이너막은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제1물질막 및 상기 제3물질막은 금속 산화물을 포함할 수 있으며, 상기 제2물질막은 반도체 질화물을 포함할 수 있다. 상기 라이너막은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제1물질막 및 상기 제3물질막은 하프늄산화막을 포함할 수 있으며, 상기 제2물질막은 아질산실리콘막을 포함할 수 있다. 상기 라이너막은 일부가 상기 제1도전라인의 양측벽 및 상기 제2도전라인의 양측벽으로 각각 연장된 구조를 가질 수 있다. 상기 메모리셀은 가변 저항 물질을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치는 제1방향으로 연장된 복수의 제1도전라인들; 상기 복수의 제1도전라인들 상에 형성되고, 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들; 상기 복수의 제1도전라인들과 상기 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들; 상기 제2방향으로 상기 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막; 및 상기 제1방향으로 상기 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 상기 제1라이너막 및 상기 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 또한, 상기 복수의 제1도전라인들, 상기 복수의 제2도전라인들 및 상기 복수의 메모리셀들 사이를 갭필하는 층간절연막을 더 포함할 수 있고, 상기 층간절연막은 상기 제1라이너막 및 상기 제2라이너막 각각에서 최외각에 위치하는 물질막의 에너지밴드갭보다 더 큰 에너지밴드갭을 가질 수 있다. 이때, 상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막과 제2물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제2물질막은 상기 제1물질막 및 상기 층간절연막 각각의 에너지밴드갭보다 작은 에너지밴드갭을 가질 수 있다.
상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제2물질막의 에너지밴드갭은 상기 제1물질막 및 상기 제3물질막 각각의 에너지밴드갭보다 작을 수 있다. 상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제1물질막 및 상기 제3물질막은 금속 산화물을 포함할 수 있으며, 상기 제2물질막은 반도체 질화물을 포함할 수 있다. 상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함할 수 있고, 상기 제1물질막 및 상기 제3물질막은 하프늄산화막을 포함할 수 있으며, 상기 제2물질막은 아질산실리콘막을 포함할 수 있다. 상기 제1라이너막의 양측벽 끝단이 상기 제2라이너막의 양측벽 끝단에 접하여 상기 복수의 메모리셀들 각각을 둘러싸되, 상기 제1라이너막의 양측벽은 상기 제2라이너막의 최하층 물질막에 접할 수 있다. 상기 제1라이너막은 일부가 상기 복수의 제1도전라인들 각각의 양측벽으로 연장된 구조를 갖되, 상기 복수의 복수의 제1도전라인들 각각의 양측벽 전체를 커버하도록 형성되어 상기 제2방향으로 측면에서 바라볼 때, 요철형상을 가질 수 있다. 상기 제2라이너막은 일부가 상기 복수의 제2도전라인들 각각의 양측벽으로 연장된 구조를 갖되, 상기 복수의 제2도전라인들 각각의 양측벽 전체를 커버하도록 형성되어 상기 제1방향으로 측면에서 바라볼 때, 평판형상을 가질 수 있다. 상기 복수의 메모리셀들 각각은 가변 저항 물질을 포함할 수 있다.
본 발명의 실시예에 따른 전자 장치 제조방법은 기판상에 각각 제1도전라인 및 메모리패턴이 순차적으로 적층된 복수의 라인패턴들을 형성하는 단계; 상기 복수의 라인패턴들 각각의 양측벽에 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 제1라이너막을 형성하는 단계; 상기 기판 상에 상기 복수의 라인패턴들 사이를 갭필하는 층간절연막을 형성하는 단계; 상기 복수의 라인패턴들 및 상기 층간절연막 상에 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들을 형성하는 단계; 상기 복수의 제2도전라인들을 식각장벽으로 상기 제1도전라인이 노출될때까지 상기 제1라이너막, 상기 층간절연막 및 상기 메모리패턴을 식각하여 복수의 메모리셀들을 형성하는 단계; 및 상기 제2방향으로 상기 복수의 메모리셀들 각각의 양측벽, 식각된 상기 제1라이너막 및 식각된 상기 층간절연막의 양측벽에 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 제2라이너막을 형성하는 단계를 포함할 수 있다.
상기 제1라이너막 및 상기 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막으로 형성하되, 상기 다중막은 전위우물을 갖도록 형성할 수 있다. 상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막으로 형성하되, 상기 제2물질막의 에너지밴드갭은 상기 제1물질막 및 상기 제3물질막 각각의 에너지밴드갭보다 작을 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 복수의 메모리셀들 각각을 둘러싸고, 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막으로 구성된 라이너막을 구비함으로써, 복수의 메모리셀들 중 선택된 메모리셀 동작시 발생된 열 에너지가 인접한 메모리셀로 전파되는 것을 방지할 수 있기 때문에 반도체 메모리의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1a는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 간략히 도시한 사시도이다.
도 1b 및 도 1c는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 도 1a에 도시된 I-I' 절취선 및 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b 내지 도 6a 및 도 6b는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 각각 도 1a에 도시된 I-I' 절취선 및 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 1b 및 도 1c는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 도 1a에 도시된 I-I' 절취선 및 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b 내지 도 6a 및 도 6b는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 각각 도 1a에 도시된 I-I' 절취선 및 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
후술하는 본 발명의 실시예는 신뢰성이 향상된 반도체 메모리를 포함하는 전자 장치 및 그 제조방법을 제공하기 위한 것이다. 여기서, 신뢰성이 향상된 반도체 메모리는 복수개의 메모리셀들 중 선택된 메모리셀의 동작시 발생하는 열 에너지(thermal energy)에 기인하여 선택된 메모리셀에 인접한 메모리셀들에서 특성 열화가 발생하는 것을 방지할 수 있는 수단을 구비한 반도체 메모리를 지칭할 수 있다. 이를 위해, 본 발명의 실시예에 따른 전자 장치는 메모리셀의 측벽을 둘러싸는 라이너막을 구비하되, 라이너막은 메모리셀에서 발생된 열 에너지가 주변으로 전파되는 것을 방지할 수 있는 전위장벽을 제공할 수 있다. 참고로, 본 발명의 실시예에서 라이너막이 차단하는 열 에너지는 열 전도율(thermal conductance)에 관한 것으로, 물질의 고유한 성질에 해당하는 열 전도도(thermal conductivity)와는 유사하지만 명백히 상이한 개념이다. 즉, 본 발명의 실시예에서 라이너막은 라이너막을 구성하는 물질의 고유한 성질에 의해 열 에너지의 전파를 차단하는 것이 아니라, 라이너막의 형상 및 구조에 기인하여 라이너막이 실제로 열을 전달하는 정도를 제어하여 불필요한 열 에너지의 전파를 차단하는 것이다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 전자 장치 및 그 제조방법에 대해 상세히 설명하기로 한다.
도 1a는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 간략히 도시한 사시도이고, 도 1b 및 도 1c는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 도 1a에 도시된 I-I' 절취선 및 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 실시예에 따른 반도체 메모리는 기판(100)상에 형성된 메모리셀 어레이를 포함할 수 있다. 여기서, 메모리셀 어레이는 제1방향(D1)으로 연장된 복수의 제1도전라인들(110), 복수의 제1도전라인들(110) 상부에 형성되고 제1방향(D1)과 교차하는 제2방향(D2)으로 연장된 복수의 제2도전라인들(120) 및 복수의 제1도전라인들(110)과 복수의 제2도전라인들(120) 사이에 각각 위치하는 복수의 메모리셀들(130)을 포함할 수 있다. 즉, 실시예에 따른 반도체 메모리의 메모리셀 어레이는 크로스 포인트 어레이 구조(Cross point array architecture)를 가질 수 있다.
참고로, 도 1a 내지 도 1c에서는 제2방향(D2)으로 평행하게 배치된 3개의 제1도전라인들(110), 제1방향(D1)으로 평행하게 배치된 3개의 제2도전라인들(120) 및 이들 사이에 배치된 9개의 메모리셀들(130)을 도시하였으나, 이는 설명의 편의를 위한 것을 뿐이며, 본 발명은 이에 한정되지 않는다. 또한, 도 1a 내지 도 1c에서는 메모리셀 어레이가 단일-데크 구조를 갖는 경우를 예시하였으나, 본 발명이 이에 한정되는 것은 아니며, 메모리셀들(130)이 수직방향으로 적층되는 것도 가능하다. 예를 들어, 메모리셀 어레이는 제1도전라인들(110) 및 제2도전라인들(120)이 수직방향으로 교번 적층된 멀티-데크 구조를 가질 수도 있다. 이 경우, 교번 적층된 제1도전라인들(110)과 제2도전라인들(120) 사이에 메모리셀들(130)이 위치할 수 있다. 본 실시예에 따른 메모리셀 어레이는 크로스 포인트 어레이 구조로 메모리셀들(130)을 배열함으로써, 반도체 메모리의 집적도를 향상시킬 수 있다. 또한, 멀티-데크 구조로 메모리셀들(130)을 적층함으로써, 반도체 메모리의 집적도를 더욱더 향상시킬 수 있다.
기판(100)은 메모리셀 어레이를 동작하기 위한 주변회로를 포함할 수 있다. 주변회로는 메모리셀 어레이와 전기적으로 연결되는 NMOS 트랜지스터들, PMOS 트랜지스터들, 레지스터들(resistor) 및 캐패시터들(capacitor)을 포함할 수 있다. NMOS 및 PMOS 트랜지스터들, 레지스터들 및 캐패시터들은 로우 디코더, 컬럼 디코더, 페이지 버퍼 및 제어 회로를 구성하는 소자들로 이용될 수 있다. 이처럼, 주변회로를 포함하는 기판(100) 상에 메모리셀 어레이가 배치됨에 따라 메모리셀 어레이와 주변회로가 차지하는 기판(100)의 면적을 감소시킬 수 있다.
복수의 제1도전라인들(110) 각각은 워드라인 또는 로우라인일 수 있고, 복수의 제2도전라인들(120) 각각은 비트라인 또는 컬럼라인일 수 있다. 여기서, 워드라인과 비트라인은 상태적인 개념이며, 제1도전라인(110)이 비트라인이고 제2도전라인(120)이 워드라인일 수도 있다. 복수의 제1도전라인들(110)은 제2방향(D2)으로 소정 간격 이격되어 평행하게 배치될 수 있고, 복수의 제2도전라인들(120) 각각은 제1방향(D1)으로 소정 간격 이격되어 평행하게 배치될 수 있다. 이때, 복수의 제1도전라인들(110) 사이의 간격과 복수의 제2도전라인들(120) 사이의 간격은 서로 동일할 수 있다. 복수의 제1도전라인들(110) 및 복수의 제2도전라인들(120) 각각은 폴리실리콘, 금속 등의 도전 물질을 포함할 수 있다. 예를 들어, 복수의 제1도전라인들(110) 및 복수의 제2도전라인들(120) 각각은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(WNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있고, 이들의 조합을 포함할 수도 있다.
복수의 메모리셀(130) 각각은 제1도전라인들(110)과 제2도전라인들(120)이 교차하는 지점에 배치될 수 있고, 매트릭스 형태로 배열될 수 있다. 복수의 메모리셀(130) 각각은 메모리 스택일 수 있고, 직렬로 연결되어 수직방향으로 적층된 선택소자(134) 및 메모리소자(136)를 포함할 수 있다. 선택소자(134)는 제1도전라인(110)과 전기적으로 연결될 수 있고, 메모리소자(136)는 제2도전라인(120)과 전기적으로 연결될 수 있다. 메모리소자(136)는 데이터를 저장하는 역할을 수행할 수 있다. 이를 위해, 메모리소자(136)는 저항성 물질, MTJ(Magnetic Tunnel Junction), 상변화 물질 등의 가변 저항 물질을 포함할 수 있다. 선택소자(134)는 복수의 메모리셀들(130) 중 특정 메모리셀(130)을 선택하기 위한 것으로, 스위칭 물질을 포함할 수 있다. 예를 들어, 선택소자(134)로는 다이오드, PNP 다이오드, BJT(Bipolar Junction Transistor), MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ionic-Electronic Conduction) 소자, OTS(Ovonic Threshold Switch) 소자 등을 사용할 수 있다. 참고로, 복수의 메모리셀들(130) 각각의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택소자(134)가 생략되거나, 선택소자(134)와 메모리소자(136)의 위치가 서로 바뀔수도 있다.
보다 구체적으로, 복수의 메모리셀들(130) 각각은 하부전극(132), 선택소자(134)로 동작하는 스위칭 패턴, 메모리소자(136)로 동작하는 가변 저항 패턴 및 상부전극(138)이 순차적으로 적층된 메모리 스택일 수 있다. 여기서, 도면에 도시하지는 않았지만, 스위칭 패턴과 가변 저항 패턴 사이에는 중간전극이 더 삽입될 수도 있다. 이처럼, 메모리셀(130)의 특성을 향상시키거나, 또는 공정을 개선하기 위해 메모리 스택에 포함된 막들간의 계면이 개질되거나, 또는 계면에 하나 이상의 물질막이 추가될 수도 있다.
가변 저항 패턴은 인가되는 전압 또는 전류에 응답하여 서로 다른 저항 상태 사이를 가역적으로 천이하는 특성을 가질 수 있다. 예를 들어, 가변 저항 패턴이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항 패턴이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다.
가변 저항 패턴이 저항성 물질인 경우, 전이금속산화물(transition metal oxide)을 포함하거나, 페로브스카이트계 물질과 같은 금속산화물을 포함할 수 있다. 따라서, 가변 저항 패턴 내에 전기적 통로가 생성되거나 또는 소멸됨으로써, 데이터를 저장할 수 있다.
가변 저항 패턴이 MTJ 구조를 갖는 경우, 자화 고정층, 자화 자유층 및 이들 사이에 개재된 터널 베리어층을 포함할 수 있다. 예를 들어, 자화 고정층 및 자화 자유층은 자성 물질을 포함할 수 있고, 터널 베리어층은 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 티타늄(Ti) 등의 산화물을 포함할 수 있다. 여기서, 자화 자유층의 자화 방향은 인가되는 전류 내 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다. 따라서, 자화 고정층의 자화 방향에 대한 자화 자유층의 자화 방향 변화에 따라 데이터를 저장할 수 있다.
가변 저항 패턴이 상변화 물질인 경우, 칼코게나이드계 물질을 포함할 수 있다. 가변 저항 패턴은 칼코게나이드계 물질로서, 실리콘(Si), 저마늄(Ge), 안티몬(Sb), 텔레륨(Te), 비스무트(Bi), 인듐(In), 주석(Sn), 셀레늄(Se) 등을 포함하거나, 이들의 조합을 포함할 수 있다. 예를 들어, 가변 저항 패턴은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 여기서, 가변 저항 패턴의 화학 조성비는 용융점, 결정화 온도 등의 특성을 고려하여 결정될 수 있으며, 가변 저항 패턴은 탄소(C), 질소(N) 등의 불순물을 더 포함할 수 있다. 상변화 물질은 결정 상태에서 저저항의 특성을 갖고 비정질 상태에서 고저항의 특성을 가질 수 있다. 예를 들어, 고저항의 비정질 상태로부터 저저항의 결정 상태로 변화하는 셋(SET) 동작을 수행하거나, 저저항의 결정 상태로부터 고저항의 비정질 상태로 변화하는 리셋(RESET) 동작을 수행하여, 데이터를 저장할 수 있다.
스위칭 패턴은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택소자(134)일 수 있다. 따라서, 스위칭 패턴은 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 갖도록 구현될 수 있다.
스위칭 패턴이 MIT(Metal Insulator Transition) 소자인 경우, VO2, NbO2, TiO2, WO2, TiO2 등을 포함할 수 있다. 또한, 스위칭 패턴이 MIEC(Mixed Ion-Electron Conducting) 소자인 경우, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등을 포함할 수 있다. 또한, 스위칭 패턴이 OTS(Ovonic Threshold Switching) 소자인 경우, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질을 포함할 수 있다.
하부전극(132)은 제1도전라인(110)과 전기적으로 연결될 수 있고, 상부전극(138)은 제2도전라인(120)과 전기적으로 연결될 수 있다. 하부전극(132) 및 상부전극(138)은 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 예를 들어, 하부전극(132) 및 상부전극(138) 각각은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(WNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수도 있다. 하부전극(132) 및 상부전극(138) 각각은 단일막 구조를 갖거나, 또는 다층막 구조를 가질 수 있다. 하부전극(132) 및 상부전극(138)이 다층막 구조를 갖는 경우, 가변 저항 패턴 또는 스위칭 패턴과 접하는 계면전극을 포함할 수 있다. 또한, 하부전극(132) 및 상부전극(138)은 동일한 두께를 갖거나, 또는 서로 다른 두께를 가질 수 있다.
또한, 실시예에 따른 반도체 메모리는 제2방향(D2)으로 복수의 메모리셀들(130) 각각의 양측벽에 형성되고, 일부가 제1도전라인들(110)의 양측벽으로 연장된 구조를 갖는 제1라이너막(140) 및 제1방향(D1)으로 복수의 메모리셀들(130) 각각의 양측벽에 형성되고, 일부가 제2도전라인들(120)의 양측벽으로 연장된 구조를 갖는 제2라이너막(150)을 포함할 수 있다. 제1라이너막(140)은 일부가 복수의 제1도전라인들(110) 각각의 양측벽으로 연장된 구조를 갖되, 복수의 제1도전라인들(110) 각각의 양측벽 전체를 커버할 수 있고, 제2방향(D2)에서 바라볼 때 요철형상을 가질 수 있다. 반면, 제2라이너막(150)은 일부가 복수의 제2도전라인들(120) 각각의 양측벽으로 연장된 구조를 갖되, 복수의 제2도전라인들(120) 각각의 양측벽 전체를 커버할 수 있고, 제1방향(D1)에서 바라볼 때 평판형상을 가질 수 있다.
제1라이너막(140) 및 제2라이너막(150)은 복수의 메모리셀들(130) 중 선택된 메모리셀(130) 동작시 발생하는 열 에너지가 선택된 메모리셀(130)에 인접한 메모리셀들(130)에 전파되어 인접한 메모리셀(130)의 특성이 열화되는 것을 방지하는 역할을 수행할 수 있다. 이를 위해, 제1라이너막(140) 및 제2라이너막(150) 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막일 수 있다. 이때, 제1라이너막(140) 및 제2라이너막(150) 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 구조를 갖기 때문에 물질막들 사이에 전위장벽이 형성되고, 물질막들 사이에 형성된 전위장벽에 의해 열전도를 방지할 수 있다. 그리고, 제1라이너막(140)의 양측벽 끝단과 제2라이너막(150)의 양측벽 끝단이 서로 접하여 복수의 메모리셀(130) 각각을 완전히 둘러싸는 구조를 가질 수 있다.
보다 구체적으로, 제1라이너막(140)은 복수의 메모리셀들(130) 각각의 양측벽 및 복수의 제1도전라인들(110) 각각의 양측벽에 접하는 제1물질막(142), 제2물질막(144) 및 제3물질막(146)이 순차적으로 적층된 다중막일 수 있다. 제1라이너막(140)의 양측벽은 메모리셀(130)의 측벽에 정렬될 수 있다.
복수의 메모리셀들(130) 중에서 선택된 메모리셀(130) 동작시 발생된 열 에너지가 인접한 메모리셀들(130)로 전파되는 것을 효과적으로 방지하기 위해 제1물질막(142) 및 제3물질막(146)의 에너지밴드갭은 제2물질막(144)의 에너지밴드갭보다 더 클 수 있다. 이로써, 제1라이너막(140) 내부에 전위우물을 형성할 수 있다. 제1물질막(142) 내지 제3물질막(146) 각각은 절연물질일 수 있다. 제1물질막(142) 및 제3물질막(146)은 금속산화물을 포함할 수 있고, 서로 동일한 물질로 구성될 수 있다. 제2물질막(144)은 반도체질화물을 포함할 수 있다. 여기서, 제1물질막(142) 및 제3물질막(146)은 각각이 금속산화물로 구성되는 것은 제1물질막(142) 및 제3물질막(146) 각각이 접하는 구조물 예컨대, 복수의 제1도전라인들(110), 복수의 메모리셀들(130) 및 층간절연막(160)과의 계면 특성을 개선하기 위한 것이다. 그리고, 제2물질막(144)이 반도체질화물로 구성되는 것은 제1물질막(142)을 형성하는 과정에서 메모리셀(130) 측벽의 손상 예컨대, 제1물질막(142) 형성공정시 산화된 메모리셀(130)의 측벽을 치유 및 복원시키기 위한 것이다.
일례로, 제1물질막(142) 및 제3물질막(146)은 약 7eV의 에너지밴드갭을 갖는 하프늄산화막(HfO2)일 수 있고, 제2물질막(144)은 약 4eV의 에너지밴드갭을 갖는 아질산실리콘막(SiN4)일 수 있다. 여기서, 제2물질막(144)으로 반도체질화물로서 통상적으로 많이 사용되는 실리콘질화물(Si3N4) 대신에 아질산실리콘을 사용하는 이유는 실리콘질화물 대비 에너지밴드갭이 작아 전위우물 형성이 용이하고, 기 형성된 구조물에 미치는 응력(stress)의 영향이 낮기 때문이다. 또한, 다량의 질소 성분으로 인해 제1물질막(142) 형성공정시 산화된 메모리셀(130)의 측벽을 보다 용이하게 치유 및 복원시킬 수 있기 때문이다. 참고로, 각 물질의 에너지밴드갭은 전도대와 가전도대 사이의 에너지준위 차이로서, 각 물질의 에너지밴드갭은 형성조건에 따라 값이 일부 변동되므로 근사치 값으로 기재하기로 한다.
제2라이너막(150)은 복수의 메모리셀들(130) 각각의 양측벽 및 복수의 제2도전라인들(120) 각각의 양측벽에 접하는 제4물질막(152), 제5물질막(154) 및 제6물질막(156)이 순차적으로 적층된 다중막일 수 있다. 여기서, 제2라이너막(150)을 구성하는 제4물질막(152), 제5물질막(154) 및 제6물질막(156)은 각각 제1라이너막(140)을 구성하는 제1물질막(142), 제2물질막(144) 및 제3물질막(146)과 동일한 것일 수 있다. 제2라이너막(150)은 제1라이너막(140)의 측벽을 덮는 구조를 가질 수 있고, 제1라이너막(140)의 측벽은 제2라이너막(150)의 제4물질막(152)에 접할 수 있다. 이는, 제1라이너막(140)과 제2라이너막(150)이 접하는 영역 즉, 메모리셀(130)의 모서리를 통해 열 에너지가 외부로 전차되는 것을 효과적으로 차단하기 위함이다.
복수의 메모리셀들(130) 중에서 선택된 메모리셀(130) 동작시 발생된 열 에너지가 인접한 메모리셀들(130)로 전파되는 것을 효과적으로 방지하기 위해 제4물질막(152) 및 제6물질막(156)의 에너지밴드갭은 제5물질막(154)의 에너지밴드갭보다 더 클 수 있다. 이로써, 제2라이너막(150) 내부에 전위우물을 형성할 수 있다. 제4물질막(152) 내지 제6물질막(156) 각각은 절연물질일 수 있다. 제4물질막(152) 및 제6물질막(156)은 금속산화물을 포함할 수 있고, 서로 동일한 물질로 구성될 수 있다. 제4물질막(152)은 제1물질막(142)과 동일한 물질로 구성될 수 있고, 제6물질막(156)은 제3물질막(146)과 동일한 물질로 구성될 수 있다. 제5물질막(154)은 반도체질화물을 포함할 수 있고, 제2물질막(144)과 동일한 물질로 구성될 수 있다. 일례로, 제4물질막(152) 및 제6물질막(156)은 약 7eV의 에너지밴드갭을 갖는 하프늄산화막(HfO2)일 수 있고, 제5물질막(154)은 약 5eV의 에너지밴드갭을 갖는 아질산실리콘막(SiN4)일 수 있다.
또한, 실시예에 따른 반도체 메모리는 기판(100)상에 형성되어 복수의 제1도전라인들(110), 복수의 제2도전라인들(120) 및 복수의 메모리셀들(130) 사이를 갭필하는 층간절연막(160)을 포함할 수 있다. 이때, 층간절연막(160)은 제1라이너막(140) 및 제2라이너막(150)과 더불어서 복수의 메모리셀들(130) 중에서 선택된 메모리셀(130) 동작시 발생된 열 에너지가 인접한 메모리셀들(130)로 전파되는 것을 보다 효과적으로 차단하기 위해 제1라이너막(140) 및 제2라이너막(150) 각각의 최외각에 위치하는 물질막 즉, 제3물질막(146) 및 제6물질막(156) 각각의 에너지밴드갭보다 더 큰 에너지밴드갭을 가질 수 있다. 예를 들어, 층간절연막(160)은 약 8eV의 에너지밴드갭을 갖는 실리콘산화막(SiO2)일 수 있다.
한편, 실시예에서는 제1라이너막(140) 및 제2라이너막(150)이 각각 3개의 물질막들이 적층된 다중막으로 구성되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 변형예로서, 층간절연막(160)이 제1라이너막(140) 및 제2라이너막(150) 각각의 최외각에 위치하는 물질막의 에너지밴드갭보다 더 큰 에너지밴드갭을 갖도록 구성됨에 따라 제1라이너막(140)은 제1물질막(142)과 제2물질막(144)이 적층된 구조를 가질 수 있고, 제2라이너막(150)은 제4물질막(152)과 제5물질막(154)이 적층된 구조를 가질 수 있다. 이 경우, 층간절연막(160)이 각각 제1라이너막(140)의 제3물질막(146)과 제2라이너막(150)의 제6물질막(156)과 동일한 기능을 수행하여 제1라이너막(140) 및 제2라이너막(150) 내에 전위우물을 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리는 복수의 메모리셀들(130) 각각을 둘러싸고, 각각 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막으로 구성된 제1라이너막(140) 및 제2라이너막(150)을 구비함으로써, 복수의 메모리셀들(130) 중 선택된 메모리셀(130) 동작시 발생된 열 에너지가 인접한 메모리셀(130)로 전파되는 것을 방지할 수 있다. 이를 통해, 반도체 메모리의 신뢰성을 향상시킬 수 있다.
도 2a 및 도 2b 내지 도 6a 및 도 6b는 본 발명의 실시예에 따른 전자 장치의 반도체 메모리를 각각 도 1a에 도시된 I-I' 절취선 및 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 소정의 구조물 예컨대, 메모리 셀 어레이를 구동시키기 위한 주변회로가 형성된 기판(10) 상에 제1도전막(12A), 제1전극막(14B), 스위칭막(16B), 가변저항막(18B) 및 제2전극막(20B)을 순차적으로 형성한다.
제1도전막(12A), 제1전극막(14B) 및 제2도전막 각각은 폴리실리콘, 금속 등의 도전 물질로 형성할 수 있다. 예를 들어, 제1도전막(12A), 제1전극막(14B) 및 제2도전막 각각은 텅스텐(W), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄(Ti), 티타늄질화물(WNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 및 이들의 조합으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 적층된 다중막으로 형성할 수 있다.
스위칭막(16B)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정할 수 있는 물질막으로 형성할 수 있다. 예를 들어, 스위칭막(16B)은 VO2, NbO2, TiO2, WO2, TiO2, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x, As2Te3, As2 및 As2Se3으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 다중막으로 형성할 수 있다.
가변저항막(18B)은 인가되는 전압 또는 전류에 응답하여 서로 다른 저항 상태 사이를 가역적으로 천이하는 특성을 갖는 물질막으로 형성할 수 있다. 예를 들어, 가변저항막(18B)은 전이금속산화물, 페로브스카이트계 물질과 같은 금속산화물, 자성 물질 또는 칼코게나이드계 물질 중 어느 하나를 포함하도록 형성할 수 있다.
도 3a 및 도 3b에 도시된 바와 같이, 제2전극막(20B) 상에 마스크패턴(미도시)을 형성한 후, 마스크패턴을 식각장벽으로 제2전극막(20B), 가변저항막(18B), 스위칭막(16B), 제1전극막(14B) 및 제1도전막(12A)을 순차적으로 식각한다. 이로써, 제1방향(D1)으로 연장되고, 제2방향(D2)향으로 소정 간격 이격되어 평행하게 배치되는 복수의 제1라인패턴들을 형성할 수 있다. 복수의 제1라인패턴들 각각은 제1도전라인(12)과 메모리패턴이 순차적으로 적층된 구조를 가질 수 있다. 메모리패턴은 예비-하부전극(14A), 예비-스위칭패턴(16A), 예비-가변저항패턴(18A) 및 예비-상부전극(20A)이 순차적으로 적층된 구조물일 수 있다. 예비-하부전극(14A), 예비-스위칭패턴(16A), 예비-가변저항패턴(18A) 및 예비-상부전극(20A)은 제1도전라인(12)과 마찬가지로 제1방향(D1)으로 연장된 라인타입의 패턴일 수 있다.
다음으로, 복수의 제1라인패턴들을 형성하기 위한 마스크패턴(미도시)을 제거한다. 한편, 복수의 제1라인패턴들을 형성하기 위한 마스크패턴은 후속 제1층간절연막(30) 형성공정시 제거될 수도 있다.
도 4a 및 도 4b에 도시된 바와 같이, 제1도전라인(12), 예비-하부전극(14A), 예비-스위칭패턴(16A), 예비-가변저항패턴(18A) 및 예비-상부전극(20A)이 순차적으로 적층된 라인타입의 적층체 즉, 복수의 제1라인패턴들 각각의 양측벽에 제1라이너막(28)을 형성한다.
제1라이너막(28)은 복수의 제1라인패턴들이 형성된 기판(10) 표면을 따라 일정한 두께를 갖도록 제1물질막(26), 제2물질막(24) 및 제3물질막(22)을 순차적으로 형성한 후, 전면식각공정을 진행하여 제1물질막(26), 제2물질막(24) 및 제3물질막(22)을 복수의 제1라인패턴들 각각의 양측벽에 잔류시키는 일련의 공정을 통해 형성할 수 있다. 여기서, 제1물질막(26) 내지 제3물질막(22)은 서로 다른 에너지밴드갭을 갖는 물질로 형성할 수 있다. 구체적으로, 제1물질막(26) 및 제3물질막(22)의 에너지밴드갭은 제2물질막(24)의 에너지밴드갭보다 더 클 수 있다. 제1물질막(26) 내지 제3물질막(22) 각각은 절연물질일 수 있다. 제1물질막(26) 및 제3물질막(22)은 금속산화물을 포함할 수 있고, 서로 동일한 물질로 구성될 수 있다. 제2물질막(24)은 반도체질화물을 포함할 수 있다. 일례로, 제1물질막(26) 및 제3물질막(22)은 약 7eV의 에너지밴드갭을 갖는 하프늄산화막(HfO2)으로 형성할 수 있고, 제2물질막(24)은 약 4eV의 에너지밴드갭을 갖는 아질산실리콘막(SiN4)으로 형성할 수 있다.
다음으로, 제1라이너막(28)이 형성된 복수의 제1라인패턴들 사이를 갭필하는 제1층간절연막(30)을 형성한다. 제1층간절연막(30)은 복수의 제1라인패턴들 사이를 갭필하도록 절연막을 증착한 후, 예비-상부전극(20A)이 노출될때까지 평탄화공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 제1층간절연막(30)은 제1라이너막(28)의 최외각에 위치하는 물질막 즉, 제3물질막(22)의 에너지밴드갭보다 더 큰 에너지밴드갭을 갖는 절연물질로 형성할 수 있다. 일례로, 제1층간절연막(30)은 실리콘산화막으로 형성할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 복수의 제1라인패턴들 및 제1층간절연막(30) 상에 제2도전막 및 마스크패턴(미도시)을 순차적으로 형성한 후, 마스크패턴을 식각장벽으로 제2도전막을 식각하여 제2방향(D2)으로 연장되고 제1방향(D1)으로 소정 간격 이격되어 평행하게 배치되는 복수의 제2도전라인들(32)을 형성한다.
다음으로, 마스크패턴 및 복수의 제2도전라인들(32)을 식각장벽으로 제1도전라인(12)이 노출될때까지 제1층간절연막(30) 및 제1라이너막(28)을 식각함과 동시에 복수의 제1라인패턴들 각각의 예비-하부전극(14A), 예비-스위칭패턴(16A), 예비-가변저항패턴(18A) 및 예비-상부전극(20A)을 식각한다. 이로써, 제1도전라인(12)과 제2도전라인(32) 사이에 하부전극(14), 스위칭패턴(16), 가변저항패턴(18) 및 상부전극(20)이 순차적으로 적층된 메모리셀(34)을 형성할 수 있다. 아울러, 제2방향(D2)으로 연장된 제2도전라인(32), 제2도전라인(32) 아래에서 제2방향(D2)으로 교번 배치된 메모리셀(34) 및 제1층간절연막(30)을 포함하는 복수의 제2라인패턴들을 형성할 수 있다.
식각공정이 완료된 시점에서 제1라이너막(28)은 제2방향(D2)으로 메모리셀(34)의 양측벽 및 제1도전라인(12)의 양측벽에 잔류할 수 있다. 그리고, 식각공정이 완료된 시점에서 마스크패턴은 모두 제거되거나, 또는 식각공정을 완료한 후에 별도의 공정을 통해 제거할 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 복수의 제2라인패턴들 각각의 양측벽에 제2라이너막(42)을 형성한다. 제2라이너막(42)은 복수의 제2라인패턴들이 형성된 기판(10) 표면을 따라 일정한 두께를 갖도록 제4물질막(40), 제5물질막(38) 및 제6물질막(36)을 순차적으로 형성한 후, 전면식각공정을 진행하여 제4물질막(40), 제5물질막(38) 및 제6물질막(36)을 복수의 제2라인패턴들 각각의 양측벽에 잔류시키는 일련의 공정을 통해 형성할 수 있다. 여기서, 제4물질막(40) 내지 제6물질막(36)은 각각 제1물질막(26) 내지 제3물질막(22)과 동일하도록 형성할 수 있다. 구체적으로, 제4물질막(40) 내지 제6물질막(36)은 서로 다른 에너지밴드갭을 갖는 물질로 구성될 수 있다. 구체적으로, 제4물질막(40) 및 제6물질막(36)의 에너지밴드갭은 제5물질막(38)의 에너지밴드갭보다 더 클 수 있다. 제4물질막(40) 내지 제6물질막(36) 각각은 절연물질일 수 있다. 제4물질막(40) 및 제6물질막(36)은 금속산화물을 포함할 수 있고, 서로 동일한 물질로 구성될 수 있다. 제5물질막(38)은 반도체질화물을 포함할 수 있다. 일례로, 제4물질막(40) 및 제6물질막(36)은 약 7eV의 에너지밴드갭을 갖는 하프늄산화막(HfO2)으로 형성할 수 있고, 제5물질막(38)은 약 4eV의 에너지밴드갭을 갖는 아질산실리콘막(SiN4)으로 형성할 수 있다.
다음으로, 제2라이너막(42)이 형성된 복수의 제2라인패턴들 사이를 갭필하는 제2층간절연막(44)을 형성한다. 제2층간절연막(44)은 복수의 제2라인패턴들 사이를 갭필하도록 절연막을 증착한 후, 제2도전라인(32)이 노출될때까지 평탄화공정을 진행하는 일련의 공정과정을 통해 형성할 수 있다. 제2층간절연막(44)은 제2라이너막(42)의 최외각에 위치하는 물질막 즉, 제6물질막(36)의 에너지밴드갭보다 더 큰 에너지밴드갭을 갖는 절연물질로 형성할 수 있다. 제2층간절연막(44)은 제1층간절연막(30)과 동일한 물질로 형성할 수 있다. 일례로, 제2층간절연막(44)은 실리콘산화막으로 형성할 수 있다.
이후, 공지된 반도체 제조공정을 통해 실시예에 따른 반도체 메모리를 완성할 수 있다.
상술한 실시예에 따른 반도체 메모리는 다양한 전자 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 상술한 실시예에 따른 반도체 메모리를 이용하여 구현할 수 있는 전자 장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 신뢰성 향상이 가능하다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 신뢰성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 상술한 실시예의 반도체 메모리를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 신뢰성 향상이 가능하다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 상술한 반도체 메모리의 실시예 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 제1방향으로 연장된 복수의 제1도전라인들, 복수의 제1도전라인들 상에 형성되고 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들, 복수의 제1도전라인들과 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들, 제2방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막 및 제1방향으로 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함할 수 있고, 제1라이너막 및 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성에 대한 신뢰성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 신뢰성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 기판
110 : 제1도전라인
120 : 제2도전라인 130 : 메모리셀
132 : 하부전극 134 : 선택소자
136 : 메모리소자 138 : 상부전극
140 : 제1라이너막 142 : 제1물질막
144 : 제2물질막 146 : 제3물질막
150 : 제2라이너막 152 : 제4물질막
154 : 제5물질막 156 : 제6물질막
160 : 층간절연막
120 : 제2도전라인 130 : 메모리셀
132 : 하부전극 134 : 선택소자
136 : 메모리소자 138 : 상부전극
140 : 제1라이너막 142 : 제1물질막
144 : 제2물질막 146 : 제3물질막
150 : 제2라이너막 152 : 제4물질막
154 : 제5물질막 156 : 제6물질막
160 : 층간절연막
Claims (20)
- 제1방향으로 연장된 제1도전라인;
상기 제1도전라인 상부에 위치하고, 상기 제1방향과 교차하는 제2방향으로 연장된 제2도전라인;
상기 제1도전라인과 상기 제2도전라인 사이에 위치하는 메모리셀; 및
상기 메모리셀을 둘러싸고, 전위우물을 갖도록 구성된 라이너막
을 포함하는 전자 장치. - 제1항에 있어서,
상기 라이너막은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함하는 전자 장치. - 제1항에 있어서,
상기 라이너막은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제2물질막의 에너지밴드갭은 상기 제1물질막 및 상기 제3물질막 각각의 에너지밴드갭보다 작은 전자 장치. - 제1항에 있어서,
상기 라이너막은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제1물질막 및 상기 제3물질막은 금속 산화물을 포함하며, 상기 제2물질막은 반도체 질화물을 포함하는 전자 장치. - 제1항에 있어서,
상기 라이너막은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제1물질막 및 상기 제3물질막은 하프늄산화막을 포함하며, 상기 제2물질막은 아질산실리콘막을 포함하는 전자 장치. - 제1항에 있어서,
상기 라이너막은 일부가 상기 제1도전라인의 양측벽 및 상기 제2도전라인의 양측벽으로 각각 연장된 구조를 갖는 전자 장치. - 제1항에 있어서,
상기 메모리셀은 가변 저항 물질을 포함하는 전자 장치. - 제1방향으로 연장된 복수의 제1도전라인들;
상기 복수의 제1도전라인들 상에 형성되고, 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들;
상기 복수의 제1도전라인들과 상기 복수의 제2도전라인들 사이에 각각 위치하는 복수의 메모리셀들;
상기 제2방향으로 상기 복수의 메모리셀들 각각의 양측벽에 형성된 제1라이너막; 및
상기 제1방향으로 상기 복수의 메모리셀들 각각의 양측벽에 형성된 제2라이너막을 포함하고,
상기 제1라이너막 및 상기 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막을 포함하는 전자 장치. - 제8항에 있어서,
상기 복수의 제1도전라인들, 상기 복수의 제2도전라인들 및 상기 복수의 메모리셀들 사이를 갭필하는 층간절연막을 더 포함하고,
상기 층간절연막은 상기 제1라이너막 및 상기 제2라이너막 각각에서 최외각에 위치하는 물질막의 에너지밴드갭보다 더 큰 에너지밴드갭을 갖는 전자 장치. - 제9항에 있어서,
상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막과 제2물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제2물질막은 상기 제1물질막 및 상기 층간절연막 각각의 에너지밴드갭보다 작은 에너지밴드갭을 갖는 전자 장치. - 제8항에 있어서,
상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제2물질막의 에너지밴드갭은 상기 제1물질막 및 상기 제3물질막 각각의 에너지밴드갭보다 작은 전자 장치. - 제8항에 있어서,
상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제1물질막 및 상기 제3물질막은 금속 산화물을 포함하며, 상기 제2물질막은 반도체 질화물을 포함하는 전자 장치. - 제8항에 있어서,
상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막을 포함하고, 상기 제1물질막 및 상기 제3물질막은 하프늄산화막을 포함하며, 상기 제2물질막은 아질산실리콘막을 포함하는 전자 장치. - 제8항에 있어서,
상기 제1라이너막의 양측벽 끝단이 상기 제2라이너막의 양측벽 끝단에 접하여 상기 복수의 메모리셀들 각각을 둘러싸되, 상기 제1라이너막의 양측벽은 상기 제2라이너막의 최하층 물질막에 접하는 전자 장치. - 제8항에 있어서,
상기 제1라이너막은 일부가 상기 복수의 제1도전라인들 각각의 양측벽으로 연장된 구조를 갖되, 상기 복수의 복수의 제1도전라인들 각각의 양측벽 전체를 커버하도록 형성되어 상기 제2방향으로 측면에서 바라볼 때, 요철형상을 갖는 전자 장치. - 제8항에 있어서,
상기 제2라이너막은 일부가 상기 복수의 제2도전라인들 각각의 양측벽으로 연장된 구조를 갖되, 상기 복수의 제2도전라인들 각각의 양측벽 전체를 커버하도록 형성되어 상기 제1방향으로 측면에서 바라볼 때, 평판형상을 갖는 전자 장치. - 제8항에 있어서,
상기 복수의 메모리셀들 각각은 가변 저항 물질을 포함하는 전자 장치. - 기판상에 각각 제1도전라인 및 메모리패턴이 순차적으로 적층된 복수의 라인패턴들을 형성하는 단계;
상기 복수의 라인패턴들 각각의 양측벽에 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 제1라이너막을 형성하는 단계;
상기 기판 상에 상기 복수의 라인패턴들 사이를 갭필하는 층간절연막을 형성하는 단계;
상기 복수의 라인패턴들 및 상기 층간절연막 상에 상기 제1방향과 교차하는 제2방향으로 연장된 복수의 제2도전라인들을 형성하는 단계;
상기 복수의 제2도전라인들을 식각장벽으로 상기 제1도전라인이 노출될때까지 상기 제1라이너막, 상기 층간절연막 및 상기 메모리패턴을 식각하여 복수의 메모리셀들을 형성하는 단계; 및
상기 제2방향으로 상기 복수의 메모리셀들 각각의 양측벽, 식각된 상기 제1라이너막 및 식각된 상기 층간절연막의 양측벽에 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 제2라이너막을 형성하는 단계
를 포함하는 전자 장치 제조방법. - 제18항에 있어서,
상기 제1라이너막 및 상기 제2라이너막 각각은 서로 다른 에너지밴드갭을 갖는 복수의 물질막들이 적층된 다중막으로 형성하되, 상기 다중막은 전위우물을 갖도록 형성하는 전자 장치 제조방법. - 제18항에 있어서,
상기 제1라이너막 및 상기 제2라이너막 각각은 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 다중막으로 형성하되, 상기 제2물질막의 에너지밴드갭은 상기 제1물질막 및 상기 제3물질막 각각의 에너지밴드갭보다 작은 전자 장치 제조방법.
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