CN113725355A - 电子装置及其制造方法 - Google Patents

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Abstract

电子装置及其制造方法。电子装置可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以布置在第一导线上方，并且在与第一方向交叉的第二方向上延伸。存储器单元可以在第一导线和第二导线的交叉区域中布置于第一导线和第二导线之间。衬层可以被配置为在第一方向和第二方向上围绕存储器单元。衬层可以包括势阱。

Description

电子装置及其制造方法
技术领域
各种实施方式可以总地涉及半导体存储器电路或半导体存储器电路在半导体装置和电子装置中的应用。
背景技术
近来，随着对开发成更小的尺寸、低功耗和多样化的电子装置的需求增加，可能需要研究和改进被配置为在诸如计算机、便携式通信装置等的电子装置中存储信息的半导体装置。
半导体装置可以包括各自被配置为使用根据施加的电压或电流从不同的电阻状态出现的开关特性来存储数据的电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)、电熔丝等。
发明内容
示例实施方式提供了一种可以包括具有提高的可靠性的半导体存储器的电子装置。
示例实施方式还提供一种制造上述电子装置的方法。
在本公开的示例实施方式中，电子装置可以包括：第一导线，其在第一方向上延伸；第二导线，其布置在第一导线上方并在与第一方向交叉的第二方向上延伸；存储器单元，其在第一导线和第二导线之间的交叉区域中布置于第一导线和第二导线之间；以及衬层(liner layer)，其被配置为在第一方向和第二方向上围绕存储器单元，衬层包括势阱(potential well)。
在示例实施方式中，衬层可以包括具有不同能带隙的多个层。
在示例实施方式中，衬层可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第二层可以具有比第一层的能带隙和第三层的能带隙小的能带隙。
在示例实施方式中，衬层可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第一层和第三层各自包含金属氧化物，而第二层包含半导体氮化物。
在示例实施方式中，衬层可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第一层和第三层各自包含氧化铪层，而第二层包含亚硝酸硅层。
在示例实施方式中，衬层的一部分可以延伸至第一导线在第二方向上的两个侧壁，并且延伸至第二导线在第一方向上的两个侧壁。
在示例实施方式中，存储器单元可以包括可变电阻材料。
在本公开的示例实施方式中，一种电子装置可以包括：多条第一导线，其在第一方向上延伸；多条第二导线，其布置在多条第一导线上方并在与第一方向交叉的第二方向上延伸；多个存储器单元，其布置在多条第一导线和多条第二导线之间的交叉处；第一衬层，其形成在多个存储器单元中的每个在第二方向上的两个侧壁上；以及第二衬层，其形成在多个存储器单元中的每个在第一方向上的两个侧壁上。第一衬层和第二衬层中的每个可以包括具有不同能带隙的多个层。电子装置可以还包括层间绝缘层，其填充第一导线、第二导线和存储器单元之间的区域。层间绝缘层可以具有大于第一衬层和第二衬层中的每个中的最外层的能带隙的能带隙。第一衬层和第二衬层中的每个可以具有包括顺序地层叠的第一层和第二层的多层结构，并且其中，第二层可以具有比第一层的能带隙和层间绝缘层的能带隙小的能带隙。
在示例实施方式中，第一衬层和第二衬层中的每个可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第二层可以具有比第一层的能带隙和第三层的能带隙小的能带隙。
在示例实施方式中，第一衬层和第二衬层中的每个可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第一层和第三层各自可以包含金属氧化物，而第二层可以包含半导体氮化物。
在示例实施方式中，第一衬层和第二衬层中的每个可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第一层和第三层各自可以包含氧化铪层，而第二层包括亚硝酸硅层。
在示例实施方式中，第一衬层的两个侧壁的端部可以被配置为接触第二衬层的两个侧壁的相应端部，以在第一方向和第二方向上围绕每个存储器单元，并且其中，第一衬层的两个侧壁与第二衬层的最下层接触。
在示例实施方式中，第一衬层的一部分可以延伸到每条第一导线在第二方向上的两个侧壁，并且第一衬层的一部分完全覆盖每条第一导线的两个侧壁，并且当从第二方向观看时具有不平坦的形状。第二衬层的一部分延伸到每条第二导线在第一方向上的两个侧壁，并且第二衬层的一部分完全覆盖每条第二导线的两个侧壁，并且当从第一方向观察时具有板状。多个存储器单元中的每个包括可变电阻材料。
在本公开的示例实施方式中，根据一种制造电子装置的方法，该方法可以包括：在基板上形成多个线图案，多个线图案中的每个在第一方向上延伸并且包括顺序地层叠的第一导线和存储器图案；在多个线图案中的每个的侧壁上形成第一衬层，第一衬层包括具有不同能带隙的多个层；在基板上形成层间绝缘层以填充线图案之间的空间；在线图案和层间绝缘层上形成多条第二导线，第二导线在与第一方向交叉的第二方向上延伸；以及使用第二导线作为蚀刻阻挡物蚀刻第一衬层、层间绝缘层和存储器图案，以暴露出第一导线以形成多个存储器单元；以及在每个存储器单元的两个侧壁、经蚀刻的第一衬层、和经蚀刻的层间绝缘层的两个侧壁上形成第二衬层，第二衬层包括具有不同能带隙的多个层。
在示例实施方式中，第一衬层和第二衬层中的每个可以具有包括具有不同能带隙的多个层的多层结构，并且其中，多层结构可以具有势阱。
在示例实施方式中，第一衬层和第二衬层中的每个可以具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，第二层可以具有比第一层的能带隙和第三层的能带隙小的能带隙。
根据示例实施方式，可以具有包括具有不同能带隙的层的多层结构的衬层可以被配置为围绕每个存储器单元。因此，当存储器单元当中的被选存储器单元可以被操作时，热能可以不扩散到相邻的存储器单元中，从而提高了半导体存储器的可靠性。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的主题的以上特征和优点以及其它方面，在附图中：
图1A是例示根据示例实施方式的电子装置的半导体存储器的立体图；
图1B是沿着图1A中的线I-I′截取的截面图；
图1C是沿着图1A中的线II-II′截取的截面图；以及
图2A和图2B至图6A和图6B是沿着图1A中的线I-I′和线II-II′截取的截面图，例示了根据本公开的实施方式的电子装置的半导体存储器。
图7是基于所公开的技术的实现的、实现存储器电路的微处理器的配置图的示例。
图8是基于所公开的技术的实现的、实现存储器电路的处理器的配置图的示例。
图9是基于所公开的技术的实现的、实现存储器电路的系统的配置图的示例。
图10是基于所公开的技术的实现的、实现存储器电路的数据储存系统的配置图的示例。
图11是基于所公开的技术的实现的、实现存储器电路的存储器系统的配置图的示例。
具体实施方式
将参照附图更详细地描述本公开的各种实施方式。附图是各种实施方式(和中间结构)的示意例示。如此，由于例如制造技术和/或公差而导致的例示的配置和形状的变化是可预期的。因此，所描述的实施方式不应被解释为限于本文例示的特定配置和形状，而是可以包括不脱离如所附权利要求书所限定的本公开的精神和范围的配置和形状上的偏差。
本文参照本公开的理想化的实施方式的截面图和/或平面图来描述本公开。然而，本公开的实施方式不应被解释为限制发明构思。尽管将示出和描述本公开的一些实施方式，但是本领域普通技术人员将理解，可以在不脱离本公开的原理和精神的情况下对这些实施方式进行改变。
示例实施方式可以提供包括具有改进的可靠性的半导体存储器的电子装置以及制造该电子装置的方法。半导体存储器可以具有被配置为防止在与被选存储器单元相邻的存储器单元中产生特性劣化的结构。这种劣化可能是由被选存储器单元操作时所产生的热能而引起的。本文公开的实施方式的电子装置可以包括被配置为围绕存储器单元的侧壁的衬层。衬层可以提供被配置为防止存储器单元中产生的热能扩散的势垒。被衬层阻挡的热能可以与热导有关。热导是与热导率相似但与之不同的概念，热导率对应于材料的固有特性。也就是说，示例性实施方式中的衬层实际上可以控制热传递以阻止不必要的热能扩散，而没有通过衬层传导热能的热能传递。因此，通过衬层中的材料固有特性，防止了使器件操作退化的热能扩散。
图1A是例示根据本公开的实施方式的电子装置的半导体存储器的立体图，图1B是沿着图1A中的线I-I′截取的截面图，并且图1C是沿着图1A中的线II-II′截取的截面图。
参照图1A至图1C，示例实施方式的半导体存储器可以包括在基板100上的存储器单元阵列。存储器单元阵列可以包括多条第一导线110、多条第二导线120和多个存储器单元130。第一导线110可以在第一方向D1上延伸。第二导线120可以在与第一方向D1交叉的第二方向D2上延伸。存储器单元130可以位于第一导线110和第二导线120之间。也就是说，根据本公开所预期的实施方式的半导体存储器的存储器单元阵列可以具有交叉点阵列架构。
为了便于说明，在图1A至图1C中，三条第一导线110可以沿着第二方向D2彼此平行地布置。三条第二导线120可以沿着第一方向D1彼此平行地布置。九个存储器单元130可以布置在第一导线110和第二导线120之间。然而，本公开不限于上述结构，并且导线和存储器单元的数量可以改变。此外，在图1A至图1C中，存储器单元阵列130可以包括在单甲板结构中，而不受限于上述结构。在其它实施方式中，存储器单元阵列130可以具有垂直层叠的结构。例如，存储器单元阵列可以具有包括在垂直方向上交替地层叠的第一导线110和第二导线120的多甲板结构。在这种情况下，存储器单元130可以位于垂直层叠的第一导线110和第二导线120之间。存储器单元阵列可以包括以交叉点阵列结构布置的存储器单元130，以提高半导体存储器的集成度。此外，存储器单元130可以层叠为多甲板结构以进一步提高半导体存储器的集成度。
基板100可以包括被配置为操作存储器单元阵列的外围电路。外围电路可以包括与存储器单元阵列电连接的NMOS晶体管、PMOS晶体管、寄存器和电容器。NMOS晶体管、PMOS晶体管、寄存器和电容器可以用作行解码器、列解码器、页缓冲器和控制电路的元件。存储器单元阵列可以布置在包括外围电路的基板100上，以便减小由存储器单元阵列和外围电路占据的基板100的面积。
每条第一导线110可以对应于字线或行线。每条第二导线120可以对应于位线或列线。字线和位线可以是相对概念。因此，在其它实施方式中，第一导线110可以对应于位线，而第二导线120可以对应于字线。在图1A至图1C中，第一导线110可以在第二方向D2上彼此平行地布置。第二导线120可以在第一方向D1上彼此平行地布置。第一导线110之间的间隙可以与第二导线120之间的间隙基本相同。第一导线110和第二导线120可以包括诸如多晶硅、金属等的导电材料。例如，第一导线110和第二导线120可以包括例如钨(W)、氮化钨(WN)、硅化钨(WSi)、钛(Ti)、氮化钛(TiNx)、氮化硅钛(TiSiN)、氮化铝钛(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、碳氮化硅(SiCN)、铜(Cu)、锆(Zn)、镍(Ni)、钴(Co)、铅(Pb)、铂(Pt)或其组合。
存储器单元130可以布置在第一导线110和第二导线120之间的交叉点。因此，在平面图中，存储器单元130可以以矩阵形状布置。每个存储器单元130可以包括存储器层叠物。存储器单元130可以包括彼此串联连接并且垂直层叠的选择元件134和存储器元件136。选择元件134可以电连接到第一导线110。存储器元件136可以电连接到第二导线120。存储器元件136可以包括诸如电阻材料、磁隧道结(MTJ)、相变材料等的可变电阻材料。选择元件134可以包括用于选择存储器单元130中的任何一个的开关材料。例如，选择元件134可以包括二极管、PNP二极管、双极结晶体管(BJT)、金属绝缘体晶体管(MIT)、离子-电子混合导体(MIEC)、双向阈值开关(OTS)或类似元件。存储器单元130可以具有各种不同的形状和配置。例如，可以省略选择元件134，或者选择元件134和存储器元件136的位置可以相对于彼此或相对于其它元件而改变。
每个存储器单元130可以包括存储器层叠物。存储器层叠物可以包括下电极132、作为选择元件134操作的开关图案、作为存储器元件136操作的可变电阻图案和上电极138。下电极132、开关图案134、可变电阻图案136和上电极138可以顺序地层叠在基板100上或上方。尽管在附图中未示出，但是中间电极可以介于开关图案和可变电阻图案之间。为了改善诸如存储器单元130的可靠性之类的特性或改善制造工艺，可以改善存储器层叠物之间的接口。例如，可以在存储器层叠物之间进一步形成至少一个插入层。
响应于所施加的电压或电流，可变电阻图案(存储器元件136)可以具有在不同电阻状态之间的可逆转变特性。例如，当可变电阻图案具有低电阻状态时，可以存储数据“1”。相反，当可变电阻图案具有高电阻状态时，可以存储数据“0”。
如果可变电阻图案包括电阻材料，则可变电阻图案可以包括过渡金属氧化物或诸如钙钛矿之类的金属氧化物。因此，可以在可变电阻图案中生成或断开电路径，并且电路径的状态可以用于存储数据。
当可变电阻图案具有MTJ结构时，可变电阻图案可以包括固定磁化层、自由磁化层以及介于固定磁化层和自由磁化层之间的隧道阻挡层。例如，固定磁化层和自由磁化层可以包括磁性材料。隧道阻挡层可以包括诸如Mg、Al、Zn、Ti等的氧化物。自由磁化层的磁化方向可以通过施加电流下电子的自旋扭矩来改变。因此，可以根据自由磁化层中的磁化方向(即，相对于固定磁化层的磁化方向)的变化来存储数据。
当可变电阻图案包括相变材料时，可变电阻图案可以包括硫族化物材料。例如，可变电阻图案可以包括硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)或它们的组合。在更具体的示例中，可变电阻图案可以包括诸如Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、Ge1Sb4Te7或类似化合物的Ge-Sb-Te(GST)。可以根据诸如熔点、结晶温度等的期望特性来确定在可变电阻图案中所使用的材料的化学组分比。可变电阻图案可以进一步包括诸如碳(C)、氮(N)等的杂质。相变材料在晶态下可以具有低电阻特性。相变材料在非晶态下可以具有高电阻特性。例如，相变材料可以执行可以将非晶态的高电阻改变为晶态的低电阻的设置操作，或者可以执行可以将晶态的低电阻改变为非晶态的高电阻状态的重置操作，从而存储数据。
开关图案(选择元件134)可以被配置为根据电压或电流的大小来控制电流的流动。因此，当施加的电压或电流不大于临界值或阈值时，开关图案可以不允许电流流动或几乎没有电流流动。相反，当施加的电压或电流大于临界值时，开关图案可以允许与施加的电压或电流的大小成比例地增加的电流的流动。
当开关图案包括金属绝缘体转变(MIT)元件时，开关图案可以包括VO2、NbO2、TiO2、WO2、TiO2和类似氧化物。当开关图案包括离子-电子混合导电(MIEC)元件时，开关图案可以包括ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x等。此外，当开关图案包括双向阈值开关(OST)元件时，作为非限制性示例，开关图案可以包括诸如As2Te3、As2和As2Se3的硫族化物材料。
下电极132可以电连接到第一导线110。上电极138可以电连接到第二导线120。下电极132和上电极138可以包括诸如金属、金属氮化物或类似材料之类的导电材料。例如，下电极132和上电极138可以包括钨(W)、氮化钨(WN)、硅化钨(WSi)、钛(Ti)、氮化钛(TiNx)、氮化硅钛(TiSiN)、氮化铝钛(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、碳氮化硅(SiCN)、铜(Cu)、锆(Zn)、镍(Ni)、钴(Co)、铅(Pb)、铂(Pt)或其组合。下电极132和上电极138可以具有单层结构或多层结构。当下电极132和上电极138具有多层结构时，界面电极可以被配置为接触可变电阻图案或开关图案。此外，下电极132和上电极138可以具有基本相同的厚度或基本不同的厚度。
半导体存储器可以包括第一衬层140和第二衬层150。第一衬层140可以形成在每个存储器单元130在第二方向D2上的两个侧壁上。第一衬层140的一部分可以延伸到第一导线110的两个侧壁。第二衬层150可以形成在每个存储器单元130在第一方向D1上的两个侧壁上。第二衬层150的一部分可以延伸到第二导线120的两个侧壁。第一衬层140中延伸到第一导线的两个侧壁的部分可以被配置为完全覆盖第一导线的两个侧壁。从第二方向D2看，第一衬层140可以具有不平坦的形状或包括方齿状边缘的形状。第二衬层150中延伸到第二导线120的两个侧壁的部分可以被配置为完全覆盖第二导线120的两个侧壁。因此，与第一衬层140不同，从第一方向D1看，第二衬层150可以具有板状。
第一衬层140和第二衬层150可以起到防止从在操作期间产生热能的被选存储器单元130所传递的热能引起的相邻存储器单元130的特性劣化的作用。第一衬层140和第二衬层150中的每个可以具有包括具有不同能带隙的多个层的多层结构。因为第一衬层140和第二衬层150可以包括具有不同能带隙的层叠层，所以可以在层之间形成势垒。层之间的势垒可以起到防止热导的作用。第一衬层140的两个侧壁的端部可以接触第二衬层150在第一方向D1上的两个侧壁的端部，使得每个存储器单元130被衬层完全围绕。
第一衬层140可以包括顺序地层叠的第一层142、第二层144和第三层146。第一层142、第二层144和第三层146可以被配置为在第二方向D2上接触每个存储器单元130的两个侧壁和每条第一导线110的两个侧壁。第一衬层140的两个侧壁可以与存储器单元130的侧壁对齐。
为了有效地防止在操作被选存储器单元130时可能产生的热能传递到相邻存储器单元，第一层142和第三层146的能带隙可以大于第二层144的能带隙。因此，可以在第一衬层140中形成势阱。第一层142、第二层144和第三层146中的每个可以包括绝缘材料。第一层142和第三层146可以包括相同的金属氧化物。第二层144可以包括半导体氮化物。包括金属氧化物的第一层142和第三层146可以起到改善第一层142和第三层146中的每个与接触第一层142和第三层146的结构之间的界面特性的作用。接触第一层142和第三层146的结构包括例如第一导线110、存储器单元130和层间绝缘层160(图1A中未示出)。可以包括半导体氮化物材料的第二层144可以起到修复和恢复在诸如例如形成与第一层142相邻的存储器单元130的氧化侧壁期间，存储器单元130在与第一层142的界面处的侧壁处的任何损坏的作用。
例如，第一层142和第三层146可以包括具有大约7eV的能带隙的氧化铪(HfO2)层。第二层144可以包括具有大约4eV的能带隙的亚硝酸硅(SiN4)层。亚硝酸硅可以代替氮化硅(Si3N4)用于第二层144，从而可以更容易地形成势阱，这是因为亚硝酸硅的能带隙可以小于氮化硅的能带隙，因此，施加到先前形成的结构(例如，存储器单元130)的应力可以小。此外，亚硝酸硅中的更大量的氮可以起到容易地修复和恢复在形成第一层142时被氧化的存储器单元130的侧壁的作用。每种材料的能带隙可以是导带的能级与价带的能级之间的差。每种材料的能带隙可以是近似值，这是因为能带隙可以依据形成条件而略微变化。
第二衬层150可以包括顺序地层叠的第四层152、第五层154和第六层156。第四层152、第五层154和第六层156可以被配置为在第一方向D1上接触每个存储器单元130的两个侧壁和每条第二导线120的两个侧壁。第二衬层150中的第四层152、第五层154和第六层156可以分别与第一衬层140中的第一层142、第二层144和第三层146基本相同。第二衬层150可以被配置为覆盖第一衬层140的侧壁的部分。第一衬层140的侧壁可以被配置为接触第二衬层150的第四层152的部分。换句话说，第一层142、第二层144和第三层146中的每个的侧壁可以被配置为接触第二衬层150的第四层152的一部分。第一衬层140的两个侧壁与第二衬层150的最下层(第四层152)接触的此结构可以起到有效地阻止热能通过第一衬层140和第二衬层150之间的接触区域(即，通过存储器单元130的角部区域)扩散的作用。
为了有效地防止在操作被选存储器单元130时可能产生的热能传递到相邻存储器单元，第四层152和第六层156的能带隙可以大于第五层154的能带隙。因此，可以在第二衬层150中形成势阱。第四层152、第五层154和第六层156中的每个可以包括绝缘材料。第四层152和第六层156可以包括相同的金属氧化物。第四层152可以包括与第一层142基本相同的材料。第六层156可以包括与第三层146基本相同的材料。第五层154可以包括半导体氮化物。例如，第四层152和第六层156可以包括具有大约7eV的能带隙的氧化铪(HfO2)层。第五层154可以包括具有大约4eV的能带隙的亚硝酸硅(SiN4)层。
此外，半导体存储器可以包括形成在基板100上的层间绝缘层160。层间绝缘层160可以被配置为填充第一导线110和第二导线120之间的空间。层间绝缘层160可以具有能带隙大于第一衬层140和第二衬层150的最外层(即，第三层146和第六层156)的能带隙。层间绝缘层160可以与第一衬层140和第二衬层150一起被设计为有效地阻止在操作被选存储器单元130时产生的热能到达相邻存储器单元。例如，层间绝缘层160可以包括具有大约8eV的能带隙的氧化硅层。
在示例性实施方式中，第一衬层140和第二衬层150中的每个可以包括三层，但是本公开的实施方式不限于上述结构及其作用。例如，当层间绝缘层160的能带隙大于第一衬层140和第二衬层150中的最外层的能带隙时，第一衬层140可以仅包括顺序地层叠的第一层142和第二层144，并且第二衬层150可以仅包括顺序地层叠的第四层152和第五层154。因此，在第一衬层140和第二衬层150中形成势阱时，层间绝缘层160可以具有与第一衬层140的第三层146和第二衬层150的第六层156基本相同的功能。
根据示例性实施方式，半导体存储器可以包括被配置为在第一方向和第二方向上围绕每个存储器单元130的第一衬层140和第二衬层150。第一衬层140和第二衬层150可以包括具有不同能带隙的层，以防止在操作被选存储器单元130时产生的热能从被选存储器单元130扩散到相邻存储器单元。因此，这样的半导体存储器装置可以具有改善的可靠性。
图2A和图2B至图6A和图6B是沿着图1A中的线I-I′和线II-II′截取的截面图，例示了根据本公开的实施方式的电子装置的半导体存储器。图2A和图2B至图6A和图6B例示了制造示例性半导体装置的方法中的步骤。
参照图2A和图2B，第一导电层12A、第一电极层14B、开关层16B、可变电阻层18B和第二电极层20B可以顺序地形成在基板10上。诸如例如用于驱动存储器单元阵列的外围电路之类的结构未示出，但是也可以形成在基板10上。
第一导电层12A、第一电极层14B和第二导电层(图2A和图2B中未示出)可以各自包括诸如多晶硅、金属等的导电材料。第一导电层12A、第一电极层14B和第二导电层可以包括例如钨(W)、氮化钨(WN)、硅化钨(WSi)、钛(Ti)、氮化钛(TiNx)、氮化硅钛(TiSiN)、氮化铝钛(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化硅钽(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、碳氮化硅(SiCN)、铜(Cu)、锆(Zn)、镍(Ni)、钴(Co)、铅(Pb)、铂(Pt)或其组合。
开关层16B可以被配置为根据电压或电流的大小或幅度来控制电流的流动。例如，开关层16B可以包括VO2、NbO2、TiO2、WO2、TiO2、ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x、As2Te3、As2、As2Se3或其组合。
可变电阻层18B可以包括具有响应于施加的电压或电流而在不同电阻状态之间的可逆转变特性的材料。例如，可变电阻层18B可以包括过渡金属氧化物、诸如钙钛矿之类的金属氧化物、磁性材料、硫族化物等。
参照图3A和图3B，接下来可以在第二电极层20B上形成掩模图案(未示出)。可以使用掩模图案作为蚀刻阻挡物来蚀刻第二电极层20B、可变电阻层18B、开关层16B、第一电极层14B和第一导电层12A。因此，可以形成在第一方向D1上延伸的多个第一线图案。第一线图案可以沿着第二方向D2彼此间隔开，并且在第一线图案之间具有均匀间隙。每个第一线图案可以包括第一导线12和存储器图案。存储器图案可以包括顺序地层叠在第一导线12上或上方的初步下电极14A、初步开关图案16A、初步可变电阻图案18A和初步上电极20A。初步下电极14A、初步开关图案16A、初步可变电阻图案18A和初步上电极20A可以各自为在第一方向D1上延伸的、类似于第一导线12的大致线状图案。
然后，可以去除用于形成第一线图案的掩模图案。另选地，可以在随后的用于形成第一层间绝缘层30(图1A中未示出)的工艺中去除用于形成第一线图案的第一掩模图案。
参照图4A和图4B，可以在每个第一线图案的在第二方向D2上的两个侧壁上形成第一衬层28，第一线图案包括第一导线12、初步下电极14A、初步开关图案16A、初步可变电阻图案18A和初步上电极20A。
可以通过在基板10上顺序地形成第一层26、第二层24和第三层22以覆盖第一线图案，来形成第一衬层28。然后可以执行蚀刻工艺以得到设置于每个第一线图案在第二方向D2上的两个侧壁上的第一层26、第二层24和第三层22。第一层26、第二层24和第三层22可以具有相同或基本相同的厚度。另外，第一层26、第二层24和第三层22可以具有不同的能带隙。具体而言，第一层26和第三层22的能带隙可以大于第二层24的能带隙。第一层26和第三层22可以包括相同的金属氧化物。第二层24可以包括半导体氮化物。例如，第一层26和第三层22可以包括具有约7eV的能带隙的氧化铪层。第二层24可以包括具有约4eV的能带隙的亚硝酸硅层。
第一层间绝缘层30可以形成在相邻第一线图案之间的空间中，例如诸如设置在相邻第一线图案上的第一衬层28之间。可以通过用绝缘层填充第一线图案之间的空间，然后平坦化第一层间绝缘层30，直到暴露出初步上电极20A，来形成第一层间绝缘层30。第一层间绝缘层30可以包括能带隙大于第一衬层28的最外层(即，第三层22)的能带隙的绝缘材料。例如，第一层间绝缘层30可以包括氧化硅层或氧化硅材料。
参照图5A和图5B，可以在第一线图案和第一层间绝缘层30上顺序地形成第二导电层和掩模图案。可以使用掩模图案作为蚀刻阻挡物来蚀刻第二导电层，以形成第二导线32。第二导线32可以彼此平行地布置并且在第二方向上延伸的同时在第一方向D1上间隔开。
在一些实施方式中，可以使用掩模图案和第二导线32作为蚀刻阻挡物来蚀刻第一层间绝缘层30和第一衬层28，直到暴露出第一导线12为止。同时，可以蚀刻每个第一线图案中的初步下电极14A、初步开关图案16A、初步可变电阻图案18A和初步上电极20A。因此，可以形成包括顺序地层叠在第一导线12和第二导线32之间的下电极14、开关图案16、可变电阻图案18和上电极20的存储器单元34。可以形成多个第二线图案，每个第二线图案包括第二导线32、多个存储器单元34和第一层间绝缘层30。多个存储器单元34和第一层间绝缘层30可以交替地布置在第二导线32下方。
在蚀刻工艺之后，第一衬层28可以沿着第二方向D2保留在存储器单元34的两个侧壁和第一导线12的两个侧壁上。此外，可以在蚀刻工艺期间去除掩模图案，或者可以在完成蚀刻工艺之后通过附加的工艺去除掩模图案。
参照图6A和图6B，第二衬层42可以形成在每个第二线图案的侧壁上。可以通过顺序地形成具有均匀厚度的第四层40、第五层38和第六层36以覆盖第二线图案之间的面积或区域，然后执行蚀刻工艺以形成在每个第二线图案的两个侧壁上并且根据需要暴露出第二导线32的顶部以及第一导线12和第一层间绝缘层30的一些部分的第四层40、第五层38和第六层36，来形成第二衬层42。第四层40、第五层38和第六层36可以分别与第一层26、第二层24和第三层22基本相同。第四层40、第五层38和第六层36可以具有不同的能带隙。具体而言，第四层40和第六层36的能带隙可以大于第五层38的能带隙。第四层40和第六层36可以包括相同的金属氧化物。第五层38可以包括半导体氮化物。例如，第四层40和第六层36可以包括具有约7eV的能带隙的氧化铪层。第五层38可以包括具有约4eV的能带隙的亚硝酸硅层。
可以在第二线图案之间(即，第二线图案的第二衬层42之间)的空间中形成第二层间绝缘层44。可以通过用绝缘层填充第二线图案之间的空间，然后平坦化绝缘层直到露出第二导线32，来形成第二层间绝缘层44(图1A中未示出)。第二层间绝缘层44可以包括能带隙大于第二衬层42的最外层(即，第六层36)的能带隙的绝缘材料。第二层间绝缘层44可以包括与第一层间绝缘层44的材料基本相同的材料。例如，第二层间绝缘层44可以包括氧化硅层或材料。
利用本文公开的实施方式，可以使用公知的工艺来形成完整的半导体存储器。
根据本公开实现的半导体存储器可以应用于各种电子装置或系统。图7至图11包括可以实现本文公开的半导体存储器的电子装置或系统的示例。
图7是基于所公开的技术的实现的、实现存储器电路的微处理器的配置图的示例。
参照图7，微处理器1000可以执行用于控制和调整从各种外部装置接收数据、处理数据以及向外部装置输出处理结果的一系列处理的任务。微处理器1000可以包括存储器单元1010、运算单元1020和控制单元1030。微处理器1000可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)之类的各种数据处理单元。
存储器单元1010是作为处理器寄存器、寄存器等的、将数据存储在微处理器1000中的部件。存储器单元1010可以包括数据寄存器、地址寄存器、浮点寄存器等。此外，存储器单元1010可以包括其它各种寄存器。存储器单元1010可以执行以下功能：临时存储运算单元1020要对其执行运算的数据、执行运算的结果数据、以及存储用于执行运算的数据的地址。
存储器单元1010可以包括根据所公开的实施方式的上述半导体装置中的一个或更多个。存储器单元1010可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以提供具有改善的操作特性的半导体存储器。通过这样，存储器单元1010和微处理器1000可以具有改善的可靠性。
运算单元1020可以根据控制单元1030解码为命令的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)。
控制单元1030可以从存储器单元1010、运算单元1020和微处理器1000的外部装置接收信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出，并且可以执行程序所表示的处理。
根据本实现的微处理器1000可以附加地包括高速缓冲存储器单元1040，该高速缓冲存储器单元1040可以临时存储要从除存储器单元1010之外的外部装置输入的或要向外部装置输出的数据。在这种情况下，高速缓冲存储器单元1040可以通过总线接口1050与存储器单元1010、运算单元1020和控制单元1030交换数据。
图8是基于所公开的技术的实现的、实现存储器电路的处理器的配置图的示例。
参照图8，处理器1100可以通过包括除微处理器的功能以外的各种功能来提高性能并实现多功能，该微处理器执行用于控制和调整从各种外部装置接收数据、处理数据以及向外部装置输出处理结果的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于临时存储数据的高速缓冲存储器单元1120、以及用于在内部和外部装置之间传送数据的总线接口1130。处理器1100可以包括诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)之类的各种片上系统(SoC)。
本实现的核心单元1110是对从外部装置输入的数据执行算术逻辑运算的部件，并且可以包括存储器单元1111、运算单元1112和控制单元1113。
存储器单元1111是作为处理器寄存器、寄存器等，将数据存储在处理器1100中的部件。存储器单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。除了这些之外，存储器单元1111可以包括各种其它寄存器。存储器单元1111可以执行以下功能：临时存储由运算单元1112对其执行运算的数据、执行运算的结果数据以及存储用于执行运算的数据的地址。运算单元1112是在处理器1100中执行运算的部件。运算单元1112可以根据控制单元1113解码为命令的结果等来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)。控制单元1113可以从存储器单元1111、运算单元1112和处理器1100的外部装置接收信号，执行命令的提取、解码，控制处理器1100的信号的输入和输出，并且执行由程序表示的处理。
高速缓冲存储器单元1120是临时存储数据以补偿高速操作的核心单元1110和低速操作的外部装置之间的数据处理速度差的部件。高速缓冲存储器单元1120可以包括一级储存部1121、二级储存部1122和三级储存部1123。通常，高速缓冲存储器单元1120包括一级储存部1121和二级储存部1122，并且在需要高储存容量的情况下可以包括三级储存部1123。根据场合需求，高速缓冲存储器单元1120可以包括增加数量的储存部。也就是说，可以根据设计要求改变高速缓冲存储器单元1120中所包括的储存部的数量。第一储存部1121、第二储存部1122和第三储存部1123存储和区分数据的速度可以相同或不同。如果各个储存部1121、1122和1123的速度不同，则一级储存部1121的速度可以最快。高速缓冲存储器单元1120的一级储存部1121、二级储存部1122和三级储存部1123中的至少一个储存部可以包括根据本公开的实施方式的上述半导体装置中的一个或更多个。例如，高速缓冲存储器单元1120可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以使用具有改善的操作特性的半导体存储器装置。通过这样，高速缓冲存储器单元1120和处理器1100可以具有改善的可靠性。
尽管在图8中示出了一级储存部1121、二级储存部1122和三级储存部1123全部配置在高速缓冲存储器单元1120内部，但是要注意，高速缓冲存储器单元1120的一级储存部1121、二级储存部1122和三级储存部1123可以全部配置在核心单元1110外部，并且可以补偿核心单元1110和外部装置之间的数据处理速度差。此外，要注意，高速缓冲存储器单元1120的一级储存部1121可以设置在核心单元1110内部，而二级储存部1122和三级储存部1123可以配置在核心单元1110外部，以增强补偿数据处理速度差的功能。在另一实现中，一级储存部1121和二级储存部1122可以设置在核心单元1110内部，而三级储存部1123可以设置在核心单元1110外部。
总线接口1130是连接核心单元1110、高速缓冲存储器单元1120和外部装置的部件，并且允许高效地传输数据。
根据本实现的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储器单元1120。多个核心单元1110和高速缓冲存储器单元1120可以直接连接，或者通过总线接口1130连接。多个核心单元1110可以以与核心单元1110的上述配置相同的方式来配置。如果处理器1100包括多个核心单元1110，则高速缓冲存储器单元1120的一级储存部1121可以与多个核心单元1110的数量相对应地分布在每个核心单元1110中，并且二级储存部1122和三级储存部1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。一级储存部1121的处理速度可以大于二级储存部1122和三级储存部1123的处理速度。在另一实现中，一级储存部1121和二级储存部1122可以与多个核心单元1110的数量相对应地分布在每个核心单元1110中，并且三级存储器单元1123可以以通过总线接口1130共享的方式配置在多个核心单元1110的外部。
根据本实现的处理器1100可以还包括：存储数据的嵌入式存储器单元1140；可以以有线或无线方式向外部装置发送数据以及从外部装置接收数据的通信模块单元1150；驱动外部存储器装置的存储器控制单元1160；以及处理在处理器1100中处理的数据或从外部输入装置输入的数据并向外部接口装置输出经处理的数据的介质处理单元1170。处理器1100可以包括多个各种其它模块和装置。在这样的情况下，所添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储器单元1120以及彼此交换数据。
嵌入式存储器单元1140不仅可以包括易失性存储器，而且可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似功能的存储器装置。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)或具有类似功能的其它存储器。
通信模块单元1150可以包括能够连接到有线网络的模块、能够连接到无线网络的模块或者两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)、以及用于通过传输线发送和接收数据的各种装置。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、无处不在的传感器网络(USN)、蓝牙、射频标识(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)、以及无需传输线可以发送和接收数据的各种装置。
存储器控制单元1160可以管理和处理在处理器1100和根据不同通信标准操作的外部储存装置之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，诸如例如可以控制以下的装置：IDE(集成驱动电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
介质处理单元1170可以处理在处理器1100中处理的数据或从外部输入装置以图像、语音和其它格式的形式输入的数据，并向外部接口装置输出数据。作为示例，介质处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频装置(HD音频)和高清多媒体接口(HDMI)控制器。
图9是基于所公开的技术的实现的、实现存储器电路的系统的配置图的示例。
参照图9，系统1200作为用于处理数据的设备可以执行输入、处理、输出、通信、存储和其它功能以进行一系列数据操纵。系统1200可以包括处理器1210、主存储器装置1220、辅存储器装置1230和接口装置1240。本实现的系统1200可以采用使用处理器进行操作的各种形式的电子系统，诸如例如计算机、服务器、PDA(个人数字助理)、便携式计算机、Web平板、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、视频相机、话音记录仪、远程信息处理、视听(AV)系统或智能电视。
处理器1210可以对输入的命令进行解码，并且控制并执行对系统1200中存储的数据的诸如比较操作之类的操作。处理器1210可以包括例如微处理器单元(MPU、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用处理器(AP)或数字信号处理器(DSP)。
主存储器装置1220是可以在执行程序时临时存储、调用和执行来自辅存储器装置1230的程序代码或数据的储存装置，并且即使供电被切断也可以保存或保留所记忆的内容。主存储器装置1220可以包括根据本公开的实施方式的一个或多个上述半导体装置。例如，主存储器装置1220可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以使用具有改善的操作特性的半导体存储器装置。通过这样，主存储器装置1220和系统1200可以具有改善的可靠性。
此外，主存储器装置1220可以还包括诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)之类的易失性存储器，其中，当切断供电时，所有内容被擦除。在这种情况下，主存储器装置1220可以不包括根据本公开的实施方式的半导体装置。
辅存储器装置1230是用于存储程序代码或数据的存储器装置。虽然辅存储器装置1230的速度比主存储器装置1220慢，但是辅存储器装置1230可以存储更大量的数据。辅存储器装置1230可以包括根据本公开的实施方式的一个或更多个上述半导体装置。例如，辅存储器装置1230可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以提供具有改善的操作特性的半导体存储器装置。通过这样，辅存储器装置1230和系统1200可以具有改善的可靠性。
此外，辅存储器装置1230可以还包括数据储存系统(参见图10的附图标记1300)，诸如例如使用磁性的磁带、磁盘、使用光学的激光盘、使用磁性和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD卡)、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。在这样的情况下，辅存储器装置1230可以不包括根据本公开的实施方式的半导体装置，而是替代地可以包括数据储存系统，其示例在上面列出。
接口装置1240可以在本实现的系统1200与外部装置之间执行命令和数据的交换。接口装置1240可以是例如小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机接口装置(HID)或通信装置。通信装置可以包括能够与有线网络连接的模块、能够与无线网络连接的模块或两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)或通过传输线发送和接收数据的各种其它装置。无线网络模块可以包括例如红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、无处不在的传感器网络(USN)、蓝牙、射频标识(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)或无需传输线发送和接收数据的各种其它装置。
图10是基于所公开的技术的实现的、实现存储器电路的数据储存系统的配置图的示例。
参照图10，数据储存系统1300可以包括具有非易失性特性、作为用于存储数据的组件的储存装置1310；控制储存装置1310的控制器1320；用于与外部装置连接的接口1330；以及用于临时存储数据的临时储存装置1340。数据储存系统1300可以是诸如例如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)或固态盘(SSD)之类的盘类型。作为示例，数据储存系统1300也可以是诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡之类的卡类型。
储存装置1310可以包括半永久地存储数据的非易失性存储器。非易失性存储器可以包括例如ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)或磁随机存取存储器(MRAM)。
控制器1320可以控制储存装置1310和接口1330之间的数据交换。为此，作为非限制性示例，控制器1320可以包括处理器1321，该处理器1321用于执行操作并用于处理从数据储存系统1300的外部通过接口1330输入的命令。
接口1330执行数据储存系统1300与外部装置之间的命令和数据的交换。如果数据储存系统1300是卡类型，则接口1330可以与诸如例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡之类的装置中使用的接口兼容，或者接口1330可以与类似装置中使用的接口兼容。如果数据储存系统1300是盘类型，则接口1330可以与诸如例如IDE(集成驱动电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)或USB(通用串行总线)之类的接口兼容，或者可以与上述接口类似的接口兼容。接口1330可以与一种或更多种不同类型的接口兼容。
临时储存装置1340可以根据与外部装置、控制器和系统的接口的性能差异，临时存储数据，以在接口1330和储存装置1310之间高效地传送数据。用于临时存储数据的临时储存装置1340可以包括根据本公开的实施方式的一个或更多个上述半导体装置。例如，临时储存装置1340可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以被位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以提供具有改善的操作特性的半导体存储器，并且因此，临时储存装置1340和数据储存系统1300可以具有改善的可靠性。
图11是基于所公开的技术的实现的、实现存储器电路的存储器系统的配置图的示例。
参照图11，存储器系统1400可以包括具有非易失性特性的、作为用于存储数据的组件的存储器1410；控制存储器1410的存储器控制器1420；以及用于与外部装置连接的接口1430。例如，存储器系统1400可以是诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡之类的卡类型。
用于存储数据的存储器1410可以包括根据本公开的实施方式的一个或更多个上述半导体装置。例如，存储器1410可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以利用具有改善的操作特性的半导体存储器来得到具有改善的可靠性的存储器1410和存储器系统1400。
此外，根据本实现的存储器1410还可以包括具有非易失性存储器的特性的、作为非限制性示例的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)或磁随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410和接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，该处理器1421用于执行关于从存储器系统1400的外部通过接口1430输入的命令的运算以及处理从存储器系统1400的外部通过接口1430输入的命令。
接口1430在存储器系统1400与外部装置之间交换命令和数据。接口1430可以与诸如例如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡之类的装置中使用的接口兼容，或者可以与类似装置中使用的接口兼容。接口1430可以与一种或更多种不同类型的接口兼容。
根据本公开的实施方式的存储器系统1400可以还包括缓冲存储器1440，该缓冲存储器1440用于根据与外部装置、存储器控制器和存储器系统的接口的性能差异在接口1430和存储器1410之间高效地传送数据。例如，缓冲存储器1440可以包括第一导线、第二导线、存储器单元和衬层。第一导线可以在第一方向上延伸。第二导线可以被定位为高于第一导线，或者被定位为距基板相对更远。第二导线可以在与第一方向交叉的第二方向上延伸。存储器单元可以位于第一导线和第二导线之间。衬层可以被配置为围绕存储器单元。衬层可以包括势阱。因此，可以提供具有改善的操作特性的半导体存储器，并且缓冲存储器1440和存储器系统1400可以具有改善的可靠性。
此外，缓冲存储器1440可以还包括具有易失性存储器特性的SRAM(静态随机存取存储器)或DRAM(动态随机存取存储器)，或者可以还包括具有非易失性存储特性的相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁随机存取存储器(MRAM)。在这种情况下，缓冲存储器1440可以不包括根据本公开的实施方式的半导体装置。
可以在各种装置、系统或应用中实现基于本文档中公开的存储器装置的、图7至图11的电子装置或系统的以上示例中的特征。一些示例包括移动电话或其它便携式通信装置、平板计算机、笔记本或膝上型计算机、游戏机、智能TV套件、TV机顶盒、多媒体服务器、具有或没有无线通信功能的数码相机、具有无线通信能力的腕表或其它可穿戴装置。
本公开的上述实施方式旨在示例而不是限制本公开。可以有各种替代方案和等同方案。本发明不受本文描述的实施方式的限制。本发明也不限于任何特定类型的半导体装置。鉴于本公开，其它的增加、减少或修改是显而易见的，并且旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求于2020年5月26日在韩国知识产权局提交的韩国专利申请No.10-2020-0062795的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种电子装置，该电子装置包括：
第一导线，所述第一导线在第一方向上延伸；
第二导线，所述第二导线布置在所述第一导线上方并在与所述第一方向交叉的第二方向上延伸；
存储器单元，所述存储器单元在所述第一导线和所述第二导线之间的交叉区域中布置于所述第一导线和所述第二导线之间；以及
衬层，所述衬层被配置为在所述第一方向和所述第二方向上围绕所述存储器单元，所述衬层包括势阱。
2.根据权利要求1所述的电子装置，其中，所述衬层包括具有不同能带隙的多个层。
3.根据权利要求1所述的电子装置，其中，所述衬层具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第二层具有比所述第一层的能带隙和所述第三层的能带隙小的能带隙。
4.根据权利要求1所述的电子装置，其中，所述衬层具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第一层和所述第三层各自包含金属氧化物并且所述第二层包含半导体氮化物。
5.根据权利要求1所述的电子装置，其中，所述衬层具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第一层和所述第三层各自包含氧化铪层并且所述第二层包含亚硝酸硅层。
6.根据权利要求1所述的电子装置，其中，所述衬层的一部分延伸至所述第一导线在所述第二方向上的两个侧壁，并且延伸至所述第二导线在所述第一方向上的两个侧壁。
7.根据权利要求1所述的电子装置，其中，所述存储器单元包括可变电阻材料。
8.一种电子装置，该电子装置包括：
多条第一导线，所述多条第一导线在第一方向上延伸；
多条第二导线，所述多条第二导线布置在所述多条第一导线上方并在与所述第一方向交叉的第二方向上延伸；
多个存储器单元，所述多个存储器单元布置在所述多条第一导线和所述多条第二导线之间的交叉处；
第一衬层，所述第一衬层形成在所述多个存储器单元中的每一个在所述第二方向上的两个侧壁上；以及
第二衬层，所述第二衬层形成在所述多个存储器单元中的每一个在所述第一方向上的两个侧壁上，
其中，所述第一衬层和所述第二衬层中的每一者包括具有不同能带隙的多个层。
9.根据权利要求8所述的电子装置，该电子装置还包括层间绝缘层，所述层间绝缘层填充所述第一导线、所述第二导线和所述存储器单元之间的区域，
其中，所述层间绝缘层具有比所述第一衬层和所述第二衬层中的每一者的最外层的能带隙大的能带隙。
10.根据权利要求9所述的电子装置，其中，所述第一衬层和所述第二衬层中的每一者具有包括顺序地层叠的第一层和第二层的多层结构，并且其中，所述第二层具有比所述第一层的能带隙和所述层间绝缘层的能带隙小的能带隙。
11.根据权利要求8所述的电子装置，其中，所述第一衬层和所述第二衬层中的每一者具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第二层具有比所述第一层的能带隙和所述第三层的能带隙小的能带隙。
12.根据权利要求8所述的电子装置，其中，所述第一衬层和所述第二衬层中的每一者具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第一层和所述第三层各自包含金属氧化物并且所述第二层包含半导体氮化物。
13.根据权利要求8所述的电子装置，其中，所述第一衬层和所述第二衬层中的每一者具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第一层和所述第三层各自包含氧化铪层并且所述第二层包括亚硝酸硅层。
14.根据权利要求8所述的电子装置，其中，所述第一衬层的两个侧壁的端部被配置为接触所述第二衬层的两个侧壁的相应端部，以在所述第一方向和所述第二方向上围绕所述多个存储器单元中的每一个，并且其中，所述第一衬层的两个侧壁与所述第二衬层的最下层接触。
15.根据权利要求8所述的电子装置，其中，所述第一衬层的一部分延伸到所述多条第一导线中的每一条在所述第二方向上的两个侧壁，并且所述第一衬层的所述一部分完全覆盖所述多条第一导线中的每一条的所述两个侧壁，并且当从所述第二方向观看时具有不平坦的形状。
16.根据权利要求8所述的电子装置，其中，所述第二衬层的一部分延伸到所述多条第二导线中的每一条在所述第一方向上的两个侧壁，并且所述第二衬层的所述一部分完全覆盖所述多条第二导线中的每一条的所述两个侧壁，并且当从所述第一方向观察时具有板状。
17.根据权利要求8所述的电子装置，其中，所述多个存储器单元中的每一个包括可变电阻材料。
18.一种制造电子装置的方法，该方法包括以下步骤：
在基板上形成多个线图案，所述多个线图案中的每一个在第一方向上延伸并且包括顺序地层叠的第一导线和存储器图案；
在所述多个线图案中的每一个的侧壁上形成第一衬层，所述第一衬层包括具有不同能带隙的多个层；
在所述基板上形成层间绝缘层以填充所述多个线图案之间的空间；
在所述线图案和所述层间绝缘层上形成多条第二导线，所述第二导线在与所述第一方向交叉的第二方向上延伸；
使用所述第二导线作为蚀刻阻挡物蚀刻所述第一衬层、所述层间绝缘层和所述存储器图案来暴露出所述第一导线以形成多个存储器单元；以及
在所述多个存储器单元中的每一个的两个侧壁、经蚀刻的第一衬层、和经蚀刻的层间绝缘层的两个侧壁上形成第二衬层，所述第二衬层包括具有不同能带隙的多个层。
19.根据权利要求18所述的方法，其中，所述第一衬层和所述第二衬层中的每一者具有包括具有不同能带隙的所述多个层的多层结构，并且其中，所述多层结构具有势阱。
20.根据权利要求18所述的方法，其中，所述第一衬层和所述第二衬层中的每一者具有包括顺序地层叠的第一层、第二层和第三层的多层结构，并且其中，所述第二层具有比所述第一层的能带隙和所述第三层的能带隙小的能带隙。
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