CN111799371A - 半导体存储器件 - Google Patents

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Abstract

电子设备包括半导体存储器。半导体存储器包括：第一可变电阻元件，其耦接在第一配线与第二配线之间，该第一可变电阻元件包括在离第一配线第一距离处具有第一宽度的第一可变电阻层；以及第二可变电阻元件，其耦接在第二配线与第三配线之间，该第二可变电阻元件包括在离第二配线第一距离处具有第二宽度的第二可变电阻层。第一宽度大于第二宽度。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2019年4月4日提交的申请号为10-2019-0039603的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本专利文件涉及存储电路或存储器件及其在电子设备或电子系统中的应用。
背景技术
近来，随着电子设备趋向于小型化、低功耗、高性能和多功能等，在本领域中需要能够将信息储存在诸如计算机、便携式通信设备等的各种电子设备中的半导体器件，并且已经关于这样的半导体器件进行了研究。这样的半导体器件包括能够利用根据所施加的电压或电流而在不同的电阻状态之间切换的材料来储存数据的半导体器件，例如，RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
各种实施例涉及能够改善操作特性的存储器件及包括该存储器件的电子设备。
在一个实施例中，提供了一种包括半导体存储器的电子设备。半导体存储器可以包括：第一配线(wiring)、第二配线和第三配线，这三者被布置为彼此隔离，其中，第二配线在与第一配线和第三配线交叉的方向上延伸；第一可变电阻元件，其介于第一配线与第二配线之间，与第一配线和第二配线之间的交叉点重叠，并且包括第一可变电阻层；以及第二可变电阻元件，其介于第二配线与第三配线之间，与第二配线和第三配线之间的交叉点重叠，并且包括第二可变电阻层。在第一配线至第三配线的布置方向上第一可变电阻层在第一位置处的第一宽度可以与第二可变电阻层在对应于第一位置的第二位置处的第二宽度不同。
在电子设备中，在设定操作期间，流过第一可变电阻元件的电流的方向可以与第一可变电阻元件中的温度升高方向一致，并且在设定操作期间，流过第二可变电阻元件的电流的方向可以与第二可变电阻元件中的温度升高方向相反。第二宽度可以小于第一宽度。第二可变电阻层的宽度变化可以大于第一可变电阻层的宽度变化。第一可变电阻层和第二可变电阻层可以包括相变材料，并且第一可变电阻层和第二可变电阻层的晶体生长方向可以分别与流过第一可变电阻元件的电流和流过第二可变电阻元件的电流的方向一致。当流过第一可变电阻元件的电流的方向是从第一配线到第二配线的方向时，流过第二可变电阻元件的电流的方向可以是从第三配线到第二配线的方向。当流过第一可变电阻元件的电流的方向是从第二配线到第一配线的方向时，流过第二可变电阻元件的电流的方向可以是从第二配线到第三配线的方向。在设定操作期间，第一可变电阻元件的温度升高方向与第二可变电阻元件的温度升高方向可以彼此一致。第一可变电阻元件还可以包括第一选择元件层，以及第二可变电阻元件还可以包括第二选择元件层。在设定操作期间，第一可变电阻元件的温度升高方向可以是从第一可变电阻层到第一选择元件层的方向。在设定操作期间，第二可变电阻元件的温度升高方向可以是从第二可变电阻层到第二选择元件层的方向。当在第二可变电阻层中电流从第三位置流向第二位置时，第二可变电阻层在第三位置处的宽度可以大于第二可变电阻层在第二位置处的第二宽度。第二可变电阻层的宽度可以从第三位置向第二位置以逐渐或逐阶的方式减小。第二可变电阻层的在第三位置处的部分与第二可变电阻层的在第二位置处的部分可以由不同材料形成。电流可以从第二配线流向第一配线和第三配线。在设定操作期间，第一可变电阻元件的温度可以在从第二配线到第一配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第三配线到第二配线的方向上升高。相比于第一可变电阻层的面对第一配线的一个表面，第一位置可以更靠近第一可变电阻层的面对第二配线的另一表面，并且第二可变电阻层的第二宽度可以小于第一可变电阻层的第一宽度。电流可以从第一配线和第三配线流向第二配线。在设定操作期间，第一可变电阻元件的温度可以在从第一配线到第二配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第二配线到第三配线的方向上升高。相比于第一可变电阻层的面对第一配线的一个表面，第一位置可以更靠近第一可变电阻层的面对第二配线的另一表面，并且第二可变电阻层的第二宽度可以大于第一可变电阻层的第一宽度。电流可以从第二配线流向第一配线和第三配线。在设定操作期间，第一可变电阻元件的温度可以在从第二配线到第一配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第三配线到第二配线的方向上升高。相比于第一可变电阻层的面对第二配线的另一表面，第一位置可以更靠近第一可变电阻层的面对第一配线的一个表面，并且第一可变电阻层的第一宽度可以小于第二可变电阻层的第二宽度。电流可以从第一配线和第三配线流向第二配线。在设定操作期间，第一可变电阻元件的温度可以在从第一配线到第二配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第二配线到第三配线的方向上升高。相比于第一可变电阻层的面对第二配线的另一表面，第一位置可以更靠近第一可变电阻层的面对第一配线的一个表面，并且第二可变电阻层的第二宽度可以小于第一可变电阻层的第一宽度。半导体存储器还可以包括：第四配线，其沿第一配线至第三配线的布置方向设置在第三配线的一侧，以便与第三配线隔离，并且在与第三配线交叉的方向上延伸；以及第三可变电阻元件，其介于第三配线与第四配线之间，与第三配线和第四配线之间的交叉点重叠，并且包括第三可变电阻层。第三可变电阻层可以具有与第一可变电阻层相同的宽度。半导体存储器还可以包括：第五配线，其沿第一配线至第三配线的布置方向设置在第四配线的一侧，以便与第四配线隔离，并且在与第四配线交叉的方向上延伸；以及第四可变电阻元件，其介于第四配线与第五配线之间，与第四配线和第五配线之间的交叉点重叠，并且包括第四可变电阻层。第四可变电阻层可以具有与第二可变电阻层相同的宽度。
在一个实施例中，提供了一种包括半导体存储器的电子设备。所述半导体存储器可以包括：第一配线、第二配线和第三配线，这三者被布置为彼此隔离，其中，第二配线在与第一配线和第三配线交叉的方向上延伸；第一可变电阻元件，其介于第一配线与第二配线之间，与第一配线和第二配线之间的交叉点重叠，并且包括第一可变电阻层；以及第二可变电阻元件，其介于第二配线与第三配线之间，与第二配线和第三配线之间的交叉点重叠，并且包括第二可变电阻层。在设定操作期间，流过第一可变电阻元件的电流的方向可以与第一可变电阻元件中的温度升高方向一致，流过第二可变电阻元件的电流的方向可以与第二可变电阻元件中的温度升高方向相反，以及当在第二可变电阻层中电流从第二位置流到第一位置时，第二可变电阻层在第二位置处的宽度可以大于第二可变电阻层在第一位置处的宽度。
在电子设备中，第二可变电阻层的宽度变化可以大于第一可变电阻层的宽度变化。第一可变电阻层和第二可变电阻层可以包括相变材料，以及第一可变电阻层和第二可变电阻层的晶体生长方向可以分别与流过第一可变电阻元件的电流和流过第二可变电阻元件的电流的方向一致。当流过第一可变电阻元件的电流的方向是从第一配线到第二配线的方向时，流过第二可变电阻元件的电流的方向可以是从第三配线到第二配线的方向。当流过第一可变电阻元件的电流的方向是从第二配线到第一配线的方向时，流过第二可变电阻元件的电流的方向可以是从第二配线到第三配线的方向。在设定操作期间，第一可变电阻元件的温度升高方向与第二可变电阻元件的温度升高方向可以彼此一致。第一可变电阻元件还可以包括第一选择元件层，以及第二可变电阻元件还可以包括第二选择元件层。在设定操作期间，第一可变电阻元件的温度升高方向可以是从第一可变电阻层到第一选择元件层的方向。在设定操作期间，第二可变电阻元件的温度升高方向可以是从第二可变电阻层到第二选择元件层的方向。第二可变电阻层的宽度可以从第二位置向第一位置以逐渐或逐阶的方式减小。第二可变电阻层的在第一位置处的部分与第二可变电阻层的在第二位置处的部分可以由不同材料形成。电流可以从第二配线流到第一配线和第三配线。在设定操作期间，第一可变电阻元件的温度可以在从第二配线到第一配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第三配线到第二配线的方向上升高。第一位置可以比第二位置更靠近第三配线。电流可以从第一配线和第三配线流向第二配线。在设定操作期间，第一可变电阻元件的温度可以在从第一配线到第二配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第二配线到第三配线的方向上升高。第一位置可以比第二位置更靠近第二配线。电流可以从第二配线流向第一配线和第三配线，其中在设定操作期间，第一可变电阻元件的温度可以在从第二配线到第一配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第三配线到第二配线的方向上升高。第一位置可以比第二位置更靠近第一配线。电流可以从第一配线和第三配线流向第二配线。在设定操作期间，第一可变电阻元件的温度可以在从第一配线到第二配线的方向上升高。在设定操作期间，第二可变电阻元件的温度可以在从第二配线到第三配线的方向上升高。第一位置可以比第二位置更靠近第二配线。半导体存储器还可以包括：第四配线，其沿第一配线至第三配线的布置方向设置在第三配线的一侧，以便与第三配线隔离，并且在与第三配线交叉的方向上延伸；以及第三可变电阻元件，其介于第三配线与第四配线之间，与第三配线和第四配线之间的交叉点重叠，并且包括第三可变电阻层。第三可变电阻层可以具有与第一可变电阻层相同的宽度。半导体存储器还可以包括：第五配线，其沿第一配线至第三配线的布置方向设置在第四配线的一侧，以便与第四配线隔离，并且在与第四配线交叉的方向上延伸；以及第四可变电阻元件，其介于第四配线与第五配线之间，与第四配线和第五配线之间的交叉点重叠，并且包括第四可变电阻层。第四可变电阻层可以具有与第二可变电阻层相同的宽度。
电子设备还可以包括微处理器，所述微处理器包括：控制单元，其被配置为从微处理器的外部接收包括命令的信号，并执行命令的提取、解码或者控制微处理器信号的输入或输出；运算单元，其被配置为基于控制单元对命令进行解码的结果来执行运算；以及存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者用于执行运算的数据的地址，其中，半导体存储器是微处理器中的存储单元的一部分。
电子设备还可以包括处理器，所述处理器包括：核心单元，其被配置为通过使用数据，基于从处理器的外部输入的命令来执行与所述命令相对应的操作；高速缓冲存储单元，其被配置为储存用于执行运算的数据、与执行运算的结果相对应的数据、或者用于执行运算的数据的地址；以及总线接口，其连接在核心单元与高速缓冲存储单元之间，并且被配置为在核心单元与高速缓冲存储单元之间传输数据，其中，半导体存储器是处理器中的高速缓冲存储单元的一部分。
电子设备还可以包括处理系统，所述处理系统包括：处理器，其被配置为对由处理器接收的命令进行解码，并且基于对所述命令进行解码的结果来控制对信息的操作；辅助存储器件，其被配置为储存用于对命令进行解码的程序和信息；主存储器件，其被配置为调用和储存来自辅助存储器件的程序和信息，使得处理器可以在运行程序时使用程序和信息来执行操作；以及接口设备，其被配置为在处理器、辅助存储器件和主存储器件中的至少一个与外部之间执行通信，其中，半导体存储器是处理系统中的辅助存储器件或主存储器件的一部分。
电子设备还可以包括数据储存系统，所述数据储存系统包括：储存器件，其被配置为储存数据并且无论电源如何都保存所储存的数据；控制器，其被配置为根据从外部输入的命令来控制数据输入到储存器件和数据从储存器件输出；暂时储存器件，其被配置为暂时储存在储存器件与外部之间交换的数据；以及接口，其被配置为执行在储存器件、控制器和暂时储存器件中的至少一个与外部之间的通信，其中，半导体存储器是数据储存系统中的储存器件或暂时储存器件的一部分。
电子设备还可以包括存储系统，所述存储系统包括：存储器，其被配置为储存数据并且无论电源如何都保存所储存的数据；存储器控制器，其被配置为根据从外部输入的命令来控制数据输入到存储器和数据从存储器输出；缓冲存储器，其被配置为缓冲在存储器与外部之间交换的数据；以及接口，其被配置为执行在存储器、存储器控制器和缓冲存储器中的至少一个与外部之间的通信，其中，半导体存储器是存储系统中的存储器或缓冲存储器的一部分。
附图说明
图1是示出根据一个实施例的存储器件的立体图。
图2A和图2B是分别沿图1中的线A-A'和线B-B'截取的存储器件的截面图。
图3A示出了图1和图2的存储器件中的第一层叠结构ST1的温度分布。
图3B示出了在图1以及图2A和图2B的存储器件的第一可变电阻层127是相变材料时的结晶过程。
图3C示出了图2A和图2B的存储器件中的第二层叠结构ST2的温度分布。
图3D示出了在图1和图2A和图2B的存储器件的第二可变电阻层147是相变材料时的结晶过程。
图4A和图4B分别示出了沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件的截面图。
图5A至图5J是示出用于制造图4A和图4B的存储器件的过程的截面图。
图6A是用于描述用于形成第一可变电阻元件的刻蚀工艺的一部分的示图。
图6B是用于描述根据实施例的用于形成第二可变电阻元件的刻蚀工艺的一部分的示图。
图7A至图7C示出了根据一个实施例的第二可变电阻层247的各种截面形状。
图7D至图7F分别示出了相比于图7A至图7C的第一可变电阻层227的截面形状的各种改变。
图8A和图8B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件的截面图。
图9A和图9B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件的截面图。
图10A和图10B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件的截面图。
图11A和图11B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件的截面图。
图12A和图12B是示出根据一个实施例的存储器件的截面图。
图13示出了实施基于所公开的技术的存储电路的微处理器。
图14示出了实施基于所公开的技术的存储电路的处理器。
图15示出了实施基于所公开的技术的存储电路的系统。
图16示出了实施基于所公开的技术的存储电路的数据储存系统。
图17示出了实施基于所公开的技术的存储电路的存储系统。
具体实施方式
在下文中，将参考附图详细描述各种实施例。
附图可能未必按比例绘制，并且在一些情况下，在附图中的至少一些结构的比例可能已被夸大，以便清楚地示出所描述的示例或实施方式的某些特征。在附图或说明书中呈现在多层结构中具有两层或更多层的特定示例时，如所示的这些层的相对位置关系或布置这些层的顺序反映了所描述或所示出的示例的特定实施方式，并且不同的相对位置关系或布置这些层的顺序是可能的。另外，所描述或所示出的多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，一个或更多个附加层可以存在于所示出的两层之间)。作为具体示例，当所描述或所示出的多层结构中的第一层被称为在第二层“上”或“上方”或在衬底“上”或“上方”时，第一层可以直接形成在第二层或衬底上，但是也可以表示一个或更多个其他中间层可以存在于第一层与第二层或衬底之间的结构。应当理解，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与具有相同或相似名称的另一元件区分开来。因此，在一种情况下的第一元件可以在另一种情况下被称为第二元件或第三元件，而不脱离本发明的精神和范围。另外，还应当理解，本文中使用的术语“字线”或“位线”可以被称为“配线”。作为具体示例，本文中所使用的“第一字线”、“公共位线”和“第二字线”可以分别被称为“第一配线”、“第二配线”和“第三配线”。
图1是示出根据一个实施例的存储器件10的立体图。
参考图1，根据本实施例的存储器件10可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可以包括：第一字线110，其设置在衬底100上并沿第一方向(例如，平行于线A-A'的方向)延伸；公共位线130，其在第一字线110上方沿基本垂直于第一字线110的第二方向(例如，平行于线B-B'的方向)延伸；以及第一可变电阻元件120，其介于第一字线110与公共位线130之间，同时与第一字线110和公共位线130之间的交叉点重叠。第二层叠结构ST2可以包括：公共位线130；第二字线150，其在公共位线130上方沿第一方向延伸；以及第二可变电阻元件140，其介于公共位线130与第二字线150之间，同时与公共位线130和第二字线150之间的交叉点重叠。
第一字线110和公共位线130可以分别耦接到第一可变电阻元件120的底部和顶部，并且用于向第一可变电阻元件120供应电流或电压，并且公共位线130和第二字线150可以分别耦接到第二可变电阻元件140的底部和顶部，并且用于向第二可变电阻元件140供应电流或电压。公共位线130可以由第一层叠结构ST1和第二层叠结构ST2共享，并且用于同时驱动第一层叠结构ST1和第二层叠结构ST2。第一字线110、公共位线130和第二字线150可以具有包括各种导电材料的单层或多层结构，所述导电材料例如，诸如Pt、Ir、Ru、Al、Cu、W、Ti和Ta的金属或诸如TiN、TaN、WN和MoN的导电金属氮化物。
第一可变电阻元件120与第二可变电阻元件140中的每个可以包括根据在可变电阻元件两端供应的电流或电压而在不同的电阻状态之间切换的可变电阻材料，并且因此用作用于储存不同数据的存储单元。在假设第一可变电阻元件120和第二可变电阻元件140包括可变电阻材料的情况下，第一可变电阻元件120和第二可变电阻元件140可以具有各种结构，并且以各种方式在不同的电阻状态之间切换。
图2A和图2B分别是沿具有诸如图1所示配置的配置的存储器件的线A-A'和线B-B'截取的截面图。在图2A和图2B的实施例中，第一可变电阻元件120包括：第一底部电极层121、设置在第一底部电极层121上方的第一选择元件层123、设置在第一选择元件层123上方的第一中间电极层125、设置在第一中间电极层125上方的第一可变电阻层127以及设置在第一可变电阻层127上方的第一顶部电极层129。
第一底部电极层121可以用作第一字线110与第一可变电阻元件120之间的电流路径，并且可以具有包括低电阻导电材料的单层或多层结构，所述低电阻导电材料例如金属、碳或导电金属氮化物。金属或导电金属氮化物还可以包括碳。在另一个实施例中，可以省略第一底部电极层121。
第一选择元件层123可以具有阈值切换特性或开关切换特性，其中当供应到其顶部与底部的电压的大小比预定阈值电压小时，第一选择元件层123使电流中断或使电流绝少通过，而当供应到其顶部与底部的电压的大小等于或大于阈值电压或更大时，第一选择元件层123使电流快速通过，从而控制流向第一可变电阻层127的电流。第一选择元件层123可以包括：例如，二极管、双向阈值开关(OTS)材料(诸如硫族化物基材料)、混合离子电子导电(MIEC)材料(诸如含金属的硫族化物基材料)、金属绝缘体转变材料(MIT)(诸如NbO2或VO2)，或具有相对宽的带隙的隧穿电介质层(诸如SiO2或Al2O3)。
第一中间电极层125可以用作第一选择元件层123与第一可变电阻层127之间的电流路径，同时将第一选择元件层123与第一可变电阻层127彼此物理地分离。第一中间电极层125可以具有包括低电阻导电材料的单层或多层结构，所述低电阻导电材料例如，金属、碳或导电金属氮化物。金属或导电金属氮化物还可以包括碳。
第一可变电阻层127可以具有根据供应到其顶部与底部的电压或电流而在不同的电阻状态之间切换的特性。可变电阻层127可以具有包括单一材料并且具有可变电阻特性的单层结构，或者具有包括两层或更多层的组合并且具有可变电阻特性的多层结构。例如，第一可变电阻层127可以具有单层或多层结构，所述单层或多层结构包含用于RRAM、PRAM、MRAM或FRAM等的材料(即，金属氧化物诸如钙钛矿基氧化物或过渡金属氧化物)、相变材料(诸如硫族化物化合物)、铁电材料或铁磁材料。
在本实施例中，第一可变电阻层127可以包括相变材料。在这种情况下，第一可变电阻层127可以由于根据流过其顶部与底部的电流所产生的焦耳热而在非晶态与晶态之间切换。当第一可变电阻层127处于非晶态时，第一可变电阻层127可以处于相对高的电阻状态。另一方面，当第一可变电阻层127处于晶态时，第一可变电阻层127可以处于低电阻状态。通过相变材料的这种电阻差异，可以储存数据。然而，本实施例不限于此。当第一可变电阻层127的电阻状态切换被执行或受热影响时，第一可变电阻层127可以以各种方式包括具有可变电阻特性的可变电阻材料。
当第一可变电阻层127包括作为相变材料的硫族化物基材料时，第一可变电阻层127可以包含例如锗(Ge)-锑(Sb)-碲(Te)(GST)。在第一可变电阻层127之内的Ge、Sb和Te的化学组成比率可以以各种方式修改。例如，Ge-Sb-Te可以包括Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4或Ge1Sb4Te7。然而，本实施例不限于此，并且在该实施例中，第一可变电阻层127可以包括除上述GST之外的各种硫族化物材料。例如，第一可变电阻层127可以包括选自硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)和硒(Se)中的两种或更多种的组合。在第一可变电阻层127中包括的元素的化学组成比率可以以各种方式修改。此外，第一可变电阻层127还可以包括一种或更多种选自硼(B)、碳(C)、氮(N)、氧(O)、磷(P)和硫(S)的掺杂剂。
根据组成第一可变电阻层127的元素的化学组成比率和/或在第一可变电阻层127中包含的掺杂剂，可以调整第一可变电阻层127的特性，所述特性包括结晶温度、熔点、相变速度、驱动电流和信息保持力等。第一可变电阻层127可以具有单层结构或多层结构，所述多层结构包括层叠在其中的两个或更多个不同的相变材料层。
当上述第一选择元件层123包括作为OTS材料的硫族化物基材料时，第一选择元件层123可以包含与第一可变电阻层127不同的硫族化物基材料，即，硫族化物基材料包含有不同类型的元素或具有不同的化学组成比率，或者硫族化物基材料包含有不同类型的杂质。例如，第一选择元件层123可以由Ge、Se和Sb组成。尽管第一选择元件层123和第一可变电阻层127包含硫族化物基材料，但是组成第一选择元件层123与第一可变电阻层127中的每个的元素的类型或化学组成比率或者其中包含的杂质的类型可以被改变，使得第一选择元件层123能够呈现出开关切换特性并且第一可变电阻层127能够呈现出可变电阻特性。具体地，第一选择元件层123可以呈现出非持久性电压驱动的开关切换特性，同时可变电阻层127可以呈现出持久性温度驱动的可变电阻特性。
本文中，只要在第一选择元件层123两端的电压小于选择层阈值电压，第一选择元件层123就可以防止电流流动，并且一旦等于或大于选择层阈值电压的电压被施加，只要电流大于或等于保持电流，就可以允许电流流动。
在低电阻状态和高电阻状态下，第一可变电阻层127都可以允许电流流动。当第一可变电阻层127处于高电阻状态(例如，非晶态)时，与低电阻状态(例如，晶态)相比，第一可变电阻层127可以使低得多的电流通过，这不表示第一可变电阻层127使电流中断。当第一可变电阻层127处于非晶态并且施加在第一可变电阻层127两端的电压大于或等于可变电阻层阈值电压时，第一可变电阻层127可以进入非持久性切换状态，在该状态中第一可变电阻层127的电阻大大减小，允许更多电流流过第一可变电阻层127。
因此，第一选择元件层123可以由比处于非持久性切换状态下的第一可变电阻层127的电阻具有更高的开态电阻的材料形成。因此，如下所述，第一可变电阻元件120中的第一选择元件层123的温度可以高于其他层的温度。
第一顶部电极层129可以设置在第一可变电阻元件120的最上部以将公共位线130与第一可变电阻元件120连接，并且具有包括低电阻导电材料的单层或多层结构，所述低电阻导电材料例如，金属、碳或金属氮化物。金属或导电金属氮化物还可以包括碳。
第二可变电阻元件140可以具有与第一可变电阻元件120基本相同的结构，并且因此包括分别与第一底部电极层121、第一选择元件层123、第一中间电极层125、第一可变电阻层127和第一顶部电极层129相对应的第二底部电极层141、第二选择元件层143、第二中间电极层145、第二可变电阻层147和第二顶部电极层149。第二可变电阻元件140中的一个或更多个元件可以与第一可变电阻元件120的对应元件具有基本相同的材料、厚度和宽度。
第一可变电阻元件120与第二可变电阻元件140中的每个可以具有岛状。在图2A和图2B所示的实施例，在第一方向上，第一可变电阻元件120的两个侧壁可以与公共位线130的两个侧壁对齐，并且在第二方向上，第一可变电阻元件120的两个侧壁可以与第一字线110的两个侧壁对齐。类似地，在第一方向上，第二可变电阻元件140的两个侧壁可以与公共位线130的两个侧壁对齐，并且在第二方向上，第二可变电阻元件140的两个侧壁可以与第二字线150的两个侧壁对齐。这是因为第一可变电阻元件120与第一字线110和公共位线130一起被图案化，并且第二可变电阻元件140与公共位线130和第二字线150一起被图案化。然而，本公开的实施例不限于此，而是第一可变电阻元件120可以与第一字线110和公共位线130分开被图案化，使得其侧壁不与第一字线110的侧壁和公共位线130的侧壁对齐，并且第二可变电阻元件140可以与公共位线130和第二字线150分开被图案化，使得其侧壁不与公共位线130的侧壁和第二字线150的侧壁对齐。
未描述的标记ILD可以表示设置在第一字线110之间、第一可变电阻元件120之间、公共位线130之间、第二可变电阻元件140之间以及第二字线150之间的层间电介质层。
在图2A和图2B的存储器件中，第一可变电阻元件120与第二可变电阻元件140可以具有相同的结构但具有不同的操作特性。这是因为第一可变电阻元件120与第二可变电阻元件140共享公共位线130，使得流过第一可变电阻元件120的电流的方向与流过第二可变电阻元件140的电流的方向相反。例如，如图2A和图2B中的虚线箭头所示，在第一可变电阻元件120中的电流可以从公共位线130流向第一字线110，即，从顶部到底部，但是第二可变电阻元件140中的电流可以从公共位线130流向第二字线150，即，从底部到顶部。将参考图3A至图3D更详细地描述在每种情况下可能发生的现象。
图3A是示出图1和图2的存储器件中的第一层叠结构ST1的温度分布的曲线图，图3B是用于描述在图1和图2的存储器件的第一可变电阻层127为相变材料时的结晶过程的示图，图3C是示出在图1和图2的存储器件中的第二层叠结构ST2的温度分布的曲线图，以及图3D是用于描述在图1和图2的存储器件的第二可变电阻层147为相变材料时的结晶过程的示图。
图3A至图3D示出了在可变电阻元件处于高电阻(非晶)状态时在可变电阻元件(诸如第一可变电阻元件120或第二可变电阻元件140)的设定操作期间的表现。在设定操作中，选择元件层被切换为开，并且比可变电阻层阈值电压大的电压被施加到可变电阻层。所施加的电压高于可变电阻层阈值电压使得可变电阻层进入具有较低电阻的非持久性切换状态。结果，设定电流可以流过可变电阻层。
流过可变电阻层的设定电流将可变电阻层加热，这使可变电阻层退火，使得其随时间从非晶态转变为晶态。由于在可变电阻层的更阳性侧(more-positive side)处的场诱导成核，结晶趋于在可变电阻层的更阳性侧处开始，并且从那里开始沿电流流过可变电阻层的方向进行。
如上所述，第一选择元件层123需要能够在关时使电流中断，这可能导致第一选择元件层123在开时具有更高的电阻。结果，在上述设定操作期间，在构成第一层叠结构ST1的层之中，第一选择元件层123可以具有最高的电阻，比第一可变电阻层127的切换状态的电阻高。此外，由于第一字线110、第一底部电极层121、第一中间电极层125、第一顶部电极层129和公共位线130为导电材料，因此它们自然可以具有比第一选择元件层123低的电阻。因此，由于在每层中由设定电流所产生的热量与该层的电阻成比例，因此图3A的温度分布显示出，在设定操作期间，第一层叠结构ST1中的第一选择元件层123具有最高温度，并且第一层叠结构ST1的温度从第一选择元件层123开始沿两个方向(即，朝向第一字线110和朝向公共位线130)降低。因此，第一可变电阻层127的温度可以在从与第一顶部电极层129的界面到与第一中间电极层125的界面的方向上升高。
如上所述，第一可变电阻元件120中的电流可以从公共位线130流向第一字线110，即，从顶部到底部。结果，参考图3B，在设定操作期间，形成第一可变电阻层127的相变材料在与第一顶部电极层129的界面处开始成核，并且随着在成核过程中形成的核生长与融合(merge)，晶体生长可以沿从顶部向底部的方向发生。
结果，参考图3A和图3B，第一可变电阻层127中的相变材料的结晶方向可以与温度升高方向一致。因此，结晶可能相对较快。
第二选择元件层143具有与上述第一选择元件层123类似的特性。因此，在设定操作期间，在构成第二层叠结构ST2的层之中，第二选择元件层143可以具有最高的电阻。因此，图3C的温度分布显示出，在设定操作期间，第二层叠结构ST2中的第二选择元件层143具有最高的温度，并且第二层叠结构ST2的温度从第二选择元件层143开始沿着两个方向(即，朝向公共位线130和朝向第二字线150)降低。因此，第二层叠结构ST2可以具有与第一层叠结构ST1相同或相似的温度分布。
然而，第二可变电阻元件140中的电流可以从公共位线130流向第二字线150，即，从底部到顶部。因此，参考图3D，当形成第二可变电阻层147的相变材料结晶时，成核可以发生在与第二中间电极层145的界面处，并且晶体生长可以沿从底部到顶部的方向发生。
结果，参考图3C和图3D，在第二可变电阻层147中的相变材料的结晶方向可以与该层中的温度升高方向相反。因此，结晶可能相对较慢。
简而言之，在第一可变电阻元件120和第二可变电阻元件140的设定操作期间，第一可变电阻层127的结晶可能相对较快，但是第二可变电阻层147的结晶可能相对较慢。因此，第一可变电阻元件120与第二可变电阻元件140可以具有不同的操作特性。例如，在将相变材料从非晶态改变为晶态的设定操作期间，第一可变电阻元件120的设定操作速度可以高于第二可变电阻元件140的设定操作速度。
这些实施例可以减小在第一可变电阻元件120与第二可变电阻元件140之间的操作特性的差异。
图4A和图4B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件的截面图。在本实施例中，将省略与上述实施例的组件基本相同的组件的详细描述，并且下面的描述将集中于它们之间的差异。
参考图4A和图4B，根据本实施例的存储器件可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可以包括：第一字线210，其设置在衬底200上并沿第一方向(例如，平行于线A-A'的方向)延伸；公共位线230，其在第一字线210上方沿基本垂直于第一字线210的第二方向(例如，平行于线B-B'的方向)延伸；以及第一可变电阻元件220，其介于第一字线210与公共位线230之间，同时与第一字线210和公共位线230之间的交叉点重叠。第二层叠结构ST2可以包括：公共位线230；第二字线250，其在公共位线230上方沿第一方向延伸；以及第二可变电阻元件240，其介于公共位线230与第二字线250之间，同时与公共位线230和第二字线250之间的交叉点重叠。
第一可变电阻元件220包括第一底部电极层221、第一选择元件层223、第一中间电极层225、第一可变电阻层227和第一顶部电极层229。第二可变电阻元件240可以包括层叠的第二底部电极层241、第二选择元件层243、第二中间电极层245、第二可变电阻层247和第二顶部电极层249。然而，本实施例不限于此，而是可以省略第一底部电极层221、第一中间电极层225和第一顶部电极层229中的至少一个以及第二底部电极层241、第二中间电极层245和第二顶部电极层249中的至少一个。可选地，如果需要，还可以在第一中间电极层225与第一可变电阻层227之间以及在第二中间电极层245与第二可变电阻层247之间插入一个或更多个层(未示出)，例如，用于加热的加热器材料等。
除了第一可变电阻层227和第二可变电阻层247的形状之外，第一可变电阻元件220与第二可变电阻元件240可以彼此基本相同。即，第一底部电极层221、第一选择元件层223、第一中间电极层225和第一顶部电极层229可以分别由与第二底部电极层241、第二选择元件层243、第二中间电极层245和第二顶部电极层249基本相同的材料形成，并且分别与第二底部电极层241、第二选择元件层243、第二中间电极层245和第二顶部电极层249具有相同的层结构(单层或多层结构)和形状。第一可变电阻层227与第二可变电阻层247可以由相同的材料形成并且具有相同的层结构。然而，如下面将更详细地描述的，第一可变电阻层227与第二可变电阻层247具有不同的形状。
在第二方向上，第一可变电阻元件220的两个侧壁可以与第一字线210对齐，并且第二可变电阻元件240的两个侧壁可以与第二字线250对齐。由于第一字线210与第二字线250可以具有相同的临界尺寸(CD)同时基本上彼此重叠，因此第一可变电阻元件220与第二可变电阻元件240在第二方向上的宽度可以彼此相等。即，第一可变电阻层227与第二可变电阻层247在第二方向上的宽度可以彼此相等。然而，在第一方向上，除了第二可变电阻层247之外，第一可变电阻元件220的两个侧壁和第二可变电阻元件240的两个侧壁可以与公共位线230对齐并且具有与公共位线230基本相同的CD。然而，在第一方向上，第二可变电阻层247可以具有其宽度从底部到顶部减小的形状，从而使两个侧壁相对于衬底200的表面以锐角倾斜。
结果，在第一方向上，第一可变电阻层227可以具有其宽度从底部到顶部恒定的形状，但是第二可变电阻层247可以具有其宽度从底部到顶部减小的形状。因此，在第一方向上，在离公共位线230第一距离d1处的第二可变电阻层247的上部的宽度247UW可以小于在离第一字线210第一距离d1处的第一可变电阻层227的上部的宽度227UW。此外，在离公共位线230第一距离d1处的第二可变电阻层247的上部的宽度247UW可以小于在离公共位线230第二距离d2处的第二可变电阻层247的下部的宽度247LW，第二距离d2小于第一距离d1。
第一可变电阻层227的上部与第二可变电阻层247的上部中的每个可以指相应的可变电阻层距其底表面的高度等于或大于可变电阻层的厚度的一半的部分。换言之，当第一可变电阻层227和第二可变电阻层247距其底表面的第一高度分别等于或大于第一可变电阻层227和第二可变电阻层247的厚度的1/2时，第二可变电阻层247在第一高度处的宽度可以小于第一可变电阻层227的宽度。
在本实施例中，已经描述了第二可变电阻层247的宽度在第一方向上减小的情况。这是因为在利用公共位线230将第二可变电阻层247图案化的工艺期间执行了将第二可变电阻层247的宽度减小的工艺。然而，在另一个实施例中，第二可变电阻层247的宽度可以在第二方向上减小或在第一方向和第二方向上都减小。在任何方向上，第二可变电阻层247的上部的宽度可以小于第一可变电阻层227的上部的宽度。
如图4A中的虚线箭头所示，第一可变电阻元件220中的电流可以从公共位线230流向第一字线210，即，从顶部到底部，但是第二可变电阻元件240中的电流可以从公共位线230流向第二字线250，即，从底部到顶部。因此，当第一可变电阻层227和第二可变电阻层247为相变材料时，在第一可变电阻层227中可能发生从与第一顶部电极层229的界面朝向底部的晶体生长，并且在第二可变电阻层247中可能发生从与第二中间电极层245的界面朝向顶部的晶体生长。
在设定操作期间，第一可变电阻元件220的主温度升高方向和第二可变电阻元件240的主温度升高方向可以分别对应于面向第一选择元件层223的方向和面向第二选择元件层243的方向，即，从顶部向底部的方向，并因此彼此一致。具体地，由于第一可变电阻层227的宽度根据高度而基本恒定，所以主温度升高方向可以基本上与第一可变电阻层227的温度升高方向一致。由于在第一可变电阻层227中的晶体生长方向与温度升高方向彼此一致，因此第一可变电阻层227可以容易地结晶。
然而，由于第二可变电阻层247具有其宽度从底部向顶部减小的形状或具体地其宽度在第一方向上减小的形状，因此第二可变电阻层247的电阻可以从底部向顶部增大。电阻的增大可能导致由通过第二可变电阻层247的电流所产生的热量增加，并导致温度升高。因此，尽管第二可变电阻元件240的主温度升高方向对应于从顶部到底部的方向，但是由于第二可变电阻层247的上部的温度因其上部的宽度减小而升高的趋势，第二可变电阻层247的温度从顶部向底部升高的程度可以减小，或者第二可变电阻层247的温度可以相反地从底部向顶部升高。结果，第二可变电阻层247中的结晶可以比在根据图2A和图2B的实施例的第二可变电阻层147中进行得更快。结果，相比于在图2A和图2B中的存储器件，在图4A和图4B的存储器件20中，第一可变电阻层227与第二可变电阻层247的操作特性(例如，设定操作速度等)可以彼此更相似。
图5A至图5J是示出制造图4A和图4B的存储器件的过程的截面图。图6A是用于描述用于形成第一可变电阻元件的刻蚀工艺的一部分的示图，以及图6B是用于描述用于形成第二可变电阻元件的刻蚀工艺的一部分的示图。
参考图5A和图5B，可以在衬底200上方形成第一字线材料层210'、第一底部电极材料层221'、第一选择元件材料层223'、第一中间电极材料层225'、第一可变电阻材料层227'和第一顶部电极材料层229'。
参考图5C和图5D，可以在第一顶部电极材料层229'上形成用于形成第一字线的掩模图案(未示出)，例如，沿第一方向延伸的线形掩模图案，并且可以使用该掩模图案作为刻蚀阻挡层来刻蚀材料层210'、221'、223'、225'、227'和229'。作为该工艺的结果，可以形成多个第一字线210，它们在第一方向上延伸的同时在第二方向上彼此分离。此外，可以在第一字线210上方形成线形材料层图案221〞、223〞、225〞、227〞和229〞，它们在第一方向上延伸同时与每个第一字线210重叠。材料层图案221〞、223〞、225〞、227〞和229〞可以被称为初始第一可变电阻元件220'。
然后，第一层间电介质层ILD1可以被设置在各自包括第一字线210和初始第一可变电阻元件220'的层叠结构之间。
参考图5E和图5F，可以在初始第一可变电阻元件220'和第一层间电介质层ILD1上方形成公共位线材料层230'、第二底部电极材料层241'、第二选择元件材料层243'、第二中间电极材料层245'、第二可变电阻材料层247'和第二顶部电极材料层249'。
参考图5G和图5H，可以在第二顶部电极材料层249'上形成用于形成公共位线的掩模图案(未示出)，例如，沿第二方向延伸的线形掩模图案。使用该掩模图案作为刻蚀阻挡层，可以刻蚀材料层230'、241'、243'、245'、247'和249'，并且可以刻蚀因刻蚀材料层230'、241'、243'、245'、247'和249'而被暴露出的初始第一可变电阻元件220'和第一层间电介质层ILD1。作为该工艺的结果，可以形成多个公共位线230，它们在第二方向上延伸的同时在第一方向上彼此分离。此外，可以在公共位线230上方形成线形材料层图案241〞、243〞、245〞、247〞和249〞，它们在第二方向上延伸的同时与每个公共位线230重叠。材料层图案241〞、243〞、245〞、247〞和249〞可以被称为初始第二可变电阻元件240'。在公共位线230下方，可以通过刻蚀初始第一可变电阻元件220'来形成第一可变电阻元件220。第一可变电阻元件220可以在与第一字线210和公共位线230重叠的区域中具有岛状，第一可变电阻元件220在第二方向上的侧壁可以与第一字线210对齐，并且第一可变电阻元件220在第一方向上的侧壁可以与公共位线230对齐。
在该刻蚀工艺期间，可以调整第二可变电阻材料层247'的刻蚀条件以减小在第一方向上第二可变电阻材料图案247〞的上部的宽度。
例如，在刻蚀第二可变电阻材料层247'的上部时使用的刻蚀气体可以与在刻蚀第二可变电阻材料层247'的下部时使用的刻蚀气体不同。在刻蚀第二可变电阻材料层247'的上部时使用的刻蚀气体可以比在刻蚀第二可变电阻材料层247'的下部时使用的刻蚀气体具有更高的各向异性刻蚀特性，使得在刻蚀下部期间上部被底切。与此相比，在刻蚀第一可变电阻材料层227'和/或刻蚀第一可变电阻材料层图案227〞时，可以使用相同类型的刻蚀气体。
对于另一个示例，可以使用在刻蚀第二顶部电极材料层249'时执行充分的过刻蚀的方法。与此相比，当刻蚀第一顶部电极材料层229'或第一顶部电极材料层图案229〞时，可以不执行过刻蚀或者可以执行较不充分的过刻蚀。在下文中，将参考图6A和图6B更详细地描述该工艺。
参考图6B，在用于形成图5D的初始第二可变电阻元件240'的刻蚀工艺期间，在刻蚀第二顶部电极材料层249'时，可以执行充分的过刻蚀至第二深度d2。因此，可以在第二顶部电极材料层图案249〞下方形成底切UC。当利用所形成的底切UC通过后续工艺刻蚀第二可变电阻材料层247'时，因为第二可变电阻材料层247'的上部的宽度已被减小，所以可以形成在顶部具有最小宽度并且其宽度朝向底部增大的第二可变电阻材料层图案247〞。
为了比较而参考图6A，在用于形成图5C和图5D的初始第一可变电阻元件220'的刻蚀工艺期间，第一顶部电极材料层229'可以被过刻蚀至小于第二深度d2的第一深度d1或者几乎不被过刻蚀。可选地，在用于形成图5G和图5H的第一可变电阻元件220的刻蚀工艺期间，第一顶部电极材料层图案229〞可以被过刻蚀至小于第二深度d2的第一深度d1或者几乎不被过刻蚀。因此，在第一顶部电极材料层图案229〞或第一顶部电极层229下方，不会形成底切，或者可以形成比第二顶部电极材料层图案249〞下方的底切更小的底切。因此，第一可变电阻材料层图案227〞在第一方向和/或第二方向上的宽度可以是恒定的，或者第一可变电阻材料层图案227〞可以在顶部具有最小宽度，同时其宽度朝向底部增大。然而，在这种情况下，该最小宽度可以大于第二可变电阻材料层图案247〞在第一方向上的最小宽度。
返回参考图5G和图5H，第二层间电介质层ILD2可以设置在第一可变电阻元件220之间、公共位线230之间以及初始第二可变电阻元件240'之间。
参考图5I和图5J，可以在初始第二可变电阻元件240'和第二层间电介质层ILD2上方形成第二字线材料层(未示出)。然后，利用用于形成第二字线的掩模图案(未示出)，即，沿第一方向延伸的线形掩模图案，可以刻蚀第二字线材料层，并且可以刻蚀因刻蚀字线材料层而被暴露出的初始第二可变电阻元件240'和第二层间电介质层ILD2。作为该工艺的结果，可以形成多个第二字线250，它们在第一方向上延伸的同时在第二方向上彼此分离。此外，在第二字线250下方，可以通过刻蚀初始第二可变电阻元件240'来形成第二可变电阻元件240。第二可变电阻元件240可以在与第二字线250和公共位线230重叠的区域中具有岛状，第二可变电阻元件240在第二方向上的两个侧壁可以与第二字线250对齐，除了第二可变电阻层247之外的第二可变电阻元件240在第一方向上的两个侧壁可以与公共位线230对齐。
然而，所述制造方法也可以以各种方式进行修改。例如，可以通过图5I和图5J的刻蚀工艺来减小第二可变电阻层247的上部的宽度，而不是通过图5G和图5H的刻蚀工艺来减小第二可变电阻材料层图案247〞的上部的宽度。对于另一个示例，可以通过图5G和图5H以及图5I和图5J的刻蚀工艺来减小第二可变电阻材料层图案247〞的上部的宽度和第二可变电阻层247的上部的宽度。
对于另一个示例，在执行图5A和图5B以及图5C和图5D的工艺之后，公共位线材料层230'可以形成在图5C和图5D的工艺的所得结构上并被图案化以形成公共位线230。然后，可以刻蚀由公共位线230暴露出的初始第一可变电阻元件220'和第一层间电介质层ILD，以形成第一可变电阻元件220。可以用电介质材料填充在第一可变电阻元件220与被刻蚀的第一层间电介质层ILD之间的空间。因此，可以首先完成第一层叠结构ST1。然后，可以在第一层叠结构ST1上方形成材料层图案241〞、243〞、245〞、247〞和249〞，使用具有与用于形成公共位线230的掩模图案相同的形状的掩模图案来刻蚀，以及使用用于形成第二字线250的掩模图案来刻蚀，从而形成第二层叠结构ST2。即，形成第一层叠结构ST1的工艺与形成第二层叠结构ST2的工艺可以彼此分开。
在上述实施例中，已经描述了除了第二可变电阻层247之外的第一可变电阻元件220和第二可变电阻元件240的侧壁与第一字线210、公共位线230和第二字线250对齐，并且第二可变电阻层247的宽度在第一方向和/或第二方向上从底部向顶部逐渐减小，使得最上面的部分具有最小宽度。然而，这些实施例不限于此，并且只要第二可变电阻层247在其上部的特定高度处(在与第二可变电阻层247中的设定操作期间成核和晶体生长开始的地方远离的部分处)具有最小宽度和/或平面尺寸，并且所述最小宽度和/或平面尺寸小于第一可变电阻层227在其上部的相应高度处的宽度和/或平面尺寸，就可以对这些实施例进行改变。将参考图7A至图7F来描述这些修改。
图7A至图7C是示出第二可变电阻层247的截面形状的各种修改的示图。图7D至图7F是示出分别与图7A至图7C相比，第一可变电阻层227的截面形状的各种修改的示图。
参考图7A和图7D，可以不以直线形状而是以流线形状形成第二可变电阻层247-1在第一方向和/或第二方向上的侧表面的至少一部分。该结构可以基于工艺的特性。因此，第二可变电阻层247-1可以不在最上部处而是在比最上部略低的高度处具有最小宽度WA。在相应的高度处，第一可变电阻层227-1的宽度WB可以比第二可变电阻层247-1的最小宽度WA大，因此第二可变电阻层247-1在该高度处的横截面面积可以比第一可变电阻层227-1的对应横截面面积小。
参考图7B和图7E，第二可变电阻层247-2在第一方向和/或第二方向上的侧表面可以具有阶梯形状。在本实施例中，图7B示出了第二可变电阻层247-2的侧表面具有两级的阶梯形状。然而，第二可变电阻层247-2的侧表面可以具有三级或更多级的阶梯形状。该结构可以基于工艺的特性。即使在这种情况下，第二可变电阻层247-2的上阶梯也可以具有比其下阶梯更小的宽度。当第二可变电阻层247-2具有三级或更多级的阶梯形状时，阶梯的宽度可以朝向顶部减小。然而，第一可变电阻层227-2可以具有基本恒定的宽度。
参考图7C和图7F，第二可变电阻层247-3可以具有第一层247-3A与第二层247-3B的层叠结构，并且第一层247-3A可以具有比第二层247-3B大的宽度。第一层247-3A与第二层247-3B可以由不同的材料形成。例如，尽管第一层247-3A和第二层247-3B由相变材料形成，但是构成各个层的元素的类型或化学组成比率以及注入到各个层中的杂质的类型可以彼此不同。具体地，在相同的刻蚀条件下，相比于第二层247-3B，第一层247-3A可以由具有更高的各向异性刻蚀特性的材料形成。在本实施例中，图7C示出了第二可变电阻层247-3具有两层。然而，第二可变电阻层247-3可以具有三层或更多层。另一方面，第一可变电阻层227-3也可以具有第一层227-3A与第二层227-3B的层叠结构，但是第一层227-3A与第二层227-3B可以具有基本相同的宽度。
图8A和图8B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件30的截面图。
参考图8A和图8B，根据本实施例的存储器件30可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可以包括：第一字线410，其设置在衬底400上并沿第一方向(例如，平行于线A-A'的方向)延伸；公共位线430，其在第一字线410上方沿基本垂直于第一字线410的第二方向(例如，平行于线B-B'的方向)延伸；以及第一可变电阻元件420，其介于第一字线410与公共位线430之间，同时与第一字线410和公共位线430之间的交叉点重叠，并且第二层叠结构ST2可以包括：公共位线430；第二字线450，其在公共位线430上方沿第一方向延伸；以及第二可变电阻元件440，其介于公共位线430与第二字线450之间，同时与公共位线430和第二字线450之间的交叉点重叠。可变电阻元件420的具有附图标记421、423、425、429的元件和可变电阻元件440的具有附图标记441、443、445、449的元件分别对应于图4A的可变电阻元件220的具有附图标记221、223、225、229的元件和可变电阻元件240的具有附图标记241、243、245、249的元件，因此为了简洁起见省略其描述。
第一可变电阻元件420可以不具有与第一字线410和公共位线430对齐的侧壁。这是因为第一可变电阻元件420与第一字线410和公共位线430分开地图案化。例如，第一可变电阻元件420的图案化可以通过岛状的掩模图案(未示出)执行。因此，第一可变电阻元件420可以具有圆柱状或与圆柱状类似的形状。类似地，第二可变电阻元件440可以不具有与公共位线430和第二字线450对齐的侧壁。
第二可变电阻元件440的第二可变电阻层447可以具有圆柱状，其宽度从底部向顶部减小。即，第二可变电阻层447的侧壁可以在所有方向上倾斜。因此，第二可变电阻层447的沿着线A-A'的第一上部宽度447UW-A和沿着线B-B'的第二上部宽度447UW-B可以分别小于第一可变电阻层427的沿着线A-A'的第三上部宽度427UW-A和沿着线B-B'的第四上宽度427UW-B。
图9A和图9B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件40的截面图。在本实施例中，流过存储器件40的电流的方向可以与上述实施例中流过存储器件20和存储器件30的电流的方向相反。
参考图9A和图9B，根据本实施例的存储器件40可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可以包括：第一字线510，其设置在衬底500上并沿第一方向(例如，平行于线A-A'的方向)延伸；公共位线530，其在第一字线510上方沿基本垂直于第一字线510的第二方向(例如，平行于线B-B'的方向)延伸；以及第一可变电阻元件520，其介于第一字线510与公共位线530之间，同时与第一字线510和公共位线530之间的交叉点重叠，并且第二层叠结构ST2可以包括：公共位线530；第二字线550，其在公共位线530上方沿第一方向延伸；以及第二可变电阻元件540，其介于公共位线530与第二字线550之间，同时与公共位线530和第二字线550之间的交叉点重叠。可变电阻元件520的具有附图标记521、523、525、529的元件和可变电阻元件540的具有附图标记541、543、545、549的元件分别对应于图4A的可变电阻元件220的具有附图标记221、223、225、229的元件和图4B的可变电阻元件240的具有附图标记241、243、245、249的元件，因此为了简洁起见省略其描述。
与上述实施例不同，由于以下原因，第一可变电阻元件520的第一可变电阻层527的宽度可以从底部向顶部减小。
如图9A中的虚线箭头所示，第一可变电阻元件520中的电流可以从第一字线510流向公共位线530，即，从底部到顶部，但是第二可变电阻元件540中的电流可以从第二字线550流向公共位线530，即，从顶部到底部。因此，当第一可变电阻层527和第二可变电阻层547为相变材料时，第一可变电阻层527中的晶体生长可以从与第一中间电极层525的界面朝向顶部进行，并且第二可变电阻层547中的晶体生长可以从与第二顶部电极层549的界面朝向底部进行。
如在之前的实施例中那样，第二可变电阻层547的温度可以在朝向第二选择元件层543的方向上升高。由于第二可变电阻层547的晶体生长方向与温度升高方向彼此一致，因此第二可变电阻层547可以更容易地结晶。
然而，由于第一可变电阻层527具有其宽度从底部向顶部或具体地在第二方向上减小的形状，因此第一可变电阻层527的电阻可以从底部向顶部增大。在第一顶部电极层529附近的区域中电阻增大可能导致那些区域中温度升高。结果，可以使第一可变电阻层527的温度从顶部向底部升高的速率降低，或者可以使第一可变电阻层527的温度从底部向顶部升高。结果，第一可变电阻层527的形状可以使得晶体生长方向上的温度降低被减小，或者可以使得温度在晶体生长方向上升高，从而使第一可变电阻层527的结晶更容易。
图10A和图10B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件50的截面图。在本实施例中，构成可变电阻元件的层可以沿与上述实施例相反的方向层叠。也就是说，选择元件层可以位于可变电阻层上方。
参考图10A和图10B，根据本实施例的存储器件50可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可以包括：第一字线610，其设置在衬底600上并沿第一方向(例如，平行于线A-A'的方向)延伸；公共位线630，其在第一字线610上方沿基本垂直于第一字线610的第二方向(例如，平行于线B-B'的方向)延伸；以及第一可变电阻元件620，其介于第一字线610与公共位线630之间，同时与第一字线610和公共位线630之间的交叉点重叠，并且第二层叠结构ST2可以包括：公共位线630；第二字线650，其在公共位线630上方沿第一方向延伸；以及第二可变电阻元件640，其介于公共位线630与第二字线650之间，同时与公共位线630和第二字线650之间的交叉点重叠。
第一可变电阻层623的宽度可以从顶部向底部减小。因此，第一可变电阻层623可以在其底部具有最小宽度。然而，第二可变电阻层643可以具有基本恒定的宽度，该宽度大于第一可变电阻层623的下部的宽度。
与上述实施例不同，第一可变电阻元件620可以包括第一底部电极层621、第一可变电阻层623、第一中间电极层625、第一选择元件层627和第一顶部电极层629的层叠结构。即，第一选择元件层627可以设置在第一可变电阻层623上方。类似地，第二可变电阻元件640可以包括第二底部电极层641、第二可变电阻层643、第二中间电极层645、第二选择元件层647和第二顶部电极层649的层叠结构，其中第二选择元件层647可以设置在第二可变电阻层643上方。在这种情况下，与图4A和图4B、图8A和图8B以及图9A和图9B的实施例不同，第一可变电阻层623的温度升高方向和第二可变电阻层643的温度升高方向可以分别对应于面向第一选择元件层627的方向和面向第二选择元件层647的方向，即，从底部向顶部。
如图10A中的虚线箭头所示，第一可变电阻元件620中的电流可以从顶部流向底部，但是第二可变电阻元件640中的电流可以从底部流向顶部。
由于第二可变电阻层643的宽度沿其高度基本恒定，因此其温度升高方向可以朝向第二选择元件层647，并且因此可以与第二可变电阻层643中的晶体生长方向一致。结果，第二可变电阻层643可以容易地结晶。然而，由于第一可变电阻层623的宽度从顶部向底部减小，因此其电阻可以从顶部向底部增大。因此，因为流过第一可变电阻层623的较高电阻的底部的电流将产生额外的热量，所以从第一选择元件层627产生的热量可以被配衡或者抵消，由于在第一可变电阻层623的下部中产生的额外热量，第一可变电阻层623的温度从顶部向底部降低的程度较小或从顶部向底部升高。结果，至少第一可变电阻层623中的晶体生长方向与温度升高方向可以彼此一致或者更接近彼此一致，从而使第一可变电阻层623的结晶更容易。
第一可变电阻层623的下部与第二可变电阻层643的下部中的每个可以指相应的可变电阻层离其顶表面的高度等于或大于该可变电阻层厚度的一半的部分。换言之，当离第一可变电阻层623的顶表面的第一距离和离第二可变电阻层643的顶表面的第一距离分别等于或大于第一可变电阻层623的厚度的1/2和第二可变电阻层643的厚度的1/2时，在第一距离处的第一可变电阻层623的宽度623W可以小于第二可变电阻层643的宽度643W。
图11A和图11B是分别示出沿图1的线A-A'和线B-B'截取的根据一个实施例的存储器件60的截面图。在本实施例中，存储器件60可以具有与图10A和图10B的实施例相同的总体结构，但是存储器件60中的电流的方向可以与图10A和图10B的实施例的电流的方向相反。
参考图11A和图11B，根据本实施例的存储器件60可以包括第一层叠结构ST1和第二层叠结构ST2。第一层叠结构ST1可以包括：第一字线710，其设置在衬底700上并沿第一方向(例如，平行于线A-A'的方向)延伸；公共位线730，其在第一字线710上方沿基本垂直于第一字线710的第二方向(例如，平行于线B-B'的方向)延伸；以及第一可变电阻元件720，其介于第一字线710与公共位线730之间，同时与第一字线710和公共位线730之间的交叉点重叠，并且第二层叠结构ST2可以包括：公共位线730；第二字线750，其在公共位线730上方沿第一方向延伸；以及第二可变电阻元件740，其介于公共位线730与第二字线750之间，同时与公共位线730和第二字线750之间的交叉点重叠。可变电阻元件720的具有附图标记721、725、727、729的元件和可变电阻元件740的具有附图标记741、745、747、749的元件分别对应于图10A的可变电阻元件620的具有附图标记621、625、627、629的元件和图10B的可变电阻元件640的具有附图标记641、645、647、649的元件，因此为了简洁起见省略其描述。
第二可变电阻层743的宽度可以从顶部向底部减小。因此，第二可变电阻层743可以在其底部具有最小宽度。然而，第一可变电阻层723可以具有基本恒定的宽度，该宽度大于第二可变电阻层743的底部宽度。
第一可变电阻元件720的主温度升高方向和第二可变电阻元件740的主温度升高方向可以分别对应于面向第一选择元件层727的方向和面向第二选择元件层747的方向，即，从底部向顶部的方向。
如图11A中的虚线箭头所示，第一可变电阻元件720中的电流可以从底部流向顶部，但是第二可变电阻元件740中的电流可以从顶部流向底部。
第一可变电阻层723中的温度升高方向与电流流动方向可以彼此一致。然而，为了减小或消除第二可变电阻层743中的温度升高方向与电流流动方向的差异，可以减小第二可变电阻层743的底部区域的宽度以增大其电阻(因此也使温度升高)，从而促进第二可变电阻层743中的晶体生长。
在上述实施例中，已经描述了两个层叠结构ST1和ST2层叠在垂直于衬底表面的方向上。然而，可以层叠三个或更多个层叠结构。在这种情况下，在多个层叠结构中的可变电阻层可以交替地具有相同的形状。即，在奇数编号的层叠结构中的可变电阻层可以具有相同的第一形状，而在偶数编号的层叠结构中的可变电阻层可以具有相同的第二形状，第二形状与第一形状不同。在下文中，将参考图12A和图12B来描述该结构。
图12A和图12B是示出根据一个实施例的存储器件70的截面图，示出了四个层叠结构沿垂直方向层叠的情况。
参考图12A和图12B，可以在衬底100上方形成具有与参考图4A和图4B描述的结构基本相同的结构的第一层叠结构ST1和第二层叠结构ST2。
第三层叠结构ST3可以形成在第二层叠结构ST2上，并且可以类似于第一层叠结构ST1。第四层叠结构ST4可以形成在第三层叠结构ST3上，并且可以类似于第二层叠结构ST2。因此，第三层叠结构ST3和第四层叠结构ST4的具有附图标记1220、1221、1223、1225、1227、1229、1230、1240、1241、1243、1245、1247、1249和1250的元件分别对应于第一层叠结构ST1和第二层叠结构ST2的具有附图标记220、221、223、225、227、229、230、240、241、243、245、247、249和250的元件，并且为了简洁起见省略其描述。
根据本实施例，电子设备可以通过减小不同层上的存储单元的操作特性之间的差异来改善操作特性。
基于所公开的技术的上述和其他存储电路或半导体器件可以用于一系列设备或系统中。图13至图17提供了可以实施本文中所公开的存储电路的设备或系统的一些示例。
图13是实施基于所公开的技术的存储电路的微处理器的配置图的示例。
参考图13，微处理器1000可以执行如下任务：控制和谐调从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程。微处理器1000可以包括存储单元1010、运算单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用程序处理器(AP)。
存储单元1010是作为处理器寄存器或寄存器等将数据储存在微处理器1000中的部分。存储单元1010可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行如下功能：暂时储存要由运算单元1020执行运算的数据、执行运算的结果数据和用于执行运算的数据被储存的地址。
存储单元1010可以包括根据本公开的诸如关于图4A和图4B以及图8A至图12B所描述的实施例的一个或更多个上述半导体器件。由此，可以改善存储单元1010的操作特性。结果，可以改善微处理器1000的操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以接收来自存储单元1010、运算单元1020和微处理器1000的外部设备的信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出，并且执行由程序表示的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，其可以暂时储存要从外部设备而非存储单元1010输入的数据或者要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以经由总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图14是实施基于所公开的技术的存储电路的处理器的配置图的示例。
参考图14，处理器1100可以通过包括除微处理器的功能之外的各种功能来改善性能并实现多功能，所述微处理器执行如下任务：控制和谐调从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用程序处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是作为处理器寄存器或寄存器等将数据储存在处理器1100中的部分。存储单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行如下功能：暂时储存要由运算单元1112执行运算的数据、执行运算的结果数据和用于执行运算的数据被储存的地址。在处理器1100中运算单元1112执行数据运算。运算单元1112可以根据控制单元1113对命令进行解码的结果来执行算术运算和逻辑运算等。控制单元1113可以接收来自存储单元1111、运算单元1112和处理器1100的外部设备的信号，执行命令的提取、解码以及控制处理器1100的信号的输入和输出，并且执行由程序表示的处理。
高速缓冲存储单元1120暂时储存数据以补偿在以高速运行的核心单元1110与以较低速度运行的外部设备之间的数据处理速度的差异。高速缓冲存储单元1120可以包括主储存部1121、次级储存部1122和第三级储存部1123。通常，高速缓冲存储单元1120包括主储存部1121和次级储存部1122，并且在需要高储存容量的情况下可以包括第三级储存部1123。在高速缓冲存储单元1120中包括的储存部的数量可以根据设计而改变。主储存部1121、次级储存部1122和第三级储存部1123储存和辨别数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，主储存部1121的速度可以最高。高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123中的至少一个储存部可以包括根据参考本公开的图4A和图4B以及图8A至图12B描述的实施例的一个或更多个半导体器件。由此，可以改善高速缓冲存储单元1120的操作特性。结果，可以改善处理器1100的操作特性。
尽管在图14中示出，主储存部1121、次级储存部1122和第三级储存部1123全都配置在高速缓冲存储单元1120内部，但是应注意的是，高速缓冲存储单元1120的主储存部1121、次级储存部1122和第三级储存部1123全都可以配置在核心单元1110外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，要注意的是，高速缓冲存储单元1120的主储存部1121可以设置在核心单元1110内部，并且次级储存部1122和第三级储存部1123可以配置在核心单元1110外部，以加强补偿数据处理速度差异的功能。在另一个实施方式中，主储存部1121和次级储存部1122可以设置在核心单元1110内部，并且第三级储存部1123可以设置在核心单元1110外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120与外部设备并允许有效地传输数据的部分。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110与高速缓冲存储单元1120可以直接连接或经由总线接口1130连接。多个核心单元1110可以以与上述核心单元1110的配置相同的方式配置。
根据本实施方式的处理器1100还可以包括：储存数据的嵌入式存储单元1140，能够以有线或无线方式向外部设备发送数据并从外部设备接收数据的通信模块单元1150，驱动外部存储器件的存储器控制单元1160，以及对在处理器1100中处理过的数据或从外部输入设备输入的数据进行处理并将处理后的数据输出到外部接口设备的介质处理单元1170，等。此外，处理器1100可以包括多个各种模块和设备。在这种情况下，添加的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据以及彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器类似的功能的存储器，等等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)或具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块，或两者都包括。有线网络模块可以包括局域网(LAN)和通用串行总线(USB)等。无线网络模块可以包括红外数据协会(IrDA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)和无线宽带互联网(Wibro)等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准而运行的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态硬盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等的设备。
介质处理单元1170可以处理在处理器1100中处理过的数据或者以图像、语音和其他形式从外部输入设备输入的数据，并且将数据输出到外部接口设备。介质处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)以及高清晰度多媒体接口(HDMI)控制器等。
图15是实施基于所公开的技术的存储电路的系统的配置图的示例。
参考图15，系统1200作为用于处理数据的装置可以执行输入、处理、输出、通信、储存等，以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230以及接口设备1240等。本实施方式的系统1200可以是利用处理器来操作的各种电子系统，诸如计算机、服务器、便携式计算机、平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄像机、视听(AV)系统和智能电视等。
处理器1210可以对输入的命令进行解码并处理针对储存在系统1200中的数据的运算、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用程序处理器(AP)和数字信号处理器(DSP)等。
主存储器件1220是可以在运行程序时暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据并且即使在切断电源时也能保存所存储的内容的储存器。主存储器件1220可以包括根据关于图4A和图4B以及图8A至图12B描述的实施例的一个或更多个上述半导体器件。由此，可以改善主存储器件1220的操作特性。结果，可以改善系统1200的操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。在一些情况下，主存储器件1220可以不包括根据本公开的实施例的半导体器件，但是可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据本公开的诸如参考图4A和图4B以及图8A至图12B所描述的实施例的一个或更多个上述半导体器件。由此，可以改善辅助存储器件1230的操作特性。结果，可以改善系统1200的操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图16的附图标记1300)，诸如磁带、磁盘、激光盘、磁光盘、固态盘(SSD)、USB存储器、SD卡、微型SD卡、SDHC卡、记忆棒、SM卡、MMC卡、eMMC和CF卡等。
接口设备1240可以用于在本实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克、显示器、各种人机交互设备(HID)和通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块，以及包括它们两者。
图16是实施基于所公开的技术的存储电路的数据储存系统的配置图的示例。
参考图16，数据储存系统1300可以包括：作为用于储存数据的组件、具有非易失性特性的储存器件1310，控制储存器件1310的控制器1320，用于与外部设备连接的接口1330，以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用盘(DVD)和固态盘(SSD)等，并且可以是卡类型，诸如USB存储器、SD卡、微型SD卡、SDHC卡、记忆棒、SM卡、MMC卡、eMMC和CF卡等。
储存器件1310可以包括半永久性地储存数据的非易失性存储器。非易失性存储器可以包括ROM、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321以执行如下操作：处理经由接口1330从数据储存系统1300等的外部输入的命令。
接口1330用于在数据储存系统1300与外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与以下设备中使用的接口兼容，诸如USB存储器、SD卡、微型SD卡、SDHC卡、记忆棒、SM卡、MMC卡、eMMC和CF卡等，或者与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)以及USB等的接口兼容，或与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340可以根据与外部设备、控制器和系统的接口的多样化和高性能而暂时储存数据以有效地在接口1330与储存器件1310之间传输数据。用于暂时储存数据的暂时储存器件1340可以包括根据本公开的例如关于图4A和图4B以及图8A至图12B描述的实施例的一个或更多个上述半导体器件。由此，可以改善储存器件1310或暂时储存器件1340的操作特性。结果，可以改善数据储存系统1300的操作特性和数据储存特性。
图17是实施基于所公开的技术的存储电路的存储系统的配置图的示例。
参考图17，存储系统1400可以包括：作为用于储存数据的组件、具有非易失性特性的存储器1410，控制存储器1410的存储器控制器1420，以及用于与外部设备连接的接口1430，等等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器、SD卡、微型SD卡、SDHC卡、记忆棒、SM卡、MMC卡、eMMC和CF卡等。
用于储存数据的存储器1410可以包括根据本公开的例如关于图4A和图4B以及图8A至图12B所描述的实施例的一个或更多个上述半导体器件。由此，可以改善存储器1410的操作特性。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421以执行以下操作：处理经由接口1430从存储系统1400外部输入的命令。
接口1430用于在存储系统1400与外部设备之间执行命令和数据的交换。接口1430可以与以下设备中使用的接口兼容，诸如USB存储器、SD卡、微型SD卡、SDHC卡、记忆棒、SM卡、MMC卡、eMMC和CF卡等，或与在类似于上述设备的设备中使用的接口兼容。接口1430可以与具有不同类型的一个或更多个接口彼此兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，以根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430与存储器1410之间有效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括根据本公开的实施例的一个或更多个上述半导体器件。由此，可以改善缓冲存储器1440的操作特性。结果，可以改善存储系统1400的操作特性和数据储存特性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)等。
上述基于本文献中所公开的存储器件的图13至图17中的电子设备或系统的示例中的特征可以实施在各种设备、系统或应用中。一些示例包括移动电话或其他便携式通信设备、平板计算机、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数字相机、具有无线通信性能的腕表或其他可穿戴设备。
尽管已出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (24)

1.一种包括半导体存储器的电子设备，所述半导体存储器包括：
第一可变电阻元件，其耦接在第一配线与第二配线之间，所述第一可变电阻元件包括在离所述第一配线第一距离处具有第一宽度的第一可变电阻层；以及
第二可变电阻元件，其耦接在所述第二配线与第三配线之间，所述第二可变电阻元件包括在离所述第二配线所述第一距离处具有第二宽度的第二可变电阻层，
其中，所述第一宽度大于所述第二宽度。
2.如权利要求1所述的电子设备，其中，所述第二可变电阻层在离所述第二配线第二距离处具有第三宽度，所述第二距离不同于所述第一距离，所述第三宽度大于所述第二宽度。
3.如权利要求2所述的电子设备，其中，所述第一可变电阻层和所述第二可变电阻层各自包括相变材料，并且在设定操作期间所述第一可变电阻层和所述第二可变电阻层的晶体生长方向分别与流过所述第一可变电阻层的电流和流过所述第二可变电阻层的电流的方向一致。
4.如权利要求3所述的电子设备，其中，所述第二可变电阻层在所述第二宽度处的第一组成与所述第二可变电阻层在所述第三宽度处的第二组成不同。
5.如权利要求3所述的电子设备，其中，所述第二可变电阻元件的设定操作的电流从所述第二配线流向所述第三配线。
6.如权利要求5所述的电子设备，其中，当所述第二配线是所述第二可变电阻元件的所述设定操作的电流的拉电流时，所述第二配线是所述第一可变电阻元件的设定操作的电流的拉电流，以及
其中，当所述第二配线是所述第二可变电阻元件的所述设定操作的电流的灌电流时，所述第二配线是所述第一可变电阻元件的所述设定操作的电流的灌电流。
7.如权利要求2所述的电子设备，其中，所述第二可变电阻元件还包括选择层、加热材料或两者，所述选择层、加热材料或两者耦接到所述第二可变电阻元件的更接近所述第三宽度而不是所述第二宽度的端部。
8.如权利要求1所述的电子设备，其中，所述第一可变电阻层在离所述第一配线所述第一距离处具有第四宽度，所述第四宽度与所述第一宽度成正交，
其中，所述第二可变电阻层在离所述第二配线所述第一距离处具有第五宽度，所述第五宽度与所述第二宽度成正交，以及
其中，所述第四宽度大于所述第五宽度。
9.如权利要求1所述的电子设备，其中，所述第二可变电阻层的宽度从所述第二可变电阻层的第一端向所述第二可变电阻层的第二端减小。
10.如权利要求9所述的电子设备，其中，所述第二可变电阻层的所有侧表面的宽度从所述第一端向所述第二端减小。
11.如权利要求1所述的电子设备，其中，所述第一可变电阻元件设置在所述第一配线与所述第二配线的交叉点处，以及
其中，所述第二可变电阻元件设置在所述第二配线与所述第三配线的交叉点处。
12.一种包括半导体存储器的电子设备，
其中，所述半导体存储器包括：
第一配线、第二配线和第三配线，这三者被布置为彼此隔离，其中，所述第二配线在与所述第一配线和所述第三配线交叉的方向上延伸；
第一可变电阻元件，其介于所述第一配线与所述第二配线之间，与所述第一配线和所述第二配线之间的交叉点重叠，并且包括第一可变电阻层；以及
第二可变电阻元件，其介于所述第二配线与所述第三配线之间，与所述第二配线和所述第三配线之间的交叉点重叠，并且包括第二可变电阻层，
其中，在设定操作期间，流过所述第一可变电阻元件的电流的方向与所述第一可变电阻元件中的温度升高方向一致，流过所述第二可变电阻元件的电流的方向与所述第二可变电阻元件中的温度升高方向相反，以及当在所述第二可变电阻层中电流从第二位置流向第一位置时，所述第二可变电阻层在所述第二位置处的宽度大于所述第二可变电阻层在所述第一位置处的宽度。
13.如权利要求12所述的电子设备，其中，所述第二可变电阻层的宽度变化大于所述第一可变电阻层的宽度变化。
14.如权利要求12所述的电子设备，其中，所述第一可变电阻层和所述第二可变电阻层包括相变材料，以及
所述第一可变电阻层和所述第二可变电阻层的晶体生长方向分别与流过所述第一可变电阻元件的电流和流过所述第二可变电阻元件的电流的方向一致。
15.如权利要求12所述的电子设备，其中，当流过所述第一可变电阻元件的所述电流的方向是从所述第一配线到所述第二配线的方向时，流过所述第二可变电阻元件的所述电流的方向是从所述第三配线到所述第二配线的方向，
其中，当流过所述第一可变电阻元件的所述电流的方向是从所述第二配线到所述第一配线的方向时，流过所述第二可变电阻元件的所述电流的方向是从所述第二配线到所述第三配线的方向，
其中，在所述设定操作期间，所述第一可变电阻元件的温度升高方向与所述第二可变电阻元件的温度升高方向彼此一致。
16.如权利要求12所述的电子设备，其中，所述第一可变电阻元件还包括第一选择元件层，以及
所述第二可变电阻元件还包括第二选择元件层，
其中，在所述设定操作期间，所述第一可变电阻元件的温度升高方向是从所述第一可变电阻层到所述第一选择元件层的方向，
其中，在所述设定操作期间，所述第二可变电阻元件的温度升高方向是从所述第二可变电阻层到所述第二选择元件层的方向。
17.如权利要求12所述的电子设备，其中，所述第二可变电阻层的宽度从所述第二位置向所述第一位置以逐渐或逐阶的方式减小。
18.如权利要求12所述的电子设备，其中，所述第二可变电阻层的在所述第一位置处的部分与所述第二可变电阻层的在所述第二位置处的部分由不同的材料形成。
19.如权利要求12所述的电子设备，其中，电流从所述第二配线流向所述第一配线和所述第三配线，
其中，在所述设定操作期间，所述第一可变电阻元件的温度在从所述第二配线到所述第一配线的方向上升高，
其中，在所述设定操作期间，所述第二可变电阻元件的温度在从所述第三配线到所述第二配线的方向上升高，
其中，所述第一位置比所述第二位置更靠近所述第三配线。
20.如权利要求12所述的电子设备，其中，电流从所述第一配线和所述第三配线流向所述第二配线，
其中，在所述设定操作期间，所述第一可变电阻元件的温度在从所述第一配线到所述第二配线的方向上升高，
其中，在所述设定操作期间，所述第二可变电阻元件的温度在从所述第二配线到所述第三配线的方向上升高，
其中，所述第一位置比所述第二位置更靠近所述第二配线。
21.如权利要求12所述的电子设备，其中，电流从所述第二配线流向所述第一配线和所述第三配线，
其中，在所述设定操作期间，所述第一可变电阻元件的温度在从所述第二配线到所述第一配线的方向上升高，
其中，在所述设定操作期间，所述第二可变电阻元件的温度在从所述第三配线到所述第二配线的方向上升高，
其中，所述第一位置比所述第二位置更靠近所述第一配线。
22.如权利要求12所述的电子设备，其中，电流从所述第一配线和所述第三配线流向所述第二配线，
其中，在所述设定操作期间，所述第一可变电阻元件的温度在从所述第一配线到所述第二配线的方向上升高，
其中，在所述设定操作期间，所述第二可变电阻元件的温度在从所述第二配线到所述第三配线的方向上升高，
其中，所述第一位置比所述第二位置更靠近所述第二配线。
23.如权利要求12所述的电子设备，其中，所述半导体存储器还包括：
第四配线，其沿所述第一配线至所述第三配线的布置方向设置在所述第三配线的一侧，以便与所述第三配线隔离，并且在与所述第三配线交叉的方向上延伸；以及
第三可变电阻元件，其介于所述第三配线与所述第四配线之间，与所述第三配线和所述第四配线之间的交叉点重叠，并且包括第三可变电阻层，
其中，所述第三可变电阻层具有与所述第一可变电阻层相同的宽度。
24.如权利要求23所述的电子设备，其中，所述半导体存储器还包括：
第五配线，其沿所述第一配线至所述第三配线的布置方向设置在所述第四配线的一侧，以便与所述第四配线隔离，并且在与所述第四配线交叉的方向上延伸；以及
第四可变电阻元件，其介于所述第四配线与所述第五配线之间，与所述第四配线和所述第五配线之间的交叉点重叠，并且包括第四可变电阻层，
其中，所述第四可变电阻层具有与所述第二可变电阻层相同的宽度。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102705768B1 (ko) * 2020-06-24 2024-09-12 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN114078901A (zh) * 2020-08-19 2022-02-22 联华电子股份有限公司 电阻式存储装置以及其制作方法
US20230284463A1 (en) * 2022-03-04 2023-09-07 Macronix International Co., Ltd. Memory structure and manufacturing method for the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160013405A1 (en) * 2014-07-09 2016-01-14 SK Hynix Inc. Electronic device including a semiconductor memory and method for fabricating the same
CN106611767A (zh) * 2015-10-20 2017-05-03 爱思开海力士有限公司 电子设备及其制造方法
CN107104123A (zh) * 2016-02-22 2017-08-29 三星电子株式会社 存储器件
CN107104183A (zh) * 2016-02-22 2017-08-29 三星电子株式会社 存储器件
US20170271592A1 (en) * 2016-03-15 2017-09-21 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910905B2 (en) 2006-08-25 2011-03-22 Micron Technology, Inc. Self-aligned, planar phase change memory elements and devices
JP5159270B2 (ja) 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2010225741A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
JP6829125B2 (ja) 2017-03-23 2021-02-10 キオクシア株式会社 半導体記憶装置
JP2020136396A (ja) * 2019-02-15 2020-08-31 キオクシア株式会社 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160013405A1 (en) * 2014-07-09 2016-01-14 SK Hynix Inc. Electronic device including a semiconductor memory and method for fabricating the same
CN106611767A (zh) * 2015-10-20 2017-05-03 爱思开海力士有限公司 电子设备及其制造方法
CN107104123A (zh) * 2016-02-22 2017-08-29 三星电子株式会社 存储器件
CN107104183A (zh) * 2016-02-22 2017-08-29 三星电子株式会社 存储器件
US20170271592A1 (en) * 2016-03-15 2017-09-21 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same

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