CN111952333B - 电子器件和用于制造电子器件的方法 - Google Patents

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Abstract

本申请公开了电子器件和用于制造电子器件的方法。该电子器件可以包括半导体存储器。所述半导体存储器可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。

Description

电子器件和用于制造电子器件的方法
相关申请的交叉引用
本申请要求2019年5月17日向韩国知识产权局提交的申请号为10-2019-0057764的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开总体上涉及一种存储电路或存储器件、以及其在电子器件中的应用。
背景技术
近来，随着电子器件或电器趋向于小型化、低功耗、高性能、多功能等等，已经开发了能够将信息储存在诸如计算机和便携式通信设备的各种电子器件或电器中的电子器件。因此，已经对能够利用根据施加到其上的电压或电流而在不同电阻状态之间的切换特性来储存数据的半导体器件进行了研究。半导体器件的示例是电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)以及电子熔丝等。
发明内容
实施例涉及一种能够改善存储单元的操作特性和可靠性的电子器件，以及一种用于制造该电子器件的方法。
根据本公开的一方面，提供了一种包括半导体存储器的电子器件，其中所述半导体器件包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。
根据本公开的另一方面，提供了一种包括半导体存储器的电子器件，其中所述半导体存储器包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层包括刻蚀速率高于行线的刻蚀速率的材料。
根据本公开的又一方面，提供了一种用于制造包括半导体存储器的电子器件的方法，该方法包括：在用于行线的导电层上形成用于界面层的导电层；在用于界面层的导电层上形成包括下电极层和上电极层的单元层叠结构；通过刻蚀所述单元层叠结构来形成包括上电极和下电极的单元图案；以及通过刻蚀用于界面层的导电层和用于行线的导电层来形成行线和界面层，其中，所述界面层位于所述下电极与所述行线之间，并且具有比所述行线的宽度更窄的宽度。
附图说明
现在将在下文中参考附图更全面地描述示例实施例；然而，它们可以以不同的形式体现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把示例实施例的范围完全传达给本领域技术人员。
在附图中，为了图示清楚，可能会放大尺寸。将理解的是，当元件被称为在两个元件之间时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个居间元件。贯穿全文，相似的附图标记指代相似的元件。
图1A和图1B是示出根据本公开的实施例的电子器件的结构的视图。
图2A、图2B和图2C是示出根据本公开的实施例的电子器件的结构的视图。
图3A和图3B是示出根据本公开的实施例的电子器件的结构的视图。
图4A、图4B、图4C、图4D、图4E、图4F和图4G是示出根据本公开的实施例的用于制造包括半导体存储器的电子器件的方法的视图。
图5是实施了根据本公开的实施例的存储器件的微处理器的配置图。
图6是实施了根据本公开的实施例的存储器件的处理器的配置图。
图7是实施了根据本公开的实施例的存储器件的系统的配置图。
图8是实施了根据本公开的实施例的存储器件的数据储存系统的配置图。
图9是实施了根据本公开的实施例的存储器件的存储系统的配置图。
具体实施方式
在下文中，将参考附图详细地描述各个实施例。
附图可能不一定是按比例绘制的，并且在某些情况下，可能已夸大了附图中至少一些结构的比例，以便清楚地示出所描述的示例或实施方式的某些特征。在将多层结构中具有两个或多个层的特定示例呈现于附图或说明书的过程中，这些层的相对空间关系或如所示的布置这些层的顺序反映了所描述或示出的示例的特定实施方式，并且不同的相对空间关系或布置层的顺序是可能的。另外，所描述或示出的多层结构的示例可以不反映该特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或更多个附加层)。在特定示例中，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“以上”或者在衬底“上”或“以上”时，第一层可以直接形成在第二层或衬底上，但是也可以表示下面这样的结构，其中在第一层与第二层或衬底之间存在一个或更多个其他中间层。在整个公开内容中，遍及本公开的各个附图和实施例，相似的附图标记指代相似的部件。
图1A和图1B是示出根据本公开的实施例的电子器件的结构的视图。图1A是单元阵列100的电路图，以及图1B是存储单元阵列100的立体图。
参考图1A，根据本公开的实施例的电子器件可以包括半导体存储器，并且所述半导体存储器可以是非易失性存储器件或可变电阻存储器件。所述半导体存储器可以包括行线和与行线交叉的列线。行线可以是字线，且列线可以是位线。字线和位线是相对的概念。行线可以是位线，且列线可以是字线。在下文中，假设并描述了行线是字线并且列线是位线的情况。
单元阵列100可以包括分别设置在列线BL1至BL3与行线WL1至WL3之间的存储单元MC11至MC33。存储单元MC11至MC33可以被设置在列线BL1至BL3与行线WL1至WL3的交叉点处。存储单元MC11至MC33分别可以包括串联连接的选择元件S11至S33和存储元件M11至M33。选择元件S11至S33可以分别电连接到行线WL1至WL3，并且存储元件M11至M33可以分别电连接到列线BL1至BL3。
存储元件M11至M33中的每一个可以包括作为用于储存数据的储存节点的存储图案。例如，存储元件M11至M33中的每一个可以包括可变电阻材料，诸如电阻材料、磁隧道结(MTJ)或相变材料。选择元件S11至S33中的每一个可以被用于选择存储单元MC，并且包括开关材料。选择元件S11至S33中的每一个可以是二极管、PNP二极管、BJT、金属绝缘体转变(MIT)元件、混合离子电子导电(MIEC)元件、双向阈值开关(OST)元件等。
存储单元MC11至MC33中的每一个的形状和配置可以根据实施例而变化。例如，可以省略选择元件S11至S33，或者可以将选择元件S11至S33的位置与存储元件M11至M33的位置颠倒。即，选择元件S11至S33可以电连接到列线BL1至BL3，且存储元件M11至M33可以电连接到行线WL1至WL3。
另外，所述半导体存储器还可以包括用于控制列线BL1至BL3的列电路110和用于控制行线WL1至WL3的行电路120。
行电路120可以是行解码器、字线解码器、字线驱动器等。行电路120根据行地址R_ADD从行线WL1至WL3中选择单个行线(例如，第二行线WL2)。列电路110可以是列解码器、位线解码器或位线驱动器等。列电路110根据列地址C_ADD从列线BL1至BL3中选择单个列线(例如，第二列线BL2)。因此，连接在所选的列线BL2与所选的行线WL2之间的单个存储单元MC22可以被选中。
尽管在图1A中示出了三个列线BL1至BL3和三个行线WL1至WL3，但是这仅是为了便于描述，并且本公开的实施例不限于此。单元阵列100中所包括的列线BL1至BL3的数量和行线WL1至WL3的数量可以根据实施例而变化。
参考图1B，存储单元阵列100可以包括位于不同水平处的列线BL和行线WL。列线BL可以位于行线WL上方或位于行线WL下方。行线WL可以各自在第一方向I上延伸，并且列线BL可以各自在与第一方向I交叉的第二方向II上延伸。
存储单元MC可以被分别设置在列线BL与行线WL的交叉点处。每个存储单元MC可以具有层叠结构，并且可以包括在第三方向III上层叠的存储元件M和选择元件S。第三方向III是与第一方向I和第二方向II交叉的方向，并且可以是垂直于由第一方向I和第二方向II限定的平面的方向。
列线BL、存储单元MC和行线WL可以构成一个层面(deck)。尽管在图1B中示出了存储单元阵列具有单层面结构的情况，但是本公开的实施例不限于此，并且存储单元阵列可以进一步包括一个或更多个附加层面。存储单元阵列可以具有多层面结构，在该多层面结构中行线WL与列线BL在第三方向III上交替地层叠。因此，层叠的层面可以共享行线WL或列线BL。
图2A、图2B和图2C是示出根据本公开的实施例的电子器件的结构的视图。图2A是布局图，图2B是沿图2A的第一线A-A’示出的截面图，以及图2C是沿图2A的第二线B-B’的截面图。
参考图2A至图2C，根据本公开的实施例的电子器件可以包括行线10、列线16、界面层21和存储单元MC。而且，所述电子器件还可以包括第一保护层17、第二保护层19、第一绝缘层18和第二绝缘层20。存储单元MC可以分别位于行线10与列线16的交叉区域中。另外，保护层17和19可以被形成在存储单元MC的侧壁上，并且第一绝缘层18和第二绝缘层20可以被填充在存储单元MC之间。
每个存储单元MC可以包括下电极11、开关层12、中间电极13、可变电阻层14和上电极15。
可变电阻层14可以具有根据施加到其上的电压或电流而在不同的电阻状态之间的切换特性。例如，当可变电阻层14具有第一电阻状态(例如，低电阻状态)时，可以储存第一逻辑值(例如，数据“1”)。当可变电阻层14具有第二电阻状态(例如，高电阻状态)时，可以储存第二逻辑值(例如，数据“0”)。
当可变电阻层14由电阻材料制成时，可变电阻层14可以包括过渡金属氧化物或包括诸如基于钙钛矿的材料的金属氧化物。因此，电路径可以在可变电阻层14中产生或消失，从而储存数据。
当可变电阻层14具有MTJ结构时，可变电阻层14可以包括磁化固定层、磁化自由层以及介于磁化固定层与磁化自由层之间的隧道阻挡层。例如，磁化固定层和磁化自由层可以包括磁性材料，并且隧道阻挡层可以包括诸如镁(Mg)、铝(Al)、锌(Zn)或钛(Ti)的氧化物。可以通过施加到磁化自由层的电流中的电极的自旋扭矩来改变磁化自由层的磁化方向。因此，可以基于磁化自由层的磁化方向相对于磁化固定层的磁化方向的变化来储存数据。
当可变电阻层14由相变材料制成时，可变电阻层14可以包括基于硫属化物的材料。可变电阻层14可以包括作为基于硫属化物的材料的硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)等，或可以包括它们的任意组合。例如，可变电阻层14可以是Ge-Sb-Te(GST)，并且可以是Ge2Sb2Te5、Ge2Sb2Te7、Ge1Sb2Te4、Ge1Sb4Te7等。可变电阻层14的化学组成比例可以通过考虑诸如熔点和结晶温度之类的性质来确定。而且，可变电阻层14可以进一步包括诸如碳(C)或氮(N)的杂质。相变材料在结晶态中具有低电阻特性，而在非结晶态中具有高电阻特性。因此，通过执行将相变材料的状态从高电阻非晶态切换到低电阻结晶态的置位(set)操作，以及通过执行将相变材料的状态从低电阻结晶态切换到高电阻非晶态的复位(reset)操作，可以储存数据。
开关层12可以是选择元件，其根据施加到其的电压或电流的幅值来控制电流的流动。当施加的电压和电流的幅值为阈值或更小时，电流几乎不在开关层12中流动。当施加的电压和电流的幅值超过阈值时，在开关层12中流动的电流的量迅速增大。增大的电流的量可以基本上与所施加的电压或电流的幅值成比例。
当开关层12是金属绝缘体转变(MIT)元件时，开关层12可以包括VO2、NbO2、TiO2、WO2、TiO2等。当开关层12是混合离子电子导电(MIEC)元件时，开关层12可以包括ZrO2(Y2O3)、Bi2O3-BaO、(La2O3)x(CeO2)1-x等。而且，当开关层12是双向阈值开关(OST)元件时，开关层12可以包括基于硫属化物的材料，诸如As2Te3、As2或As2Se3。
下电极11可以通过界面层21电连接到行线10。中间电极13可以介于开关层12与可变电阻层14之间，且上电极15可以电连接到列线16。下电极11、中间电极13和上电极15可以包括导电材料，诸如碳、金属、金属氮化物。例如，下电极11、中间电极13和上电极15中的每一个可以包括钨(W)、氮化钨(WN)、硅化钨(WSi)、钛(Ti)、氮化钛(WNx)、氮化硅钛(TiSiN)、氮化铝钛(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)、碳(C)、碳化硅(SiC)、碳氮化硅(SiCN)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pd)、铂(Pt)等，或可以包括它们的任意组合。
下电极11、中间电极13和上电极15中的每一个可以具有单层结构或多层结构。下电极11、中间电极13和上电极15可以具有基本相同的厚度或具有不同的厚度。另外，存储单元MC的形状和配置可以根据实施例而变化。例如，可以省略下电极11、中间电极13和上电极15中的一个或更多个。
界面层21介于行线10与下电极11之间。界面层21可以各自具有在第一方向I上延伸的线形。界面层21可以介于行线10与下电极11之间以及行线10与第二绝缘层20之间。例如，参考图2C，每个界面层21包括介于行线10与下电极11之间的第一部分21B以及介于行线10与第二绝缘层20之间的第二部分21A。界面层21包括刻蚀速率高于行线10的刻蚀速率的材料，例如，界面层21可以包括钨硅氮化物(WSiNx)。
第一保护层17和第二保护层19用于在电子器件的制造过程中保护被层叠的层。第一保护层17和第二保护层19可以由非导电材料形成，并且可以包括氧化物、氮化物、多晶硅等。例如，第一保护层17和第二保护层19可以包括硅氧化物(SiOx)、氮化硅(Si3N4)、多晶硅、氮化钛(TiN)、氮化钽(TaN)等，或可以包括它们的任意组合。而且，第一保护层17和第二保护层19中的每一个可以具有单层结构或多层结构。
第一保护层17被形成为围绕存储单元MC的在第二方向II上彼此相对的侧壁。第一保护层17可以在第一方向I上延伸。第二保护层19可以被形成为围绕存储单元MC的在第一方向I上彼此相对的侧壁，并且在第二方向II上延伸。第二保护层19可以基本上完全形成在存储单元MC的侧壁上，或者可以部分地形成在存储单元MC的侧壁上。另外，第二保护层19可以被形成在列线16的侧壁上。第二保护层19可以被形成在列线16、上电极15和可变电阻层14的侧壁上。当第二保护层19被部分地形成在存储单元MC的侧壁上时，第二保护层19可以不被形成在存储单元MC的中间电极13、开关层12和下电极11的侧壁上。
第一绝缘层18和第二绝缘层20可以形成在相邻的存储单元MC之间，以填充相邻的存储单元MC之间的空间。第一绝缘层18可以填充在第二方向II上的相邻的存储单元之间的空间。第二绝缘层20可以填充在第一方向I上的相邻的存储单元MC之间的空间。例如，第一绝缘层18和第二绝缘层20可以包括诸如氧化硅(SiO2)的氧化物，可以包括可流动的氧化物层(诸如旋涂(SOC)层或旋涂介电(SOD)层)，或可以包括它们的任意组合。
根据上述结构，存储单元MC以交叉点结构布置，从而可以增大存储元件的集成度。
同时，当沿第一方向I和第二方向II观看时，列线16、存储单元MC、界面层21和行线10可以各自具有不同形状的截面。
可变电阻层14的上表面和下表面在图2B的截面图中可以具有基本相同的宽度。在这种情况下，术语“基本相同”可以表示两个值被包括在涵盖了由于制造工艺的限制而导致的两个值的差异的范围内。在图2C的截面图中，可变电阻层14的下表面的宽度可以宽于可变电阻层14的上表面的宽度。中间电极13的上表面和下表面可以具有基本相同的宽度。例如，在图2B的截面图中，中间电极13的上表面可以具有与可变电阻层14的下表面基本相同的宽度。在图2C的截面图中，中间电极13的上表面的宽度可以宽于可变电阻层14的下表面的宽度。开关层12的上表面和下表面可以具有基本相同的宽度。开关层12的上表面和中间电极13的下表面可以具有基本相同的宽度。
参考图2B，下电极11的下表面的宽度W3可以宽于下电极11的上表面的宽度W2。下电极11的上表面和开关层12的下表面可以具有基本相同的宽度，或者下电极11的上表面的宽度可以宽于开关层12的下表面的宽度。
界面层21的上表面和下表面可以基本具有相同的宽度W1。界面层21的宽度可以窄于下电极11的宽度。例如，界面层21的宽度W1可以窄于下电极11的下表面的宽度W3，或者界面层21的宽度W1可以窄于下电极11的上表面的宽度W2。
每个行线10的上表面和下表面可以基本具有相同的宽度W4。界面层21的宽度W1可以窄于行线10的宽度W4。界面层21的宽度可以窄于行线10的上表面的宽度，或者界面层21的宽度可以窄于行线10的下表面的宽度，或者界面层21的宽度可以窄于这两个宽度。
根据上述结构，在第二方向II上，界面层21的宽度窄于存储单元MC的宽度(例如，图2B中的宽度W3)，或者窄于行线10的宽度，或者窄于存储单元MC的宽度和行线10的宽度。因此，在第二方向II上的相邻的界面层21之间的距离D1大于在第二方向II上的相邻的存储单元MC之间的距离D2，或者大于在第二方向II上的相邻的行线10之间的距离D3，或者大于这两个距离。因此，可以确保空间裕量，并且可以改善相邻的行线之间的桥接。
此外，添加了界面层21，因此复位电流可以减小并且阈值电压窗口可以增大。另外，界面层21在存储单元MC的读取操作期间增大了列线16与行线10之间的总电阻，从而减小了在读取操作期间流过存储单元MC的电流的幅值。在读取操作期间在存储单元MC中产生的热量可以减小，并且因此可以基本上防止读取干扰。
图3A和图3B是示出根据本公开的实施例的电子器件的结构的视图。图3A可以是沿图2A中的第一线A-A’的截面图，以及图3B可以是沿图2A中的第二线B-B’、在第一方向I上的截面图。在下文中，与以上参考图2B和2C描述的内容重复的那些内容将被省略。
参考图3A和图3B，行线10的上表面可以具有形状R，该形状R具有圆形边缘。随着离行线10的下表面的水平在第三方向III上增加，在该水平处行线10的上部(或弯曲部分)在第二方向II上的宽度逐渐减小。界面层21可以位于行线10与列线16的交叉区域中。界面层21可以沿第一方向I和第二方向II布置，并且各自具有岛状。而且，界面层21可以介于行线10与下电极11之间。特别地，图3B所示的实施例与图2C的实施例不同之处在于：图3B中的每个界面层21可以不包括图2C中的设置在行线10与第二绝缘层20之间的第二部分21A。结果，图3B中的相邻界面层21在第一方向I以及第二方向II上被彼此间隔开。
图4A至图4G是示出根据本公开的实施例的用于制造包括半导体存储器的电子器件的方法的视图。图4A至图4C可以是与沿着图2A中的第一线A-A’的截面图相对应的截面图，以及图4D至图4G可以是与沿着图2A中的第二线B-B’的截面图相对应的截面图。在下文中，将省略与上述内容重复的内容的描述。
参考图4A，在基底(未示出)上形成用于形成行线的第一导电层41。所述基底可以是半导体衬底，并且可以包括形成在半导体衬底上的下部结构。例如，基底可以包括形成在半导体衬底上的电路，或者可以包括线、诸如接触插塞的互连、层间绝缘层等。
随后，在第一导电层41上形成用于形成界面层的第二导电层42。第二导电层42可以由刻蚀速率高于第一导电层41的刻蚀速率的材料形成。第一导电层41可以是钨层，并且第二导电层42可以是钨硅氮化物层。
随后，在第二导电层42上形成包括下电极材料层43和上电极材料层47的单元层叠结构ST。单元层叠结构ST可以包括下电极材料层43、开关材料层44、中间电极材料层45、可变电阻材料层46和上电极材料层47。
随后，在单元层叠结构ST上形成硬掩模48。硬掩模48可以具有单层结构或多层结构。硬掩模48可以包括多晶硅层、氧化物层等。
参考图4B，通过刻蚀硬掩模48来形成硬掩模图案48A。随后，使用硬掩模图案48作为刻蚀阻挡层来刻蚀单元层叠结构ST。可以通过刻蚀上电极材料层47、可变电阻材料层46、中间电极材料层45、开关材料层44和下电极材料层43来形成沿着第一方向I延伸的上电极图案层47A、可变电阻图案层46A、中间电极图案层45A、开关图案层44A和下电极图案层43A。因此，形成了在第一方向I上延伸的单元图案CP。
可变电阻图案层46A的上表面和下表面可以具有基本相同的宽度。可变电阻图案层46A的上表面和上电极图案层47A的下表面可以具有基本相同的宽度，或者可变电阻图案层46A的上表面的宽度可以窄于上电极图案层47A的下表面的宽度。另外，可变电阻图案层46A和上电极图案层47A可以具有斜率彼此基本相等或不同的侧壁。可变电阻图案层46A与上电极图案层47A之间的宽度差以及可变电阻图案层46A与上电极图案层47之间的侧壁斜率差可能是由可变电阻图案层46A与上电极图案层47A之间的刻蚀速率的差而引起的。
中间电极图案层45A的上表面和下表面可以具有基本相同的宽度。开关图案层44A的上表面和下表面可以具有基本相同的宽度。开关图案层44A的上表面与中间电极图案层45A的下表面可以具有基本相同的宽度。
下电极图案层43A的下表面的宽度可以宽于下电极图案层43A的上表面的宽度。下电极图案层43A的上表面与开关图案层44A的下表面可以具有基本相同的宽度，或者下电极图案层43A的上表面的宽度可以宽于开关图案层44A的下表面的宽度。下电极图案层43A与开关图案层44A之间的宽度差可能是由下电极材料层43与开关材料层44之间的刻蚀速率的差而引起的。
参考图4C，在单元图案CP的侧壁上形成第一保护层49。第一保护层49可以被形成在下电极图案层43A、开关图案层44A、中间电极图案层45A、可变电阻图案层46A和上电极图案层47A的侧壁上。随后，使用硬掩模图案48A和第一保护层49作为刻蚀阻挡层来刻蚀第二导电层42和第一导电层41。因此，形成了在第一方向I上延伸的界面层42A和行线41A。
界面层42A的上表面和下表面可以具有基本相同的宽度。行线41A的上表面和下表面可以具有基本相同的宽度。另外，每个界面层42A可以具有比每个行线41A的宽度更窄的宽度。
界面层42A与行线41A之间的宽度差可能是由界面层42A的材料与行线41A的材料之间的刻蚀速率的差而引起的。界面层42A由刻蚀速率高于行线41A的材料的刻蚀速率的材料形成，从而可以形成宽度比行线41A的宽度更窄的界面层42A。例如，行线41A可以是钨层，并且界面层42A可以是钨硅氮化物层(WSiNx)。由于钨硅氮化物层的刻蚀速率高于钨层的刻蚀速率，因此界面层42A的刻蚀速度快于行线41A的刻蚀速度。因此，界面层42A的刻蚀量大于行线41A的刻蚀量，并且界面层42A的宽度窄于行线41A的宽度。
在下文中，将参考图4D至图4G描述用于制造电子器件的方法，图4D至图4G是与沿图2A中的第二线B-B’的截面图相对应的截面图。参考图4D，在第二方向II上的相邻的单元图案CP之间形成了绝缘层(未示出)之后，将绝缘层平坦化，直到暴露出上电极图案层47A的上表面为止。例如，使用化学机械抛光(CMP)工艺对绝缘层进行抛光。随后，形成用于列线的第三导电层51。第三导电层51可以是钨层。
参考图4E，通过刻蚀第三导电层51来形成各自在第二方向II上延伸的列线51A。
参考图4F，通过刻蚀上电极图案层47A和可变电阻图案层46A来形成上电极47B和可变电阻层46B。上电极47B的下表面的宽度可以宽于上电极47B的上表面的宽度，或者上电极47B的上表面和下表面可以具有基本相同的宽度。
参考图4G，在可变电阻层46B、上电极47B和列线51A上形成第二保护层52。随后，使用第二保护层52作为刻蚀阻挡层来刻蚀中间电极图案层45A、开关图案层44A和下电极图案层43A。因此，形成了包括下电极43B、开关层44B、中间电极45B、可变电阻层46B和上电极47B的存储单元MC。存储单元MC分别位于行线41A与列线51A的交叉区域中。
当下电极图案层43A被刻蚀时，界面层42A可以被部分刻蚀以具有给定的厚度。可以在界面层42A的上表面处形成凹槽G。凹槽G位于在第一方向I上相邻的存储单元MC之间。此外，界面层42A具有在第一方向I上延伸的线形。例如，界面层42A可以具有设置在行线41A与下电极43B之间的第一部分(例如，图2C中的第一部分21B)和设置在行线41A与绝缘层53之间的第二部分(例如，图2C中的第二部分21A)。
可选地，尽管在图4G中未示出，但是在下电极43A被刻蚀时，界面层42A也可以被刻蚀，并且可以暴露出行线41A。界面层42A分别位于行线41A与列线51A的交叉区域中。而且，界面层42A可以被定位成与各个存储单元MC相对应，并且各自具有岛状。例如，相邻的界面层42A可以在第一方向I以及第二方向II上彼此间隔开。
随后，可以形成绝缘层53以填充相邻的存储单元MC之间的空间。
在根据本公开的实施例的上述方法中，在下电极材料层43与第一导电层41之间形成具有相对高的刻蚀速率的第二导电层42，从而可以形成具有相对窄的宽度的界面层42A。因此，与常规存储器件中的相邻行线之间的距离相比，在第二方向II上的相邻的界面层42A之间的距离可以增大。因此，可以增强绝缘层53的间隙填充特性，并且可以减少相邻的行线41A之间的桥接的发生。
图5是实施了根据本公开的实施例的存储器件的微处理器的配置图。
参考图5，微处理器1000可以执行以下任务：控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程。微处理器1000可以包括存储单元1010、操作单元1020以及控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)。
存储单元1010是将数据储存在微处理器1000中的部件，作为处理器寄存器、寄存器等。存储单元1010可以包括数据寄存器、地址寄存器以及浮点寄存器等。除此之外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：临时储存要由操作单元1020对其执行操作的数据、执行所述操作的结果数据以及用于执行所述操作的数据被储存的地址。
存储单元1010可以包括根据实施例的上述半导体器件中的一个或更多个。例如，存储单元1010可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善存储单元1010的读取操作特性。因此，可以改善微处理器1000的读取操作特性。
操作单元1020可以根据控制单元1030对命令进行解码的结果来执行几种算术运算或逻辑运算。操作单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、操作单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码以及控制微处理器1000的信号的输入和输出，并执行用程序来表示的处理。
根据本实施例的微处理器1000可以另外包括高速缓冲存储单元1040，高速缓冲存储单元1040可以临时储存要从除了存储单元1010之外的外部设备输入或要输出到外部设备的数据。高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、操作单元1020和控制单元1030交换数据。
图6是实施了根据本公开的实施例的存储器件的处理器的配置图。
参考图6，处理器1100可以通过包括除了微处理器的功能以外的各种功能来提高性能并实现多功能，所述微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及输出处理结果到外部设备的一系列处理的任务。处理器1100可以包括：用作微处理器的核心单元1110，用于临时储存数据的高速缓冲存储单元1120、以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用处理器(AP)。
本实施例的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、操作单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的部件，作为处理器寄存器、寄存器等。存储单元1111可以包括数据寄存器、地址寄存器、浮点寄存器等。除此之外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：临时储存要由操作单元1112对其执行操作的数据，执行操作的结果数据以及用于执行操作的数据被储存的地址。操作单元1112是在处理器1100中执行操作的部件。操作单元1112可以根据控制单元1113对命令进行解码的结果等来执行几种算术运算、逻辑运算。操作单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、操作单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码，控制处理器1100的信号的输入和输出，以及执行用程序表示的处理。
高速缓冲存储单元1120是临时储存数据以补偿以高速操作的核心单元1110与以低速操作的外部设备之间的数据处理速度的差的部件。高速缓冲存储单元1120可以包括第一级储存部1121、第二级储存部1122和第三级储存部1123。通常，高速缓冲存储单元1120包括第一级储存部1121和第二级储存部1122，并且在需要高储存容量的情况下可以包括第三级储存部1123。根据情况需要，高速缓冲存储单元1120可以包括数量增多的储存部。即，可以根据设计来改变高速缓冲存储单元1120中所包括的储存部的数量。第一级储存部1121、第二级储存部1122和第三级储存部1123储存并区分数据的速度可以相同或不同。在各个储存部1121、1122和1123的速度不同的情况下，第一储存部1121的速度可以是最大的。高速缓冲存储单元1120的第一级储存部1121、第二级储存部1122和第三级储存部1123中的至少一个储存部可以包括根据实施例的上述半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善高速缓冲存储单元1120的读取操作特性。因此，可以改善处理器1100的读取操作特性。
尽管在图6中示出了第一级储存部1121、第二级储存部1122和第三级储存部1123全部被配置在高速缓冲存储单元1120内部的情况，但是高速缓冲存储单元1120的第一级储存部1121、第二级储存部1122和第三级储存部1123也可以全部被配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差。可选地，高速缓冲存储单元1120的第一级储存部1121可以被设置在核心单元1110的内部，并且第二级储存部1122和第三级储存部1123可以被配置在核心单元1110的外部，以增强补偿数据处理速度差的功能。可选地，第一级储存部1121和第二级储存部1122可以设置在核心单元1110的内部，并且第三级储存部1123可以设置在核心单元1110的外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120以及外部设备并允许有效地传输数据的部件。
根据本实施例的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接地连接或通过总线接口1130来连接。多个核心单元1110可以通过与核心单元1110的上述配置相同的方式来配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的第一级储存部1121可以与多个核心单元1110的数量相对应地配置在每个核心单元1110中，并且第二级储存部1122和第三级储存部1123可以以通过总线接口1130共享的方式被配置在多个核心单元1110的外部。第一级储存部1121的处理速度可以大于第二级储存部1122的处理速度和第三级储存部1123的处理速度。在另一实施例中，第一级储存部1121和第二级储存部1122可以与多个核心单元1110的数量相对应地被配置在每个核心单元1110中，并且第三级储存部1123可以以通过总线接口1130共享的方式被配置在多个核心单元1110的外部。
根据该实施例的处理器1100还可以包括：储存数据的嵌入式存储单元1140；通信模块单元1150，其可以以有线或无线方式向外部设备发送数据和从外部设备接收数据；存储器控制单元1160，其驱动外部存储器件；以及媒体处理单元1170，其处理已在处理器1100中处理的数据或从外部输入设备输入的数据，并将经处理的数据输出到外部接口设备等。除此之外，处理器1100可以包括多个各种模块和设备。所添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120以及与彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，而且还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM，SRAM(静态随机存取存储器)、以及具有与上述存储器相似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如无需传输线即可发送和接收数据的各种设备等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准进行操作的外部储存设备之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成设备电子器件)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态磁盘)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。
媒体处理单元1170可以处理已在处理器1100中处理的数据或者以图像、语音和其他形式从外部输入设备输入的数据，并且将数据输出到外部接口设备。媒体处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清音频设备(HD音频)以及高清多媒体接口(HDMI)控制器等。
图7是实施了根据本公开的实施例的存储器件的系统的配置图。
参考图7，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230和接口设备1240等。该实施例的系统1200可以是使用处理器进行操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统以及智能电视等。
处理器1210可以对输入的命令进行解码，并处理针对储存在系统1200中的数据的操作、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图形处理单元(GPU)、应用处理器(AP)以及数字信号处理器(DSP)等。
主存储器件1220是在程序被执行时可以临时储存、调用和执行来自辅助存储器件1230的程序代码或数据并且即使在切断电源的情况下也可以保存所存储的内容的储存器。主存储器件1220可以包括根据实施例的上述半导体器件中的一个或更多个。例如，主存储器件1220可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善主存储器件1220的读取操作特性。因此，可以改善系统1200的读取操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等，在其中当电源被切断时，所有内容都被擦除。与此不同，主存储器件1220可以不包括根据实施例的半导体器件，而是可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，在其中当电源被切断时，所有内容都被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。尽管辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括根据实施例的上述半导体器件中的一个或更多个。例如，辅助存储器件1230可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善辅助存储器件1230的读取操作特性。因此，可以改善系统1200的读取操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图8的参考标记1300)，诸如，利用磁学的磁带、磁盘、利用光学的激光盘、利用磁学和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施例的半导体器件，而是可以包括数据储存系统(参见图8的参考标记1300)，诸如利用磁学的磁带、磁盘、利用光学的激光盘、利用磁学和光学二者的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。
接口设备1240可以用于在该实施例的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。所述通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块、以及它们两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，诸如无需传输线即可发送和接收数据的各种设备等。
图8是实施了根据本公开的实施例的存储器件的数据储存系统的配置图。
参考图8，数据储存系统1300可以包括具有非易失性特性、作为用于储存数据的组件的储存设备1310、控制储存设备1310的控制器1320、用于与外部设备连接的接口1330、以及用于临时储存数据的临时储存设备1340。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能光盘(DVD)以及固态盘(SSD)等的盘类型，以及卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。
储存设备1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存设备1310和接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，处理器1321用于执行以下操作：对从数据储存系统1300的外部通过接口1330输入的命令进行处理等。
接口1330用于执行数据储存系统1300与外部设备之间的命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等的设备中使用的接口兼容，或者可以与在类似于上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如IDE(集成设备电子电路)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)、USB(通用串行总线)等的接口兼容，或可以与类似于上述接口的接口兼容。接口1330可以与类型彼此不同的一个或更多个接口兼容。
临时储存设备1340可以根据与外部设备、控制器和系统的接口的多样性和高性能来临时储存数据，以在接口1330与储存设备1310之间有效地传输数据。用于临时储存数据的临时储存设备1340可以包括根据实施例的上述半导体器件中的一个或更多个。例如，临时储存设备1340可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善临时储存设备1340的读取操作特性。因此，可以改善数据储存系统1300的读取操作特性。
图9是实施了根据本公开的实施例的存储器件的存储系统的配置图。
参考图9，存储系统1400可以包括具有非易失性特性、作为用于储存数据的组件的存储器1410，控制存储器1410的存储器控制器1420，用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字卡(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括根据实施例的上述半导体器件中的一个或更多个。例如，存储器1410可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善存储器1410的读取操作特性。因此，可以改善存储系统1400的读取操作特性。
另外，本实施例的存储器1410还可以包括具有非易失特性的ROM(只读存储器)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此目的，存储器控制器1420可以包括处理器1421，该处理器1421用于执行以下操作：处理从存储系统1400的外部通过接口1430输入的命令。
接口1430用于执行存储系统1400与外部设备之间的命令和数据的交换。接口1430可以与在诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等的设备中使用的接口兼容，或与在类似于上述设备的设备中使用的接口兼容。接口1430可以与类型彼此不同的一个或更多个接口兼容。
该实施例的存储系统1400还可以包括缓冲存储器1440，缓冲存储器1440用于根据与外部设备、存储控制器和存储系统的接口的多样化和高性能而在接口1430与存储器1410之间有效地传输数据。用于临时储存数据的缓冲存储器1440可以包括根据实施例的上述半导体器件中的一个或更多个。例如，缓冲存储器1440可以包括：行线；与行线交叉的列线；存储单元，其位于行线与列线的交叉区域中，所述存储单元包括上电极和下电极；以及界面层，其位于存储单元的下电极与行线之间，所述界面层的宽度比行线的宽度窄。因此，可以改善缓冲存储器1440的读取操作特性。因此，可以改善存储系统1400的读取操作特性。
此外，本实施例的缓冲存储器1440还可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施例的半导体器件，而是可以包括具有易失特性的SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)等，以及具有非易失特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
在根据本公开的电子器件以及用于制造其的方法中，存储单元的操作特性和可靠性可以被改善。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以通用和描述性的意义来使用和解释，而不是用于限制的目的。在某些情况下，随着本申请的提交对于本领域普通技术人员来说显而易见的是，除非另外明确指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合地使用。因此，本领域技术人员将理解，可以在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下在形式和细节上进行各种改变。

Claims (20)

1.一种包括半导体存储器的电子器件，其中，所述半导体存储器包括：
多个行线，每个所述行线在第一方向上延伸；
与所述行线交叉的多个列线，每个所述列线在第二方向上延伸；
多个存储单元，其相应地位于所述行线与所述列线的多个交叉区域中，每个所述存储单元都包括上电极和下电极；以及
多个界面层，其位于所述存储单元的下电极与所述行线之间，每个所述界面层的第一宽度窄于所述行线中的对应的一个行线的第二宽度，并且每个所述界面层在所述第一方向上延伸。
2.根据权利要求1所述的电子器件，其中，每个所述界面层的第一宽度窄于所述下电极的第三宽度。
3.根据权利要求1所述的电子器件，其中，所述下电极的下表面的第三宽度宽于所述下电极的上表面的第四宽度，并且每个所述界面层的第一宽度窄于所述下电极的下表面的所述第三宽度。
4.根据权利要求1所述的电子器件，其中，所述下电极的下表面的第三宽度宽于所述下电极的上表面的第四宽度，并且每个所述界面层的第一宽度窄于所述下电极的上表面的第四宽度。
5.根据权利要求1所述的电子器件，其中，所述第二宽度窄于所述下电极的第三宽度。
6.根据权利要求1所述的电子器件，其中，每个所述存储单元还包括位于所述上电极与所述下电极之间的可变电阻层，并且每个所述界面层的第一宽度窄于所述可变电阻层的第三宽度。
7.根据权利要求1所述的电子器件，其中，每个所述存储单元还包括可变电阻层、中间电极和开关层，所述可变电阻层、所述中间电极和所述开关层被层叠在所述下电极与所述上电极之间，并且每个所述界面层的第一宽度窄于所述开关层的第三宽度。
8.根据权利要求1所述的电子器件，其中，所述界面层包括钨硅氮化物(WSiNx)，并且所述行线包括钨(W)。
9.根据权利要求1所述的电子器件，其中，每个所述界面层在所述第二方向上的第一宽度窄于每个所述行线在所述第二方向上的第二宽度，并且所述第一宽度窄于所述下电极在所述第二方向上的第三宽度。
10.根据权利要求1所述的电子器件，其中，每个所述界面层的上表面包括位于在第一方向上相邻的存储单元之间的凹槽。
11.根据权利要求1所述的电子器件，其中，所述界面层相应地位于所述交叉区域中。
12.根据权利要求1所述的电子器件，其中，在所述第二方向上相邻的界面层之间的距离宽于在所述第二方向上相邻的行线之间的距离。
13.根据权利要求1所述的电子器件，其中，在所述第二方向上相邻的界面层之间的距离宽于在所述第二方向上相邻的存储单元之间的距离。
14.一种包括半导体存储器的电子器件，其中，所述半导体存储器包括：
多个行线，每个所述行线在第一方向上延伸；
与所述行线交叉的多个列线，每个所述列线在第二方向上延伸；
多个存储单元，其相应地位于所述行线与所述列线的多个交叉区域中，每个所述存储单元包括上电极和下电极；以及
多个界面层，其位于所述存储单元的下电极与所述行线之间，所述界面层包括刻蚀速率高于所述行线的刻蚀速率的材料，每个所述界面层在所述第一方向上延伸。
15.根据权利要求14所述的电子器件，其中，每个所述界面层的宽度窄于每个所述行线的宽度。
16.根据权利要求14所述的电子器件，其中，每个所述界面层的宽度窄于所述下电极的宽度。
17.根据权利要求14所述的电子器件，其中，在所述第二方向上相邻的界面层之间的距离大于在所述第二方向上相邻的行线之间的距离。
18.根据权利要求14所述的电子器件，其中，每个所述界面层包括：第一部分，其被设置在所述下电极与所述行线中的对应的一个行线之间；以及第二部分，其位于在所述第一方向上相邻的存储单元之间，以及
其中，所述第二部分包括凹槽。
19.一种包括半导体存储器的电子器件，其中，所述半导体存储器包括：
多个行线，每个所述行线在第一方向上延伸；
与所述行线交叉的多个列线，每个所述列线在第二方向上延伸；
多个存储单元，其相应地位于所述行线与所述列线的多个交叉区域中，每个所述存储单元都包括上电极和下电极；以及
多个界面层，其位于所述存储单元的下电极与所述行线之间，每个所述界面层在所述第一方向上延伸。
20.一种包括半导体存储器的电子器件，其中，所述半导体存储器包括：
多个行线；
与所述行线交叉的多个列线；
多个存储单元，其相应地位于所述行线与所述列线的多个交叉区域中，每个所述存储单元都包括上电极和下电极；以及
多个界面层，其位于所述存储单元的下电极与所述行线之间，每个所述界面层在所述第一方向上延伸，以及
其中，所述行线中的至少一个在上表面区域具有圆形边缘。
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