KR20210001090A - 전자 장치 및 전자 장치의 제조 방법 - Google Patents

전자 장치 및 전자 장치의 제조 방법 Download PDF

Info

Publication number
KR20210001090A
KR20210001090A KR1020190076632A KR20190076632A KR20210001090A KR 20210001090 A KR20210001090 A KR 20210001090A KR 1020190076632 A KR1020190076632 A KR 1020190076632A KR 20190076632 A KR20190076632 A KR 20190076632A KR 20210001090 A KR20210001090 A KR 20210001090A
Authority
KR
South Korea
Prior art keywords
electronic device
variable resistance
forming
memory
insulating
Prior art date
Application number
KR1020190076632A
Other languages
English (en)
Inventor
장봉훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190076632A priority Critical patent/KR20210001090A/ko
Priority to US16/664,510 priority patent/US11450711B2/en
Priority to CN201911140918.5A priority patent/CN112151569A/zh
Publication of KR20210001090A publication Critical patent/KR20210001090A/ko
Priority to US17/890,092 priority patent/US20220392959A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H01L45/122—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L45/06—
    • H01L45/1253—
    • H01L45/141—
    • H01L45/16—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.

Abstract

반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다.

Description

전자 장치 및 전자 장치의 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 전자 장치 및 전자 장치의 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 전자 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 및 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상변화하지 않는 칼코게나이드 패턴을 포함하는 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 제1 방향으로 확장되고, 몰드 영역을 정의하는 몰드 패턴들을 형성하는 단계; 상기 몰드 영역 내에 L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항막들을 형성하는 단계; 상기 가변 저항막들 상에 전극 물질을 형성하는 단계; 상기 전극 물질을 관통하는 개구부들을 형성하는 단계; 상기 개구부들 내에 절연막들을 형성하는 단계; 및 상기 전극 물질 및 상기 절연막들 상에 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 제1 방향으로 확장되고, 몰드 영역을 정의하는 몰드 패턴들을 형성하는 단계; 상기 몰드 영역 내에 가변 저항막들을 형성하는 단계; 상기 가변 저항막들 상에 전극 물질을 형성하는 단계; 상기 전극 물질을 관통하는 개구부들을 형성하는 단계; 상기 개구부들을 포함하는 상기 전극 물질 상에 절연 물질을 형성하는 단계; 상기 전극 물질을 정지막으로 이용하여 상기 절연 물질을 평탄화함으로써, 상기 개구부들 내에 절연막들을 형성하는 단계; 및 상기 전극 물질 및 상기 절연막들 상에 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 12a 및 도 3b 내지 도 12b는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 도 1a는 셀 어레이의 회로도이고 도 1b는 메모리 셀 어레이의 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있고, 반도체 메모리는 비휘발성 메모리 장치 또는 가변 저항 메모리 장치일 수 있다. 반도체 메모리는 로우 라인들 및 로우 라인들과 교차된 컬럼 라인들을 포함할 수 있다. 여기서, 로우 라인들은 워드 라인일 수 있고, 컬럼 라인들은 비트 라인일 수 있다. 참고로, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다. 이하에서는, 로우 라인들이 워드 라인이고 컬럼 라인들이 비트 라인인 경우를 가정하여 설명하도록 한다.
셀 어레이(100)는 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 사이에 각각 배치된 메모리 셀들(MC11~MC33)을 포함할 수 있다. 여기서, 메모리 셀들(MC11~MC33)은 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)이 교차되는 지점에 배치될 수 있다. 각각의 메모리 셀들(MC11~MC33)은 직렬로 연결된 선택 소자 및 메모리 소자 중 적어도 하나를 포함할 수 있다.
메모리 셀(MC11~MC33)은 인가되는 전압 또는 전류에 따라, 저저항상태 또는 고저항 상태로 가역적으로 천이하는 가변 저항 물질을 포함할 수 있다. 가변 저항 물질은 전이 금속 산화물, 칼코겐계 화합물, 페로브스카이트계 화합물 등을 포함할 수 있다. 예를 들어, 가변 저항 물질은 Te, Se, Ge, Si, As, Ti, S, Sb 등의 칼코게나이드 물질을 포함할 수 있다.
가변 저항 물질의 저항 상태에 따라 메모리 셀(MC11~MC33)의 임계 전압이 변동된다. 따라서, 임계 전압이 변동됨에 따라 메모리 셀(MC11~MC33)을 적어도 두가지의 상태로 프로그램할 수 있다. 예를 들어, 메모리 셀(MC11~MC33)의 임계 전압이 낮으면 메모리 셀(MC11~MC33)에 로직 상태 '1'이 저장되고, 메모리 셀(MC11~MC33)의 임계 전압이 높으면 메모리 셀(MC11~MC33)에 로직 상태 '0'이 저장된다. 단, 메모리 셀(MC11~MC33)의 임계 전압이 변경되더라도, 가변 저항 물질은 상변화하지 않을 수 있다. 가변 저항 물질이 칼코게나이드를 포함하는 경우, 메모리 셀(MC11~MC33)의 임계 전압이 변경되더라도 칼코게나이드는 비정질 상태를 유지하며, 결정질로 상변화하지 않는다. 이를 통해, 서로 다른 임계 전압을 갖는 복수의 로직 상태들을 메모리 셀(MC11~MC33)에 저장할 수 있다. 또한, 메모리 셀(MC11~MC33)은 선택 소자이면서 동시에 메모리 소자로서 기능할 수 있다. 다시 말해, 메모리 셀(MC11~MC33)은 상변화 메모리나 저항 변화 메모리와 같은 메모리 소자를 별도로 포함하지 않을 수 있다.
또한, 반도체 메모리는 컬럼 라인들(BL1~BL3)을 제어하기 위한 컬럼 회로(110) 및 로우 라인(WL1~WL3)을 제어하기 위한 로우 회로(120)를 더 포함할 수 있다.
로우 회로(120)는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로(120)는 로우 어드레스(R_ADD)에 따라 로우 라인들(WL1~WL3) 중 로우 라인(WL2)을 선택한다. 컬럼 회로(110)는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로(110)는 컬럼 어드레스(C_ADD)에 따라 컬럼 라인들(BL1~BL3) 중 컬럼 라인 (BL2)을 선택한다. 따라서, 선택된 컬럼 라인 (BL2)과 선택된 로우 라인(WL2)의 사이에 연결된 메모리 셀(MC22)이 선택될 수 있다.
참고로, 도 1a에서는 3개의 컬럼 라인들(BL1~BL3)과 3개의 로우 라인들(WL1~WL3)을 도시했으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 셀 어레이(100)에 포함된 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 개수는 필요에 따라 변경될 수 있다.
도 1b를 참조하면, 메모리 셀 어레이는 상이한 레벨에 위치된 컬럼 라인들(BL) 및 로우 라인들(WL)을 포함할 수 있다. 컬럼 라인들(BL)은 로우 라인들(WL)의 상부에 위치되거나 하부에 위치될 수 있다. 로우 라인들(WL)은 제1 방향(I)으로 확장될 수 있고, 컬럼 라인들(BL)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장될 수 있다. 메모리 셀들(MC)은 컬럼 라인들(BL)과 로우 라인들(WL)의 교차점에 각각 배치될 수 있다.
컬럼 라인들(BL), 메모리 셀들(MC) 및 로우 라인들(WL)은 하나의 데크(deck)를 구성할 수 있다. 본 도면에서는 셀 어레이(100)가 싱글-데크 구조를 갖는 경우에 대해 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 추가로 데크를 더 포함하는 것도 가능하다. 셀 어레이는 로우 라인들 및 컬럼 라인들이 제3 방향(Ⅲ)으로 교대로 적층된 멀티-데크 구조를 가질 수 있다. 여기서, 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)과 교차된 방향이며, 제1 방향(I) 및 제2 방향(Ⅱ)으로 이루어진 평면에 수직한 방향일 수 있다. 멀티-데크 구조에서, 적층된 데크들은 로우 라인들(WL) 또는 컬럼 라인들(BL)을 공유할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 도면이다. 도 2a는 레이아웃이고, 도 2b는 도 2a의 제2 방향(Ⅱ) 단면도이고, 도 2c는 도 2a의 제1 방향(I) 단면도이다.
도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 로우 라인들(10), 컬럼 라인들(16) 및 메모리 셀들(MC)을 포함할 수 있다. 또한, 전자 장치는 제1 절연 스페이서(14), 제2 절연 스페이서(15), 몰드 패턴(17) 및 절연막(18)을 더 포함할 수 있다.
로우 라인들(10) 상에 컬럼 라인들(16)이 위치될 수 있고, 로우 라인들(10)과 컬럼 라인들(16)의 사이에 몰드 패턴들(17)이 위치될 수 있다. 몰드 패턴들(17)은 제1 방향(I)으로 평행하게 확장될 수 있고, 몰드 패턴들(17)의 사이에 몰드 영역(MR)이 정의될 수 있다. 몰드 영역(MR)은 제2 방향(Ⅱ)으로 이웃한 한 쌍의 로우 라인들(10)에 대응되도록 위치될 수 있다.
메모리 셀들(MC)은 로우 라인들(10)과 컬럼 라인들(16)의 교차 영역에 위치될 수 있다. 각각의 메모리 셀들(MC)은 제1 전극(11), 가변 저항 패턴(12) 및 제2 전극(13)을 포함할 수 있다.
가변 저항 패턴들(12)은 몰드 영역(MR) 내에 형성될 수 있고, 몰드 패턴들(17)의 측벽에 형성될 수 있다. 제2 방향(Ⅱ)으로 마주하는 한 쌍의 가변 저항 패턴들(12)은 미러 타입의 대칭 구조를 가질 수 있다.
각각의 가변 저항 패턴들(12)은 제2 방향(Ⅱ) 단면에서 L 형태를 가질 수 있다. 각각의 가변 저항 패턴들(12)은 제1 전극(11)의 상부면을 따라 형성된 제1 부분(P1) 및 제1 부분(P1)으로부터 돌출되고 제2 전극(13)과 연결된 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)과 동일한 두께(T2=T1)를 갖거나, 제1 부분(P1)에 비해 두꺼운 두께(T2>T1)를 가질 수 있다. 제1 부분(P1)은 제1 전극(11)의 상부면 중 일부와 접할 수 있다. 예를 들어, 제2 방향(Ⅱ) 단면에서, 제1 부분(P1)은 제1 전극(11)에 비해 좁은 폭(W1<W2)을 가질 수 있다. 또한, 제2 방향(Ⅱ) 단면에서, 제1 부분(P1)은 제2 부분(P2)에 비해 넓은 폭(W1>W3)을 가질 수 있다.
각각의 가변 저항 패턴들(12)은 라운딩된 상부면을 가질 수 있다. 각각의 가변 저항 패턴들(12)의 첨점(top)은 몰드 패턴들(17)의 상부면과 실질적으로 동일한 레벨(L1)을 가질 수 있다.
제1 전극(11)은 로우 라인(10)과 전기적으로 연결될 수 있고, 가변 저항 패턴(12)과 로우 라인(10)의 사이에 개재될 수 있다. 제2 방향(Ⅱ) 단면에서, 제1 전극(11)은 로우 라인(10)과 실질적으로 동일한 폭(W2)을 가질 수 있다.
제2 전극(13)은 컬럼 라인(16)과 전기적으로 연결될 수 있고, 가변 저항 패턴(12)과 컬럼 라인(16)의 사이에 개재될 수 있다. 제2 전극(13)은 라운딩된 상부면을 가질 수 있다. 또한, 제2 전극(13)은 가변 저항 패턴(12)의 라운딩된 상부면과 접할 수 있다. 제2 전극(13)은 몰드 패턴(17), 제1 절연 스페이서(14) 및 제2 절연 스페이서(15) 중 적어도 하나와 더 접할 수 있다.
제1 전극(11) 및 제2 전극(13)은 탄소, 금속, 금속 질화물 등의 도전 물질을 포함할 수 있다. 제1 전극(11) 및 제2 전극(13) 각각은 텅스텐(W), 텅스텐질화물(WNx), 텅스텐실리사이드(WSix), 티타늄(Ti), 티타늄질화물(TiNx), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 백금(Pt) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다. 예를 들어, 제1 전극(11) 및 제2 전극(13)은 탄소 전극일 수 있다.
제1 절연 스페이서들(14) 및 제2 절연 스페이서들(15)은 제조 과정에서 가변 저항 패턴들(12)을 보호하기 위한 것이다. 제1 절연 스페이서들(14) 및 제2 절연 스페이서들(15)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 스페이서들(14) 및 제2 절연 스페이서들(15)은 실리콘 산화물(SiOX), 실리콘질화물(Si3N4), ULTO(Ultra-low-temperature Oxide) 물질 등을 포함하거나, 이들의 조합을 포함할 수 있다. 또한, 제1 절연 스페이서들(14) 및 제2 절연 스페이서들(15) 각각은 단일막이거나 다층막일 수 있다.
제1 절연 스페이서들(14) 및 제2 절연 스페이서들(15)은 메모리 셀(MC)의 제2 방향(Ⅱ)으로 마주한 측벽들을 감싸도록 형성될 수 있다. 제1 절연 스페이서(14)는 가변 저항 패턴(12) 상에 형성될 수 있고, 가변 저항 패턴(12)과 직접 접할 수 있다. 제1 절연 스페이서(14)는 라운딩된 상부면을 가질 수 있다. 제1 절연 스페이서(14)의 첨점(L2)은 가변 저항 패턴(12)의 첨점(L1)에 비해 낮은 레벨에 위치될 수 있다.
제1 절연 스페이서(14)는 제1 측벽(SW1) 및 제1 측벽(SW1)과 마주한 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1)은 가변 저항 패턴(12)과 접할 수 있다. 제2 측벽(SW2)은 가변 저항 패턴(12)의 제1 부분(P1)의 측벽(SW)과 정렬될 수 있다. 즉, 제2 측벽(SW2)과 측벽(SW)이 동일한 평면에 위치될 수 있다. 또한, 제2 측벽(SW2)은 로우 라인(10) 및/또는 제1 전극(11)의 측벽과 정렬되거나, 동일한 평면에 위치될 수 있다.
제2 절연 스페이서(15)는 제1 절연 스페이서(14) 상에 형성될 수 있고, 제1 절연 스페이서(14)와 직접 접할 수 있다. 제2 절연 스페이서(15)는 가변 저항 패턴(12)과 직접 접할 수 있고, 가변 저항 패턴(12)의 제1 부분(P1)과 직접 접할 수 있다. 제2 절연 스페이서(15)는 로우 라인(10) 및/또는 제1 전극(11)의 측벽에 비해 돌출되도록 위치될 수 있다. 제2 절연 스페이서들(15)은 라운딩된 상부면을 가질 수 있다. 제2 절연 스페이서들(15)의 첨점(L3)은 제1 절연 스페이서들(14)의 첨점(L2)에 비해 낮은 레벨에 위치될 수 있다. 또한, 제2 절연 스페이서(15)의 저면은 제1 절연 스페이서(14)의 저면에 비해 낮은 레벨(L5<L4)에 위치될 수 있다.
절연막(18)은 이웃한 로우 라인들(10)의 사이, 이웃한 메모리 셀들(MC)의 사이 및 이웃한 컬럼 라인들(16)의 사이에 위치될 수 있다. 절연막(18)은 단일막 또는 다층막일 수 있다. 또한, 절연막(18)은 에어 갭을 포함할 수 있다. 절연막(18)은 실리콘 산화물(SiO2) 등의 산화물을 포함하거나, SOC(Spin On Coating), SOD(Spin On Dielectric) 등의 유동성 산화막을 포함하거나, 이들의 조합을 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 크로스-포인트 어레이 구조로 메모리 셀들(MC)을 배열함으로써, 메모리 소자의 집적도를 향상시킬 수 있다. 또한, L 형태로 가변 저항 패턴(12)을 형성함으로써, 각 메모리 셀(MC)의 크기를 감소시키고, 메모리 셀들(MC)의 균일도(uniformity)를 개선할 수 있다.
도 3a 내지 도 12a 및 도 3b 내지 도 12b는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다. 도 3a 내지 도 12a 및 도 9c는 레이아웃이고, 도 3b 내지 도 11b는 도 3a 내지 도 11a의 제2 방향(Ⅱ) 단면도이고, 도 12b는 도 12a의 제1 방향(I) 단면도이다.
도 3a 및 도 3b를 참조하면, 제1 방향(I)으로 확장된 로우 라인들(30) 및 제1 전극막들(31)을 형성한다. 예를 들어, 로우 라인용 도전막 및 전극 물질을 형성한 후, 이들을 패터닝하여 로우 라인들(30) 및 제1 전극막들(31)을 형성한다.
이어서, 제2 방향(Ⅱ)으로 이웃한 로우 라인들(30)의 사이에 제1 절연막들(32)을 형성한다. 제1 절연막들(32)은 제2 방향(Ⅱ)으로 이웃한 제1 전극막들(31)의 사이 및 제2 방향(Ⅱ)으로 이웃한 로우 라인들(30)의 사이에 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 제1 방향(I)으로 확장된 몰드 패턴들(33)을 형성한다. 몰드 패턴들(33)의 사이에 몰드 영역(MR)이 정의된다. 몰드 영역(MR)은 제2 방향(Ⅱ)으로 이웃한 한 쌍의 제1 전극막들(31) 또는 한 쌍의 로우 라인들(30)을 노출시킨다. 몰드 패턴들(33)은 질화물을 포함할 수 있다.
몰드 패턴들(33)은 제1 절연막(32)들 중 일부의 제1 절연막들(32)을 커버하도록 형성될 수 있다. 예를 들어, 제2 방향(Ⅱ)을 따라 차례로 배열된 제1 절연막들(32) 중 홀수 번째 제1 절연막들(32)을 커버하고 짝수 번째 제1 절연막들(32)을 노출시키거나, 짝수 번째 제1 절연막들(32)을 커버하고 홀수 번째 제1 절연막들(32)을 노출시킬 수 있다. 또한, 몰드 패턴들(33)은 제1 전극막들(31)을 일부 커버할 수 있다. 예를 들어, 몰드 패턴(33)은 제1 절연막(32)을 커버하고, 제1 절연막(32) 양측의 몰드 패턴들(33)을 일부 커버할 수 있다.
도 5a 및 도 5b를 참조하면, 몰드 패턴들(33) 상에 가변 저항 물질(34)을 형성한다. 가변 저항 물질(34)은 몰드 패턴들(33)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 가변 저항 물질(34)은 몰드 영역(MR) 내에 형성되고, 제1 절연막(32)의 상부면, 제1 전극막(31)의 상부면 및 몰드 패턴들(33)의 측벽을 따라 형성될 수 있다. 또한, 가변 저항 물질(34)은 몰드 패턴들(33)의 상부면에도 형성될 수 있다.
가변 저항 물질(34)은 균일한 두께로 형성되거나, 영역에 따라 상이한 두께로 형성될 수 있다. 가변 저항 물질(34)은 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 증착 조건에 따라, 가변 저항 물질(34)은 몰드 영역(MR)의 저면보다 몰드 패턴들(33)의 측벽에 두꺼운 두께로 형성될 수 있고, 몰드 패턴들(33)의 상부면에 비해 측벽에 두껍게 형성될 수 있다.
이어서, 가변 저항 물질(34) 상에 제1 절연 물질(35)을 형성한다. 제1 절연 물질(35)은 가변 저항 물질(34)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 가변 저항 물질(34)은 질화물을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 절연 물질(35) 및 가변 저항 물질(34)을 식각하여 제1 절연 스페이서(35A) 및 가변 저항막(34A)을 형성한다. 가변 저항 물질(34)이 식각될 때 제1 절연 물질(35)이 보호막으로서 역할을 하므로, 가변 저항 물질(34)이 손상되는 것을 최소화할 수 있다. 제2 방향(Ⅱ)으로 이웃한 한 쌍의 제1 절연 스페이서들(35A)의 사이로 제1 절연막(32)이 노출될 수 있다.
제1 절연 물질(35) 및 가변 저항 물질(34)은 블랭킷 식각(blanket etch) 공정을 이용하여 식각될 수 있다. 식각 공정에 의해, 제1 절연 물질(35) 및 가변 저항 물질(34) 중 몰드 영역(MR)의 저면 및 몰드 패턴(33)의 상부면에 형성된 영역이 제거된다. 가변 저항 물질(34)이 몰드 영역(MR)의 저면 및 몰드 패턴(33)의 상부면에서 상대적으로 얇은 두께를 갖는 경우, 해당 영역을 용이하게 제거할 수 있다. 이를 통해, 스페이서 형태를 갖는 제1 절연 스페이서(35A) 및 가변 저항막(34A)이 형성될 수 있다.
가변 저항막들(34A)은 몰드 패턴들(33)의 측벽에 형성되며, 제2 방향(Ⅱ)에서 L 형태의 단면을 가질 수 있다. 예를 들어, 가변 저항막들(34A)은 제1 전극막(31)과 접하는 제1 부분(P1) 및 제1 부분(P1)으로부터 돌출된 제2 부분(P2)을 포함할 수 있다.
각각의 가변 저항막들(34A)은 라운딩된 상부면을 가질 수 있다. 가변 저항막들(34A)의 첨점은 몰드 패턴들(33)의 상부면과 동일한 레벨(L1)에 위치되거나, 그보다 낮은 레벨에 위치될 수 있다.
제1 절연 스페이서들(35A)은 가변 저항막들(34A) 상에 형성된다. 제1 절연 스페이서들(35A)은 라운딩된 상부면을 가질수 있다. 제1 절연 스페이서들(35A)의 첨점(L2)은 가변 저항막들(34A)의 첨점(L1)에 비해 낮은 레벨에 위치될 수 있다.
도 7a 및 도 7b를 참조하면, 몰드 패턴들(33)의 측벽에 제2 절연 스페이서들(36)을 형성한다. 예를 들어, 제2 절연 물질을 컨포멀하게 형성한 후, 블랭킷 식각 공정을 이용하여 제2 절연 물질을 식각함으로써, 제2 절연 스페이서들(36)을 형성한다. 제2 절연 물질을 식각하는 과정에서, 제1 절연막(32)이 일부 두께 식각될 수 있다.
제2 절연 스페이서들(36)은 제1 절연 스페이서들(35A)과 접할 수 있다. 제2 절연 스페이서들(36)은 가변 저항막들(34A)과 접할 수 있다. 제2 절연 스페이서들(36)은 가변 저항막들(34A)의 제1 부분(P1)의 측벽(SW)을 커버할 수 있다. 따라서, 후속 공정에서 가변 저항막들(34A)을 보호할 수 있다.
제2 절연 스페이서들(36)은 라운딩된 상부면을 가질 수 있다. 제2 절연 스페이서들(36)의 첨점은 제1 절연 스페이서들(35A)의 첨점에 비해 낮은 레벨에 위치될 수 있다.
도 8a 및 도 8b를 참조하면, 전극 물질(37)을 형성한다. 전극 물질(37)은 몰드 영역(MR)을 채우도록 형성된다. 또한, 전극 물질(37)은 제2 절연 스페이서들(36), 제1 절연 스페이서들(35A), 가변 저항막들(34A) 및 몰드 패턴들(33) 상에 형성된다. 전극 물질(37)의 상부면은 몰드 영역(MR)과 대응되는 곳에 위치된 그루브(G)를 포함할 수 있다.
도 9a 내지 도 9c를 참조하면, 전극 물질(37)을 관통하는 개구부들(OP1, OP2)을 형성한다. 전극 물질(37) 상에 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 식각 베리어로 전극 물질(37)을 식각할 수 있다. 이때, 전극 물질(37)에 대한 식각 선택비가 높은 조건에서 식각 공정을 수행할 수 있다. 예를 들어, 전극 물질(37)이 탄소를 포함하는 경우 O2 에천트를 사용하여 전극 물질(37)을 선택적으로 식각한다. 이를 통해, 제1 절연 스페이서들(35A), 제2 절연 스페이서들(36) 및 몰드 패턴들(33)은 식각하지 않으면서, 전극 물질(37)을 선택적으로 식각할 수 있다. 또한, 개구부들(OP1, OP2)을 포함하는 제2 전극막(37A)이 형성된다.
개구부들(OP)은 다양한 형태로 형성될 수 있다. 도 9a 를 참조하면, 개구부들(OP1, OP2)은 섬 형태를 갖고, 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열될 수 있다. 개구부들(OP1, OP2)은 원형, 타원형, 다각형 등의 평면을 가질 수 있다. 도 9b를 참조하면, 개구부들(OP1, OP2)은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 또는, 섬 형태의 개구부들(OP1, OP2)과 라인 형태의 개구부들(OP1, OP2)을 조합하여 형성하는 것도 가능하다.
제1 개구부들(OP1)은 몰드 영역(MR)에 위치될 수 있고, 제1 절연막(32)을 노출시킬 수 있다. 또한, 제1 개구부들(OP1)을 통해 제1 절연 스페이서들(35A) 또는 제2 절연 스페이서들(36)이 노출될 수 있다. 단, 가변 저항막들(34A)은 노출되지 않는다. 제2 개구부들(OP2)은 몰드 패턴들(33)을 노출시킬 수 있다.
도 10a 및 도 10b를 참조하면, 개구부들(OP1, OP2) 내에 제2 절연막들(38)을 형성한다. 예를 들어, 개구부들(OP1, OP2)을 채우도록 절연 물질을 형성한 후, 절연 물질을 평탄화한다. 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 이용하여 절연 물질을 연마한다. 이때, 제2 전극막(37A)을 정지막으로 이용하여 절연 물질을 평탄화할 수 있다. 따라서, 평탄화 과정에서 가변 저항막들(34A)이 노출되지 않는다.
도 11a 및 도 11b를 참조하면, 제2 전극막(37A) 및 제2 절연막들(38) 상에 컬럼 라인들(39)을 형성한다. 컬럼 라인들(39)은 제2 방향(Ⅱ)으로 평행하게 확장될 수 있다. 예를 들어, 제2 전극막(37A) 및 제2 절연막(38) 상에 도전막을 형성하고, 도전막 상에 마스크 패턴(미도시됨)을 형성한다. 이어서, 마스크 패턴을 식각 베리어로 도전막을 식각하여 컬럼 라인들(39)을 형성한다.
도 12a 및 도 12b를 참조하면, 제2 전극막(37A)을 식각한다. 예를 들어, 컬럼 라인들(39) 형성 시에 사용된 마스크 패턴 및 컬럼 라인들(39)을 식각 베리어로 이용하여 제2 전극막(37A)을 식각한다. 이때, 제2 전극막(37A)에 대한 식각 선택비가 높은 조건에서 제2 전극막(37A)을 식각할 수 있다. 이를 통해, 로우 라인들(30)과 컬럼 라인들(39)의 교차 영역에 위치된 제2 전극들(37B)이 형성된다.
이어서, 가변 저항막들(34A) 및 제1 전극막들(31)을 식각한다. 이를 통해, 로우 라인들(30)과 컬럼 라인들(39)의 교차 영역에 위치된 가변 저항 패턴들(34B) 및 제1 전극들(31A)이 형성된다. 이어서, 제3 절연막(40)을 형성한다.
전술한 바와 같은 공정에 따르면, 제2 절연막(38)을 평탄화할 때 가변 저항막(34A)이 노출되지 않는다. 또한, 전극 물질(37)을 1차 패터닝하여 라인 평태의 제2 전극막(37A)을 형성하고, 제2 전극막(37A)을 2차 패터닝하여 섬 형태의 제2 전극들(37B)을 형성한다. 이때, 섬 형태 또는 라인 형태의 개구부를 형성하여 전극 물질(37)을 1차 패터닝하므로, SPT(Spacer PAterning Technology) 공정 없이도 미세 패턴의 제2 전극들(37B)을 형성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도이다.
도 13을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다. 이를 통해 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로 프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도이다.
도 14를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다.
도 14는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도이다.
도 15를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 16의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 16의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도이다.
도 16을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성이 향상될 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도이다.
도 17을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 로우 라인들; 상기 로우 라인들과 교차된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들을 포함할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 로우 라인 11: 제1 전극
12: 가변 저항 패턴 13: 제2 전극
14: 제1 절연 스페이서 15: 제2 절연 스페이서
16: 컬럼 라인 17: 몰드 패턴
18: 절연막 31: 제1 전극막
31A: 제1 전극 32: 제1 절연막
33: 몰드 패턴 34: 가변 저항 물질
34A: 가변 저항막 34B: 가변 저항 패턴
35: 제1 절연 물질 35A: 제1 절연 스페이서
36: 제2 절연 스페이서 37: 전극 물질
37A: 제2 전극막 37B: 제2 전극
38: 제2 절연막 39: 컬럼 라인

Claims (27)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    로우 라인들;
    상기 로우 라인들과 교차된 컬럼 라인들;
    상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항 패턴을 포함하는 메모리 셀들
    을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 가변 저항 패턴 상에 형성되고, 상부면이 라운딩된 제1 절연 스페이서
    를 더 포함하는 전자 장치.
  3. 제2항에 있어서,
    상기 제1 절연 스페이서는 상기 가변 저항 패턴과 접한 제1 측벽 및 상기 제1 측벽과 마주한 제2 측벽을 포함하고, 상기 가변 저항 패턴은 제1 부분 및 상기 제1 부분으로부터 돌출된 제2 부분을 포함하고, 상기 제2 측벽은 상기 제1 부분의 측벽과 정렬된
    전자 장치.
  4. 제2항에 있어서,
    상기 제1 절연 스페이서 상에 형성되고, 상부면이 라운딩된 제2 절연 스페이서
    를 더 포함하는 전자 장치.
  5. 제4항에 있어서,
    상기 제2 절연 스페이서의 저면은 상기 제1 스페이서의 저면보다 낮은 레벨에 위치된
    전자 장치.
  6. 제1항에 있어서,
    각각의 상기 메모리 셀들은,
    각각의 상기 로우 라인들과 상기 가변 저항 패턴의 사이에 개재된 제1 전극; 및
    각각의 상기 컬럼 라인들과 상기 가변 저항 패턴의 사이에 개재된 제2 전극을 더 포함하는
    전자 장치.
  7. 제6항에 있어서,
    상기 가변 저항 패턴은,
    상기 제1 전극 상에 형성된 제1 부분; 및
    상기 제1 부분으로부터 돌출되고 상기 제2 전극과 연결된 제2 부분을 포함하는
    전자 장치.
  8. 제7항에 있어서,
    상기 제1 부분은 상기 제2 부분에 비해 넓은 폭을 갖는
    전자 장치.
  9. 제1항에 있어서,
    상기 가변 저항 패턴은 칼코게나이드를 포함하고, 상변화하지 않는
    전자 장치.
  10. 제1항에 있어서,
    상기 메모리 셀들에 서로 다른 임계 전압을 갖는 복수의 로직 상태들을 저장하는
    전자 장치.
  11. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    로우 라인들;
    상기 로우 라인들과 교차된 컬럼 라인들; 및
    상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치되고, L 형태의 단면을 갖고 상변화하지 않는 칼코게나이드 패턴을 포함하는 메모리 셀들
    을 포함하는 전자 장치.
  12. 제11항에 있어서,
    상기 칼코게나이드 패턴 상에 형성되고, 상부면이 라운딩된 제1 절연 스페이서
    를 더 포함하는 전자 장치.
  13. 제12항에 있어서,
    상기 제1 절연 스페이서 상에 형성되고, 상부면이 라운딩된 제2 절연 스페이서
    를 더 포함하는 전자 장치.
  14. 제11항에 있어서,
    상기 메모리 셀들에 서로 다른 임계 전압을 갖는 복수의 로직 상태들을 저장하는
    전자 장치.
  15. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    제1 방향으로 확장되고, 몰드 영역을 정의하는 몰드 패턴들을 형성하는 단계;
    상기 몰드 영역 내에 L 형태의 단면을 갖고 상부면이 라운딩된 가변 저항막들을 형성하는 단계;
    상기 가변 저항막들 상에 전극 물질을 형성하는 단계;
    상기 전극 물질을 관통하는 개구부들을 형성하는 단계;
    상기 개구부들 내에 절연막들을 형성하는 단계; 및
    상기 전극 물질 및 상기 절연막들 상에 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 몰드 패턴들을 형성하기 전에, 상기 제1 방향으로 확장된 로우 라인들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 몰드 영역은 상기 몰드 패턴들의 사이에 정의되고, 상기 제2 방향으로 이웃한 한 쌍의 로우 라인들에 대응하도록 위치된
    전자 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 가변 저항막들을 형성하는 단계는;
    상기 몰드 영역의 내면을 따라 가변 저항 물질을 형성하는 단계; 및
    상기 가변 저항 물질을 식각하여 상기 가변 저항막들을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 가변 저항막들을 형성하는 단계는;
    상기 몰드 영역의 내면을 따라 가변 저항 물질을 형성하는 단계;
    상기 가변 저항 물질 상에 제1 절연 물질을 형성하는 단계; 및
    상기 제1 절연 물질을 식각하여, L 형태의 단면을 갖고 상부면이 라운딩된 제1 절연 스페이서들을 형성하는 단계;
    상기 가변 저항 물질을 식각하여 상기 가변 저항막들을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 가변 저항막들 상에 제2 절연 물질을 형성하는 단계; 및
    상기 제2 절연 물질을 식각하여, L 형태의 단면을 갖고 상부면이 라운딩된 제2 절연 스페이서들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 전극 물질은 상기 몰드 영역을 채우도록 형성되는
    전자 장치의 제조 방법.
  22. 제15항에 있어서,
    상기 개구부들은 상기 몰드 영역 또는 상기 몰드 패턴들에 대응하도록 위치되는
    전자 장치의 제조 방법.
  23. 제15항에 있어서,
    상기 개구부들은 섬 형태를 갖고, 상기 제1 방향 및 상기 제2 방향으로 배열된
    전자 장치의 제조 방법.
  24. 제15항에 있어서,
    상기 개구부들은 상기 제1 방향으로 확장된 라인 형태를 갖는
    전자 장치의 제조 방법.
  25. 제15항에 있어서,
    상기 절연막들을 형성하는 단계는,
    상기 개구부들을 채우도록 절연 물질을 형성하는 단계; 및
    상기 전극 물질을 정지막으로 이용하여 상기 절연 물질을 평탄화하는 단계를 포함하는
    전자 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 절연 물질을 평탄화할 때, 상기 가변 저항막들이 노출되지 않는
    전자 장치의 제조 방법.
  27. 제15항에 있어서,
    상기 몰드 패턴들을 형성하기 전에, 상기 제1 방향으로 확장된 로우 라인들을 형성하는 단계
    상기 컬럼 라인들을 형성한 후, 상기 전극 물질을 식각하여 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치된 전극들을 형성하는 단계; 및
    상기 가변 저항막들을 식각하여 상기 교차 영역에 위치된 가변 저항 패턴들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
KR1020190076632A 2019-06-26 2019-06-26 전자 장치 및 전자 장치의 제조 방법 KR20210001090A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190076632A KR20210001090A (ko) 2019-06-26 2019-06-26 전자 장치 및 전자 장치의 제조 방법
US16/664,510 US11450711B2 (en) 2019-06-26 2019-10-25 Electronic device and method of manufacturing electronic device
CN201911140918.5A CN112151569A (zh) 2019-06-26 2019-11-20 电子设备以及制造电子设备的方法
US17/890,092 US20220392959A1 (en) 2019-06-26 2022-08-17 Electronic device and method of manufacturing electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190076632A KR20210001090A (ko) 2019-06-26 2019-06-26 전자 장치 및 전자 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210001090A true KR20210001090A (ko) 2021-01-06

Family

ID=73891793

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190076632A KR20210001090A (ko) 2019-06-26 2019-06-26 전자 장치 및 전자 장치의 제조 방법

Country Status (3)

Country Link
US (2) US11450711B2 (ko)
KR (1) KR20210001090A (ko)
CN (1) CN112151569A (ko)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973273B1 (ko) * 2008-04-28 2010-07-30 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
JP5717943B2 (ja) * 2008-07-03 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
TWI441367B (zh) * 2008-10-24 2014-06-11 Ind Tech Res Inst 多階記憶胞及其製造方法
KR20100082604A (ko) 2009-01-09 2010-07-19 삼성전자주식회사 가변저항 메모리 장치 및 그의 형성 방법
KR101574746B1 (ko) * 2009-03-04 2015-12-07 삼성전자주식회사 가변저항 메모리 소자 및 그 형성 방법
KR20110076394A (ko) * 2009-12-29 2011-07-06 삼성전자주식회사 상변화 메모리 장치
US8685783B2 (en) * 2010-10-27 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory cell
US8599599B2 (en) 2011-09-01 2013-12-03 Micron Technology, Inc. Method, system, and device for phase change memory switch wall cell with approximately horizontal electrode contact
US20130058158A1 (en) 2011-09-01 2013-03-07 Micron Technology, Inc. Method, system, and device for l-shaped memory component
WO2014070682A1 (en) * 2012-10-30 2014-05-08 Advaned Technology Materials, Inc. Double self-aligned phase change memory device structure
US9224635B2 (en) * 2013-02-26 2015-12-29 Micron Technology, Inc. Connections for memory electrode lines
TWI543337B (zh) * 2013-03-19 2016-07-21 東芝股份有限公司 電阻式隨機存取記憶裝置
US9231029B2 (en) * 2013-12-18 2016-01-05 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US10128313B2 (en) * 2016-02-05 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory device and structure thereof
US10381411B2 (en) * 2017-12-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing conformal wrap around phase change material and method of manufacturing the same
US11362277B2 (en) * 2018-11-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall protection for PCRAM device

Also Published As

Publication number Publication date
US20220392959A1 (en) 2022-12-08
US20200411593A1 (en) 2020-12-31
CN112151569A (zh) 2020-12-29
US11450711B2 (en) 2022-09-20

Similar Documents

Publication Publication Date Title
KR102001466B1 (ko) 전자 장치
KR102510707B1 (ko) 전자 장치 및 그 제조 방법
KR102512794B1 (ko) 전자 장치
KR20160022046A (ko) 전자 장치
CN111952333B (zh) 电子器件和用于制造电子器件的方法
US11854981B2 (en) Electronic device and method for fabricating the same
US11963467B2 (en) Electronic device and method for fabricating the same
KR102626234B1 (ko) 전자 장치 및 그 제조 방법
KR20210041974A (ko) 전자 장치 및 전자 장치의 제조 방법
KR20180100982A (ko) 전자 장치 및 그 제조 방법
KR20200127746A (ko) 전자 장치
KR20170121829A (ko) 전자 장치 및 그 제조 방법
US11450711B2 (en) Electronic device and method of manufacturing electronic device
KR20210116955A (ko) 전자 장치 및 그 제조 방법
KR20210074625A (ko) 전자 장치 및 그 제조 방법
US11854614B2 (en) Electronic device and manufacturing method of electronic device
CN112216792B (zh) 电子设备及制造电子设备的方法
US11568928B2 (en) Electronic device
KR20210007766A (ko) 전자 장치 및 전자 장치의 제조 방법
KR20210027984A (ko) 전자 장치 및 전자 장치의 제조 방법
KR20210158546A (ko) 전자 장치 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal