KR20100082604A - 가변저항 메모리 장치 및 그의 형성 방법 - Google Patents

가변저항 메모리 장치 및 그의 형성 방법 Download PDF

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하용호
박정희
오진호
권현숙
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Abstract

가변저항 메모리 장치가 제공된다. 인접하는 한 쌍의 하부전극들이 형성되고, 상기 하부전극들 상에 서로 마주보는 L자형 단면을 가지는 가변저항 패턴들이 형성된다. 상기 L자형 가변저항 패턴들 상에 상기 L자형 가변저항 패턴들의 패터닝을 위한 스페이서 보호막이 형성된다. 상기 가변저항 패턴들 상에 상부전극이 형성된다.
상변화, 메모리, 보호막

Description

가변저항 메모리 장치 및 그의 형성 방법{VARIABLE RESISTIVE MEMORY DEVICE AND METHOD OF FORMING THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 상기 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸하지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM) 및 플래시 메모리 장치(Flash Memory Device)를 포함한다. 반복적으로 읽기 및 쓰기가 가능한 상기 비휘발성 메모리 장치에 대한 요구가 증가하고 있다.
상기 비휘발성 메모리 장치로서, 가변저항 메모리 장치들, 예를 들면 ReRAM(Resistive Random Access Memory) 및 PRAM(Phase-change Random Access Memory)이 개발되고 있다. 이러한 가변저항 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다. 특히, 상기 상변화 메모리 장 치는, 상이한 전기적인 독출 특성들을 나타내는 다른 구조적인 상태들(structured states)이 전기적으로 바뀔 수 있는, 상변화 물질(phase-change material)을 이용한다. 상기 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 갖는다.
본 발명은 신뢰성이 향상된 가변저항 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예들은 가변저항 메모리 장치를 제공한다. 상기 장치는 인접하는 한 쌍의 하부전극들; 상기 하부전극들 상에, 서로 마주보는 L자형 단면을 가지는 제 1 및 제 2 가변저항 패턴들; 및 상기 가변저항 패턴들 상의 상부전극들을 포함할 수 있다.
상기 가변저항 패턴들은 상기 하부전극들과 접촉하는 바닥부(bottom portion) 및 상기 바닥부의 일단으로부터 상기 상부전극들로 연장된 측벽부(sidewall portion)를 포함할 수 있다. 상기 가변저항 패턴들의 상기 바닥부 및 상기 측벽부를 덮는 보호막이 제공될 수 있다. 상기 보호막의 하부는 상기 바닥부의 타단과 공면을 갖고, 상기 보호막의 상부는 상기 측벽부의 상단과 공면을 가질 수 있다.
상기 장치는 하부전극; 상기 하부전극 상에, 상기 하부전극과 접촉하는 바닥부 및 상기 바닥부로부터 상부로 연장된 측벽부를 포함하는 가변저항 패턴; 상기 바닥부 및 상기 측벽부가 형성하는 내부공간에 노출된 상기 가변저항 패턴의 표면을 덮고, 상기 측벽부들의 상부면을 노출하는 보호막; 상기 보호막 상의 상기 내부공간을 채우는 실리콘 산화막; 및 상기 가변저항 패턴의 상기 측벽부의 상부면에 접촉하는 상부전극을 포함할 수 있디. 상기 보호막은 상기 실리콘 산화막의 산소가 상기 가변저항 패턴으로 확산하는 것을 방지한다.
상기 보호막은 실리콘 카본 질화막, 카본 질화막 또는 카본막일 수 있다. 상기 보호막은 300 ~ 400℃의 온도에서 형성된 플라즈마 CVD 실리콘 질화막일 수 있다. 상기 가변저항 패턴은 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질을 포함할 수 있다.
본 발명의 실시예들은 가변저항 메모리 장치의 형성방법을 제공한다. 상기 방법은 서로 이격된 한 쌍의 하부전극들을 형성하고; 상기 하부전극들 상의 층간 절연막에 상기 한 쌍의 하부전극들을 노출하는 트렌치를 형성하고; 상기 트렌치의 바닥면 및 측벽들 상으로 연장하는 가변저항막을 형성하고; 그리고 상기 가변저항막을 패터닝하여, 서로 마주보는 L자형 단면을 가지는 제 1 및 제 2 가변저항 패턴들을 형성하는 것을 포함할 수 있다.
상기 장치는 하부전극을 형성하고; 상기 하부전극 상에, 가변저항 패턴을 형성하고; 상기 가변저항 패턴의 표면에 접촉하는 보호막을 형성하고; 및 상기 가변저항 패턴 상의 상부전극을 형성하는 것을 포함할 수 있다. 상기 보호막을 형성하는 것은 300 ~ 400℃의 온도에서 플라즈마 CVD 실리콘 질화막을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 가변저항 패턴의 상태를 변화시키는데 필요한 구동 전류를 줄일 수 있다. 보호막이, 상기 가변저항 패턴의 후속 공정에 의한 영향으로부터 보호할 수 있고, 주변으로의 열 손실을 줄일 수 있다. 실리콘 산화막의 산소가 보호막을 통하여 확산하여 상기 상변화 물질이 변형되는 것을 줄일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단 면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 가변저항 메모리 장치 및 그 형성 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 가변저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 복수의 메모리 셀들(10)이 매트릭스 형태로 배열될 수 있다. 상기 메모리 셀들(10)은 가변저항 소자(11)와 선택 소자(12)를 포함할 수 있다. 상기 가변저항 소자(11)와 상기 선택 소자(12)는 비트 라인(BL)과 위드 라인(WL) 사이에 개재될 수 있다.
상기 가변저항 소자(11)는 상기 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다. 상기 선택 소자(12)는 상기 가변저항 소자(11)와 상기 워드 라인(WL) 사이에 연결될 수 있으며, 상기 워드 라인(WL)의 전압에 따라 상기 가변저항 소자(11)로의 전류 공급이 제어된다. 도면에는 상기 선택 소자(12)로 다이오드(diode)가 개시되어 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수 있다.
본 발명의 실시예들에서는 상기 가변저항 소자(11)로 상변화 물질을 채택한 메모리 셀들을 포함하는 상변화 메모리 장치를 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않음은 당연하다. 상기 상변화 물질은 온도 및 냉각 시간에 따라 비교적 저항이 높은 비정질 상태와, 비교적 저항이 낮은 결정질 상태를 갖는다. 상기 비정질 상태는 셋 (SET) 상태일 수 있고, 상기 결정질 상태는 리셋(RESET) 상태일 수 있다. 이러한 상변화 메모리 소자는 하부 전극을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 상변화 물질을 가열시킬 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
도 2는 본 발명의 일 실시예에 따른 가변저항 메모리 장치의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 가변저항 메모리 장치의 사시도이다. 도 4는 본 발명의 일 실시예에 따른 가변저항 메모리 장치의 단면도로, 도 2의 I-I' 선을 따라 절단한 단면의 일부이다.
도 2 내지 도 4를 참조하면, 반도체 기판(101) 상에 하부전극들(112)을 포함하는 제 1 층간 절연막(110)이 제공된다. 상기 반도체 기판은 제 1 방향으로 연장된 워드 라인들(WL)을 포함할 수 있다. 상기 워드 라인들(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 나아가, 상기 반도체 기판은 상기 워드 라인들(WL)에 연결된 선택 소자(102)를 포함할 수 있고, 상기 선택 소자는 상기 하부전극들(112)과 전기 적으로 연결될 수 있다. 도 3에 도시된 바와 같이 상기 워드 라인들(WL), 상기 선택 소자 및 상기 하부전극들이 연결되는 것은 일 예일 뿐이고, 다른 형태일 수 있음은 자명할 것이다.
상기 하부전극들(112)은 상기 워드 라인들(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 하부전극들(112)은 상기 제 1 방향으로 연장된 길이를 가질 수 있다. 상기 하부전극들(112)은 상기 제 1 층간 절연막(110)의 상부면에서 노출될 수 있다.
제 2 층간 절연막(120)이 상기 제 1 층간 절연막(110) 및 상기 하부전극들(112) 상에 제공된다. 상기 제 2 층간 절연막(120) 상에 식각 저지막(121)이 추가적으로 제공될 수 있다. 상기 식각 정지막은 그 상부에 형성될 다른 박막들에 비하여 식각 선택비를 가지는 것일 수 있다. 상기 식각 정지막은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 트렌치(122)가 상기 제 2 층간 절연막(120)에 제공되어, 인접하는 한 쌍의 하부전극들(112)을 동시에 노출할 수 있다. 상기 트렌치(122)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 트렌치(122)의 상부의 폭이 상기 트렌치(122)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(122)는 상기 인접하는 한 쌍의 하부전극들(112)을 노출하는 바닥면(123) 및 상기 바닥면(123)에서 상부로 연장된 측면들(124)을 포함할 수 있다. 상기 바닥면(123)과 상기 측면들(124) 사이의 각도는 90도 이상일 수 있다.
제 1 가변저항 패턴(131)과 제 2 가변저항 패턴(132)이 상기 트렌치(122)에 제공된다. 상기 제 1 및 제 2 가변저항 패턴들(131, 132)은 상기 하부전극들(112) 과 접촉하는 바닥부 및 상기 바닥부의 양단으로부터 상부로 연장된 제 1 및 제 2 측벽부들(136, 137)을 포함한다. 상기 바닥부는 서로 분리된 제 1 바닥부(134)와 제 2 바닥부(135)를 포함할 수 있다. 상기 바닥부는 상기 트렌치의 바닥면(123)에 제공되고, 상기 측벽부들(136, 137)은 상기 측면들(124)에 제공된다. 상기 제 1 측벽부(136)는 상기 제 1 바닥부(134)의 일단으로부터 상부로 연장되고, 상기 2 측벽부(137)는 상기 제 2 바닥부(135)의 일단으로부터 상부로 연장된다. 상기 제 1 가변저항 패턴(131)은 상기 제 1 바닥부(134)와 상기 제 1 측벽부(136)를 포함하고, 상기 제 2 가변저항 패턴(132)은 상기 제 2 바닥부(135)와 상기 제 2 측벽부(137)를 포함할 수 있다. 상기 가변저항 패턴들(131, 132)은 L자형 단면을 가질 수 있다. 상기 가변저항 패턴들(131, 132)은 서로 마주보도록 제공될 수 있다. 마주본다는 것은 상기 제 1 바닥부(134)의 타단과 상기 제 2 바닥부(135)의 타단이 서로 인접하도록 제공되는 것으로 이해될 수 있다.
상기 가변저항 패턴들(131, 132)은 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질을 포함할 수 있다. 상기 가변저항 패턴들은, 예를 들면 SeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe 또는 InSbTe일 수 있다. 나아가, 상기 가변저항 패턴들은 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질을 포함할 수 있다.
제 1 및 제 2 보호막(141, 142)이 상기 바닥부들(134, 135) 및 상기 측벽부들(136, 137)이 형성하는 내부공간에 노출된 상기 가변저항 패턴들(131, 132)의 표면을 덮을 수 있다. 즉, 상기 제 1 보호막(141)은 상기 제 1 바닥부(134)와 상기 제 1 측벽부(136)를 덮고, 상기 제 2 보호막(142)은 상기 제 2 바닥부(135)와 상기 제 2 측벽부(137)를 덮을 수 있다. 상기 보호막들(141, 142)은 스페이서 절연막일 수 있다. 상기 제 1 보호막(141)의 하부는 상기 제 1 바닥부(134)의 타단과 공면을 갖고, 상기 제 1 보호막(141)의 상부는 상기 제 1 측벽부(136)의 상단과 공면을 가질 수 있다. 상기 제 2 보호막(142)의 하부는 상기 제 2 바닥부(135)의 타단과 공면을 갖고, 상기 제 2 보호막(142)의 상부는 상기 제 2 측벽부(137)의 상단과 공면을 가질 수 있다. 즉, 상기 바닥부들의 타단은 상기 보호막들에 정렬될 수 있다.
상기 보호막들(141, 142)은 상기 가변저항 패턴들의 열 손실을 방지하고, 상기 가변저항 패턴들을 구성하는 상변화 물질의 후속 공정에 의한 영향으로부터 보호할 수 있는 막일 수 있다. 상기 보호막들은, 예들 들면 실리콘 질화막, 실리콘 카본 질화막, 카본 질화막 또는 카본막을 포함할 수 있다. 나아가, 상기 가변저항 패턴들이 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질을 인 경우, 상기 보호막들은 300 ~ 400℃의 온도에서 형성된 플라즈마 CVD 실리콘 질화막(PE CVD SiN)일 수 있다. 바람직하게는 상기 온도는 380 ~ 400℃일 수 있다.
절연막(150)이 상기 보호막들(141, 142) 상에 제공되어, 상기 내부공간을 채울 수 있다. 상기 절연막은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)를 포함할 수 있다. 상기 절연막(150)은 상기 측벽부들(136, 137)의 상부면을 노출할 수 있다. 상기 절 연막(150), 상기 제 1 보호막(141), 상기 제 2 보호막(142), 상기 제 1 측벽부(136) 및 상기 제 2 측벽부(137)의 상부면들은 평탄한 공면을 가질 수 있다.
상부전극들(161, 162)이 상기 제 2 층간 절연막(120) 상에 제공되어, 상기 가변저항 패턴들의 상기 측벽부들(136, 137)의 상부면에 접촉할 수 있다. 상기 가변저항 패턴들(131, 132)과 상기 상부전극들(161, 162) 사이의 물질 확산을 방지하기 위한 배리어막(163)이 추가적으로 제공될 수 있다. 상기 금속 도전막은 Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소(conductive carbon), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 배리어막(163)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적 어도 하나를 포함할 수 있다. 상기 상부 전극들(161, 162)은 상기 워드라인들(WL)과 교차하는 라인 형태일 수 있다. 라인 형태의 상부전극들(161, 162)은 비트 라인(BL)으로 이용될 수도 있다.
상기 상부전극들(161, 162) 상에 상기 워드라인들(WL)을 가로지르는 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(170)의 콘택 플러그(171)를 통해 상기 상부전극들(161, 162)과 전기적으로 연결될 수 있다.
전술한 가변저항 메모리 장치에서, 상기 하부전극들(112)을 통해 상기 가변저항 패턴들(131, 132)에 전류가 흐르면, 상기 하부전극들(112)과 상기 가변 저항 패턴들의 접촉면에서 상변화가 일어날 수 있다. 본 발명의 일 실시예에 따르면, 상기 가변저항 패턴들(131, 132)이 L자형 단면을 가지므로, 상기 하부전극들(112)과 접촉하는 바닥부의 면적을 작게 할 수 있고 가변저항 패턴의 부피를 줄일 수 있다. 이에 따라, 상기 가변저항 패턴들(131, 132)의 상태를 변화시키는데 필요한 구동 전류를 줄일 수 있다. 또한, 상기 보호막들(141, 142)이 상기 가변저항 패턴들(131, 132)의 상기 바닥부 및 상기 측벽부들을 덮으므로, 상기 가변저항 패턴들(131,132)의 후속 공정에 의한 영향으로부터 보호할 수 있고, 주변으로의 열 손실을 줄일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 평면도이다. 도 6은 본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 사시도이다. 도 7은 본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 단면도로, 도 5의 II-II' 선을 따라 절단한 단면의 일부이다. 도 2 내지 도4를 참조하여 설명한 본 발명의 일 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 5 내지 도 7을 참조하면, 반도체 기판(201) 상에 하부전극(212)을 포함하는 제 1 층간 절연막(210)이 제공된다. 상기 반도체 기판은 상기 워드 라인들(WL)에 연결된 선택 소자(202)를 포함할 수 있고, 상기 선택 소자는 상기 하부전극들(212)과 전기적으로 연결될 수 있다. 상기 하부전극(212)은 상기 제 1 방향으로 서로 이격될 수 있다. 상기 하부전극(212)은 상기 제 1 방향으로 연장된 길이를 가질 수 있다. 상기 하부전극(212)은 상기 제 1 층간 절연막(210)의 상부면에서 노출 될 수 있다.
제 2 층간 절연막(220)이 상기 제 1 층간 절연막(210) 및 상기 하부전극(212) 상에 제공된다. 상기 제 2 층간 절연막(120) 상에 식각 저지막(221)이 추가적으로 제공될 수 있다. 상기 식각 정지막은 그 상부에 형성될 다른 박막들에 비하여 식각 선택비를 가지는 것일 수 있다. 상기 식각 정지막은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 트렌치(222)가 상기 제 2 층간 절연막(220)에 제공되어, 상기 하부전극(212)을 노출할 수 있다. 상기 트렌치(222)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 트렌치(222)의 상부의 폭이 상기 트렌치(222)의 하부의 폭보다 넓은 것이 바람직하다. 상기 트렌치(222)는 상기 하부전극(212)을 노출하는 바닥면(223) 및 상기 바닥면(223)에서 연장된 측면들(224)을 포함할 수 있다. 상기 바닥면(223)과 상기 측면들(224) 사이의 각도는 90도 이상일 수 있다.
가변저항 패턴(231)이 상기 트렌치(222)에 제공된다. 상기 가변저항 패턴(231)은 상기 하부전극(212)과 접촉하는 바닥부(234) 및 상기 바닥부(234)의 양단으로부터 상부로 연장된 측벽부들(236)을 포함할 수 있다. 상기 바닥부(234)는 상기 트렌치의 바닥면(223)에 제공되고, 상기 측벽부들(246)은 상기 측면들(224)에 제공된다. 상기 가변저항 패턴(231)은 U자형 단면을 가질 수 있다.
보호막(141)이 상기 바닥부(234) 및 상기 측벽부들(246)이 형성하는 내부공간에 노출된 상기 가변저항 패턴(231)의 표면을 컨포말하게 덮을 수 있다. 상기 보호막(241)은 상기 가변저항 패턴의 열 손실을 방지하고, 상기 가변저항 패턴을 구 성하는 상변화 물질의 후속 공정에 의한 영향으로부터 보호할 수 있는 막일 수 있다. 상기 보호막은, 예들 들면 실리콘 질화막, 실리콘 카본 질화막, 카본 질화막 또는 카본막을 포함할 수 있다. 나아가, 상기 가변저항 패턴이 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질인 경우, 상기 보호막은 300 ~ 400℃의 온도에서 형성된 플라즈마 CVD 실리콘 질화막(PE CVD SiN)일 수 있다. 바람직하게는 상기 온도는 380 ~ 400℃일 수 있다.
절연막(250)이 상기 보호막(241) 상에 제공되어, 상기 내부공간을 채울 수 있다. 상기 절연막은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)를 포함할 수 있다. 상기 절연막(250)은 상기 측벽부들(246)의 상부면을 노출할 수 있다. 상기 절연막(250), 상기 보호막(241) 및 상기 측벽부들(246)의 상부면들은 평탄한 공면을 가질 수 있다.
상부전극(261)이 상기 제 2 층간 절연막(220) 상에 제공되어, 상기 가변저항 패턴의 상기 측벽부들(236)의 상부면에 접촉할 수 있다. 상기 가변저항 패턴(231)과 상기 상부전극(261) 사이의 물질 확산을 방지하기 위한 배리어막(263)이 추가적으로 제공될 수 있다. 상기 금속 도전막은 Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소(conductive carbon), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 배리어막(263)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적 어도 하나를 포함할 수 있다. 상기 상부 전극(261)은 상기 제 1 방향과 교차하는 라인 형태일 수 있다. 라인 형태의 상부전극(261)은 비트 라인(BL)으로 이용될 수도 있다.
상기 상부전극(261) 상에 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(270)의 콘택 플러그(271)를 통해 상기 상부전극(261)과 전기적으로 연결될 수 있다.
전술한 가변저항 메모리 장치에서, 상기 하부전극(212)을 통해 상기 가변저항 패턴(231)에 전류가 흐르면, 상기 하부전극(212)과 상기 가변 저항 패턴의 접촉면에서 상변화가 일어날 수 있다. 본 발명의 다른 실시예에 따르면, 상기 가변저항 패턴(231)이 U자형 단면을 가지므로, 상기 하부전극(212)과 접촉하는 바닥부의 면적을 작게 할 수 있고 가변저항 패턴의 부피를 줄일 수 있다. 이에 따라, 상기 가변저항 패턴(231)의 상태를 변화시키는데 필요한 구동 전류를 줄일 수 있다. 또한, 상기 보호막(241)이 상기 가변저항 패턴(231)의 상기 바닥부 및 상기 측벽부들을 덮으므로, 상기 가변저항 패턴(231)의 후속의 공정에 의한 영향으로부터 보호할 수 있고, 주변으로의 열 손실을 줄일 수 있다.
이하, 본 발명의 일 실시예에 따른 상기 가변저항 메모리 장치의 형성 방법에 대해 상세히 설명한다. 도 8 내지 도 16은 본 발명의 일 실시예에 따른 상기 가 변저항 메모리 장치의 형성 방법을 나타내는 단면도들로, 도 2의 I-I'선을 따라 절단한 단면의 일부들이다.
도 3 및 도 8을 참조하면, 워드 라인들(WL) 및 선택 소자(102)을 포함하는 반도체 기판(101)을 준비한다. 상기 워드 라인들(WL)은 라인 형태로 불순물이 도핑된 불순물 영역일 수 있으며, 상기 워드 라인들(WL) 사이에 소자 분리막(미도시)을 형성할 수 있다. 상기 워드 라인들(WL) 상에 다이오드 또는 트랜지스터들과 같은 선택 소자가 형성될 수 있다.
상기 반도체 기판(101) 상에 제 1 층간 절연막(110)을 형성한다. 상기 제 1 층간 절연막(110)에 하부전극들(112)이 형성된다. 상기 하부전극들(112)은 상기 워드 라인들(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 하부전극들(112)은 상기 제 1 방향 또는 상기 제 2 방향으로 연장된 길이를 가질 수 있다. 본 발명의 일 실시예에서는 상기 하부전극들(112)이 바형(bar type)인 것을 설명하고 있으나, 본 발명은 이에 제한되지 않으며, 사각형, 원형, 또는 환형 등 다양한 형태의 단면을 가질 수 있다. 상기 하부전극들(112)은 상기 제 1 층간 절연막(110)의 상부면에서 노출될 수 있다. 상기 하부전극들(112)은, 예를 들어, Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSiX, NiSiX, 도전성 탄소(conductive carbon), Cu 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 물질로 형성될 수 있다.
도 3 및 도 9를 참조하면, 상기 하부전극들(112) 및 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성된다. 상기 제 2 층간 절연막(120)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 형성할 수 있다. 상기 제 2 층간 절연막(120) 상에 식각 정지막(121)이 추가적으로 형성될 수 있다. 상기 식각 정지막은 그 상부에 형성될 다른 박막들에 비하여 식각 선택비를 가지는 것일 수 있다. 상기 식각 정지막은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 제 2 층간 절연막(120)은 평탄화된 상부면을 가질 수 있다. 트렌치(122)가 상기 제 2 층간 절연막(120)에 형성될 수 있다. 상기 트렌치(122)는 인접하는 한 쌍의 하부전극들(112)을 동시에 노출하도록 형성될 수 있다. 상기 트렌치(122)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 즉, 상기 트렌치(122)는 동일한 행 또는 열에 배치된 상기 하부전극들(112)을 동시에 노출할 수 있다. 상기 트렌치(122)의 형성에서, 상부에서 하부로 폭이 감소하도록 상기 제 2 층간 절연막(120)을 이방성 식각할 수 있다. 이에 따라, 상기 트렌치(122)의 상부의 폭이 상기 트렌치(122)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(122)는 상기 인접하는 한 쌍의 하부전극들(112)을 노출하는 바닥면(123) 및 상기 상기 바닥면(123)에서 연장된 측면들(124)을 포함할 수 있다. 상기 바닥면(123)과 상기 측면들(124) 사이의 각도는 90도 이상일 수 있다. 상기 트렌치(122)의 바닥면(123) 은, 인접하는 한 쌍의 하부전극들(112)의 일부만을 노출할 정도의 폭을 가질 수 있다.
도 3 및 도 10을 참조하여, 상기 트렌치(122)의 상기 바닥면(123), 상기 측면들(124) 및 상기 제 2 층간 절연막(120)의 상부면 상에 가변저항막(130)이 형성된다. 상기 가변저항막은 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질의 막일 수 있다. 상기 가변 저항 물질막(140)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, Ti 및 In로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물을 포함할 수 있다. 상기 가변 저항막(130)은, 예를 들면 SeSbTe, GeTeAs, SnTeSn, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe 또는 InSbTe일 수 있다. 상기 가변저항막(130)은 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질을 포함할 수 있다. 상기 가변저항막(130)은 물리화학기상 증착(Physical Vapor Deposition) 또는 화학기상증착(Chemical Vapor Deposition) 방법을 통해 증착될 수 있다. 상기 트렌치(122) 내에 컨포말하게 증착된 상기 가변저항막(130)은 균일한 두께로 증착될 수 있다. 상기 가변저항막(130)은 상기 바닥면에서 더 두꺼울 수 있다. 상기 가변저항막(130)의 형성 전에, 시드막(미도시)이 추가적으로 형성될 수 있다. 상기 시드막은 티타늄 산화막, 지르코늄 산화막, 마그네슘 산화막 등의 금속 산화막일 수 있다.
도 3 및 도 11을 참조하여. 보호 물질막(140)이 형성되어, 상기 가변저항막(130)을 덮는다. 상기 보호 물질막(140)은 상기 가변저항막(130)의 표면을 따라 연장하도록 컨포말하게 형성될 수 있다. 상기 보호 물질막(140)의 두께는 상기 트 렌치(122)의 바닥면(123)의 폭의 절반 보다 작을 수 있다. 이에 따라, 상기 보호 물질막(140)은 상기 트렌치(122)를 완전히 채우지 않을 수 있다. 상기 보호 물질막(140)은 상기 가변저항 패턴들의 열 손실을 방지하고, 상기 가변저항 패턴들을 구성하는 상변화 물질의 후속 공정에 의한 영향으로부터 보호할 수 있는 막일 수 있다. 상기 보호 물질막(140)은, 예들 들면 실리콘 질화막, 실리콘 카본 질화막, 카본 질화막 또는 카본막일 수 있다.
일반적인 상변화 물질은 고온에서 휘발될 수 있으므로, 상기 보호 물질막은 200℃의 온도에서 형성된 플라즈마 CVD 실리콘 질화막(PE CVD SiN)이 사용될 수 있다. 그러나, 후속 공정의 절연막, 예를 들면 실리콘 산화막의 산소가 상기 보호 물질막을 통하여 확산하여 상기 상변화 물질이 변형될 수 있다. 상기 변형된 상변화 물질은 전기적 특성, 특히 셋 상태의 저항 증가의 원인이 된다. 한편, 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질은, 잘 휘발되지 않는다. 즉, 상기 도핑된 상변화 물질의 휘발 온도는 도핑되지 않은 것보다 고온이다. 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질의 보호 물질막으로, 보다 고온(예를 들면, 300 ~ 400℃)에서 형성된 플라즈마 CVD 실리콘 질화막(PE CVD SiN)이 적용될 수 있다. 바람직하게는 상기 온도는 380 ~ 400℃일 수 있다. 상기 고온의 플라즈마 CVD 실리콘 질화막은 저온의 것에 비해, 실리콘 산화막의 산소가 상기 보호 물질막을 통하여 확산하여 상기 상변화 물질이 변형되는 것을 줄일 수 있다.
도 3 및 도 12를 참조하여, 상기 보호 물질막(140)에 대한 스페이서 형성 공정을 수행하여, 제 1 보호막(141)과 제 2 보호막(142)을 형성한다. 상기 스페이서 형성 공정은 상기 보호 물질막(140)에 대한 이방성 식각 공정, 예를 들면 에치백 공정일 수 있다. 상기 보호막들(141, 142)은 스페이서형일 수 있다. 상기 보호막들(141, 142)은 상기 트렌치(122)의 상기 측면들(124) 상에 형성되어, 상기 가변저항막(130)을 덮을 수 있다. 상기 보호막들(141, 142)은 상기 트렌치 바닥면(123) 상의 상기 가변저항막(130)의 일부를 노출할 수 있다.
도 3 및 도 13을 참조하여, 상기 보호막들(141, 142)을 마스크로 상기 가변저항막(140)의 노출된 부분을 제거하여, 서로 분리된 제 1 가변저항 패턴(131) 및 제 2 가변저항 패턴(132)을 형성할 수 있다. 상기 제거 공정은 이방성 식각 공정을 포함할 수 있다. 상기 보호막들(141, 142)은 상기 이방성 식각 공정의 플라즈마에 의하여 상기 가변저항막(130)이 손상되는 것을 보호할 수 있다.
상기 제 1 가변저항 패턴(131)은 제 1 바닥부(134)와 제 1 측벽부(136)를 포함하고, 상기 제 2 가변저항 패턴(132)은 제 2 바닥부(135)와 제 2 측벽부(137)를 포함할 수 있다. 상기 가변저항 패턴들(131, 132)은 L자형 단면을 가질 수 있다. 상기 제 1 바닥부(134) 및 상기 제 2 바닥부(135)는 상기 트렌치의 바닥면(123)에 형성되어, 인접하는 한 쌍의 하부전극들(112)과 접촉하도록 형성될 수 있다. 상기 제 1 측벽부(136)는 상기 제 1 바닥부(134)의 일단으로부터 상부로 연장되고, 상기 2 측벽부(137)는 상기 제 2 바닥부(135)의 일단으로부터 상부로 연장되어, 상기 트렌치의 측면들(124) 상에 형성된다.
상기 가변저항막(130)이 상기 보호막들(141, 142)을 마스크로 식각되기 때문, 상기 제 1 바닥부(134)의 타단은 상기 제 1 보호막(141)의 하부와 공면을 가질 수 있다. 즉, 상기 제 1 바닥부(134)의 타단은 상기 제 1 보호막(141)의 하부와 정렬될 수 있다. 상기 제 2 바닥부(135)의 타단은 상기 제 2 보호막(142)의 하부와 공면을 가질 수 있다. 즉, 상기 제 2 바닥부(135)의 타단은 상기 제 2 보호막(142)의 하부와 정렬될 수 있다.
도 3 및 도 14를 참조하여, 절연막(150)이 상기 제 1 및 제 2 보호막(141, 142) 상에 형성되어, 상기 제 1 보호막(141)과 상기 제 2 보호막(142) 사이의 내부공간을 채울 수 있다. 상기 절연막은 갭필 특성이 좋은 실리콘 산화물, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)을 포함할 수 있다.
상기 절연막(150), 상기 보호막들(141, 142) 및 상기 가변저항 패턴들(131, 132)을 평탄화할 수 있다. 상기 평탄화는 화학적 기계적 연마(CMP) 공정 또는 에치-백(etch-back) 공정에 의하여 수행될 수 있다. 상기 보호막들(141, 142) 및 상기 식각 정지막(121)이 상기 평탄화의 정지막으로 사용될 수 있다. 상기 식각 정지막(121)이 상기 보호막들(141, 142)와 동일한 물질이어서 식각 선택비가 없다고 하더라도, 상기 보호막들이 형성되어 있지 않은 영역에서의 상기 절연막(150) 및 상기 제 2 층간 절연막(120)의 리세스를 방지할 수 있다. 때문에, 상기 제 2 층간 절연막(120)(또는 상기 식각 정지막), 상기 절연막(150), 상기 제 1 보호막(141), 상기 제 2 보호막(142), 상기 제 1 측벽부(136) 및 상기 제 2 측벽부(137)의 상부면 들은 실질적으로 평탄한 공면을 가질 수 있다.
평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 상기 가변저항 패턴들의 상부면 손상 또는 오염을 제거할 수 있다. 상기 불활성 기체는, 예를 들어 Ar, He, Ne, Kr 또는 Xe일 수 있다.
도 3 및 도 15를 참조하여, 상기 평탄한 공면 상에 상기 가변저항 패턴들의 상부면에 접촉하는 상부전극들(161, 162)을 형성한다. 상기 상부전극들(161, 162)을 형성하는 것은 금속 도전막을 형성하고 패터닝하는 것을 포함할 수 있다. 상기 금속 도전막의 형성 전에, 상기 가변저항 패턴들(131, 132)과 상기 상부전극들(161, 162) 사이의 물질 확산을 방지하기 위한 배리어막(163)을 추가적으로 형성할 수 있다. 상기 금속 도전막은 Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소(conductive carbon), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 배리어막(163)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
도 3 및 도 16을 참조하여, 상기 상부전극들(161, 162) 상에 제 3 층간 절연막(170)을 형성할 수 있다. 상기 제 3 층간 절연막(170)을 패터닝하여 상기 상부전극들(161, 162)을 노출하는 콘택 플러그(171)을 형성할 수 있다. 상기 제 3 층간 절연막(170) 상에 상기 콘택 플러그(171)에 연결되고, 상기 워드라인들(WL)과 교차하는 제 2 방향으로 신장된 비트 라인(BL)을 형성할 수 있다.
본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 형성방법이 설명된다. 전술한 본 발명의 일 실시예의 형성방법과 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다. 도 17 내지 도 22는 본 발명의 다른 실시예에 따른 상기 가변저항 메모리 장치의 형성 방법을 나타내는 단면도들로, 도 3의 II-II'선을 따라 절단한 단면의 일부들이다.
도 6 및 도 17을 참조하면, 워드 라인들(WL) 및 선택 소자(202)를 포함하는 반도체 기판(201)을 준비한다. 상기 워드 라인들(WL)은 라인 형태로 불순물이 도핑된 불순물 영역일 수 있으며, 상기 워드 라인들(WL) 사이에 소자 분리막(미도시)을 형성할 수 있다. 상기 워드 라인들(WL) 상에 다이오드 또는 트랜지스터들과 같은 선택 소자(202)가 형성될 수 있다.
상기 반도체 기판(201) 상에 제 1 층간 절연막(210)을 형성한다. 상기 제 1 층간 절연막(210)에 하부전극(212)이 형성된다. 상기 하부전극(212)은 상기 워드 라인들(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 하부전극(212)은 상기 제 1 방향 또는 상기 제 2 방향으로 연장된 길이를 가질 수 있다. 본 발명의 다른 실시예에서는 상기 하부전극(212)이 바형(bar type)인 것을 설명하고 있으나, 본 발명은 이에 제한되지 않으며, 사각형, 원형, 또는 환형 등 다양한 형태의 단면을 가질 수 있다. 상기 하부전극(212)은 상기 제 1 층간 절연막(210)의 상부면 에서 노출될 수 있다. 상기 하부전극(212)은, 예를 들어, Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSiX, NiSiX, 도전성 탄소(conductive carbon), Cu 및 이들의 조합막으로 이루어진 그룹으로부터 선택된 물질로 형성될 수 있다.
도 6 및 도 18을 참조하면, 상기 하부전극(212) 및 상기 제 1 층간 절연막(210) 상에 제 2 층간 절연막(220)이 형성된다. 상기 제 2 층간 절연막(220)은 예를 들어, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 형성할 수 있다. 상기 제 2 층간 절연막(220) 상에 식각 정지막(221)이 추가적으로 형성될 수 있다. 상기 식각 정지막(221)은 그 상부에 형성될 다른 박막들에 비하여 식각 선택비를 가지는 것일 수 있다. 상기 식각 정지막(221)은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 제 2 층간 절연막(220)의 상부면이 평탄화되될 수 있다. 트렌치(222)가 상기 제 2 층간 절연막(220)에 형성될 수 있다. 상기 트렌치(222)는 하나의 하부전극(212)을 노출하도록 형성될 수 있다. 상기 트렌치(222)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 즉, 상기 트렌치(222)는 동일한 행 또는 열에 배치된 하부전극들을 동시에 노출할 수 있다. 상기 트렌치(222)의 형성에서, 상부 에서 하부로 폭이 감소하도록 상기 제 2 층간 절연막(220)을 이방성 식각할 수 있다. 이에 따라, 상기 트렌치(222)의 상부의 폭이 상기 트렌치(222)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(222)는 상기 하부전극(212)을 노출하는 바닥면(223) 및 상기 바닥면(223)에서 연장된 측면들(224)을 포함할 수 있다. 상기 바닥면(223)과 상기 측면들(224) 사이의 각도는 90도 이상일 수 있다.
도 6 및 도 19를 참조하여, 상기 트렌치(222)의 상기 바닥면(223), 상기 측면들(224) 및 상기 제 2 층간 절연막(220)의 상부면 상에 가변저항막(230)이 형성된다. 상기 가변저항막은 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질의 막일 수 있다. 상기 가변저항막(230)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, Ti 및 In로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물을 포함할 수 있다. 상기 가변저항막(230)은, 예를 들면 중의 적어도 하나일 수 있다. 상기 가변저항(230)은 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질일 수 있다. 상기 가변저항막(230)은 물리화학기상 증착(Physical Vapor Deposition) 또는 화학기상증착(Chemical Vapor Deposition) 방법을 통해 증착될 수 있다. 상기 트렌치(222) 내에 컨포말하게 증착된 상기 가변저항막(230)은 균일한 두께로 증착될 수 있다. 상기 가변저항막은 상기 바닥면에서 보다 두꺼울 수 있다. 상기 가변저항막(230)의 형성 전에, 시드막(미도시)이 추가적으로 형성될 수 있다. 상기 시드막은 티타늄 산화막, 지르코늄 산화막, 마그네슘 산화막 등의 금산 산화막일 수 있다.
보호 물질막(240)이 형성되어, 상기 가변저항막(230)을 덮는다. 상기 보호 물질막(240)은 상기 가변저항막(230)의 표면을 따라 연장하도록 컨포말하게 형성될 수 있다. 상기 보호 물질막(240)은 가변저항 패턴의 열 손실을 방지하고, 상기 가변저항 패턴을 구성하는 상변화 물질의 후속 공정에 의한 영향으로부터 보호할 수 있는 막일 수 있다. 상기 보호 물질막은, 예들 들면 실리콘 질화막, 실리콘 카본 질화막, 카본 질화막 또는 카본막을 포함할 수 있다.
일반적인 상변화 물질은 고온에서 휘발될 수 있으므로, 상기 보호 물질막은 200℃의 온도에서 형성된 플라즈마 CVD 실리콘 질화막이 사용될 수 있다. 그러나, 후속 공정의 절연막, 예를 들면 실리콘 산화막의 산소가 상기 보호 물질막을 통하여 확산하여 상기 상변화 물질이 변형될 수 있다. 상기 변형된 상변화 물질은 전기적 특성, 특히 셋 상태의 저항 증가의 원인이 된다. 한편, 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질은, 잘 휘발되지 않는다. 즉, 상기 도핑된 상변화 물질의 휘발 온도는 도핑된지 않은 것보다 고온이다. 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질의 보호 물질막으로, 보다 고온(예를 들면, 300 ~ 400℃)에서 형성된 플라즈마 CVD 실리콘 질화막이 적용될 수 있다. 바람직하게는 상기 온도는 380 ~ 400℃일 수 있다. 상기 고온의 플라즈마 CVD 실리콘 질화막은 저온의 것에 비해, 실리콘 산화막의 산소가 상기 보호 물질막을 통하여 확산하여 상기 상변화 물질이 변형되는 것을 줄일 수 있다.
도 6 및 도 20을 참조하여, 절연막(250)이 상기 보호 물질막(240) 상에 형성되어, 상기 보호 물질막(240) 상의 내부공간을 채울 수 있다. 상기 절연막은 갭필 특성이 좋은 실리콘 산화물, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)을 포함할 수 있다.
상기 절연막(250), 상기 보호 물질막(240) 및 상기 가변저항막(230)을 평탄화할 수 있다. U자형 단면을 갖는 가변저항 패턴(231)이 형성된다. 동시에, 상기 가변저항 패턴(231)을 덮는 보호막(241)이 형성된다. 상기 가변저항 패턴(231)은 상기 하부전극(212)과 접촉하는 바닥부(234) 및 상기 바닥부(234)의 양단으로부터 상부로 연장된 측벽부들(236)을 포함할 수 있다. 상기 바닥부(234)는 상기 트렌치의 바닥면(223)에 제공되고, 상기 측벽부들(236)은 상기 측면들(224)에 제공된다. 상기 평탄화는 화학적 기계적 연마(CMP) 공정 또는 에치-백(etch-back) 공정에 의하여 수행될 수 있다. 상기 보호 물질막(240) 및 상기 식각 정지막(221)이 상기 평탄화의 정지막으로 사용될 수 있다. 상기 식각 정지막(221)이 상기 보호막(240)와 동일한 물질이어서 식각 선택비가 없다고 하더라도, 상기 보호막들이 형성되어 있지 않은 영역에서의 상기 절연막(250) 및 상기 제 2 층간 절연막(220)의 리세스를 방지할 수 있다. 때문에, 상기 제 2 층간 절연막(220)(또는 상기 식각 저지막), 상기 절연막(250), 상기 보호막(241) 및 상기 측벽부들(236)의 상부면들은 평탄한 공면을 가질 수 있다.
평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 상기 가변저항 패턴들의 상부면 손상 또는 오염을 제거할 수 있다. 상기 불활성 기체는, 예를 들어 Ar, He, Ne, Kr 또는 Xe일 수 있다.
도 6 및 도 21을 참조하여, 상기 평탄한 공면 상에 상기 가변저항 패턴들의 상부면에 접촉하는 상부전극(261)을 형성한다. 상기 상부전극(261)을 형성하는 것은 금속 도전막을 형성하고 패터닝하는 것을 포함할 수 있다. 상기 금속 도전막의 형성 전에, 상기 가변저항 패턴(231)과 상기 상부전극(261) 사이의 물질 확산을 방지하기 위한 배리어막(263)을 추가적으로 형성할 수 있다. 상기 금속 도전막은 Ti, TiSiX, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX, TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소(conductive carbon), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 상기 배리어막(263)은 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
도 6 및 도 22를 참조하여, 상부 전극(261) 상에 제 3 층간 절연막(270)을 형성한다. 상기 제 3 층간 절연막(270)을 패터닝하여 상기 상부전극(261)을 노출하는 콘택 플러그(271)를 형성할 수 있다. 상기 제 3 층간 절연막(270) 상에 상기 콘택 플러그(271)에 연결되고, 상기 워드 라인들(WL)과 교차하는 제 2 방향으로 신장된 비트 라인(BL)을 형성할 수 있다.
도 23을 참조하여 본 발명의 실시예들에 따른 가변저항 메모리 장치들을 포함하는 메모리 카드 시스템(300)이 설명된다. 상기 메모리 카드 시스템(300)은 컨트롤러(310), 메모리(320) 및 인터페이서(330)를 포함할 수 있다. 상기 컨트롤 러(310)는, 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 상기 메모리(320)는, 예를 들어, 상기 컨트롤러(310)에 의해 실행되는 명령어(command), 및/또는 사용자의 데이터(data)를 저장하는 데 사용될 수 있다. 상기 메모리(320)는 본 발명의 실시예들에서 설명된 가변저항 메모리 장치들을 비롯하여, 임의의 수시 접근이 가능한 휘발성 메모리, 및/또는 기타 다양한 종류의 메모리 장치들을 포함할 수 있다. 상기 컨트롤러(310)와 상기 메모리(320)는 상기 명령어 및/또는 데이터를 주고 받을 수 있도록 구성될 수 있다. 상기 인터페이서(330)는 외부와의 데이터의 입출력을 담당할 수 있다. 상기 메모리 카드 시스템(300)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다.
도 24를 참조하여, 본 발명의 실시예들에 따른 가변저항 메모리 장치들를 포함하는 전자장치(400)가 설명된다. 상기 전자장치(400)는 프로세서(410), 메모리 장치(420) 및 입출력 장치(I/O, 430)를 포함할 수 있다. 상기 프로세서(410), 상기 메모리(420) 및 상기 입출력 장치(430)는 버스(440)를 통하여 연결될 수 있다. 상기 메모리(420)는 상기 프로세서(410)로부터, RAS*, WE*, CAS* 등의 제어 신호를 받을 수 있다. 상기 메모리(420)는 상기 버스(440)를 통하여 액세스 되는 데이터 및/또는 상기 컨트롤러(310)에 의해 실행되는 명령어(command)를 저장하는 데 사용될 수 있다. 상기 메모리(420)는 본 발명의 실시예들에서 설명된 가변저항 메모리 장치들을 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있음은 통상의 지식을 가진자에게 자명할 것이다.
상기 전자 장치(400)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 가변저항 메모리 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 가변저항 메모리 장치의 사시도이다.
도 4는 본 발명의 일 실시예에 따른 가변저항 메모리 장치의 단면도로, 도 2의 I-I' 선을 따라 절단한 단면의 일부이다.
도 5는 본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 가변저항 메모리 장치의 단면도로, 도 5의 II-II' 선을 따라 절단한 단면의 일부이다.
도 8 내지 도 16은 본 발명의 일 실시예에 따른 상기 가변저항 메모리 장치의 형성 방법을 나타내는 단면도들이다.
도 17 내지 도 22는 본 발명의 다른 실시예에 따른 상기 가변저항 메모리 장치의 형성 방법을 나타내는 단면도들이다.
도 23은 본 발명의 실시예들에 따른 가변저항 메모리 장치들을 포함하는 메모리 카드 시스템를 개략적으로 도시한다.
도 24는 본 발명의 실시예들에 따른 가변저항 메모리 장치들를 포함하는 전자장치를 개략적으로 도시한다.

Claims (23)

  1. 인접하는 한 쌍의 하부전극들;
    상기 하부전극들 상에, 서로 마주보는 L자형 단면을 가지는 제 1 및 제 2 가변저항 패턴들; 및
    상기 가변저항 패턴들 상의 상부전극들을 포함하는 가변저항 메모리 장치.
  2. 청구항 1에 있어서,
    상기 가변저항 패턴들은 상기 하부전극들과 접촉하는 바닥부(bottom portion) 및 상기 바닥부의 일단으로부터 상기 상부전극들로 연장된 측벽부(sidewall portion)를 포함하는 가변저항 메모리 장치.
  3. 청구항 2에 있어서,
    상기 가변저항 패턴들의 상기 바닥부 및 상기 측벽부를 덮는 보호막을 더 포함하는 가변저항 메모리 장치.
  4. 청구항 3에 있어서,
    상기 보호막의 하부는 상기 바닥부의 타단과 공면을 갖고, 상기 보호막의 상부는 상기 측벽부의 상단과 공면을 갖는 가변저항 메모리 장치.
  5. 청구항 3에 있어서,
    상기 보호막은 실리콘 질화막을 포함하는 가변저항 메모리 장치.
  6. 청구항 5에 있어서,
    상기 가변저항 패턴은 상변화 물질을 포함하는 가변저항 메모리 장치.
  7. 하부전극;
    상기 하부전극 상에, 상기 하부전극과 접촉하는 바닥부 및 상기 바닥부로부터 상부로 연장된 측벽부를 포함하는 가변저항 패턴;
    상기 바닥부 및 상기 측벽부가 형성하는 내부공간에 노출된 상기 가변저항 패턴의 표면을 덮고, 상기 측벽부들의 상부면을 노출하는 보호막;
    상기 보호막 상의 상기 내부공간을 채우는 실리콘 산화막; 및
    상기 가변저항 패턴의 상기 측벽부의 상부면에 접촉하는 상부전극을 포함하고, 상기 보호막은 상기 실리콘 산화막의 산소가 상기 가변저항 패턴으로 확산하는 것을 방지하는 가변저항 메모리 장치.
  8. 청구항 7에 있어서,
    상기 보호막은 실리콘 카본 질화막, 카본 질화막 또는 카본막인 가변저항 메모리 장치.
  9. 청구항 7에 있어서,
    상기 보호막은 300 ~ 400℃의 온도에서 형성된 플라즈마 CVD 실리콘 질화막인 가변저항 메모리 장치.
  10. 청구항 9에 있어서,
    상기 가변저항 패턴은 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질을 포함하는 가변저항 메모리 장치.
  11. 청구항 7에 있어서,
    상기 바닥부는 서로 분리된 제 1 바닥부와 제 2 바닥부를 포함하고, 상기 측벽부는 서로 분리된 제 1 측벽부 및 제 2 측벽부를 포함하고,
    상기 가변저항 패턴은, 상기 제 1 바닥부와 상기 제 1 측벽부가 구성하는 제 1 L자형 가변저항 패턴, 및 상기 제 2 바닥부와 상기 제 2 측벽부가 구성하는 제 2 L자형 가변저항 패턴을 포함하되, 상기 제 1 L자형 가변저항 패턴 및 상기 제 2 L자형 가변저항 패턴은 서로 마주보는 가변저항 메모리 장치.
  12. 청구항 7에 있어서,
    상기 바닥부 및 상기 측벽부는 U자형 단면을 구성하는 가변저항 메모리 장치.
  13. 서로 이격된 한 쌍의 하부전극들을 형성하고;
    상기 하부전극들 상의 층간 절연막에 상기 한 쌍의 하부전극들을 노출하는 트렌치를 형성하고;
    상기 트렌치의 바닥면 및 측벽들 상으로 연장하는 가변저항막을 형성하고; 그리고
    상기 가변저항막을 패터닝하여, 서로 마주보는 L자형 단면을 가지는 제 1 및 제 2 가변저항 패턴들을 형성하는 것을 포함하는 가변저항 메모리 장치의 형성방법.
  14. 청구항 13에 있어서,
    상기 가변저항 패턴들을 형성하는 것은,
    상기 가변저항막 상에, 상기 측벽들을 덮고 상기 바닥면 상의 상기 가변저항막의 일부를 노출하는 스페이서들을 형성하고; 그리고
    상기 스페이서들을 식각 마스크로 상기 가변저항막의 상기 노출된 부분을 제거하는 것을 포함하는 가변저항 메모리 장치의 형성방법.
  15. 청구항 14에 있어서,
    상기 스페이서들을 형성하는 것은,
    상기 가변저항막 상에, 스페이서막을 컨포말하게 형성하고; 그리고
    상기 스페이서막을 이방성 식각하여, 상기 트렌치의 상기 측벽들 상에 상기 스페이서들을 형성하는 것을 포함하는 가변저항 메모리 장치의 형성방법.
  16. 청구항 15에 있어서,
    상기 스페이서막은 상기 가변저항 패턴의 열 손실을 방지하는 물질을 포함하는 가변저항 메모리 장치의 형성방법.
  17. 청구항 16에 있어서,
    상기 스페이서막은 실리콘 질화막, 실리콘 카본 질화막, 카본 질화막 또는 카본막인 가변저항 메모리 장치의 형성방법.
  18. 청구항 15에 있어서,
    절연막을 형성하여 상기 스페이서들 사이의 내부공간을 채우고;
    상기 절연막, 상기 스페이서들 및 상기 제 1 및 제 2 가변저항 패턴들을 평탄화하고; 그리고
    상기 제 1 및 제 2 가변저항 패턴들 상에 상부전극들을 형성하는 것을 더 포함하는 가변저항 메모리 장치의 형성방법.
  19. 청구항 13에 있어서,
    상기 트렌치의 상부의 폭이 상기 트렌치의 하부의 폭보다 넓은 가변저항 메모리 장치의 형성방법.
  20. 하부전극을 형성하고;
    상기 하부전극 상에, 가변저항 패턴을 형성하고;
    상기 가변저항 패턴의 표면에 접촉하는 보호막을 형성하고; 및
    상기 가변저항 패턴 상의 상부전극을 형성하는 것을 포함하고, 상기 보호막을 형성하는 것은 300 ~ 400℃의 온도에서 플라즈마 CVD 실리콘 질화막을 형성하는 것을 포함하는 가변저항 메모리 장치의 형성방법.
  21. 청구항 20에 있어서,
    상기 가변저항 패턴을 형성하는 것은 탄소, 질소, 실리콘, 또는 산소가 도핑된 상변화 물질을 형성하는 것을 포함하는 가변저항 메모리 장치의 형성방법.
  22. 청구항 20에 있어서,
    상기 가변저항 패턴을 형성하는 것은 상기 하부전극에 접촉하는 바닥부 및 상기 바닥부의 양단으로부터 상기 상부전극으로 연장하는 측벽부들을 형성하는 것을 포함하고,
    상기 보호막은 상기 바닥부 및 상기 측벽부들이 형성하는 내부공간에 노출된 상기 가변저항 패턴의 표면을 덮는 가변저항 메모리 장치의 형성방법.
  23. 청구항 20에 있어서,
    상기 가변저항 패턴을 형성하는 것은 상기 하부전극에 접촉하는 바닥부 및 상기 바닥부의 일단으로부터 상기 상부전극으로 연장하는 측벽부를 갖는 L 자형 가변저항 패턴을 형성하는 것을 포함하고,
    상기 보호막은 상기 바닥부 및 상기 측벽부를 덮는 가변저항 메모리 장치의 형성방법.
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