TWI543337B - 電阻式隨機存取記憶裝置 - Google Patents
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Description
本申請案基於並主張2013年3月19日提出申請之第61/803,211號先前美國臨時專利申請案之優先權之權益；該美國臨時專利申請案之整體內容以引用方式併入本文中。
本文中所闡述之實施例一般而言係關於一種電阻式隨機存取記憶體裝置。
電阻式隨機存取記憶體裝置(ReRAM)係非揮發性記憶體裝置，其中記憶體元件具有包含夾持在兩個電極之間的可變電阻層之二端結構。電阻式隨機存取記憶體裝置具有比其他記憶體裝置簡單之單元結構，且因此被認為係容易地按比例調整。因此，電阻式隨機存取記憶體裝置正作為用於替換現有產品(諸如NAND快閃記憶體)之下一代高容量記憶體裝置之有希望候選者而吸引注意，廣泛地商業化為高容量記憶體裝置。
作為構成電阻式隨機存取記憶體裝置之可變電阻層之可變電阻材料，研究各種材料，諸如過渡金屬氧化物材料、硫化物材料、鈣鈦礦氧化物材料、半導體材料等等。在該等材料當中，具有可變電阻層之材料(為諸如非晶矽之半導體材料)之電阻式隨機存取記憶體裝置具有與CMOS過程之高兼容性，且因此有希望用於商業化。然而，具有
由半導體材料形成之可變電阻層之此電阻式隨機存取記憶體裝置在寫入狀態(亦即，低電阻狀態)中具有不充分保持性能之問題。
本發明之實施例實現具有高保持效能之電阻式隨機存取記憶體裝置。
根據實施例，一種電阻式隨機存取記憶體裝置包含第一電極、第二電極及放置於該第一電極與該第二電極之間的可變電阻部分。該可變電阻部分包含：第一絕緣層；第二絕緣層；及晶體層，其放置於該第一絕緣層與該第二絕緣層之間，具有比該第一電極高之電阻率，且係結晶的。
10‧‧‧記憶體元件
11‧‧‧電極
12‧‧‧絕緣層
13‧‧‧晶體層
13a‧‧‧晶面
13b‧‧‧晶粒邊界
14‧‧‧絕緣層
15‧‧‧電極
20‧‧‧可變電阻部分
21‧‧‧細絲/堅韌細絲
21a‧‧‧部分
21b‧‧‧部分
21c‧‧‧部分
30‧‧‧記憶體元件
31‧‧‧細絲
32‧‧‧非金屬層
40‧‧‧記憶體元件
50‧‧‧記憶體裝置/電阻式隨機存取記憶體裝置
51‧‧‧矽基板
52‧‧‧層間絕緣膜
53‧‧‧記憶體單元區段
54‧‧‧字線佈線層
55‧‧‧位元線佈線層
56‧‧‧柱
57‧‧‧層間絕緣膜
60‧‧‧電阻式隨機存取記憶體裝置
70‧‧‧電阻式隨機存取記憶體裝置
71‧‧‧矽基板
72‧‧‧場效應電晶體/電晶體
73‧‧‧源極層
74‧‧‧汲極層
75‧‧‧閘極絕緣膜
76‧‧‧閘極電極
77‧‧‧淺凹溝隔離
80‧‧‧層間絕緣膜
81‧‧‧觸點
82‧‧‧觸點
83‧‧‧觸點
84‧‧‧導通體
BL‧‧‧位元線
WL‧‧‧字線
圖1係圖解說明根據第一實施例之電阻式隨機存取記憶體裝置之記憶體元件之剖視圖；圖2A及圖2B係展示根據第一實施例之記憶體裝置之操作之一種所推測機制之示意性剖視圖；圖3A及圖3B係展示根據第一實施例之記憶體裝置之操作之替代所推測機制之示意性剖視圖；圖4係展示第一測試實例之記憶體元件之剖視透射電子顯微圖；圖5及圖6係展示記憶體元件之保持效能之曲線圖；圖7係圖解說明根據第二實施例之電阻式隨機存取記憶體裝置之記憶體元件之剖視圖；圖8A及圖8B係圖解說明根據第二實施例之電阻式隨機存取記憶體裝置之操作之示意性剖視圖，圖8A展示在寫入電壓之施加下之裝置且圖8B展示在關斷寫入電壓之後之裝置；圖9係圖解說明根據第三實施例之電阻式隨機存取記憶體裝置之記憶體元件之剖視圖；
圖10係圖解說明根據第四實施例之電阻式隨機存取記憶體裝置之透視圖；圖11係圖解說明根據第四實施例之電阻式隨機存取記憶體裝置之剖視圖；圖12係圖解說明根據第五實施例之電阻式隨機存取記憶體裝置之剖視圖；及圖13係圖解說明根據第六實施例之電阻式隨機存取記憶體裝置之剖視圖。
現在將參考圖式闡述本發明之實施例。
首先，闡述第一實施例。
圖1係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之記憶體元件之剖視圖。
如圖1中所展示，在根據該實施例之電阻式隨機存取記憶體裝置之記憶體元件10中，電極11、絕緣層12、晶體層13、絕緣層14及電極15按此次序堆疊。可變電阻部分20由絕緣層12、晶體層13及絕緣層14形成。
電極11係用於給可變電阻部分20供應離子之導電金屬。為此，電極11之材料基於可容易地離子化之金屬。舉例而言，電極11之材料可基於選自由以下各項組成之群組之一或多種金屬：銀(Ag)、銅(Cu)、鈷(Co)、鎳(Ni)、鋁(Al)、鈦(Ti)及金(Au)。
絕緣層12之材料及絕緣層14之材料基於實質上不與構成電極11之金屬原子之陽離子反應之絕緣材料。此等材料可基於(例如)選自由以下各項組成之群組之一或多種絕緣材料：氧化矽、氮化矽、氮氧化矽及金屬氧化物。該金屬氧化物可基於(例如)選自由以下各項組成之群
組之一或多種材料：氧化鉿、氧化鋁、氧化鈦、氧化鉭、氧化鎳、氧化鎢及氧化釩。絕緣層12之材料與絕緣層14之材料可係完全相同或不同的。絕緣層12及絕緣層14之每一膜厚度係(例如)1nm至5nm。絕緣層12之膜厚度與絕緣層14之膜厚度可係完全相同或不同的。
晶體層13之材料基於係結晶的且具有比電極11高之電阻率之材料。對於晶體層13而言係結晶的係重要的，且晶體層13可為多晶的或單晶的。晶體層13之材料可基於(例如)結晶半導體材料，諸如結晶矽(Si)、結晶鍺(Ge)或結晶矽鍺(SiGe)。然而，即使在其中晶體層13之材料基於半導體材料之情形中，亦不必有意識地添加雜質。晶體層13之膜厚度較佳地比絕緣層12及絕緣層14之每一膜厚度厚。較佳地，晶體層13之膜厚度係(例如)大約2nm至100nm。
電極15之材料基於與電極11之材料相比可較少離子化之導體。電極15之材料可基於(例如)含有高濃度之雜質之半導體材料，或可較少離子化、惰性金屬。電極15之材料可基於(例如)諸如矽(Si)、鍺(Ge)或摻雜有高濃度之雜質之矽鍺(SiGe)之半導體材料，或諸如鉑(Pt)、鎢(W)、鉬(Mo)、氮化鈦(TiN)或鉭(Ta)之可較少離子化、惰性金屬。
接下來，闡述根據該實施例之電阻式隨機存取記憶體裝置之操作。
該實施例中之記憶體元件10係電阻改變記憶體元件，其中藉由電壓之施加改變可變電阻部分20之電阻值。記憶體元件10係雙極元件，其中在寫入時間處施加之電壓之方向與在抹除時間處施加之電壓之方向彼此相反。
具體而言，將其中電極11為相對正且電極15為相對負之電壓(下文稱為「正向電壓」)施加至處於高電阻狀態中之可變電阻部分20。然後，構成電極11之金屬原子之部分經離子化成陽離子且朝向電極15遷移。在可變電阻部分20中，該等陽離子與自電極15供應之電子組
合，且沈澱為金屬原子。因此，細絲21(參見圖2A)形成於可變電阻部分20中。此導致減小可變電阻部分20之電阻，且記憶體元件10轉變為低電阻狀態。
另一方面，將其中電極11為相對負且電極15為相對正之電壓(下文稱為「反向電壓」)施加至處於低電阻狀態中之可變電阻部分20。然後，構成細絲21之金屬離子之至少部分經離子化成陽離子且朝向電極11遷移。因此，細絲21之至少部分消失。此導致增加可變電阻部分20之電阻，且記憶體元件10轉變為高電阻狀態。
因此，低電阻狀態可用來定義其中值「1」經寫入之狀態，且高電阻狀態可用來定義其中值「1」經抹除且變為值「0」之狀態。然後，藉由施加正向電壓之寫入電壓，將值「1」寫入至記憶體元件10。藉由施加反向電壓之抹除電壓，自記憶體元件10抹除值「1」。
此外，藉由施加讀取電壓(其中該電壓之絕對值比寫入電壓及抹除電壓低)，可使電流在可變電阻部分20中通過以偵測可變電阻部分20之電阻值。因此，可讀取儲存於記憶體元件10中之值。該讀取電壓可係正向電壓或反向電壓。
根據該實施例之記憶體裝置在保持效能方面係顯著優越的，如稍後在第一測試實例中所圖解說明。根據該實施例之記憶體裝置具有為其中可變電阻部分由非晶矽形成之記憶體裝置之大約105倍長之保持時間。
接下來，闡述在該實施例中實現之良好保持效能之機制。
尚未完全闡明使得根據該實施例之記憶體裝置能夠實現良好保持效能之機制。然而，藉由在可變電阻部分20中產生之細絲21之穩定性判定低電阻狀態(寫入狀態)之保持效能。因此，形成較穩定且較堅韌細絲21導致保持效能之改良。因此，在該實施例之記憶體元件10中，推斷出堅韌細絲21形成於可變電阻部分20中。因此，舉例而言，
推測以下兩種機制。
圖2A及圖2B係展示根據該實施例之記憶體裝置之操作之一種所推測機制之示意性剖視圖。
如圖2A中所展示，當正向電壓之寫入電壓施加至處於高電阻狀態中之記憶體元件10時，電場形成於電極11與電極15之間。因此，形成電極11之金屬原子經離子化成陽離子且朝向電極15遷移。然而，由於絕緣層12之厚度之不均勻性，因此使電場亦不均勻。因此，在絕緣層12中，該電場集中於具有比其他部分薄之厚度之部分上。
因此，形成源自其中絕緣層12係相對薄且電場係相對強之部分之細絲21。在細絲21中，形成於絕緣層12中之部分稱為部分21a，形成於晶體層13中之部分稱為部分21b，且形成於絕緣層14中之部分稱為部分21c。在該等部分當中，部分21b之外表面沿著晶體層13之晶面13a形成。舉例而言，在由單晶矽製成之晶體層13及由銀製成之電極11之情形中，細絲21之部分21b之外表面沿著(111)矽面形成。因此，部分21b形成為厚的。由於部分21b形成為厚的，因此部分21a及21c亦形成為厚的。因此，細絲21完全地製成為堅韌的且較不可能因隨時間改變而消失。此產生低電阻狀態之良好保持效能。
此外，如圖2B中所展示，當反向電壓之抹除電壓施加至處於低電阻狀態中之記憶體元件10時，構成細絲21之金屬原子之至少部分經離子化成陽離子且朝向電極11遷移。因此，細絲21之至少部分消失。因此，可變電阻部分20轉變為高電阻狀態。
因此，根據此機制，細絲21之部分21b之外表面沿著晶體層13之晶面13a形成。因此，部分21b形成為厚的。推測出，因此，細絲21完全地製成為厚的及堅韌的，從而達成良好保持效能。考量到，此機制在其中晶體層13由單晶體或大晶粒製成且包含連續地存在於與絕緣層12之界面及與絕緣層14之界面之間的至少一個晶面之情形中係特別主
要的。
圖3A及圖3B係展示根據該實施例之記憶體裝置之操作之替代所推測機制之示意性剖視圖。
如圖3A中所展示，根據此機制，晶體層13為多晶的。晶體層13包含連續地存在於與絕緣層12之界面及與絕緣層14之界面之間的至少一個晶粒邊界13b。亦即，在晶體層13中，形成沿厚度方向穿透晶體層13之晶粒邊界13b。總之，雜質原子之移動率在晶粒邊界處比在晶粒中高。因此，若細絲21之部分21a形成於其中電場集中的絕緣層12之相對薄區域中，則源自此部分21a，部分21b沿著晶體層13之晶粒邊界13b形成。此外，源自部分21b，部分21c形成於絕緣層14中。因此，部分21b沿著晶體層13之晶粒邊界13b穩定地形成。因此，形成完全地堅韌之細絲21。
此外，如圖3B中所展示，當抹除電壓施加至記憶體元件10時，構成細絲21之金屬原子之至少部分經離子化成陽離子且朝向電極11遷移。因此，細絲21之至少部分消失。因此，記憶體元件10轉變為高電阻狀態。
因此，根據此機制，細絲21之部分21b沿著晶體層13之晶粒邊界13b穩定地形成。推測出，此穩定化整個細絲21且達成良好保持效能。考量到，此機制在其中晶體層13為多晶的且存在沿層厚度方向穿透晶體層13之晶粒邊界13b之情形中係特別主要的。
第一測試實例係展示第一實施例之效應之測試實例。
圖4係展示此測試實例之記憶體元件之剖視透射電子顯微圖。
藉由以下程序製作圖4中所展示之樣品。在具有p型導電性之p型矽層上，按氧化矽、非晶矽及氧化矽之次序沈積該三者。接下來，藉由熱處理使該非晶矽結晶。然後，沈積銀。
如圖4中所展示，在此測試實例之記憶體元件中，使非晶矽結晶且使其變為多晶的。因此，製作記憶體元件，其中由銀製成之電極11、由氧化矽製成之絕緣層12、由多晶矽製成之晶體層13、由氧化矽製成之絕緣層14及由p型高度摻雜矽製成之電極15按此次序配置。
接下來，評估此記憶體元件之保持效能。具體而言，寫入電壓施加至記憶體元件以導致可變電阻部分轉變為低電阻狀態。然後，在關斷電壓之情況下，記憶體元件保持處於固定溫度以隨時間推移量測讀取電流值。可以說，在讀取電流值之減小之前具有較長時間之記憶體元件具有良好保持效能。
圖5及圖6係展示記憶體元件之保持效能之曲線圖。水平軸表示時間，且垂直軸表示在處於低電阻狀態中之記憶體元件中流動之讀取電流之值。
表1中展示圖5及圖6中所展示之每一樣品之每一層之組合物。
如表1中所展示，在該等樣品中之任一者中，用作離子源極電極之電極11由銀製成，且用作正電極之電極15由p型矽製成。該等樣品在可變電阻部分20之層結構方面彼此不同。
實踐實例1係具有與圖4中所展示之樣品相同之層結構之樣品。亦即，可變電阻部分20係氧化矽層/結晶矽層/氧化矽層之三層膜。
比較性實例1係其中可變電阻部分20完全地由單層氧化矽層形成
之樣品。
在比較性實例2中，晶體層13由非晶矽形成。亦即，可變電阻部分20係氧化矽層/非晶矽層/氧化矽層之三層膜。
在比較性實例3中，省略電極15(p型矽層)側上之絕緣層14之形成。亦即，可變電阻部分20具有氧化矽層/結晶矽層之兩層結構。
比較性實例4係如下形成之樣品。在晶體層13(結晶矽層)上形成氧化矽層。然後，藉由藉助稀釋氫氟酸之濕式蝕刻，將該氧化矽層薄化至可忽略之厚度。因此，實質上移除電極11(銀層)側上之絕緣層12。亦即，可變電阻部分20具有結晶矽層/氧化矽層之兩層結構。
如圖5及圖6中所展示，在實踐實例1之記憶體元件中，在測試時間期間未觀察到讀取電流之明顯減小。因此，實踐實例1之記憶體元件在保持效能方面顯著優越於比較性實例1至比較性實例4之記憶體元件。實踐實例1具有為比較性實例1至比較性實例4之103至106倍長之保持時間。此處，該保持時間定義為在其內讀取電流值變為初始值(在寫入時間處)之1/3倍之時間。
第二測試實例係支援圖2A及圖2B中所展示之細絲形成機制之測試實例。
藉由在n型矽層上磊晶生長結晶矽層且在結晶矽層上形成銀層而製作實踐實例2之樣品。在該結晶矽層之上部表面上，形成自然氧化膜(氧化矽層)。對此樣品，施加其中銀層側為正且n型矽層側為負之電壓。依據剖視透射電子顯微圖，確認藉由此過程在結晶矽層中形成一個銀細絲。
亦確認，結晶矽層與銀細絲之間的界面係(111)矽面。因此，推測出，矽與銀之穩定接觸表面(亦即，具有低界面能量之接觸表面)係(111)矽面。推斷出，具有由穩定接觸表面製成之外表面之銀細絲之
形成抑制結晶矽層中之銀之聚集，藉此形成厚且堅韌之細絲。
因此，亦在根據該第一實施例之前面所提及記憶體裝置中，如參考圖2A及圖2B所闡述，源自絕緣層12之相對薄部分，沿著晶面之堅韌細絲形成於晶體層13中。此細絲亦可延伸至絕緣層14中且達成良好保持效能。
另一方面，亦在藉由在n型矽層上形成氧化矽層且在該氧化矽層上形成銀層而製作之樣品中，執行類似測試。亦即，施加其中銀層側為正且n型矽層側為負之電壓。然後，在氧化矽層中形成複數個銀細絲。然而，該等銀細絲之態樣係耗散性的，且每一銀細絲為極窄。因此，考量到，如在上文所闡述之比較性實例1中，在具有由單層氧化矽層製成之可變電阻部分之記憶體元件中，細絲容易地分解，從而導致低保持效能。
接下來，闡述第二實施例。
圖7係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之記憶體元件之剖視圖。
如圖7中所展示，除上文所闡述之第一實施例之記憶體元件10(參見圖1)之組態以外，根據該實施例之電阻式隨機存取記憶體裝置之記憶體元件30亦包含非金屬層32。非金屬層32放置於電極11與可變電阻部分20之間，亦即，電極11與絕緣層12之間。
非金屬層32係放置於電極11與電極15之間且具有以下性質之層。當施加正向電壓之寫入電壓或讀取電壓時，細絲形成於該層內側，且層之電阻值減小。此外，細絲在該層中比在可變電阻部分20中更容易地分解。因此，該層在低電阻狀態中具有較低保持效能。非金屬層32之材料可基於(例如)選自由以下各項組成之群組之一或多種非金屬材料：矽、氧化矽、鍺、氧化鍺及金屬氧化物。金屬氧化物之特定實例
包含氧化鉿、氧化鋁、氧化鈦、氧化鉭、氧化鎳、氧化鎢及氧化釩。
接下來，闡述根據該實施例之電阻式隨機存取記憶體裝置之操作。
圖8A及圖8B係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之操作之示意性剖視圖。圖8A展示在寫入電壓之施加下之裝置。圖8B展示在關斷寫入電壓之後之裝置。
在圖8A及圖8B中，藉由陰影圈示意性地繪示形成細絲之金屬原子。
如圖8A中所展示，在該實施例之記憶體元件30中，當施加寫入電壓時，細絲21形成於可變電阻部分20中。此外，細絲31亦形成於非金屬層32中。因此，裝置變為低電阻狀態。
接下來，如圖8B中所展示，關斷寫入電壓。可變電阻部分20中之細絲21係堅韌的，且因此保留完整。然而，非金屬層32中之細絲31自然地分解。因此，非金屬層32自發地轉變為高電阻狀態。
然後，在讀取時間處，施加正向電壓之讀取電壓。因此，細絲31再次形成於非金屬層32中，且非金屬層32變為低電阻。換言之，記憶體元件30之讀取電壓設定為能夠在非金屬層32中形成細絲31之電壓。舉例而言，在其中電極11由銀形成之情形中，可藉由由非晶矽形成非金屬層32而滿足此要求。
另一方面，在其中反向電壓施加至記憶體元件30之情形中，無細絲31形成於非金屬層32中。甚至對於正向電壓，在其中施加低於規定電壓值之電壓之情形中，同樣，無細絲31形成於非金屬層32中。因此，除當施加規定讀取電壓時之外，非金屬層32保持處於高電阻狀態中。因此，可抑制陣列中之潛行電流。
當抹除電壓施加至記憶體元件30時，可變電阻部分20中之細絲21之至少部分消失，且非金屬層32中之細絲31亦消失。因此，可變電
阻部分20及非金屬層32兩者皆變為高電阻狀態。
接下來，闡述該實施例之效應。
如上文所闡述，根據該實施例，在其中可變電阻部分20處於低電阻狀態中之情形中，藉由施加為正向電壓且足以使非金屬層32變為低電阻之讀取電壓，非金屬層32亦轉為低電阻，且整個記憶體元件30變為低電阻狀態。另一方面，在施加反向電壓或不足以使非金屬層32變為低電阻之正向電壓之情形中，非金屬層32不轉為低電阻，且記憶體元件30不完全地變為低電阻狀態。因此，可賦予整流功能給記憶體元件30。
除前述內容以外，該實施例之組態、操作及效應類似於以上第一實施例之彼等組態、操作及效應。
接下來，闡述第三實施例。
圖9係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之記憶體元件之剖視圖。
如圖9中所展示，根據該實施例之電阻式隨機存取記憶體裝置之記憶體元件40與第二實施例之前面所提及記憶體元件30(參見圖7)之不同之處在於：非金屬層32放置於電極15與可變電阻部分20之間，亦即，電極15與絕緣層14之間。
亦根據該實施例，如在以上第二實施例中，可賦予整流功能給記憶體元件40。亦即，非金屬層32可放置於電極11與電極15之間的任何位置處以使得當施加規定讀取電壓時由構成電極11之金屬原子之陽離子形成細絲。
除前述內容以外，該實施例之組態、操作及效應類似於以上第二實施例之彼等組態、操作及效應。
接下來，闡述第四實施例。
圖10係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之透視圖。
圖11係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之剖視圖。
如圖10中所展示，根據該實施例之記憶體裝置50包含矽基板51。記憶體裝置50之驅動器電路(未展示)形成於矽基板51之上部部分中及上部表面上。由(例如)氧化矽製成之層間絕緣膜52提供於矽基板51上以便嵌入驅動器電路。記憶體單元區段53提供於層間絕緣膜52上。
在記憶體單元區段53中，字線佈線層54及位元線佈線層55交替地堆疊。字線佈線層54包含沿平行於矽基板51之上部表面之一個方向(下文稱為「字線方向」)延伸之複數個字線WL。位元線佈線層55包含沿平行於矽基板51之上部表面且與字線方向交叉(諸如正交)之方向(下文稱為「位元線方向」)延伸之複數個位元線BL。毗鄰字線WL、毗鄰位元線BL及字線WL與位元線BL並非彼此接觸。
在每一字線WL與每一位元線BL之最近點處，提供沿垂直於矽基板51之上部表面之方向(下文稱為「垂直方向」)延伸之柱56。柱56之形狀似(例如)圓柱體、四棱柱或具有經修圓角之大體四棱柱。柱56形成於字線WL與位元線BL之間。一個柱56構成一個記憶體元件30。亦即，記憶體裝置50係交叉點裝置，其中記憶體元件30放置於字線WL與位元線BL之每一最近點處。在字線WL、位元線BL及柱56當中嵌入層間絕緣膜57(參見圖11)。
如圖11中所展示，記憶體元件30具有與以上第二實施例中之記憶體元件30(參見圖7)相同之組態。每一記憶體元件30之電極11連接至位元線BL，且電極15連接至字線WL。因此，電阻式隨機存取記憶體
裝置50包含字線WL放置於其下面且位元線BL放置於其上面之柱56及位元線BL放置於其下面且字線WL放置於其上面之柱56。此等柱56具有相反之堆疊方向，如自矽基板51觀看。換言之，在柱56中之任一者中，自位元線BL朝向字線WL，電極11、非金屬層32、絕緣層12、晶體層13、絕緣層14及電極15按此次序堆疊。
在圖10中，展示包含柱56之交叉點裝置。然而，元件之形狀不必像柱。可變電阻部分20可提供於字線佈線層54與位元線佈線層55之間。
接下來，闡述該實施例之操作。
在如根據該實施例之電阻式隨機存取記憶體裝置50之交叉點裝置中，藉由選擇一個位元線BL及一個字線WL而選擇一個記憶體元件30。亦即，選擇一個位元線且給其施加電位V。選擇一個字線WL且給其施加電位0。給其他位元線BL及其他字線WL施加電位V/2。然後，將電壓V施加至連接於選定位元線BL與選定字線WL之間的一個記憶體元件30。因此，執行讀取操作。
此時，不將電壓施加至連接於非選定位元線BL與非選定字線WL之間的記憶體元件30。然而，將電壓V/2施加至連接於選定位元線BL與非選定字線WL之間的記憶體元件30及連接於非選定位元線BL與選定字線WL之間的記憶體元件30。電壓V/2之此施加致使潛行電流流動。
因此，在該實施例中，非金屬層32提供於每一記憶體元件30中以賦予整流功能給記憶體元件30。因此，在其中記憶體元件30處於低電阻狀態中之情形中，規定電流藉由施加規定讀取電壓而流動。然而，即使施加反向電壓或小於規定值之正向電壓，規定電流亦不流動。因此，在選擇一個記憶體元件30時，可防止其他記憶體元件30中之故障之發生。
接下來，闡述該實施例之效應。
根據該實施例，非金屬層32提供於每一記憶體元件30中以賦予整流功能。因此，在不提供獨立於記憶體元件30之整流元件之情況下交叉點裝置可由僅記憶體元件構成。此可實現具有簡單組態、容易製造且具有高記憶體密度之電阻式隨機存取記憶體裝置。
接下來，闡述第五實施例。
圖12係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之剖視圖。
如圖12中所展示，在根據該實施例之電阻式隨機存取記憶體裝置60中，堆疊各自由一個字線佈線層54及一個位元線佈線層55製成之複數對。在字線WL放置於其下面且位元線BL放置於其上面之位置處，提供柱56。然而，在位元線BL放置於其下面且字線WL放置於其上面之位置處，不提供柱56。因此，在所有柱56中，如自矽基板51觀看之堆疊方向係完全相同的。
在該實施例中，可使所有柱56之堆疊次序完全相同。此簡化製造過程。除前述內容以外，該實施例之組態、操作及效應類似於以上第四實施例之彼等組態、操作及效應。
在上文所闡述之第四實施例及第五實施例中所圖解說明之實例中，記憶體元件30形成於柱56中。然而，替代記憶體元件30，可形成第三實施例中之上文所闡述之記憶體元件40(參見圖9)。
在上文所闡述之第四實施例及第五實施例中，可使電極11與位元線BL為共同的，且可使電極15與字線WL為共同的。
此外，在根據上文所闡述之第四實施例及第五實施例之電阻式隨機存取記憶體裝置中，可提供用於限制在每一記憶體元件中流動之電流之順從電路。此可防止因記憶體元件中之過量電流之流動所致的
記憶體元件之毀壞。在此情形中，在每一記憶體元件中流動之寫入電流之上限值設定為(例如)10nA至100nA(奈安培)。
接下來，闡述第六實施例。
圖13係圖解說明根據該實施例之電阻式隨機存取記憶體裝置之剖視圖。
如圖13中所展示，根據該實施例之電阻式隨機存取記憶體裝置70係1T1R類型裝置。在電阻式隨機存取記憶體裝置70中，場效應電晶體72形成於矽基板71之上部表面上。在電晶體72中，源極層73及汲極層74在由矽基板71之上部部分中之STI(淺凹溝隔離)77分割之區域中形成且彼此間隔開。閘極絕緣膜75直接提供於源極層73與汲極層74之間的區域上面在矽基板71上。閘極電極76提供於閘極絕緣膜75上。
此外，層間絕緣膜80提供於矽基板71上。在層間絕緣膜80中，提供記憶體元件10、源極線SL、字線WL及位元線BL。源極層73透過觸點81連接至源極線SL。閘極電極76透過觸點82連接至字線WL。汲極層74透過觸點83連接至記憶體元件10之電極15。記憶體元件10之電極11透過導通體84連接至位元線BL。
該實施例可實現1T1R類型記憶體裝置。
除前述內容以外，該實施例之組態、操作及效應類似於以上第一實施例之彼等組態、操作及效應。
在該實施例中，可使電極11與導通體84為共同的，且可使電極15與觸點83為共同的。
上文所闡述之實施例可實現具有高保持效能之電阻式隨機存取記憶體裝置。
雖然已闡述某些實施例，但已僅藉由實例之方式呈現此等實施例，且不意欲限制本發明之範疇。實際上，本文中所闡述之新穎實施
例可以多種其他形式體現；此外，可在不背離本發明之精神之情況下對本文所闡述之實施例之形式做出各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋如將歸屬於本發明之範疇及精神內之此等形式或修改。另外，上文所闡述之實施例可相互組合。
10‧‧‧記憶體元件
11‧‧‧電極
12‧‧‧絕緣層
13‧‧‧晶體層
13a‧‧‧晶面
14‧‧‧絕緣層
15‧‧‧電極
20‧‧‧可變電阻部分
21‧‧‧細絲/堅韌細絲
21a‧‧‧部分
21b‧‧‧部分
21c‧‧‧部分
Claims (18)
- 一種電阻式隨機存取記憶體裝置，其包括：第一電極；第二電極；及可變電阻部分，其放置於該第一電極與該第二電極之間，該可變電阻部分包含：第一絕緣層；第二絕緣層；及晶體層，其放置於該第一絕緣層與該第二絕緣層之間，具有比該第一電極高之電阻率，且係結晶的。
- 如請求項1之裝置，其中該晶體層包含選自由以下各項組成之群組之一或多種材料：結晶矽、結晶鍺及結晶矽鍺。
- 如請求項1之裝置，其中該第一電極包含選自由以下各項組成之群組之一或多種金屬材料：銀、銅、鎳、鈷、鈦、鋁及金。
- 如請求項1之裝置，其中該第一絕緣層及該第二絕緣層中之至少一者包含選自由以下各項組成之群組之一或多種絕緣材料：氧化矽、氮化矽、氮氧化矽及金屬氧化物。
- 如請求項1之裝置，其中該第一絕緣層及該第二絕緣層各自比該晶體層薄。
- 如請求項1之裝置，其中該第一絕緣層之厚度及該第二絕緣層之厚度各自係5nm或更小。
- 如請求項1之裝置，其中在該晶體層中，至少一個晶面連續地存在於與該第一絕緣層之界面及與該第二絕緣層之界面之間。
- 如請求項7之裝置，其中該晶體層由矽製成，且該晶面係(111)矽面。
- 如請求項1之裝置，其中在該晶體層中，至少一個晶粒邊界連續地存在於與該第一絕緣層之界面及與該第二絕緣層之界面之間。
- 如請求項1之裝置，其進一步包括：位元線，其連接至該第一電極及該第二電極中之一者；電晶體，其中其源極及汲極中之一者連接至該第一電極及該第二電極中之另一者；源極線，其與該電晶體之該源極及該汲極中之另一者連接；及字線，其連接至該電晶體之閘極。
- 一種電阻式隨機存取記憶體裝置，其包括：第一電極；第二電極；可變電阻部分，其放置於該第一電極與該第二電極之間；及非金屬層，其提供於該第一電極與該可變電阻部分之間或該第二電極與該可變電阻部分之間，該可變電阻部分包含：第一絕緣層；第二絕緣層；及晶體層，其放置於該第一絕緣層與該第二絕緣層之間，具有比該第一電極高之電阻率，且係結晶的。
- 如請求項11之裝置，其中：當在該第一電極與該第二電極之間施加電壓時，該非金屬層變為低電阻狀態以使得該可變電阻部分變為低電阻狀態，且該非金屬層之該低電阻狀態之保持效能低於該可變電阻部分之該低電阻狀態之保持效能。
- 如請求項11之裝置，其中該非金屬層包含選自由以下各項組成之群組之一或多種材料：矽、氧化矽、鍺、氧化鍺及金屬氧化物。
- 如請求項11之裝置，其進一步包括：字線佈線層，其包含沿第一方向延伸之複數個字線；及位元線佈線層，其包含沿與該第一方向交叉之第二方向延伸之複數個位元線，其中該字線佈線層及該位元線佈線層交替地堆疊，且包含該第一電極、該第二電極及該可變電阻部分之柱放置於該等字線中之每一者與該等位元線中之每一者之間。
- 一種電阻式隨機存取記憶體裝置，其包括：第一電極，其包含銀；第二電極；及可變電阻部分，其放置於該第一電極與該第二電極之間，該可變電阻部分包含：第一氧化矽層；第二氧化矽層；及結晶矽層，其放置於該第一氧化矽層與該第二氧化矽層之間。
- 如請求項15之裝置，其進一步包括：提供於該第一電極與該可變電阻部分之間的非晶矽層或氧化矽層中之至少一者。
- 如請求項15之裝置，其進一步包括：提供於該第二電極與該可變電阻部分之間的非晶矽層或氧化矽層中之至少一者。
- 如請求項15之裝置，其進一步包括： 字線佈線層，其包含沿第一方向延伸之複數個字線；及位元線佈線層，其包含沿與該第一方向交叉之第二方向延伸之複數個位元線，其中該第一電極、該第二電極及該可變電阻部分放置於該等字線中之每一者與該等位元線中之每一者之間。
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