TWI485810B - 選擇裝置 - Google Patents

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Description

選擇裝置
本發明大體上係關於半導體電子裝置及方法，且更特定言之，本發明係關於選擇裝置。
在電腦或其他電子裝置中，記憶體裝置通常被設置為內部之半導體積體電路。存在諸多不同類型之記憶體(包含揮發性記憶體及非揮發性記憶體)。揮發性記憶體需要電力來維持其資訊且尤其包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可藉由在未通電時留存已儲存資訊而提供持久資訊且可尤其包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電子可抹除可程式化ROM(EEPROM)、可抹除可程式化ROM(EPROM)、相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)，諸如自旋力矩轉移隨機存取記憶體(STT RAM)。
選擇裝置可耦合至記憶體單元。選擇裝置可用作為一開關，其中電晶體係全導通或全斷開。全導通具有幾乎為零之橫跨電晶體之一電壓且電晶體已「飽和」(因為電晶體已無法通過任何更多電流)。選擇裝置之實例包含薄膜電晶體(TFT)。TFT通常使用矽膜。一般而言，多晶矽材料已廣泛用作為TFT之半導體材料(因為其等具有一高場效遷移率)且可應用於高速電路及構成互補金屬氧化物半導體 (CMOS)電路。使用多晶矽材料之TFT可用作為主動矩陣式液晶顯示(AMLCD)裝置之主動元件及有機發光二極體(OLED)之切換與驅動元件。
使一非晶矽材料結晶成一多晶矽材料之方法包含固相結晶法(SPC)、準分子雷射結晶法(ELC)、金屬誘導結晶法(MIC)及金屬誘導側向結晶法(MILC)。SPC為使一非晶矽材料在等於或低於玻璃(其用作為採用一薄膜電晶體之一顯示裝置之一基板)之過渡溫度之一溫度(通常為約700℃或更小)下退火達數個小時至數十個小時之一方法。ELC為藉由利用一準分子雷射來照射一非晶矽材料且在一極短時間內將該非晶矽材料局部加熱至一高溫而使該非晶矽材料結晶之一方法。MIC為藉由使非晶矽材料與金屬(諸如鎳(Ni)、鈀(Pd)、金(Au)及鋁(Al))接觸或將此等金屬植入至該非晶矽材料中而使用自該非晶矽至多晶矽之相轉移誘導之一方法。MILC為藉由側向擴散由金屬與矽之反應形成之矽化物而誘導一非晶矽材料之有序結晶之一方法。
然而，SPC具有之缺點在於：處理時間長；及存在由用於退火之長處理時間及高溫引起之一基板變形風險。ELC具有之缺點在於：需要昂貴雷射設備；及一半導體材料與一閘極絕緣材料之間之界面特性會因所形成之多晶化表面上所產生之凸起而較差。MIC及MILC具有之缺點在於：大量結晶誘導金屬餘留在結晶多晶矽材料上以增加一TFT之一半導體材料之洩漏電流。
本文中描述與選擇裝置相關之方法、裝置及系統。一或多個選擇裝置可包含形成於一第一電極上之至少一半導電材料之一半導電堆疊。該半導電堆疊可具有約700埃(Å)或更小之一厚度，且該至少一半導電材料之各者可具有約4電子伏特(eV)或更小之一相關帶隙。一第二電極可形成於該半導電堆疊上。
本發明之實施例可提供能夠支援比先前選擇裝置增大之電流密度之選擇裝置。在各種實施例中，該選擇裝置之結構可包含可調諧以適應不同記憶體單元特性(諸如(例如)對稱或不對稱電流對電壓訊跡(signature))之一半導電堆疊。在一或多項實施例中，所提供之選擇裝置可經受大量負載循環(例如106)且不會經歷一過早疲勞失效。
在本發明之以下詳細描述中，參考形成本發明之一部分之附圖，且附圖中以說明之方式顯示可如何實踐本發明之一或多項實例。充分詳細地描述此等實例以使一般技術者能夠實踐本發明之該等實例，且應瞭解可利用其他實例及可在不背離本發明之範圍之情況下作出程序、電性及/或結構改變。
本文中之圖式遵循一編號習慣，其中第一數字對應於繪圖編號且剩餘數字識別圖式中之一元件或組件。可使用類似數字來辨別不同圖式之間之類似元件或組件。例如，203可意指圖2中之元件「03」且圖3中之一類似元件可被稱為303。如所瞭解，可在本文中增加、交換及/或消除各種實例中所示之元件以提供本發明之諸多額外實例。另 外，圖式中所提供之元件之定比及相對比例意欲繪示本發明之各種實例且非用以意指限制。
一選擇裝置之實例可尤其包含(但不限於)雙極性選擇裝置、江崎(Esaki)二極體(例如穿隧二極體)及肖特基(Schottky)二極體。為便於描述且舉例而言，圖式中所繪示之選擇裝置將被描述為與一雙極性選擇裝置有關，但根據本發明之實施例不受此限制。
圖1繪示根據本發明之一或多項實施例而形成之一雙極性選擇裝置100之一實例。在此實例中，雙極性選擇裝置100包含形成於一第一電極101上之一半導電堆疊105。如本文中所使用，一半導電堆疊(例如105)包含形成為一堆疊組態(例如形成為諸多層或其他)之一或多個半導電材料。如本文中所使用，半導電材料可包含半絕緣材料。在一或多項實施例中，雙極性選擇裝置100可充當一記憶體單元(諸如一電阻性隨機存取記憶體(RRAM)單元)之一選擇裝置。雖然實施例不受此限制，但選擇裝置100可為(例如)二極體。
在圖1所繪示之實例中，半導電堆疊105包含形成於一第一電極101上之具有一厚度(t)之一單一半導電材料105。一第二電極103係形成於半導電堆疊105上。第一電極101及/或第二電極103可包含(例如)一金屬材料。該金屬材料可尤其包含鈦、氮化鈦(TiN)、鉑(Pt)、鎢(W)、氮化鎢(WN)、釕(Ru)及/或銥(Ir)及/或其等之組合。第一電極101與第二電極103可由相同或不同材料製成且可具有相同或不同實 體組態。即，電極101與103可對稱或不對稱。在一實例中，第一電極101可為TiN且第二電極103可為釕(Ru)。第一電極101及/或第二電極103可形成為一介電材料(諸如(例如)氮化矽(SiN))內之一插塞。實施例不受限於包括特定材料之電極或具有一特定實體組態之電極。例如，電極之該等特定材料及/或實體組態可尤其取決於(諸如)半導電堆疊105之特性及/或通過選擇裝置100之一期望電流密度。
形成於第一電極101上之半導電材料105可為各種半導電材料，尤其諸如矽(Si)、鍺(Ge)、碳化矽(SiC)、氮化鎵(GaN)、氮化銦鎵(InGaN)及/或氮化鋁鎵(AlGaN)。半導電材料105可包括(例如)一非晶半導電材料。一非晶半導電材料可意指缺少一晶體之長程有序特性之一半導電材料。
在一或多項實施例中，半導電材料105具有約700埃或更小之一厚度(t)且可具有約4 eV或更小之一相關帶隙。如本文中所使用，一帶隙(例如能帶隙)意指與一特定材料相關之價能帶之一頂部與導電帶之一底部之間之能量差。
圖2繪示根據本發明之一或多項實施例而形成之一雙極性選擇裝置200之一實例。在此實例中，雙極性選擇裝置200包含具有一厚度(t)之一半導電堆疊，其包含兩個半導電材料207及209，其中半導電材料207係形成於一第一電極201上。半導電材料209係形成於半導電材料207上，且一第二電極203係形成於半導電材料209上。在各種實施例中，電極201、203為金屬電極。
在一或多項實施例中，半導電堆疊之材料209可為一非 晶半導電材料209且半導電材料207可為一部分奈米結晶半導電材料207。術語「奈米結晶」包含具有材料之非晶相內之結晶材料之小晶粒之材料，其等包含在自材料之非晶相至微晶相之過渡區周圍之材料。替代地，雙極性選擇裝置200之半導電堆疊之材料209可為一部分奈米結晶半導電材料209且材料207可為一非晶半導電材料207。例如，在一或多項實施例中，該部分奈米結晶半導電材料之結晶百分比可介於0奈米結晶%至50奈米結晶%之間。
作為一實例，兩個半導電材料207、209可具有相同厚度(例如，材料207、209之各者可具有t/2之一厚度)。然而，實施例不受限於材料207及209之特定厚度。半導電堆疊之特定材料207及209以及其等之各自厚度可取決於各種因素，例如通過選擇裝置200之期望電流密度及/或與選擇裝置200相關之一記憶體單元。類似地，電極201及203之特定材料及/或實體組態可取決於各種因素，例如通過選擇裝置200之期望電流密度及/或與選擇裝置200相關之一記憶體單元。
因此，根據本發明之一或多個雙極性選擇裝置(例如100、200、300)可為「可調諧的」以適應特定特性。作為一實例，可影響雙極性選擇裝置200之相關電流密度之雙極性選擇裝置200之因素可尤其包含半導電材料207、209與電極201、203之間之障壁高度(例如肖特基障壁高度)、金屬電極201、203之工作函數、半導電材料207、209之介電常數及材料207、209之有效電子質量。因此，雙極性選 擇裝置之組態可經調諧以實現(例如)期望電流密度及/或洩漏電流特性。
在一或多項實施例中，可藉由在自約100 Å至約500 Å之一範圍內調整半導電堆疊之厚度而調諧雙極性選擇裝置。例如，約500 Å之一半導電堆疊可具有約200 Å之一非晶半導電材料及約300 Å之一部分奈米結晶半導電材料。在各種實施例中，可在自約500℃至約700℃之一範圍內之低溫處理中執行退火以調諧雙極性選擇裝置。此等實施例可提供與形成於一金屬半導體接面處之肖特基障壁相關之益處。在一或多項實施例中，雙極性選擇裝置可為基於穿隧之二極體(例如江崎二極體)且可具有如此項技術中通常已知之此等裝置之各種特性。
圖3繪示根據本發明之一或多項實施例而形成之一雙極性選擇裝置300之一實例。在此實例中，雙極性選擇裝置300包含一半導電堆疊，其具有一厚度(t)且包含形成於一第一電極301上之三個半導電材料311、313及315。半導電材料313係形成於半導電材料311上，半導電材料315係形成於半導電材料313上，且一第二電極303係形成於半導電材料315上。可考量三個以上半導電材料之選擇裝置。
作為一實例，半導電材料311可為一第一部分奈米結晶半導電材料，半導電材料313可為一非晶半導電材料，且半導電材料315可為一第二部分奈米結晶半導電材料。在另一實例中，半導電材料311可為一第一非晶半導電材料，半導電材料313可為一部分奈米結晶半導電材料，且 半導電材料315可為一第二非晶半導電材料。可考量其他堆疊配置。在圖3所示之實例中，雙極性選擇裝置300可被稱為一對稱雙極性選擇裝置，此係因為鄰接電極301及303之半導電材料(例如311與315)為相同材料(例如非晶半導電材料或部分奈米結晶半導電材料)。對稱雙極性選擇裝置可形成一對稱電流密度對電壓曲線，此可尤其有益於該等選擇裝置在操作期間之可預測性。
在各種實施例中，可在約500℃或更小之一溫度下形成雙極性選擇裝置100、200、300。可經由各種技術(諸如(但不限於)物理氣相沈積(PVD)、化學氣相沈積(CVD)、電化學沈積(ECD)、分子束磊晶(MBE)、脈衝雷射沈積(PLD)、微波CVD、退火及原子層沈積(ALD))而形成圖1中之半導電材料105、圖2中之半導電材料207與209及圖3中之半導電材料311、313、315。
形成雙極性選擇裝置200、300之半導電堆疊可包含使半導電堆疊之半導電材料(例如圖2中之207、209及圖3中之311、313、315)之至少一者與一結晶阻滯劑(諸如(例如)碳(C)、氧(O)及/或氮(N))摻雜。形成半導電堆疊亦可包含使半導電堆疊之半導電材料(例如圖2中之207、209及圖3中之311、313、315)之至少一者與一材料(諸如(例如)鍺(Ge))摻雜以促進結晶。結晶促進劑之其他實例包含鎳(Ni)、鈀(Pd)、銀(Ag)、金(Au)、鋁(Al)、錫(Sn)、銻(Sb)、銅(Cu)、鋱(Tb)及鎘(Cd)。在一或多項實施例中，半導電堆疊與一結晶阻滯劑及一結晶促進劑之摻雜可同時發生或實 質上同時發生。例如，在材料313為一部分結晶半導電材料且材料311及315為非晶半導電材料之一實例中，材料313可摻雜有一結晶促進劑且材料311及315可摻雜有一結晶阻滯劑。
在各種實施例中，形成半導電堆疊可包含在形成第二電極(例如103、203、303)之前執行一退火。該退火可改動半導體材料之至少一者。例如，該退火可將摻雜有結晶促進劑之該至少一半導電材料改動成一部分奈米結晶半導電材料。此外，因為至少一半導電材料已摻雜有結晶阻滯劑，所以至少一半導電材料將餘留一非晶半導電材料。結晶促進劑之濃度降低可增大所產生之結晶半導體材料之晶粒大小(例如藉由使結晶開始之位置間隔開)。在一實例中，可在約500℃或更小之一溫度下進行該退火；然而，實施例不受此限制。例如，在本發明之一或多項實施例中，可在自約500℃至約700℃之一範圍內之一溫度下進行該退火達自1毫秒至20分鐘之一範圍。
在操作中，可藉由施加橫跨形成於第一電極與第二電極之間之半導電堆疊之一電壓而操作根據本文中所述實施例之一或多個雙極性選擇裝置。在一實例中，橫跨半導電堆疊之該施加電壓可產生至少約1.0×106 J．A/cm2 之一電流密度。在一或多項實施例中，可回應於約3伏特或更小之一施加電壓而實現至少約1.0×106 J．A/cm2 之一電流密度。
圖4繪示一交叉點記憶體陣列420之一實例，其包含根據本發明之一或多項實施例之至少一雙極性選擇裝置。交叉 點記憶體陣列420可包含第一數量之導電線423-1、423-2及與該第一數量之導電線423-1、423-2相交之第二數量之導電線425-1、425-2。雖然圖4顯示兩個導電線423-1、423-2及兩個導電線425-1、425-2，但實例不受限於一特定數量之導電線。在一實例中，該第一數量之導電線423-1、423-2可為存取線(例如字線)且該第二數量之導電線425-1、425-2可為資料線(例如位元線)。該第一數量之導電線423-1、423-2及/或該第二數量之導電線425-1、425-2可由銅及各種其他導電材料組成。交叉點記憶體陣列420可為(例如)一RRAM陣列且可構建在一塊狀矽積體電路(IC)上。在一實例中，一或多個額外交叉點記憶體陣列可堆疊在交叉點記憶體陣列420上。
如圖4中所繪示，陣列420包含諸多雙極性選擇裝置400-1、400-2、400-3......400-N，其等位於導電線423-1、423-2與導電線425-1、425-2之若干相交之各者處。若干雙極性選擇裝置400-1、400-2、400-3、...、400-N之各者係連接至一可變電阻元件429-1、429-2、429-3、...、429-N。可變電阻元件429-1、429-2、429-3、...、429-N可包含各種類型之電阻可變材料，其等尤其包含過渡金屬氧化物、硫族化合物及鈣鈦礦。雙極性選擇裝置400-1、400-2、400-3、...、400-N可為(諸如)以上結合圖1至圖3而描述之選擇裝置。
雖然本文中已繪示及描述特定實例，但一般技術者應瞭解經計算以實現相同結果之一配置可替代所示特定實例。 本發明意欲涵蓋本發明之一或多項實例之調適或變動。應瞭解，已以一說明方式且非一限制方式進行以上描述。熟習技術者將在檢閱以上描述後明白以上實例與本文中未特定描述之其他實例之組合。本發明之一或多項實例之範圍包含其中使用以上結構及方法之其他應用。因此，本發明之一或多項實例之範圍應取決於附屬請求項及此等請求項所屬等效物之完範圍。
在整個說明書及請求項中，以下所識別之含義未必限制術語，而是僅提供術語之說明性實例。「一」及「該」之含義包含複數個參考物，且「在...中」之含義包含「在...中」及「在...上」。術語「諸多」意欲被理解為包含至少一個但不限於一個。如本文中所使用，片語「在一實例中」未必意指相同實例，但其可為相同實例。
在前述[實施方式]中，為簡化本發明，各種特徵在一單一實例中被群組在一起。不應將本發明之方法解譯為反映一意圖：本發明之所揭示實例必須使用比各請求項中所明確列舉之特徵更多之特徵。相反，如以下請求項所反映，本發明之標的在於比一單一所揭示實例之全部特徵更少。因此，以下請求項被以此方式併入[實施方式]中，且各請求項本身獨立地作為一單獨實例。
100‧‧‧雙極性選擇裝置
101‧‧‧第一電極
103‧‧‧第二電極
105‧‧‧半導電堆疊
200‧‧‧雙極性選擇裝置
201‧‧‧第一電極
203‧‧‧第二電極
207‧‧‧半導電材料
209‧‧‧半導電材料
300‧‧‧雙極性選擇裝置
301‧‧‧第一電極
303‧‧‧第二電極
311‧‧‧半導電材料
313‧‧‧半導電材料
315‧‧‧半導電材料
400-1‧‧‧雙極性選擇裝置
400-2‧‧‧雙極性選擇裝置
400-3‧‧‧雙極性選擇裝置
400-N‧‧‧雙極性選擇裝置
420‧‧‧交叉點記憶體陣列
423-1‧‧‧導電線
423-2‧‧‧導電線
425-1‧‧‧導電線
425-2‧‧‧導電線
429-1‧‧‧可變電阻元件
429-2‧‧‧可變電阻元件
429-3‧‧‧可變電阻元件
429-N‧‧‧可變電阻元件
圖1繪示根據本發明之一或多項實施例之具有一半導體堆疊之一選擇裝置之一實例。
圖2繪示根據本發明之一或多項實施例之具有一半導體 堆疊之一選擇裝置之一實例。
圖3繪示根據本發明之一或多項實施例之具有一半導體堆疊之一選擇裝置之一實例。
圖4繪示根據本發明之一或多項實施例之包含至少一選擇裝置之一交叉點記憶體陣列之一實例。
300‧‧‧雙極性選擇裝置
301‧‧‧第一電極
303‧‧‧第二電極
311‧‧‧半導電材料
313‧‧‧半導電材料
315‧‧‧半導電材料

Claims (31)

  1. 一種選擇裝置，其包括：一半導電堆疊，其包含形成於一第一電極上之至少一半導電材料，其中該半導電堆疊具有約700埃或更小之一厚度，及其中該至少一半導電材料之各者具有4電子伏特或更小之一相關帶隙，且其中該至少一半導電材料係一第一部分奈米結晶半導電材料且該半導電堆疊包含形成於該第一部分奈米結晶半導電材料上之一非晶半導電材料及形成於該非晶半導電材料上之一第二部分奈米結晶半導電材料；及一第二電極，其形成於該半導電堆疊上。
  2. 如請求項1之選擇裝置，其中該選擇裝置係在700攝氏度或更小之一溫度下形成。
  3. 如請求項1之選擇裝置，其中該半導電堆疊包含來自包含以下各者之群之至少一材料：Si、Ge、SiC、GaN、InGaN及AlGaN。
  4. 如請求項1之選擇裝置，其中該半導電堆疊包含一單一非晶材料。
  5. 如請求項1之選擇裝置，其中該第一部分奈米結晶半導電材料具有一第一厚度且該非晶半導電材料具有一第二厚度。
  6. 如請求項5之選擇裝置，其中形成於一非晶半導電材料上之該第二部分奈米結晶半導電材料具有一第三厚度，且該第一厚度、該第二厚度、及該第三厚度具有700埃 或更小之一組合厚度。
  7. 如請求項1之選擇裝置，其中該半導電堆疊之至少一半導電材料摻雜有一結晶阻滯劑。
  8. 如請求項1之選擇裝置，其中該半導電堆疊之至少一半導電材料摻雜有Ge以促進結晶。
  9. 如請求項1之選擇裝置，其中該第一電極及該第二電極之至少一者係一金屬材料。
  10. 如請求項1之選擇裝置，其中該第一電極及該第二電極之至少一者係一金屬氮化物材料。
  11. 一種雙極性選擇裝置，其包括：一半導電堆疊，其形成於一第一電極上，該半導電堆疊包含位於一第一部分奈米結晶半導電材料與一第二部分奈米結晶半導電材料之間之一非晶半導電材料，其中該第一部分奈米結晶半導電材料毗鄰該第一電極且該半導電堆疊具有700埃或更小之一厚度；及一第二電極，其形成於該半導電堆疊上，其中該第二部分奈米結晶半導電材料毗鄰該第二電極。
  12. 一種對稱雙極性選擇裝置，其包括：一半導電堆疊，其形成於一第一電極上，該半導電堆疊包含位於複數個部分奈米結晶半導電材料之間的一非晶半導電材料，該等部分奈米結晶半導電材料之每一者具有百分之五十或更少之一結晶度，其中該半導電堆疊具有700埃或更小之一厚度，且其中該部分奈米結晶半導電材料及該非晶半導電材料各具有4電子伏特或更小 之一相關帶隙；及一第二電極，其形成於該半導電堆疊上。
  13. 一種雙極性選擇裝置，其包括：一半導電堆疊，其形成於一第一電極上，該半導電堆疊包含一第一部分奈米結晶半導電材料、一非晶半導電材料及一第二部分奈米結晶半導電材料，其中該半導電堆疊具有700埃或更小之一厚度，且其中該半導電堆疊之各材料具有4電子伏特或更小之一相關帶隙；及一第二電極，其形成於該半導電堆疊上。
  14. 如請求項13之雙極性選擇裝置，其中該第一部分奈米結晶半導電材料係形成於該第一電極上，該非晶半導電材料係形成於該第一部分奈米結晶半導電材料上，且該第二部分奈米結晶半導電材料係形成於該非晶半導電材料上。
  15. 一種對稱雙極性選擇裝置，其包括：一半導電堆疊，其形成於一第一電極上，該半導電堆疊包含位於一第一部分奈米結晶半導電材料及一第二部分奈米結晶半導電材料之間的一非晶半導電材料，其中該對稱雙極性選擇裝置提供一對稱的電流密度對電壓曲線且該半導電堆疊具有700埃之一厚度；及一第二電極，其形成於該半導電堆疊上。
  16. 如請求項15之雙極性選擇裝置，其中該第一非晶半導電材料係形成於該第一電極上，且該部分奈米結晶半導電材料係形成於該第一非晶半導電材料上，且該第二非晶 半導電材料係形成於該部分奈米結晶半導電材料上。
  17. 一種形成一雙極性選擇裝置之方法，其包括：使具有700埃或更小之一厚度之一半導電堆疊形成於一第一電極上，其中該半導電堆疊之各材料具有4電子伏特或更小之一相關帶隙；以一結晶阻滯劑摻雜該半導電堆疊之至少一半導電材料；以鍺(Ge)摻雜該半導電堆疊之至少一半導電材料以促進結晶；在使該第二電極形成於該半導電堆疊上之前在500攝氏度或更小之一退火溫度下執行該半導電堆疊之一退火；及使一第二電極形成於該半導電堆疊上。
  18. 如請求項17之方法，其中形成該半導電堆疊包含：使一非晶半導電材料形成於該第一電極上。
  19. 如請求項17之方法，其中形成該半導電堆疊包含：使一非晶半導電材料形成於該第一電極上及使一部分奈米結晶半導電材料形成於該非晶半導電材料上。
  20. 如請求項17之方法，其中形成該半導電堆疊包含：使一部分奈米結晶半導電材料形成於該第一電極上及使一非晶半導電材料形成於該部分奈米結晶半導電材料上。
  21. 如請求項17之方法，其中形成該半導電堆疊包含：使一第一部分奈米結晶半導電材料形成於該第一電極上；使一非晶半導電材料形成於該第一部分奈米結晶半導電材 料上；及使一第二部分奈米結晶半導電材料形成於該非晶半導電材料上。
  22. 如請求項17之方法，其中形成該半導電堆疊包含：使一第一非晶半導電材料形成於該第一電極上；使一部分奈米結晶半導電材料形成於該第一非晶半導電材料上；及使一第二非晶半導電材料形成於該部分奈米結晶材料上。
  23. 如請求項17之方法，其包含在500攝氏度或更小之一溫度下形成該雙極性選擇裝置。
  24. 如請求項17之方法，其中以一結晶阻滯劑摻雜該半導電堆疊之至少一半導電材料包含C、O及N之至少一摻雜劑。
  25. 如請求項17之方法，其中形成該第一電極及該第二電極包含：由一金屬材料形成該第一電極及該第二電極之至少一者。
  26. 如請求項17之方法，其中形成該第一電極及該第二電極包含：由一金屬氮化物材料形成該第一電極及該第二電極之至少一者。
  27. 一種交叉點記憶體陣列，其包括：第一數量之導電線；第二數量之導電線，其等與該第一數量之導電線相交；及一雙極性選擇裝置，其在該第一數量之導電線與該第二數量之導電線之若干相交之各者處，其中該雙極性選 擇裝置包含：一半導電堆疊，其具有700埃或更小之一厚度且包含形成於一第一電極上之至少一半導電材料，其中該半導電堆疊之各半導電材料具有4電子伏特或更小之一相關帶隙，且其中該至少一半導電材料係一第一部分奈米結晶半導電材料且該半導電堆疊包含形成於該第一部分奈米結晶半導電材料上之一非晶半導電材料及形成於該非晶半導電材料上之一第二部分奈米結晶半導電材料；及一第二電極，其形成該半導電堆疊上。
  28. 如請求項27之交叉點記憶體陣列，其中該第一數量之導電線係存取線且該第二數量之導電線係資料線。
  29. 如請求項27之交叉點記憶體陣列，其中該第一部分奈米結晶半導電材料具有一第一厚度且該非晶半導電材料具有一第二厚度。
  30. 如請求項29之交叉點記憶體陣列，其中該第二部分奈米結晶半導電材料具有一第三厚度，且該第一厚度、該第二厚度、及該第三厚度具有700埃或更小之一組合厚度。
  31. 如請求項27之交叉點記憶體陣列，其中該半導電堆疊之至少一半導電材料摻雜有一結晶阻滯劑且該半導電堆疊之至少一半導電材料摻雜有Ge以促進結晶。
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