JP5161911B2 - 抵抗変化メモリ - Google Patents

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Description

本発明は、抵抗変化メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるという点にある。
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットから構成されている。セルユニットは、メモリ素子と非オーミック素子とから構成されている（例えば、特許文献１参照）。
このような抵抗変化メモリが実用化されると、例えば、ファイルメモリとしてのＮＡＮＤフラッシュメモリとワークメモリとしてのＤＲＡＭとを、この抵抗変化メモリで置き換えることも可能である。
しかし、抵抗変化メモリを実用化するに当っては、非オーミック素子の特性改善が不可欠である。
特開２００９−１２３７２５号公報
本発明は、抵抗変化メモリの非オーミック素子の特性劣化を抑制することができる技術について提案する。
本発明の例に係わる抵抗変化メモリは、第１方向に延びる第１の配線と、前記第１方向に交差する第２方向に延びる第２の配線と、前記第１の配線と前記第２の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、前記非オーミック素子は、拡散緩衝領域を含む半導体層と、前記半導体層に隣接する導電層とを有し、前記拡散緩衝領域の結晶構造は、前記半導体層内の前記拡散緩衝領域を除く領域の結晶構造と異なり、前記半導体層は、前記導電層側に設けられた第１の半導体領域と、前記第１の半導体領域を挟んで前記導電層に対向する第２の半導体領域と、を有し、前記第１の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高く、前記拡散緩衝領域は、前記第１の半導体領域中に設けられている。
本発明によれば、抵抗変化メモリの非オーミック素子の特性劣化を抑制することができる。
抵抗変化メモリの構成例を示す図。 クロスポイント型メモリセルアレイを示す図。 セルユニットを示す図。 メモリ素子と整流素子との接続関係を示す図。 第１及び第２制御回路のレイアウトを示す図。 第１及び第２制御回路のレイアウトを示す図。 第１及び第２制御回路のレイアウトを示す図。 抵抗変化メモリの動作を説明する図。 本実施形態に係る抵抗変化メモリのセルユニットの構造例を示す図。 セルユニット内に含まれる非オーミック素子の構造例を示す図。 本実施形態に係る抵抗変化メモリのセルユニットの構造を示す断面図。 本実施形態に係る抵抗変化メモリのセルユニットの構造を示す断面図。 本実施形態における非オーミック素子の構成を説明するための図。 本実施形態における非オーミック素子の効果を説明するための図。 本実施形態における非オーミック素子の原理を説明するための図。 本実施形態における非オーミック素子の原理を説明するための図。 本実施形態における非オーミック素子の効果を説明するための図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態の抵抗変化メモリの製造方法の一工程を示す図。 本実施形態系の抵抗変化メモリのセルユニットの変形例を示す図。 本実施形態系の抵抗変化メモリのセルユニットの変形例を示す図。 本実施形態系の抵抗変化メモリのセルユニットの変形例を示す図。
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一符号を付した構成要素について、重複する説明は必要に応じて行う。
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
［実施形態］
（１） 抵抗変化メモリ
（ａ） 全体構成
図１乃至図７を用いて、実施形態に係る抵抗変化メモリについて、説明する。
図１は、抵抗変化メモリの主要部を示している。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。
例えば、クロスポイント型メモリセルアレイ２の第１方向の一端に、第１制御回路３が配置され、第１方向に交差する第２方向の一端に、第２制御回路４が配置される。
第１制御回路３は、例えば、ロウアドレス信号に基づいて、クロスポイント型メモリセルアレイ２のロウを選択する。第２制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
ここで、本実施形態の抵抗変化メモリ１において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、コマンド・インターフェイス回路６は、そのコマンドデータをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを、所定のタイミングで出力する。電位供給回路１０は、例えば、パルスジェネレータを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値及びパルス幅を制御する。
図２は、クロスポイント型メモリセルアレイの構造を示す鳥瞰図である。
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。尚、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、抵抗変化メモリの周辺回路として形成されていてもよい。
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
また、基板１１上には、基板１１側から順に、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が、配置される。
基板１１側から奇数番目の配線、即ち、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
基板１１側から偶数番目の配線、即ち、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。
これらの配線は、ワード線又はビット線として用いられる。
最下層の第１番目のメモリセルアレイＭ１は、第１番目の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ２は、第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ３は、第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
メモリセルアレイＭ４は、第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所に、セルユニットＣＵ１が配置される。これと同様に、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ２は、第３方向に連続して積層される複数の配線の交差する箇所に、セルユニットが配置されている。
尚、スタックされるメモリセルアレイが、絶縁膜によって層毎に分離される場合、第１及び第２方向に延在する配線はスタックされる２つのメモリセルアレイで共有されず、メモリセルアレイ毎に、ワード線及びビット線としての配線が、それぞれ設けられる。
図３は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を示している。
図３において、図２における２つのメモリセルアレイＭ１，Ｍ２内のセルユニットＣＵ１，ＣＵ２が示されている。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
積層されたセルユニットＣＵ１，ＣＵ２は、１つの配線Ｌ２（ｉ）を共有する。
セルユニットＣＵ１の電流経路の一端が、配線Ｌ１（ｊ）に接続され、セルユニットＣＵ１の電流経路の他端が、配線Ｌ２（ｉ）に接続される。セルユニットＣＵ２の電流経路の一端が配線Ｌ２（ｉ）に接続され、セルユニットＣＵ２の電流経路の他端が配線Ｌ３（ｊ）に接続される。
セルユニットＣＵ１，ＣＵ２のそれぞれは、メモリ素子と非オーミック素子とから構成される。メモリ素子と非オーミック素子は直列に接続されている。非オーミック素子には、例えば、整流素子が用いられている。
メモリ素子及び非オーミック素子としての整流素子の接続関係は、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットは、メモリ素子と整流素子との接続関係が同じであることが必要である。
図４は、メモリ素子と整流素子との接続関係を示している。
１つのセルユニットにおいて、メモリ素子と整流素子との接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。図４のａ〜ｐは、この１６通りの接続関係を表している。本実施形態は、これら１６通りの接続関係の全てに対して適用可能である。
図５Ａ及び図５Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。図５Ａ及び図５Ｂにおいて、ｓは、１，３，５，７，…とする。
図５ＡのメモリセルアレイＭｓは、図２で示したメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当する。図５Ａに示すように、メモリセルアレイＭｓは、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、セルユニットＣＵｓの他端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
図５Ｂに示すように、メモリセルアレイＭｓ＋１は、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端に、スイッチ素子ＳＷ１を介して、第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号Ｚｓ＋１（ｉ−１），Ｚｓ＋１（ｉ），Ｚｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電界効果トランジスタ(FET : Field Effect Transistor)から構成される。
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端に、スイッチ素子ＳＷ２’を介して、第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型ＦＥＴから構成される。
図６は、第１及び第２制御回路のレイアウトの第２例を示している。尚、図６において、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図５Ａ又は図５Ｂに示されるメモリセルアレイと実質的に同じであるため、図６において、メモリセルアレイの内部構成の図示は省略する。
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。但し、図６のｓは、１，５，９，１３，…とする。
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端に、スイッチ素子ＳＷ１を介して、第１制御回路３がそれぞれ接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型ＦＥＴから構成される。
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端に、スイッチ素子ＳＷ２を介して、第２制御回路４がそれぞれ接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
（ｂ） 動作
図７を用いて、本実施形態の抵抗変化メモリの動作について、説明する。
図７は、２つのメモリセルアレイを示している。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。セルユニットＣＵ１，ＣＵ２内のメモリ素子及び非オーミック素子（例えば、整流素子）の接続関係は、図４のａに相当する。
＜セット動作＞
メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作が実行される場合について説明する。
選択セルユニットＣＵ１-selの初期状態は、例えば、消去（リセット）状態である。
また、例えば、リセット状態を高抵抗状態（１００ｋΩ〜１ＭΩ）とし、セット状態を低抵抗状態（１ｋΩ〜１０ｋΩ）とする。
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）が低電位側の電源電位Ｖｓｓ（例えば、グランド電位）に接続される。
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源１２からのセット電流Ｉ-setは選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子に、例えば、３Ｖ〜６Ｖの電圧が１０ｎｓ〜１００ｎｓ程度の期間（パルス幅）、印加される。そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流値は、例えば、１０ｎＡ程度で、その電流密度は、１×１０５〜１×１０７Ａ/ｃｍ２の範囲内の値にされる。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。これと同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ１（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
＜リセット動作＞
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）を除いた非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
この時、選択セルユニットＣＵ１-sel内の整流素子には、順バイアスが印加されるため、定電流源１２からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、０．５Ｖ〜３Ｖの電圧が２００ｎｓ〜１μｓ程度の期間（パルス幅）、印加される。そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流は、１μＡ〜１００μＡ程度であり、電流密度としては、１×１０３〜１×１０６Ａ/ｃｍ2の範囲内の値にされる。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。これと同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ１（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
尚、セット電流Ｉ-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、互いに異なる。選択セルユニットＣＵ１-sel内のメモリ素子に印加される電圧値、電流値又は期間（パルス幅）の大きさは、メモリ素子を構成する材料に依存する。
セット／リセット動作において、図４のａ〜ｐに示されるスタックされたセルユニットの構成のうち、選択セルユニットに所定の電位差を印加でき、非選択セルユニットに逆バイアス又は０Ｖの電位差を印加できる接続関係を有していれば、非選択セルユニットに接続された配線に低電位側の電源電位Ｖｓｓより大きい電位を印加して、その配線を次の動作のためにあらかじめ充電してもよい。これによって、次の動作サイクルにおける配線を充電するための時間が削減され、メモリの動作を高速化できる。
＜読み出し動作＞
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源１２からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
したがって、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定されることが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子には、逆バイアスが印加される。また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子にも、逆バイアスが印加される。
以上のように、抵抗変化メモリのセット／リセット動作、及び読み出し動作が実行される。
非オーミック素子としての整流素子は、整流素子に順バイアスが印加された時の電流（フォワード電流）が大きく、逆バイアスが印加された時の電流（リバース電流）が十分小さく、かつ、絶縁耐圧が十分大きい、という特性が要求される。
（２） セルユニット
図８乃至図１４を用いて、第１の実施形態の抵抗変化メモリの基本例について、説明する。
（ａ） 構造
図８は、本実施形態の抵抗変化メモリに用いられるセルユニットの基本例の鳥瞰図を示している。
図８に示されるセルユニットＣＵにおいて、メモリ素子２０は、非オーミック素子３０上にスタックされている。メモリ素子２０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの配線Ｌ２（ｉ），Ｌ３（ｊ）に挟まれている。尚、図８に示されるセルユニットＣＵの構造は一例であって、図４に示されるセルユニットの接続関係に応じて、非オーミック素子３０が、メモリ素子２０上に積層されてもよい。
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーが与えられることにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、与えられたエネルギーによって、結晶相の相変化が生じ、その相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が変化する材料からなる素子のことである。
相変化（相転移）とは以下のものを含む。
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化（金属-超伝導体転移など）
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含む。
本実施形態において、メモリ素子２０は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物、カーボン、カーボンナノチューブなどから構成される。
尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作が存在する。
バイポーラ動作は、メモリ素子２０に印加される電圧の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆的に変化させる。バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に所定の大きさの電流が流れることが必要である。
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや電圧の印加時間（パルス幅）又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆的に変化させる。
メモリ素子２０は、第３方向（積層方向）の一端及び他端に、電極層２５，２６を有する。メモリ素子２０の底部には、電極層２５が設けられ、メモリ素子２０の上部には、電極層２６が設けられる。電極層２５，２６は、例えば、メモリ素子の電極として用いられる。電極層２５，２６には、例えば、金属、金属化合物、導電性を有する半導体、又は、これらの積層体が用いられる。
本実施形態において、２つの電極層２５，２６に挟まれた部分を、抵抗変化膜２１とよぶ。抵抗変化膜２１は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。抵抗変化膜２１は、与えられたエネルギーによって、その膜の抵抗値が変化する性質、又は、その膜の結晶相が変化する性質を有する材料からなる。これに対して、抵抗変化膜２１は、与えられたエネルギーによって、抵抗変化膜２１と電極層２５，２６との界面特性の変化が引き起こされて、メモリ素子の抵抗値（又は結晶相）が変化する性質を有する材料からなる場合もある。この場合、メモリ素子２０の抵抗値が変化する性質は、抵抗変化膜２１に用いられる材料と電極層２５，２６に用いられる材料との組み合わせによって決まる。
また、抵抗変化膜２１は、欠陥準位を形成する不純物原子を含む材料、又は、半導体／メタルドット（量子ドット）を含む材料から構成される場合もある。
電極層２５，２６は、拡散防止層としての機能を有していてもよい。拡散防止層は、下方の素子３０や配線Ｌ２（ｉ）に起因する不純物がメモリ素子２０に拡散するのを防止する、又は、メモリ素子２０に起因する不純物が下層の素子３０や配線Ｌ２（ｉ）に拡散するのを防止する。また、電極層２５，２６は、メモリ素子２０が下方の素子３０や配線Ｌ２（ｉ）から剥離するのを防止する接着層としての機能を有していてもよい。
非オーミック素子３０は、その入出力特性（電圧−電流特性）に線形性（ohmic）を有さない素子である。
非オーミック素子３０は、その一端及び他端に導電層３８，３９を有する。非オーミック素子３０は、２つの導電層３８，３９の間に、複数の層から構成される積層構造が設けられている。非オーミック素子３０は、セルユニットの構成或いは抵抗変化メモリに要求される動作特性に応じて、図９に示される複数の層から構成される積層構造のうち、いずれか１つの構造を有する。
図９の（ａ）に示される構造例において、非オーミック素子３０は、２つの導電層（電極）３８，３９に挟まれた２つの層（膜）３１，３３から構成される。第１の層３１及び第２の層３３は、その出力特性が非オーミック性を示すために必要な接合を形成している。
このような２層構造を有する非オーミック素子としては、例えば、ｐｎダイオードやショットキーダイオードが挙げられる。
ｐｎダイオードとは、ｐ型半導体層（アノード層）とｎ型半導体層（カソード層）とがｐｎ接合を形成するダイオードのことである。この場合、２つの層３１，３３のうち一方の層がＰ型半導体層であり、他方の層がｎ型半導体層である。
ショットキーダイオードとは、半導体層と金属層とがショットキー接合を形成するダイオードのことである。この場合、２つの層３１，３３のうち、一方の層が半導体層であり、他方の層が金属層である。
図９の（ｂ）に示される構造例において、非オーミック素子３０は、２つの導電層３８，３９に挟まれた積層構造が３つの層（膜）３１，３２，３３から構成される。第１の層３１と第３の層３３との間に、第２の層３２が挟まれている。これらの３つ層３１，３２，３３は、その出力特性が非オーミック特性を示すために必要な接合を形成している。
このような３層構造を有する非オーミック素子３０として、例えば。ｐｉｎダイオード、ＭＩＳ（Metal-Insulator-Semiconductor）ダイオードが挙げられる。
ｐｉｎダイオードとは、ｐ型半導体層（アノード層）とｎ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。この場合、２つの層３１，３３に挟まれた層３２が真性半導体層であり、２つの層３１，３３のうち、一方の層がｐ型半導体層であり、残りの他方の層がｎ型半導体層である。なお、真性半導体層は、ｎ型、又は、ｐ型の不純物を全く含んでいない場合だけでなく、真性キャリア密度に対して無視できる程度の微量の不純物濃度を有している場合、又は、ｎ型及びｐ型半導体層の不純物濃度よりも低い不純物濃度を有している場合も含む。
ＭＩＳダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。この場合、２つの層３１，３３に挟まれた層３２が絶縁層であり、２つの層３１，３３のうち、一方の層が半導体層であり、残りの他方の層が金属層である。
また、ダイオード以外の３層構造を有する非オーミック素子の構造例として、ＳＩＳ（Semiconductor-Insulator-Semiconductor）構造及びＭＩＭ（Metal-Insulator-Metal）構造が、挙げられる。ＭＩＭ構造又はＳＩＳ構造において、２つの層３１，３３の両方が金属層又は半導体層であり、２つの層３１，３３に挟まれた層３２が絶縁層である。
これらの３層構造の非オーミック素子の他の例として、同じ伝導型の２つの半導体層３１，３３間に異なる伝導型の半導体層３２が挟まれたバイポーラトランジスタ型構造が挙げられる。
図９の（ｃ）に示される構造例において、非オーミック素子３０は４つの層３１，３２，３４，３３から構成される。これらの４つ層３１，３２，３４，３３は、その出力特性が非オーミック特性を示すために必要な接合を形成している。
図９の（ｃ）のような、４層構造を有する非オーミック素子３０として、ＳＭＩＳ（Semiconductor-Metal-Insulator-Semiconductor）ダイオードが挙げられる。ＳＭＩＳダイオードは、ＭＩＳダイオードに半導体層を追加した構造であって、２つの半導体層３１，３３間に、金属層と絶縁層とが挟まれている。２つの半導体層３１，３３に挟まれた２つの層３２，３４のうち、一方の層が金属層であり、他方の層が絶縁層である。
４層構造の非オーミック素子の他の例として、サイリスタ型構造が挙げられる。サイリスタ型構造は、Ｐ型及びＮ型の伝導型の半導体層が、交互に積層された構造を有する。
ユニポーラ動作によって駆動する抵抗変化メモリは、非オーミック素子の順バイアス特性が、非オーミック素子の逆バイアス特性と大きく異なることが好ましい。そのため、ユニポーラ型の抵抗変化メモリにおいて、主に、ダイオードのような整流素子が非オーミック素子３０として用いられる。
バイポーラ動作によって駆動する抵抗変化メモリでは、非オーミック素子の順バイアス特性と逆バイアス特性とが、Ｉ−Ｖ特性の電流軸を対称軸として、線対称に近似した特性を示すことが好ましい。そのため、バイポーラ型の抵抗変化メモリにおいて、ＭＩＭ構造やＳＩＳ構造、又は、バイポーラトランジスタ型構造が、非オーミック素子３０として用いられる。
尚、上述のバイポーラトランジスタ型構造及びサイリスタ型構造とは、Ｐ型及びＮ型の半導体層の積層順序を示すのみで、各半導体層の膜厚や不純物濃度及び素子の動作について、限定するものではない。
本実施形態の抵抗変化メモリにおいて、非オーミック素子３０が含む２つの導電層３８，３９のうち少なくとも一方は、シリサイド層である。ここで、非オーミック素子３０の上部（メモリ素子２０側）に設けられた導電層３９が、シリサイド層３９である場合を例示して、説明する。以下では、導電層３９のことを、シリサイド層３９とよぶ。
本実施形態の非オーミック素子３０において、シリサイド層３９に隣接して、半導体層３３が設けられる。半導体層３３は、例えば、シリコンを主成分とする層である、図８に示される非オーミック素子３０において、シリサイド層３９は、半導体層３３上に設けられている。
半導体層３３は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコン錫（ＳｉＳｎ）、シリコンカーバイド（ＳｉＣ）等から構成される。ＳｉＧｅが半導体層に用いられた場合、ＳｉＧｅ中に含まれるＧｅの濃度（atm%）は、例えば、０〜３０atm%程度である。ＳｉＳｎが半導体層に用いられた場合、Ｓｎの濃度は、例えば、０〜５atm%である。ＳｉＣが半導体層に用いられた場合、Ｃの濃度は、例えば、０〜５atm%程度である。以下では、説明の簡単化のため、シリサイド層３９に隣接するＳｉを含む半導体層３３のことを、単に、シリコン層とよぶ。
シリサイド層３９は、ある金属とシリコン層３３との加熱による化学反応（シリサイド反応とよぶ）によって、形成される。
図８において、シリコン層３３は、その内部に、複数の領域３３ａ，３３ｂ，３３ｃを有する。領域３３ａ，３３ｃは、半導体領域であり、ここでは、シリコンを主成分とする領域（シリコン領域）である。
本実施形態の抵抗変化メモリにおいて、シリコン層３３内の領域３３ｂは、領域３３ａと領域３３ｃと同様にシリコンを含む領域である。ただし、領域３３ｂの結晶構造は、領域３３ａ及び領域３３ｃの結晶構造と異なる。それゆえ、領域３３ｂによって、領域３３ａと領域３３ｃとの間の結晶構造の連続性は、分断される。
このように、２つの領域３３ａ，３３ｃ間の結晶構造が不連続である場合、シリサイド層の形成時における領域３３ａから領域３３ｃへの金属原子の拡散（移動）が、異なる結晶構造を有する領域３３ｂによって、妨げられる。
これによって、金属原子の拡散に起因する非オーミック素子３０の特性の劣化が、抑制される。
以下、図１０Ａ乃至図１４を用いて、本実施形態の抵抗変化メモリに用いられる非オーミック素子３０として、ｐｉｎダイオードを例示して、本実施形態の非オーミック素子３０の構成について、より具体的に説明する。
図１０Ａに示されるセルユニットＣＵにおいて、非オーミック素子としてのｐｉｎダイオード３０は、ｎ型半導体層３１（以下、ｎ型層３１とよぶ）、真性半導体層３２（以下、ｉ型層３２とよぶ）及びｐ型半導体層３３（以下、ｐ型層３３とよぶ）から構成される積層構造を有する。
ｎ型層３１は、導電層３８上に設けられる。ｉ型層３２がｎ型層３１上に設けられ、ｐ型層３３がｉ型層３２上に設けられる。
ｎ型層３１の底部（基板側）に、導電層３８が設けられ、ｐ型層３１の上部に、導電層３９が設けられる。
ｎ型層３１は、例えば、ドナー不純物（例えば、ヒ素又はリン）を含むシリコン層である。この場合、ｎ型層３１の不純物濃度は、１０２０／ｃｍ３以上１０２２／ｃｍ３以下である。ｐ型層３１は、例えば、アクセプタ不純物（例えば、ボロン）を含むシリコン層である。この場合、ｐ型層３１の不純物濃度は、１０２０／ｃｍ３以上１０２２／ｃｍ３以下である。ｉ型層３２は、真性のシリコン層である。但し、ｉ型層３２の代わりに、１０１９／ｃｍ３以下の不純物濃度のｎ型シリコン層が、ｐｉｎダイオードの構成要素に用いられてもよい。
ｎ型層３１及びｐ型層３３の膜厚は、例えば、３ｎｍ以上、１５ｎｍ以下である。ｉ型層３２の膜厚は、例えば、６０ｎｍ以上、１００ｎｍ以下である。
導電層３８には、例えば、窒化チタン（ＴｉＮ）が用いられる。導電層３９は、シリサイド層である。シリサイド層３９には、例えば、チタンシリサイド（ＴｉＳｉｘ）や白金シリサイド（ＰｔＳｉｘ）など（但し、ｘ＞０）が用いられる。
図１０Ａに示される例において、ｐ型層３３は、その内部に、３つの領域３３ａ，３３ｂ，３３ｃを有する。
領域３３ａは、ｐ型層３３の底部側（基板側）に設けられている。領域３３ｃは、ｐ型層３３の上部側（メモリ素子側）に設けられている。そして、領域３３ｂは、領域３３ａと領域３３ｃとの間に設けられている。これらの３つの領域３３ａ，３３ｂ，３３ｃにおいて、領域３３ｂの結晶構造は、他の領域３３ａ，３３ｃの結晶構造と異なる。換言すると、３つの領域３３ａ，３３ｂ，３３ｃはシリコンを主成分とする領域であるが、領域３３ｂは、他の２つの領域３３ａ，３３ｂとは異なったシリコン化合物からなる。
例えば、領域３３ｂは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物又はシリコン炭化物などの結晶領域から構成される。また、領域３３ｂは、アモルファスシリコンやシリコン酸化物などのアモルファス領域でもよい。領域３３ｂが、アモルファスシリコンである場合、水素を含む場合もある。但し、領域３３ｂは、２種類以上の化合物を含んでいてもよい。
領域３３ｂの厚さは、領域３３ａ，３３ｃの厚さに比較して、薄い。例えば、領域３３ｂの厚さは、１ｎｍ〜数原子層レベルの厚さになっている。
領域３３ｂの結晶構造が領域３３ａ，３３ｃの結晶構造と異なることによって、２つの領域３３ａ，３３ｃ間の結晶配向性が分断され、２つの領域３３ａ，３３ｃの結晶構造が不連続になっている。
図１１は、２つの領域に介在した領域による結晶の不連続性を示すイメージ図である。図１１は、領域５２を含む半導体層の電子顕微鏡画像を模式的に示している。
図１１に示される例において、２つの領域５１，５３間に、領域５２が設けられている。但し、上述のように、領域５２の厚さは、非常に薄い（１ｎｍ以下）ため、図１１において、領域５２自体は図示（観測）されない。
領域５２は、シリコン領域５１，５２の形成中に、例えば、Ｎ２Ｏガスを封入することによって、形成される。それゆえ、図１１において、領域５２は、シリコン酸化膜、シリコン窒化膜、又は、シリコン酸窒化膜のうち、少なくとも１つからなる。但し、領域５２は、酸素又は窒素と反応せずに、アモルファスシリコンや結晶粒界となっている場合もある。
図１１において、領域５１はｎ型シリコン領域であり、領域５３はｐ型シリコン領域である。領域５１，５３内のドナー／アクセプタ不純物は、領域５１，５２，５３の形成後に、イオン注入によって、添加されている。
図１１に示されるように、ｎ型シリコン領域５１に形成された結晶粒５９Ａ、５９Ｂが、領域５２によって分断され、それらの結晶粒５９Ａ，５９Ｂが領域５２より上側のｐ型シリコン領域５３には形成されていない。
このように、領域５２が２つのシリコン領域５１，５３との間に設けられることによって、ｎ型シリコン領域５１とｐ型シリコン領域５３との間の結晶構造（結晶粒）が、領域５２を境界に不連続になる。
図１０Ａに示されるセルユニットの非オーミック素子（ｐｉｎダイオード）３０のように、半導体層（ここでは、シリコン層）内に、領域３３ｂが設けられることによって、領域３３ｂを挟んでいる２つの領域３３ａ，３３ｂ間における原子の移動が、妨げられる。例えば、シリサイド層３９が形成される際、シリサイド層を形成するための金属原子が、領域３３ｂより下層のシリコン領域３３ａに、拡散しにくくなる。このように、２つの領域３３ａ，３３ｃ間に介在し、原子の拡散を抑制する領域３３ｂのことを、本実施形態において、拡散緩衝領域３３ｂとよぶ。上述のように、拡散緩衝領域３３ｂの結晶構造は、それと隣接するほかの領域３３ａ，３３ｃの結晶構造とは異なり、結晶配向を分断する。それゆえ、拡散緩衝領域のことを、結晶分断領域とも換言できる。
また、図１０Ｂに示されるように、シリサイド層（導電層）３９と電極層２５が一体化され、メモリ素子２０と非オーミック素子（ｐｉｎダイオード）３０がシリサイド層（導電層）３９−１を介して直列接続される場合もある。
図１２は、シリサイド層３９とシリコン層３３との積層構造における構成原子の濃度プロファイルを示している。図１２に示される例において、シリサイド層３９はＴｉＳｉｘ（但し、ｘ＞０）である。拡散緩衝領域３３ｂは、シリコン領域３３ａ，３３ｃの堆積中に、Ｎ２Ｏガスを封入して形成された領域である。
図１２の横軸Ａは、シリサイド層３９とシリコン層３３の深さ方向（積層方向）の寸法を示している。尚、図１２において、縦軸Ｂ側がシリサイド層３９の上面側であり、縦軸Ｃ側がシリコン層３３の底面側である。
図１２の縦軸Ｂは、各層３３，３９が含むシリコン原子の濃度（単位：個／ｃｍ３）をログスケールで示している。図１２において、シリコン原子の濃度プロファイルは、破線で示されている。
図１２の縦軸Ｃは、各層３３，３９が含むＴｉ原子の濃度（単位：個／ｃｍ３）をログスケールで示している。Ｔｉ原子の濃度プロファイルは、実線で示されている。
図１２において、Ｔｉ原子の濃度は、シリサイド層３９とシリコン領域３３ｃとの界面近傍で、２×１０５〜３×１０５個／ｃｍ３程度の値を示している。シリサイド層３９はＴｉとシリコンとのシリサイド反応によって形成されるため、Ｔｉ原子は、加熱処理（シリサイド処理）によって、シリコン層３９内に拡散する。シリコン層３９内において、Ｔｉ原子の濃度は、上側（シリサイド層３９側）のシリコン領域３３ｃから下側のシリコン領域３３ａになるにつれて、減少する。
図１２において、点線Ｚは、シリコン領域３３ｃ内におけるＴｉ原子の濃度プロファイルの傾きの延長線を示している。
図１２に示されるように拡散緩衝領域３３ｂ及びシリコン領域３３ａ内におけるＴｉ原子の濃度プロファイルの負の傾きは、点線Ｚによって示される負の傾きよりも大きく（急に）なっている。これは、拡散緩衝領域３３ｂ及びそれより下層の領域３３ａ内におけるＴｉ原子の拡散が、シリコン領域３３ｃ内におけるＴｉ原子の拡散に比較して、低減されるていることを示している。
濃度プロファイルの負の傾きは、拡散緩衝領域３３ｂを境界に大きくなっている。すなわち、Ｔｉ原子（金属原子）の拡散の抑制は、拡散緩衝領域３３ｂがシリコン層３３内に設けられたことに起因する。
図１３Ａ及び図１３Ｂを用いて、拡散緩衝領域３３ｂが、それを挟んでいる一方の領域３３ａから他方の領域３３ｃへの金属原子の拡散を抑制する理由について、説明する。
図１３Ａ及び図１３Ｂは、半導体層３３内の原子配列（結晶構造）を模式的に示す図である。尚、図１３Ａ及び図１３Ｂにおいて、各領域３３ａ，３３ｂ，３３ｃ内の原子が２次元に配列された例が示されているが、実際の各領域３３ａ，３３ｂ，３３ｃ内の原子は３次元に配列されているのはもちろんである。
図１３Ａは、半導体層３３内において、拡散緩衝領域３３ｂが、ある結晶構造を有する場合を例示している。拡散緩衝領域３３ｂの結晶構造は、領域３３ａ，３３ｃの結晶構造と異なっていれば、拡散緩衝領域３３ｂの結晶構造の種類は限定されない。
半導体層内の２つの領域３３ａ，３３ｃは、それぞれ原子７０，７１によって構成されている。原子７０，７１は、例えば、シリコン原子である。
拡散緩衝領域３３ｂは、原子７５とシリコン原子７０，７１とによって構成されている。原子７５は、シリコン原子７０，７１と化学的に結合している。原子７５は、シリコン原子７０，７１と異なる原子である。例えば、原子７５は、酸素原子、窒素原子、炭素原子などである。このため、原子７５は、シリコン原子７０，６１と結合していても、拡散緩衝領域３３ｂの結晶構造は、シリコン領域３３ａ，３３ｂの結晶構造と異なる。
シリサイド処理中において、シリサイド層を形成するための金属原子７９が、半導体層３３内を移動する。ここで、金属原子７９は、領域３３ｃ側から領域３３ａ側へ向かって拡散するものとする。
図１３Ａに示されるように、結晶構造の異なる拡散緩衝領域３３ｂが、２つのシリコン領域３３ａ，３３ｂの間に介在する場合、拡散緩衝領域３３ｂの原子配列や原子間の距離（格子定数）、結晶の配向が、シリコン領域３３ａ，３３ｃとは異なる。これによって、シリコン領域３３ｃからシリコン領域３３ａへの金属原子７９の移動は、妨げられる。
そのため、金属原子７９は、領域３３ｃ内のシリコン原子７０とシリサイド反応したり、領域３３ｃと拡散緩衝領域３３ｂの界面（結晶粒界）近傍に偏析したりする。
それゆえ、拡散緩衝領域３３ｂ下方の領域３３ａ内に拡散する金属原子７９の個数は、拡散緩衝領域３３ｂ上方の領域３３ｃ内に拡散する金属原子７９の個数より少なくなる。
図１３Ｂは、拡散緩衝領域３３ｂがアモルファス領域である場合が例示されている。ここで、領域３３ａ，３３ｃの構成原子がシリコンである場合、アモルファス状の拡散緩衝領域３３ｂは、アモルファスシリコン、アモルファス状のシリコン酸化物やシリコン窒化物から構成される。但し、拡散緩衝領域３３ｂがアモルファス領域であれば、拡散緩衝領域３３ｂの構成原子の種類は、限定されない。
拡散緩衝領域３３ｂ内において、その構成原子（例えば、シリコン原子）６５はランダムに配列されている。拡散緩衝領域３３ｂの原子配列が乱雑になっているため、金属原子７９が、拡散緩衝領域３３ｂ内を移動しにくくなる。その結果として、図１３Ａに示される例と同様に、半導体層３３内における金属原子７９の拡散が抑制される。
図１３Ａ及び図１３Ｂに示されるように、拡散緩衝領域３３ｂが半導体層３３内に設けられることによって、半導体層内の原子配列が不規則になったり、半導体層内で原子配列が密な領域が形成されたりする。これによって、拡散緩衝領域３３ｂ内において、金属原子が移動しにくくなり、金属原子が拡散緩衝領域３３ｂを経由する２つの領域３３ａ，３３ｃ間の金属原子７９の移動が、低減される。
尚、拡散緩衝領域３３ｂの原子配列は、半導体層３３内の拡散緩衝領域以外の領域３３ａ，３３ｃの原子配列よりも密になっていることが好ましい。或いは、拡散緩衝領域３３ｂが結晶層である場合、拡散緩衝領域３３ｂを構成する材料の格子定数が、拡散緩衝領域３３ｂを挟んでいる２つの領域３３ａ，３３ｃを構成する材料の格子定数より小さいことが好ましい。
半導体層３３内に設けられた拡散緩衝領域３３ｂは、シリサイド層を形成するための金属原子の熱拡散に限らず、半導体層内に含まれるドナー／アクセプタ不純物の拡散も抑制する。
図１４は、半導体層内に含まれる不純物の濃度プロファイルを示している。
図１４の横軸Ｄは、シリコン層の深さ方向（積層方向）の寸法を示している。図１４の縦軸Ｅは、シリコン層が含むボロン原子の濃度（単位：個／ｃｍ３）をログスケールで示している。図１２において、拡散緩衝領域３３ｂを含むシリコン層のボロンの濃度プロファイルは、実線で示され、拡散緩衝領域を含まないシリコン層のボロンの濃度プロファイルは、破線で示されている。
図１４において、半導体層は、シリコン層であり、添加されている不純物は、ボロンである。拡散緩衝領域３３ｂには、例えば、ＳｉＣが用いられている。拡散緩衝領域３３ｂは、シリコン領域３３ａとシリコン領域３３ｃとの間に設けられている。
図１４に示されるように、シリコン層が拡散緩衝領域（ＳｉＣ）３３ｃを含むか否かによって、拡散緩衝領域３３ｂに対応する箇所を境界に、ボロンの濃度プロファイルが異なっている。
拡散緩衝領域３３ｂに隣接する領域３３ｃにおいて、拡散緩衝領域３３ｂを含むシリコン層におけるボロンの濃度は、拡散緩衝領域３３ｂを含まないシリコン層におけるボロンの濃度よりも低くなっている。つまり、拡散緩衝領域３３ｂは、ボロンがシリコン領域３３ｃに拡散するのを抑制している。
このように、拡散緩衝領域３３ｂが半導体層に設けられることによって、金属原子の拡散に限らず、ドナー／アクセプタ不純物の拡散も抑制できる。
尚、拡散緩衝領域３３ｂは、２つの領域３３ａ，３３ｂの間の全面で一定の膜厚を有していることが好ましい。しかし、拡散緩衝領域３３ｂは、その厚さが不均一で、２つの領域３３ａ，３３ｂの間で、島状に分布していても金属原子やドナー／アクセプタ不純物の拡散を抑制する効果が得られる場合がある。
以上のように、本実施形態の抵抗変化メモリに用いられる非オーミック素子において、導電層（例えば、シリサイド層）に隣接する半導体層３３内に、拡散緩衝領域３３ｂが設けられる。拡散緩衝領域３３ｂの結晶構造は、半導体層３３内の他の領域３３ａ，３３ｃの結晶構造とは異なっている。これによって、図１０乃至図１４を用いて説明したように、シリサイド処理中に、拡散緩衝領域３３ｂと導電層（シリサイド層）３９との間以外の領域３３ａに、金属原子が拡散することが抑制される。
この結果として、拡散した金属原子に起因する不純物準位が半導体層３３ａ及びその下層３２内に形成されることが抑制される。また、シリサイド層に隣接する半導体層３３ａ及びその下層３２内に、金属原子の凝集（アグロメーション）が起こることも抑制される。
このように、半導体層３２，３３ａ内における不純物準位の形成が抑制されることで、非オーミック素子の特性の劣化、例えば、非オーミック素子の不純物準位を介した逆バイアス時のリーク電流を低減できる。
例えば、ｐｉｎダイオードのように、真性の半導体層（ｉ型層）を含む非オーミック素子において、真性半導体層は不純物の影響を受け易いのため、金属層又はシリサイド層と真性半導体層との間に拡散緩衝領域を設けることによって、真性半導体層への不純物（金属原子）の拡散を抑制できることは、真性半導体層の変質及び劣化を抑制するために有効である。この結果として、ｉ型層を構成要素とする非オーミック素子の特性劣化を抑制できる。
抵抗変化メモリの製造工程において、６００℃から８００℃程度の温度で実行される工程が、含まれる場合がある。金属原子の拡散及び凝集は、高温になるにしたがって、生じ易くなる。そのため、高温の製造工程を含む場合において、半導体層３３内に拡散緩衝領域３３ｂを設けることによって、金属原子の拡散及び凝集を抑制することは、有効である。
半導体層内におけるアグロメーションは各プロセスにおける面内均一性や不確定因子による形状のばらつきなどによって確率的にランダムに発生する。このため、アグロメーションがセルユニット内で発生した場合、メモリセルアレイに含まれる複数の非オーミック素子の素子特性のばらつきは、大きくなる。しかし、本実施形態の抵抗変化メモリにおいて、拡散緩衝領域３３ｂを含む非オーミック素子が用いられることによって、アグロメーションの発生、アグロメーションの発声によって助長されるメタルの拡散を抑制でき、素子特性のばらつきを小さくできる。
また、アグロメーションが半導体層３３内で起こった場合、凝集した金属原子の大きさが半導体層３３の基板表面に対して垂直方向の膜厚を超えてしまう場合がある。その結果、凝集した金属原子が半導体層３３を突き抜けて、シリサイド層（導電層）３９と半導体層３２が、凝集した金属原子で短絡されてしまう。すなわち、ｐ型、または、型の半導体層３３が機能しなくなり、非オーミック素子３０としての機能が失われてしまう。しかし、本実施形態の抵抗変化メモリにおいて、拡散緩衝領域３３ｂを含む非オーミック素子が用いられることによって、アグロメーションの原因となる金属原子が半導体層３３へ拡散するのを防止し、シリサイド層（導電層）３９と半導体層３２の短絡を防止することができる。
非オーミック素子３０の電極層としてシリサイド層が用いられた場合、半導体層とシリサイド層との間に、それらのショットキー障壁高さに起因する界面抵抗が生じる。この界面抵抗が大きいと、順バイアスが印加された時における非オーミック素子のフォワード電流の上限値は小さくなってしまう。
界面抵抗を低減するために、非オーミック素子に用いられた半導体層とシリサイド層との間のショットキー障壁高さを小さくすることが好ましい。つまり、半導体層に対するショットキー障壁高さを小さくするために、その半導体層に適したフェルミ準位（仕事関数）を有するシリサイド層が選択される。但し、シリサイド層を形成するための金属原子の種類に応じて、金属原子の拡散やアグロメーションの発生が生じ易い材料が存在する。
上記のように、半導体層３３内に拡散緩衝領域３３ｂが設けられることによって、シリサイド処理時にシリサイド層を形成するための金属原子が、半導体層内に拡散するのを抑制できる。
このため、金属原子の拡散やアグロメーションの発生を考慮せずに、シリサイド層を形成するための金属を選択でき、非オーミック素子の半導体層に適したフェルミ準位（仕事関数）を有するシリサイド層を、半導体層上に形成できる。それゆえ、拡散緩衝領域を含む半導体層が、非オーミック素子に用いられることによって、半導体層と電極としての導電層との間の界面抵抗を低減できる。
導電体と半導体との接合に、フェルミレベルピニングとよばれる現象が生じる場合がある。フェルミレベルピニングは、導電体の電子の波動（波動関数）が半導体側へ染み出すことに起因して、金属誘起ギャップ準位（ＭＩＧＳ：Metal Induced Gap States）が生じ、半導体のフェルミ準位が固定される現象である。
このフェルミレベルピニングによって、シリサイド層と半導体層との間に大きいショットキー障壁が形成され、界面抵抗が大きくなる場合がある。
本実施形態の抵抗変化メモリのように、半導体層３３内に設けられた拡散緩衝領域３３ｂが絶縁体からなる場合、絶縁体が介在することによって、導電層（シリサイド層）から半導体層への波動関数の染み出しを抑制できる。そのため、半導体層に対するフェルミレベルピニングを緩和できる。その結果として、フェルミレベルピニングに起因するショットキー障壁の発生を抑制でき、導電層と半導体層との間の界面抵抗を低減できることがある。
また、拡散緩衝領域３３ｂとしての絶縁体は、１ｎｍ以下〜数原子層レベルと非常に薄い場合には、絶縁体からなる拡散緩衝領域３３に起因する非オーミック素子のフォワード電流の減少は、ほとんど生じない。
したがって、このような場合には、本実施形態の抵抗変化メモリによれば、非オーミック素子の特性劣化を低減できる。
さらに、図１４示されたように、半導体層３３内に形成された拡散緩衝領域３３ｂは、半導体層３３内に添加されたドナー／アクセプタ不純物の拡散も抑制できる。それゆえ、拡散緩衝領域３３ｂが金属層又はシリサイド層と真性半導体層との間に形成されることによって、ドナー／アクセプタ不純物の拡散に起因する素子特性劣化も低減できる。
また、本実施形態の抵抗変化メモリにおいて、真性半導体層３２への金属原子の拡散やアグロメーションの発生を緩和するために、シリサイド層（又は金属原子を含む層）３９に隣接する半導体層３３の膜厚を厚くする必要はなくなる。つまり、半導体層３３の膜厚を薄くでき、セルユニットの厚さを低減できる。この結果として、本実施形態の抵抗変化メモリは、セルユニットのアスペクト比を増大させずに、メモリセルアレイの記憶密度を向上できる。
非オーミック素子がｐｉｎダイオードである場合、半導体層（ｐ型層）３３を薄くした分、その下層の真性半導体層（ｉ型層）３２の厚さを厚くできる。これによって、逆バイアスが印加されている場合において、ｉ型層が厚くなった分に対応して、ｐｉｎダイオードの内部の電界を緩和でき、ｐｉｎダイオードのリバース電流を低減できる。これは、消費電力の低減や、動作速度の向上、及び、読み出し動作の改善に対しても、有効である。
尚、本実施形態において、シリコン層とシリサイド層とを含む非オーミック素子を例示したが、シリサイド層以外の導電層を用いた場合や、後述の他の化合物半導体を用いた場合においても、同様の効果が得られるのはもちろんである。
以上のように、本実施形態に係る抵抗変化メモリによれば、抵抗変化メモリの非オーミック素子の特性劣化を抑制し、非オーミック素子の厚さを薄くすることができる。
（３） 製造方法
図１５Ａ乃至図１６Ｂを用いて、本実施形態の抵抗変化メモリの製造方法について説明する。尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示する。しかし、本製造方法は、非オーミック素子がメモリ素子上に積層された構造にも適用できるのは、もちろんである。
図１５Ａは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
図１５Ａに示されるように、メモリセルアレイの配線となる配線層６０Ｘが、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法が用いられて、基板（例えば、層間絶縁膜）１１上に堆積される。
配線層６０Ｘ上に、セルユニットの非オーミック素子を形成するための複数の層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法によって、順次堆積される。本実施形態の製造方法において、非オーミック素子として、ｐｉｎダイオードが形成される場合について、説明する。
配線層６０Ｘ上に、非オーミック素子の電極としての導電層３８Ｘが形成される。導電層３８Ｘは、例えば、ＴｉＮである。
導電層３８Ｘ上に、半導体層３１Ｘが、堆積される。半導体層３１Ｘは、例えば、ｎ型Ｓｉ層（以下、ｎ型層とよぶ）である。ｎ型層３１Ｘ上に、半導体層３２Ｘが堆積される。半導体層３２Ｘは、例えば、真性Ｓｉ層（以下、ｉ型層とよぶ）である。なお、導電層３８Ｘと半導体層３１との間に、薄い真性半導体層が形成されている場合がある。この場合には、導電層３８から半導体層３１への金属原子の拡散は発生しにくいので、半導体層３１中に拡散防止層を形成しなくともよい。その結果、本実施形態の抵抗変化メモリの製造工程を簡略化することができる。
ｉ型層３２Ｘ上に、半導体層３３Ｘが堆積される。半導体層３３Ｘは、例えば、ｐ型Ｓｉ層（以下、ｐ型層とよぶ）である。
ｐ型層３３Ｘ内に、例えば、２つ以上の領域が形成される。図１５Ａにおいて、ｐ型層３３Ｘ内に、３つの領域３３ａ，３３ｂ，３３ｃが形成される。領域３３ｂの結晶構造は、他の２つの領域３３ａ，３３ｂの結晶構造と異なる。領域３３ｂの挿入によって、２つの領域３３ａ，３３ｃの結晶構造は分断され、１つのｐ型層内の結晶構造は不連続になる。以下、領域３３ｂのことを拡散緩衝領域とよぶ。
拡散緩衝領域の厚さは、例えば、１ｎｍ〜数原子層レベルになるように形成される。領域３３ａ，３３ｃがＳｉである場合、拡散緩衝領域３３ｂは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は、シリコン炭化物などから構成される。但し、拡散緩衝領域３３ｂは、これらのシリコン化合物に限定されず、アモルファスシリコンや、シリコンの結晶粒界であってもよい。
拡散緩衝領域３３ｂは、ｐ型層（Ｓｉ層）３３Ｘの形成中に、ｉｎ−ｓｉｔｕで、例えば、Ｎ２Ｏガスを封入することによって形成される。但し、Ｎ２Ｏガスに限定されず、窒素（Ｎ）を含むガス、酸素（Ｏ）を含むガス、水素（Ｈ）を含むガス及び炭素（Ｃ）を含むガスのうち少なくとも１つのガスが、ｐ型層３３Ｘの形成中に封入されてもよい。
また、ｐ型層３３Ｘの堆積後に、イオン注入によって、Ｎ、Ｏ、Ｈ又はＣなどがｐ型層３３Ｘの所定の位置に添加されてもよい。
但し、Ｎ２Ｏガスのように化合物ガスが用いられた場合、拡散緩衝領域３３ｂ内において、シリコン酸化物とシリコン窒化物とを含むこともある。この場合のように、１つの拡散緩衝領域３３ｂが、２種類以上の化合物を含んでいてもよい。尚、封入されたガスとシリコン原子が反応せずに、拡散緩衝領域３３ｂが、アモルファスシリコンや結晶粒界となる場合もあるのは、もちろんである。
拡散緩衝領域３３ｂを含むｐ型層３３Ｘ上に、金属層４０が、例えば、スパッタ法を用いて、堆積される。金属層３９Ｘは、金属とシリコンとの化学反応により、ｐ型層３３Ｘ上に、シリサイド層を形成するための層である。金属層３９Ｘには、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）などから選択される１つの金属が用いられる。
図１５Ａにおいて、各伝導型の半導体層３１Ｘ，３２Ｘ，３３Ｘの積層順序は、上述の積層順序によらず、形成される非オーミック素子の特性に応じて、異なるのはもちろんである。また、ここでは、３つの半導体層から構成される非オーミック素子が示されているが、拡散緩衝領域３３ｂを有する１つの半導体層を含む非オーミック素子であれば、金属層又は絶縁層を含む非オーミック素子でもよい。但し、本実施形態の製造方法において、拡散緩衝領域３３ｂを含む半導体層がシリサイド層を形成するための金属層に隣接していることは、必要である。
図１５Ｂは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
図１５Ａに示される金属層４０及びｐ型層３３Ｘに対して、シリサイド層を形成するための加熱処理（シリサイド処理）が施される。シリサイド処理のための加熱処理には、例えば、ＲＴＡ（Rapid Thermal annealing）法が用いられる。すると、図１５Ｂに示されるように、金属とシリコンとのシリサイド反応によって、拡散緩衝領域３３ｂを有するｐ型層３３Ｘ上に、シリサイド層３９Ｘが形成される。
このシリサイド処理において、金属層を構成する金属原子７９が、ｐ型層３３Ｘ内を拡散し、金属原子７９とｐ型層３３Ｘを構成するシリコン原子（図示せず）とが反応（結合）する。
金属層を構成する金属原子７９がｐ型層３３Ｘ内を拡散する際、拡散緩衝領域３３ｂによって、金属原子７９がシリコン領域３３ｃからシリコン領域３３ａへ移動することが、抑制される。
これは、図１３Ａ及び図１３Ｂを用いて説明したように、拡散緩衝領域３３ｂの結晶構造が、領域３３ａ，３３ｃの結晶構造と異なるため、原子７９がシリコン領域３３ｃからシリコン領域３３ａへ拡散（移動）しにくくなるためである。
そのため、金属原子７９の拡散は、拡散緩衝領域３３ｂより上方の領域３３ｃ内で、ほぼ停止する。これによって、ｐ型層３３Ｘ、ｐ型層より下層のｉ型層３２Ｘ内における金属原子７９の拡散が、低減される。それゆえ、金属原子７９に起因してｐ型層３３Ｘ及びｉ型層３２Ｘ内における不純物準位の形成を低減し、ｉ型層３２Ｘ内への金属原子の拡散を防止できる。また、金属原子７９の凝集によるシリサイド層３９Ｘとｉ型層３２Ｘの短絡も防止できる。
図１５Ｃは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
図１５Ｃに示されるように、メモリ素子の構成部材として、第１の電極層２５Ｘ、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、シリサイド３９Ｘ上に順次堆積される。
電極層２５Ｘ，２６Ｘは、例えば、ＣＶＤ法又はスパッタ法を用いて、形成される。抵抗変化膜２１Ｘは、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal-Organic CVD）法などが用いられて、形成される。抵抗変化膜２１Ｘには、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。
抵抗変化膜２１Ｘ自体が、外部から与えられたエネルギー（例えば、電圧、電流、又は熱）によって、抵抗値が可逆的に変化し、且つ、抵抗値が変化した状態を不揮発に維持する特性を有する材料であれば、電極層２５Ｘ，２６Ｘの材料は限定されない。但し、抵抗変化膜２１Ｘの抵抗値の可逆的且つ不揮発な変化が、抵抗変化膜２１Ｘと電極層２５Ｘ，２６Ｘとの組み合わせによって得られる場合には、電極層２５Ｘ，２６Ｘ及び抵抗変化膜２１Ｘの材料は、その特性が得られる組み合わせで、適宜選択される。抵抗変化膜２１Ｘの形成工程は、それの材料又は形成方法に応じて、６００℃以上の温度で行われる場合がある。
電極層２５Ｘとシリサイド層３９Ｘとの間に、拡散防止層や接着層が別途に設けられてもよい。例えば、電極層２５Ｘとシリサイド層３９Ｘとの間には、ＴｉＮが形成されてもよい。電極層２５Ｘ及びシリサイド層３９Ｘが、接着層としての機能を有していてもよい。
図１５Ｄは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。
図１５Ｄに示される工程において、電極層２６Ｙ上に、所定の形状を有するマスク（図示せず）が形成される。マスクは、例えば、タングステン（Ｗ）を用いて形成される。そして、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いたエッチングによって、マスクの下方の各層が、順次加工される。
マスクの形状に応じて、電極層２５Ｙ，２６Ｙ、抵抗変化膜２１Ｙ、シリサイド層３９Ｙ、ｐ型層３３Ｙ、ｉ型層３２Ｙ及び金属層３１Ｙが、形成される。これによって、基板１１上に、複数の積層体１００が形成される。形成された積層体１００は、第１方向に延在する。複数の積層体１００は、第２方向においてセルユニット毎に互いに分割され、第２方向に所定の間隔を有して隣接する。このため、第２方向に隣接する２つの積層体１００間に、溝が形成される。
積層体１００が加工及び形成されるのと同時に、積層体１００と基板１１との間の導電層が加工され、基板１１上に、第１方向に延在する複数の配線６０が形成される。複数の配線６０は、第２方向に互いに隣接する。
積層体１００上のマスクが除去された後、層間絶縁膜６９が、例えば、ＣＶＤ法や塗布法によって、隣接する積層体１００間の溝に埋め込まれる。尚、マスクが金属からなる場合、そのマスクを剥離せずに、電極層２６Ｙ上に残存させてもよい。
この工程において、積層体１００を第２方向に分割して、セルユニットを形成し、そのセルユニット上に第１方向に延在する配線を形成して、図２に示される第１のメモリセルアレイＭ１を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図１５Ｄに示される工程の直後に、積層体１００を第１方向に分割する工程を実行せずに、以下の図１５Ｅ乃至図１５Ｇに示される工程を用いて、複数のセルユニット及び複数のメモリセルアレイを形成することが好ましい。
図１５Ｅは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第２方向に沿う断面構造を示している。図１５Ｆ及び図１５Ｇは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
図１５Ｅ及び図１５Ｆに示されるように、第２方向に延在する積層体１００及び層間絶縁膜６９上に、第２の配線となる配線層６５Ｘが、例えば、スパッタ法などを用いて、堆積される。そして、第２のメモリセルアレイのセルユニットを構成するための各層が、配線層６５Ｘ上に、順次堆積される。
配線層６５Ｘ上に堆積される層の積層順序は、１つの配線（配線層６５Ｘ）を挟んでスタックされた２つのセルユニットが、図４のａ〜ｐに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。ここでは、説明の簡単化のため、図４のａに示される接続関係を有する場合について、述べる。つまり、図１５Ｅ及び図１５Ｆに示される例では、配線層６５Ｘ上に積層される各層３８Ｘ’、３１Ｘ’，３２Ｘ’，３３Ｘ’，３９Ｘ’，２５Ｘ’，２１Ｘ’，２６Ｘ’の積層順序は、積層体１００を構成する各層の積層順序と同じである。
具体的には、以下のとおりである。配線層６５上の導電層３８Ｘ’上に、３つのシリコン層３１Ｘ’，３２Ｘ’，３３Ｘ’が、順次堆積される。シリコン層３３Ｘ’内には、拡散緩衝領域３３ｂ’が形成される。拡散緩衝領域３３ｂ’は、２つのシリコン領域３３ａ’，３３ｃ’の間に設けられている。シリサイド層３９Ｘ’が、拡散緩衝領域３３ｂ’を有するシリコン層３３Ｘ’上に形成される。シリサイド層３９Ｘ’上に、メモリ素子の構成部材２５Ｘ’，２１Ｘ’，２６Ｘ’が順次堆積される。配線層６５Ｘ上に積層される各層は、積層体１００を構成する各層と同じ製造工程によって、形成される。
シリサイド層３９Ｘ’と接触するシリコン層（例えば、ｐ型層）３３Ｘ’は、拡散緩衝領域３３ｂ’を含んでいる。それゆえ、図１５Ｂで説明したように、シリサイド層３９Ｘ’が形成される時に、シリサイドを形成するための金属原子が半導体層３３Ｘ’の全体に拡散することは、抑制される。
図１５Ｇは、本実施形態の抵抗変化メモリの製造方法の一工程における、メモリセルアレイの第１方向に沿う断面構造を示している。
配線６０に対するエッチング選択比を確保し、フォトリソグラフィ技術及びＲＩＥ法によって、図１５Ｅ及び図１５Ｆに示される各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３９Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３８Ｘ’，６５Ｘ及びその下方に位置する積層体１００が加工される。この工程において、各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３９Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３８Ｘ’，６５Ｘ及び第２方向に延在する積層体１００が、第１方向に分割される。
その結果として、図１５Ｇに示されるように、第１方向に延在する配線６５（Ｌ２ｉ）が形成され、その配線６５（Ｌ２（ｉ））と第２方向に延在する配線６０（Ｌ１（ｊ））との間に、セルユニットＣＵ１が形成される。メモリの動作時において、２つの配線６０，６５のうち、一方の配線がビット線として用いられ、他方の配線がワード線として用いられる。
セルユニットＣＵ１において、非オーミック素子としてのｐｉｎダイオード３０が配線６０上に形成される。上述のように、ｐｉｎダイオード３０は、ｎ型層３１、ｉ型層３２及びｐ型層３３の積層構造を有する。ｐｉｎダイオード３０のシリサイド層３９Ａ上に、メモリ素子２０が形成される。
また、エッチングは上層から順次実行されるため、積層体１００’が、配線６５を挟んで、セルユニットＣＵ１上に形成される。複数の積層体１００’は、第１方向に互いに分割されている。図１５Ｇに示される工程において、セルユニットＣＵ１及び積層体１００’の第１方向に沿う断面構造は、図１５Ｇに示される断面構造と同じになっており、積層体１００’は、第２方向に延在している。
そして、第２方向に隣接するセルユニットＣＵ１間の溝、第２方向に隣接する積層体１００’間の溝に、層間絶縁膜が埋め込まれる。
クロスポイント型メモリセルアレイにおいて、図１５Ｇに示される工程の後、積層体１００’は、第１方向に対する加工が実行されることによって、図２の１層目のメモリセルアレイＭ１の上層（２層目）のメモリセルアレイＭ２のセルユニットＣＵ２になる。
積層体１００’上に、メモリセルアレイがさらに設けられる場合、図１５Ｅ乃至図１５Ｇに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
図１５Ｅ乃至図１５Ｇに示されるように、基板１１上に、配線を挟んで積層される２つのメモリセルアレイにおいて、１層目のメモリセルアレイに対する加工と２層目のメモリセルアレイに対する加工が同時に行われる。このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを形成するための加工が共通化されることによって、図２に示されるクロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程は、各層（各配線レベル）のメモリセルアレイ毎に第１及び第２方向に対する加工を行う製造工程に比較して、簡便になり、且つ、その製造コストが低減する。
尚、シリコンが半導体層として用いられる場合、上記の工程に加えて、アモルファス状のシリコンを堆積させた後、加熱処理によって、アモルファスシリコンからポリシリコンへ結晶化させる工程を含む場合がある。シリコンの結晶化のための加熱処理は、各層（メモリセルアレイ）ごとに実行されてもよいし、所定の積層数のメモリセルアレイが形成されてから、１度の加熱処理によって、実行されてもよい。このシリコンの結晶化のための加熱処理は、例えば、６００℃から８００℃程度の温度で実行される。
また、図１５Ａ乃至図１５Ｃに示す工程において、シリコン層とシリサイド反応しなかった金属層を除去せずに、残存した金属層を、メモリ素子の底部側の電極層２５Ｘとして用いてもよい。例えば、図１６Ａに示されるように、ｐ型層３３Ｘと金属層４０とのシリサイド反応により、ｐ型層３３Ｘと金属層４０との間に、シリサイド層３９Ｘが形成される。この後、シリサイド反応しなかった金属層４０を除去せずに、その金属層４０上に、メモリ素子の構成部材として、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、順次堆積される。この結果として、シリサイド反応しなかった金属層をメモリ素子の下部電極層として用いることができ、抵抗変化メモリの製造工程を簡略化できる。
また、図１５Ａに示される工程において、拡散緩衝領域３３ｂは、積層体１００が形成される前に形成されている。
但し、拡散緩衝領域３３ｂは、シリサイド層の形成前であれば、積層体１００を形成するための加工（図１５Ｄにおける加工）が実行された後に、形成されてもよい。積層体１００の形成後に拡散緩衝領域３３ｂが形成される場合は、非オーミック素子の構成部材が、メモリ素子の構成部材上に積層される構造に、用いられることが好ましい。
図１６Ｂに示されるように、基板１１上に、積層体１００が形成される。ここで、抵抗変化膜２１Ｙ上に、シリコン層３１Ｙ，３２Ｙ，３３Ｙが形成されている。そして、例えば、イオンインプランテーション法を用いたＯ又はＮなどのイオン注入によって、拡散緩衝領域３３ｂが、加工されたシリコン層３３Ｙ内に、形成される。この後、シリコン層３３Ｙ及び層間絶縁膜６９上に、金属層が堆積され、シリサイド処理が実行される。
また、積層体が加工された後に、シリコン層３３Ｙ表面が露出した状態で、Ｎ２Ｏガスなどを処理装置内に導入し、シリコン層３３Ｙ表面に、拡散緩衝領域を形成してもよい。この場合、形成された拡散緩衝領域上及び層間絶縁膜上に、シリコン層が別途に堆積され、そのシリコン層上に金属層が堆積される。堆積されたシリコン層と金属層とのシリサイド処理によって、拡散緩衝領域上に、シリサイド層が形成される。なお、このシリサイド層は配線層の一部として用いることができる。
図１６Ｂに示される工程においても、シリサイド処理時に、シリコン層が拡散緩衝領域を含んでいるため、シリコン層内の全体に対する金属原子の拡散は、抑制される。
以上の工程によって、本実施形態に係る抵抗変化メモリが作製される。
図１５Ａ及び図１５Ｂに示したように、抵抗変化メモリの非オーミック素子の構成する半導体層（例えば、シリコン層）３３Ｘの内部に、拡散緩衝領域３３ｂが形成される。拡散緩衝領域３３ｂの結晶構造は、シリコン層３３Ｘ内の他の領域の結晶構造と異なる。このため、シリコン層３３Ｘ内の結晶構造は、不連続になっている。
拡散緩衝領域３３ｂを含むシリコン層３３Ｘ上には、例えば、シリサイド層を形成するための金属層が堆積される。シリコン層３３Ｘと金属層４０とに対するシリサイド処理により、半導体層３３Ｘ上にシリサイド層３９Ｘが形成される。
シリサイド処理が実行されている間、シリコン層４０が含む金属原子７９が、シリコン層３３Ｘの領域３３ｃ内に拡散する。この一方で、シリコン層３３Ｘ内に形成された拡散緩衝領域３３ｂによって、拡散緩衝領域３３ｂと金属層４０との間の領域３３ｃ以外の領域３３ａに対する金属原子７９の拡散は、抑制される。
つまり、本実施形態の抵抗変化メモリの製造方法において、シリコン層３３Ｘ内の結晶構造が不連続になっているため、金属原子７９の移動が妨げられる。このため、金属原子７９が拡散緩衝領域３３ｂを超えて領域３３ｃから領域３３ａへ移動することは、低減される。これによって、シリコン層３３Ｘ内に金属原子に起因する不純物準位が形成されることが、抑制される。また、本実施形態の製造方法において、シリコン層の内部に、金属原子の凝集（アグロメーション）が起こることも抑制される。
シリコン層内における不純物準位の形成やアグロメーションの発生が抑制されることで、非オーミック素子の逆バイアス特性の劣化、例えば、不純物準位を介した逆バイアス時のリーク電流の増大、を低減できる。
金属原子の凝集物はランダムに発生するため、メモリセルアレイ内のセルユニットの素子特性が大きくばらつき可能性がある。しかし、本実施形態の製造方法は、アグロメーションの発生を抑制できるため、素子特性のばらつきを小さくできる。
また、アグロメーションが半導体層３３内で起こった場合、凝集した金属原子の大きさが半導体層３３の基板表面に対して垂直方向の膜厚を超えてしまう場合がある。その結果、凝集した金属原子が半導体層３３を突き抜けて、シリサイド層（導電層）３９と半導体層３２が、凝集した金属原子で短絡されてしまう。すなわち、ｐ型、または、型の半導体層３３が機能しなくなり、非オーミック素子３０としての機能が失われてしまう。しかし、本実施形態の抵抗変化メモリにおいて、拡散緩衝領域３３ｂを含む非オーミック素子が用いられることによって、アグロメーションの原因となる金属原子が半導体層３３へ拡散するのを防止し、シリサイド層（導電層）３９と半導体層３２の短絡を防止することができる。
例えば、ｐｉｎダイオードのように、真性半導体層（ｉ型層）を含む非オーミック素子において、真性半導体層は不純物の影響を受け易い。そのため、半導体層に拡散緩衝領域３３ｂを設けることによって、不純物（金属原子）の拡散及びアグロメーションの発生を抑制できることは、真性半導体層の劣化及び変質を抑制するために有効である。
上記の製造方法のように、半導体層内に拡散緩衝領域３３ｂを形成することによって、シリサイド処理時にシリサイド層を形成するための金属原子が、半導体層内に拡散するのを抑制できる。このため、金属原子の拡散やアグロメーションが発生し易い材料であっても、シリサイド層を形成するための金属層として用いることができ、非オーミック素子のシリコン層に適したフェルミ準位（仕事関数）を有するシリサイド層を、シリコン層上に形成できる。
それゆえ、本実施形態の抵抗変化メモリの製造方法は、半導体層と電極としての導電層との間の界面抵抗を低減した非オーミック素子を作製できる。
尚、拡散緩衝領域３３ｂが絶縁体である場合、絶縁体が、導電層から半導体層への波動関数の染み出しを抑制する。そのため、導電層（シリサイド層）と半導体層（シリコン層）との間に生じるフェルミレベルピニングを、緩和できる。したがって、絶縁体の膜厚が薄い場合には、導電層とシリコン層との間に生じるショットキー障壁高さを低減でき、導電層とシリコン層との界面抵抗を低減できる。
本実施形態の抵抗変化メモリの製造方法において、金属原子の拡散やアグロメーションの発生を緩和するために、シリサイド層（又は金属原子を含む層）に隣接するシリコン層３３Ｘの膜厚を厚くする必要はなくなる。つまり、シリコン層３３Ｘの膜厚を薄くでき、セルユニットの厚さを低減できる。この結果として、セルユニット（セルユニット間の溝）のアスペクト比を大きくせずに、メモリセルアレイの記憶密度が向上した抵抗変化メモリを提供できる。また、抵抗変化メモリの製造工程における加工難度の増大も抑制できる。
尚、非オーミック素子がｐｉｎダイオードである場合、シリコン層（ｐ型層）３３Ｘを薄くした分、その下層の真性シリコン層（ｉ型層）３２Ｘの厚さを厚くすることも可能である。逆バイアスが印加されている場合において、ｉ型層が厚くなった分に対応して、ｐｉｎダイオードの内部の電界を緩和でき、ｐｉｎダイオードのリバース電流やメモリの消費電力の低減など、抵抗変化メモリの動作特性を改善できる。
図１５Ａ乃至図１５Ｇに示される例において、シリサイド層を形成するための加熱処理が、主に例示された。しかし、シリコンの結晶化させるための加熱処理を実行された際においても、拡散緩衝領域が半導体層に設けられることによって、導電層が含む金属原子が半導体層内に拡散するのを抑制できるのはもちろんである。つまり、シリサイド処理を実行する場合だけでなく、拡散緩衝領域を含む半導体層に隣接する導電層がシリサイド層でなくとも、上述の効果が得られる。
又、図１４に示されたように、半導体層内に形成された拡散緩衝領域３３ｂは、半導体層内に添加されたドナー／アクセプタ不純物の拡散も抑制できる。それゆえ、拡散緩衝領域が半導体層に形成されることによって、ドナー／アクセプタ不純物の拡散に起因する素子特性劣化も低減できる。
以上のように、本実施形態に係る抵抗変化メモリの製造方法によれば、非オーミック素子の特性劣化を抑制し、非オーミック素子の厚さを薄くできる抵抗変化メモリを提供できる。
（５） 変形例
図１７乃至図１９を用いて、本実施形態の抵抗変化メモリの変形例について、説明する。図１７乃至図１９は、本変形例におけるセルユニットの断面構造を示している。
図１３Ａ及び図１３Ｂを用いて説明したように、拡散緩衝領域３３ｂ上方の領域３３ｃ内で拡散する金属原子の個数は、拡散緩衝領域３３ｂ下方の領域３３ａ内で拡散する金属原子の個数より多い。このため、１つの半導体層３３内において、領域３３ａの結晶構造が、領域３３ｂの結晶構造と異なる場合がある。
拡散緩衝領域３３ｂ上方の領域内に、金属原子が拡散した場合、その領域の組成は、シリサイド層３９の組成に近くなる場合がある。このため、図１７に示されるように、非オーミック素子（例えば、ｐｉｎダイオード）は、シリサイド層３９が拡散緩衝領域３３ｂの上面に実質的に接触する構造を有する場合がある。この場合、拡散緩衝領域３３ｂは、半導体層３３の上部に設けられた構造になる。
図１８に示されるように、２つ以上の拡散緩衝領域３３ｂ１，３３ｂ２が、１つの半導体層３３内に設けられてもよい。このように、複数の拡散緩衝領域３３ｂ１，３３ｂ２が、１つの半導体層内に設けられることによって、半導体層内における金属原子／不純物の拡散を抑制する効果は大きくなる。
非オーミック素子の底部側の導電層３８の金属原子が、導電層３８上の半導体層内に拡散する場合もある。底部側の導電層３８に起因する金属原子が半導体層へ拡散するのを抑制するために、図１９に示されるように、非オーミック素子３０の底部側の半導体層（例えば、シリコン層）３１内に、拡散緩衝領域３３ｂが設けられてもよい。導電層３８は、シリサイド層でもよいし、シリサイド層以外の導電性の金属化合物でもよい。尚、非オーミック素子の上部側及び底部側の両方の半導体層内に、拡散緩衝領域がそれぞれ設けられてもよいのは、もちろんである。
本実施形態の抵抗変化メモリの変形例においても、上述と同様の効果が得られ、非オーミック素子の特性劣化を抑制し、非オーミック素子の厚さを薄くできる。
（６） 材料例
以下、本実施形態の抵抗変化メモリのセルユニットに用いられる材料例を説明する。
上述においては、非オーミック素子を構成する半導体層として、シリコンを主に例示して、本実施形態の抵抗変化メモリについて説明した。但し、セルユニットの構成部材としての半導体層は、半導体材料であれば、シリコンを主成分とする材料以外でもよい。つまり、シリコン及びシリコンゲルマニウム以外に、Ｃ、ＧａＡｓ、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択することもできる。
ｐ型半導体層は、ｐ型Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、ｐ型ＺｎＯ、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ−ＳｎＯ２の中から選択される１つ又は複数の組み合わせからなる材料であることが好ましい。
ｎ型半導体層は、ｎ型Ｓｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｉｎを含むＺｎＯ、Ｌａ２ＣｕＯ４の中から選択される１つ又は複数の組み合わせからなる材料であることが好ましい。
非オーミック素子及びメモリ素子を含むセルユニット内に、絶縁体（絶縁層）が含まれる場合がある。また、非オーミック素子３０の半導体層３３内に設けられた拡散緩衝領域３３ｂが絶縁体である場合がある。セルユニット内に含まれる絶縁体は、例えば、以下の材料から選択される。
ａ） 酸化物
・ ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｂ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ
・ ＡＢ２Ｏ４
但し、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅの中から選択される１つ又は複数の組み合わせである。
例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘなど
・ ＡＢＯ３
但し、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎの中から選択される１つ又は複数の複数の組み合わせである。
例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳＲＴｉＯ３など
ｂ） 酸窒化物
・ ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ
・ 上述のａ）の酸化物の酸素元素の一部を窒素元素で置換した材料
ＳｉＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８／ｃｍ３以上であるものを含む。
ワード線／ビット線として機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＸｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなど（但し、ｘ＞０）から選択される１つ又は複数の組み合わせから構成される。尚、導電線が複数の材料を用いて形成される場合、導電線の構成部材は、複数の材料の混晶層から構成される場合がある。
非オーミック素子又はメモリ素子の電極（電極層／導電層）は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。具体的には、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｌ、Ｒｈ、ＲｕＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＳｒＲｕＯｘ、ＬａＮｉＯｘ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなど（但し、ｘ＞０）の中から選択された１つ又は複数の組み合わせからなる材料が用いられる。電極（電極層／導電層）が複数の材料を用いて形成される場合、電極の構成部材は、複数の材料の混晶層から構成される場合がある。
尚、ｐ型シリコン層に対するシリサイドとして、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＮｄＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＴａＳｉｘ、ＷＳｉｘ、ＰｄＳｉｘ、ＩｒＳｉｘ、ＰｔＳｉｘ、ＲｈＳｉｘ、ＲｅＳｉｘ、ＯｓＳｉｘなど（但し、ｘ＞０）の中から選択された１つ又は２つ以上の組み合わせからなる材料を用いることで、ｐ型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、２以上のシリサイドが、ｐ型シリコン層に対する電極を形成するために用いられた場合、その電極層は２以上のシリサイドの混晶層から構成される場合がある。
また、ｎ型シリコン層に対するシリサイドとして、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＮｄＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＴａＳｉｘ、ＹＳｉｘ、ＹｂＳｉｘ、ＥｒＳｉｘ、ＨｏＳｉｘ、ＤｙＳｉｘ、ＧｄＳｉｘ、ＴｂＳｉｘなど（但し、ｘ＞０）の中から選択された１つ又は２つ以上の組み合わせからなる材料を用いることで、ｎ型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、２以上のシリサイドが、ｎ型シリコン層に対する電極を形成するために用いられた場合、その電極層は２以上のシリサイドの混晶層から構成される場合がある。また、１つのシリサイドに２以上の金属元素が含まれていてもよい。
電極（電極層／導電層）は、拡散防止層又は接着層としての機能を有していてもよい。
上記以外のメモリ素子や非オーミック素子の電極層として、例えば、以下の材料を用いてもよい。
ａ）. 単一元素または複数の金属元素の混合物、
ｂ）. 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、
ｃ）. ＴｉＮｘ、ＴｉＣｘ、ＴｉＢｘ、ＴｉＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＷＣｘ、ＷＢｘ、Ｗ、ＷＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＴａＳｉｘ、ＬａＢｘ、ＬａＮｘ、ＬｓＳｉｘ、ＨｆＳｉｘ、Ｈｆ、ＹＳｉｘ、ＥｒＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＭｎＳｉｘ、ＣｒＳｉｘ、ＦｅＳｉｘ （但し、ｘ＞０）
のうちの一つまたは複数の組み合わせから構成されるてもよい。
＜５＞ むすび
本発明によれば、抵抗変化メモリに要求される非オーミック素子の特性を満たし、非オーミック素子の厚さも十分に薄くすることができる。
本例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１：抵抗変化メモリ、２：クロスポイント型メモリセルアレイ、１１：基板、２０：メモリ素子、２１：抵抗変化膜、２５，２６：電極層、３０：非オーミック素子、３３：半導体層、３３ｂ：拡散緩衝領域、３９：導電層。

Claims (8)

  1. 第１方向に延びる第１の配線と、
    前記第１方向に交差する第２方向に延びる第２の配線と、
    前記第１の配線と前記第２の配線との交点に設けられ、抵抗状態の変化に応じてデータを記憶するメモリ素子と非オーミック素子とが直列接続されたセルユニットと、を具備し、
    前記非オーミック素子は、拡散緩衝領域を含む半導体層と、前記半導体層に隣接する導電層とを有し、
    前記拡散緩衝領域の結晶構造は、前記半導体層内の前記拡散緩衝領域を除く領域の結晶構造と異なり、
    前記半導体層は、前記導電層側に設けられた第１の半導体領域と、前記第１の半導体領域を挟んで前記導電層に対向する第２の半導体領域と、を有し、
    前記第１の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも高く、
    前記拡散緩衝領域は、前記第１の半導体領域中に設けられている、
    ことを特徴とする抵抗変化メモリ。
  2. 前記非オーミック素子は前記半導体層内に真性半導体層を有するｐｉｎダイオードであり、前記拡散緩衝領域は前記導電層と前記真性半導体層との間に配置されていることを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 前記非オーミック素子は、前記第１の半導体領域としてのｐ型又はｎ型の半導体領域と、前記第１の半導体領域と反対の導電型の第３の半導体領域と、前記第１及び第３の半導体領域間に挟まれた前記第２の半導体領域としての真性半導体領域とを前記半導体層内に有するｐｉｎダイオードであり、
    前記拡散緩衝領域は、前記第１の半導体領域としての前記ｐ型又はｎ型の半導体領域の内部に設けられている、
    ことを特徴とする請求項１に記載の抵抗変化メモリ。
  4. 前記拡散緩衝領域は、前記半導体層の構成原子の酸化物、窒化物、酸窒化物及び炭化物の中から選択された少なくとも１つから構成されることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
  5. 前記半導体層内の前記拡散緩衝領域を除く半導体領域は、シリコン、シリコンゲルマニウム、シリコンカーバイド及びシリコン錫の中から選択される１つから構成されることを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化型メモリ。
  6. 前記拡散緩衝領域は、単結晶、多結晶、アモルファス及び結晶粒界の中から選択される１つから構成されることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化メモリ。
  7. 前記導電層は、シリサイドからなることを特徴とする請求項１乃至６のいずれか１項に記載の抵抗変化メモリ。
  8. 前記拡散緩衝層は、前記第１及び第２の半導体領域の界面から離れていることを特徴とする請求項１乃至７のいずれか１項に記載の抵抗変化メモリ。
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