JP5491941B2 - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置 Download PDFInfo
- Publication number
- JP5491941B2 JP5491941B2 JP2010097775A JP2010097775A JP5491941B2 JP 5491941 B2 JP5491941 B2 JP 5491941B2 JP 2010097775 A JP2010097775 A JP 2010097775A JP 2010097775 A JP2010097775 A JP 2010097775A JP 5491941 B2 JP5491941 B2 JP 5491941B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- type semiconductor
- insulating layer
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
Description
この様な可変抵抗素子や相変化素子などを多数集積させて不揮発性記憶装置を構成した場合、選択したメモリセルのみを動作させるためには、非選択セルには電流が流れないようにする必要がある。そのため、Siダイオード(pnダイオードやpinダイオード)などの整流素子が必要となる。
そのため、整流素子の整流特性を維持しつつ厚みの低減を図ることが望まれていた。
まず、このことに関して説明する。
例えば、不揮発性記憶装置に設けられる可変抵抗素子は、電極/二元系や三元系の金属酸化物などの可変抵抗材料から形成されたメモリ層/電極により構成される。この可変抵抗素子には、印加電圧の極性を変えることにより高抵抗状態と低抵抗状態とを切り換えるバイポーラ型と、印加電圧の極性を変えずに電圧と印加時間の制御により高抵抗状態と低抵抗状態とを切り換えるユニポーラ型がある。
(1)双方向に電流を流す。
(2)動作速度、動作電流(電圧)が可変抵抗材料によってユニポーラ動作の場合とは異なる。
(3)非選択Bitは半選択状態となり、V/2の電圧が印加される。このときの電流がダイオードでいうReverse電流になるので、V/2以下で電流が流れない整流素子が必要となる。この場合、アスペクト比の低減と、Reverse電流またはOFF電流の抑制と、が相反するので、ユニポーラ動作を行う場合とバイポーラ動作を行う場合とで共通した課題となる。
(1)メモリセルの厚みの低減を図ることや、微細化が容易で、かつメモリセルの特性のばらつきを抑えること。
(2)低消費電力の不揮発性記憶装置にすること(OFF電流の低減化を行うこと)。
(3)Forward側の電流(または、ON電流)を増加させることができ、Reverse側の電流(または、OFF電流)を抑制することができるとともに、高電圧印加時の破壊に対する耐性が大きいこと。
なぜならば、厚みの低減が行えないとアスペクト比の増加によって加工が出来なくなるおそれがあるからである。また、Reverse電流またはOFF電流が抑えられないと、選択されたメモリセル(選択Bit)以外のメモリセルの誤動作を招くおそれや、READ(読み出し)動作が出来なくなるおそれや、低消費電力化が出来なくなるおそれがあるからである。
そのため、これを解決するためには、厚みの低減及び低温形成が可能な材料を用いて非オーミック的電流特性を得ることができる整流素子が必要となる。
また、絶縁層が半導体層とメタル層とにより挟まれる様な構成としている。例えば、p+形半導体層−絶縁層−メタル層、n+形半導体層−絶縁層−メタル層で構成されるようにしている。
また、半導体層と絶縁層との間に真性半導体層をさらに設ける様な構成としている。
また、絶縁層が単層、または、電子障壁の高さまたは/および誘電率の異なる複数層から形成されているようにしている。
この場合、不純物濃度を高くすると以下の点で有利となる。
(1)電極などの金属との接合を考慮すれば、ショットキー接合に起因する界面抵抗を低減することができる。
(2)メモリセルの微細化を図る場合においても、整流特性のバラツキを低減することができる。例えば、不純物濃度を1015個/cm3とすれば100nm3あたり1個の不純物しかないが、不純物濃度を1019個/cm3とすれば100nm3あたり10000個の不純物があることになる。すなわち、不純物濃度が1015個/cm3の場合には100nm3あたり1個の不純物の有無で整流特性が決まることになる。一方、不純物濃度が1019個/cm3の場合には100nm3あたり1個の不純物が無くてもまだ9999個の不純物があることになるので整流特性の変化を極めて少なくすることができる。
すなわち、不純物濃度を高くしすぎると不純物キャリアが多くなりすぎ、OFF電流が増加するおそれがある。そのため、OFF電流を抑制する観点からは、不純物濃度を低くすることが好ましい。
また、例えば、p+形半導体層−絶縁層−n+形半導体層のように異種の半導体層が絶縁層を挟んで設けられた場合には、p+形半導体層、n+形半導体層ともに不純物濃度が高いほどOFF電流を抑制しやすくなる。また、寄生抵抗も小さくすることができる。
そのため、これらのことをも考慮すれば、不純物濃度を1020個/cm3以上、5×1022個/cm3以下とすることが好ましい。
図1は、本実施形態に係る不揮発性記憶装置を例示する模式斜視図である。
図2は、本実施形態に係る不揮発性記憶装置を例示する模式断面図である。
なお、一例として、本実施形態に係る不揮発性記憶装置がReRAM(Resistance Random Access Memory)である場合を例示するものである。
図1に示すように、不揮発性記憶装置1には、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、不揮発性記憶装置1の駆動回路(図示せず)が形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。
図2に示すように、ピラー16には、下方にワード線WLが配置され、上方にビット線BLが配置されたピラー16aと、下方にビット線BLが配置され、上方にワード線WLが配置されたピラー16bの2種類がある。
また、メモリ部27は、陰極電極24と、メモリ層25と、陽極電極26と、を備えている。
下部電極21はワード線WLに接し、陽極電極26はビット線BLに接している。なお、整流素子が後述するメタル層22mを有するものである場合には、下部電極21が整流素子のメタル層22mとしての機能を併せて有していてもよい。
可変抵抗層は、電圧、電流、熱などにより抵抗値が変化する材料から形成された層である。また、相変化層は、相変化により抵抗値やキャパシタンスなどの物性が変化する材料から形成された層である。
例えば、相変化は、金属−半導体転移、金属−絶縁体転移、金属−金属転移、絶縁体−絶縁体転移、絶縁体−半導体転移、絶縁体−金属転移、半導体−半導体転移、半導体−金属転移、半導体−絶縁体転移とすることができる。
また、量子状態の相変化(例えば、金属−超伝導体転移など)とすることができる。
また、常磁性体−強磁性体転移、反強磁性体−強磁性体転移、強磁性体−強磁性体転移、フェリ磁性体−強磁性体転移、これらの転移の組み合わせからなる転移とすることができる。
また、常誘電体−強誘電体転移、常誘電体−焦電体転移、常誘電体−圧電体転移、強誘電体−強誘電体転移、反強誘電体−強誘電体転移、これらの転移の組み合わせからなる転移とすることができる。
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移とすることができる。
この定義によれば、可変抵抗層は、相変化層を含むことになる。
メモリ層25としては、例えば、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどから形成されたものを例示することができる。なお、メモリ層25の材料に関する詳細は後述する。
メモリ層25は、例えば、酸化物、酸窒化物などから形成されるものとすることができる。
この場合、酸化物としては、例えば、酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)、酸化イットリウム(Y2O3)、酸化ランタン(La2O3)、酸化ガドリニウム(Gd2O3)、三酸化二セリウム(Ce2O3)、二酸化セリウム(CeO2)、酸化タンタル(Ta2O5)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化チタン(TiO2)、ハフニウムシリケート(HfSiO)、ハフニウムアルミネート(HfAlO)、ジルコニウムシリケート(ZrSiO)、ジルコニウムアルミネート(ZrAlO)、アルミニウムシリケート(AlSiO)などを例示することができる。
この場合、A及びBは、同じ又は異なる元素であり、例えば、アルミニウム(Al)、スカンジウム(Sc)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、ガリウム(Ga)、ゲルマニウム(Ge)などとすることができる。
例えば、四酸化三鉄(Fe3O4)、ヘルシナイト(FeAl2O4)、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOxなどとすることができる。
この場合、A及びBは、同じ又は異なる元素であり、例えば、アルミニウム(Al)、ランタン(La)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、レニウム(Re)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)、水銀(Hg)、タリウム(Tl)、鉛(Pb)、ビスマス(Bi)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、プロメチウム(Pm)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)、スカンジウム(Sc)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、テクネチウム(Tc)、ルテニウム(Ru)、ロジウム(Rh)、鉛(Pb)、銀(Ag)、カドミウム(Cd)、インジウム(In)、錫(Sn)などとすることができる。
例えば、ランタンアルミネート(LaAlO3)、ハフニウム酸ストロンチウム(SrHfO3)、ジルコン酸ストロンチウム(SrZrO3)、チタン酸ストロンチウム(SrTiO3)などとすることができる。
例えば、白金(Pt)、金(Au)、銀(Ag)、窒化チタンアルミニウム(TiAlN)、ルテニウム酸ストロンチウム(SrRuO)、ルテニウム(Ru)、窒化ルテニウム(RuN)、イリジウム(Ir)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、窒化チタン(TiN)、窒化タンタル(TaN)、ニッケル酸ランタン(LaNiO)、アルミニウム(Al)、PtIrOX、PtRhOX、ロジウム(Rh)、TaAlN、SiTiOX、タングステンシリサイド(WSix)、タンタルシリサイド(TaSix)、パラジウムシリサイド(PdSix)、白金シリサイド(PtSix)、イリジウムシリサイド(IrSix)、エルビウムシリサイド(ErSix)、イットリウムシリサイド(YSix)、ハフニウムシリサイド(HfSix)、ニッケルシリサイド(NiSix)、コバルトシリサイド(CoSix)、チタンシリサイド(TiSix)、バナジウムシリサイド(VSix)、クロムシリサイド(CrSix)、マンガンシリサイド(MnSix)、鉄シリサイド(FeSix)などから形成されるものとすることができる。
図2に例示をした整流素子22においては、p+形半導体層22p(第1の半導体層)、絶縁層22i、p+形半導体層22p(第2の半導体層)が積層されるようにして配置されている。ただし、これに限定されるわけではなくn+形半導体層22n、絶縁層22i、n+形半導体層22nが積層されるようにして配置されたものとすることもできる。また、p+形半導体層22p、絶縁層22i、n+形半導体層22nが積層されるようにして配置されていたり、n+形半導体層22n、絶縁層22i、p+形半導体層22pが積層されるようにして配置されていたりしていてもよい。
また、この様なシリサイドに、例えば、スカンジウム(Sc)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、イットリウム(Y)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、テクネチウム(Tc)、ルテニウム(Ru)、ロジウム(Rh)、鉛(Pb)、銀(Ag)、カドミウム(Cd)、インジウム(In)、錫(Sn)、ランタン(La)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、レニウム(Re)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)などからなる群より選ばれた1または2以上の元素をさらに添加したものであってもよい。
この場合、酸化物としては、例えば、酸化シリコン(SiO2)、酸化アルミニウム(Al2O3)、酸化イットリウム(Y2O3)、酸化ランタン(La2O3)、酸化ガドリニウム(Gd2O3)、三酸化二セリウム(Ce2O3)、二酸化セリウム(CeO2)、酸化タンタル(Ta2O5)、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化チタン(TiO2)、ハフニウムシリケート(HfSiO)、ハフニウムアルミネート(HfAlO)、ジルコニウムシリケート(ZrSiO)、ジルコニウムアルミネート(ZrAlO)、アルミニウムシリケート(AlSiO)などを例示することができる。
この場合、A及びBは、同じ又は異なる元素であり、例えば、アルミニウム(Al)、スカンジウム(Sc)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、亜鉛(Zn)、ガリウム(Ga)、ゲルマニウム(Ge)などとすることができる。
例えば、四酸化三鉄(Fe3O4)、ヘルシナイト(FeAl2O4)、Mn1+xAl2−xO4+y、Co1+xAl2−xO4+y、MnOxなどとすることができる。
この場合、A及びBは、同じ又は異なる元素であり、例えば、アルミニウム(Al)、ランタン(La)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、レニウム(Re)、オスミウム(Os)、イリジウム(Ir)、白金(Pt)、金(Au)、水銀(Hg)、タリウム(Tl)、鉛(Pb)、ビスマス(Bi)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、プロメチウム(Pm)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)、スカンジウム(Sc)、チタン(Ti)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、銅(Cu)、ガリウム(Ga)、ゲルマニウム(Ge)、イットリウム(Y)、ジルコニウム(Zr)、ニオブ(Nb)、モリブデン(Mo)、テクネチウム(Tc)、ルテニウム(Ru)、ロジウム(Rh)、鉛(Pb)、銀(Ag)、カドミウム(Cd)、インジウム(In)、錫(Sn)などとすることができる。
例えば、ランタンアルミネート(LaAlO3)、ハフニウム酸ストロンチウム(SrHfO3)、ジルコン酸ストロンチウム(SrZrO3)、チタン酸ストロンチウム(SrTiO3)などとすることができる。
また、窒化物としては、前述した酸化物の酸素元素を窒素元素で置換したものとすることができる。
この場合、絶縁層22iとしては、特に、酸化シリコン(SiO2)、窒化シリコン(SiN、Si3N4)、酸化アルミニウム(Al2O3)、酸窒化シリコン(SiON)、酸化ハフニウム(HfO2)、HfSiON、酸化タンタル(Ta2O5)、酸化チタン(TiO2)、チタン酸ストロンチウム(SrTiO3)などとすることが好ましい。
酸化シリコン(SiO2)、窒化シリコン(SiN、Si3N4)、酸窒化シリコン(SiON)などのシリコン系の材料に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018atoms/cm3以上であるものを含むことができる。
整流素子を以上のようにすれば、微細化及び低温形成可能な非オーミック素子とすることができる。
図5(a)及び(b)は、本実施形態に係る整流素子のエネルギーバンドを模式的に例示する図であり、図5(a)は弱電圧時の動作、図5(b)はバイアス印加時の動作を表している。なお、図5(a)及び(b)は、一例として、整流素子22がp+形半導体層22p−絶縁層22i−p+形半導体層22pで形成されている場合を例示するものである。
図6は、本実施形態に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
一方、図5(b)に示すように、バイアス印加時の場合にはバンドの反転が生じ、キャリア濃度の上昇が起こることで、F−N(Fowler-Nordheim)トンネルにより流れる電流が急激に増加する。
ここで、一般的なpinダイオード(p形半導体層−真性半導体層−n形半導体層)の場合には、p形半導体層、n形半導体層が持っているキャリアにより電流が流れることになる。そのため、バイアス印加時にすぐに電流が流れてしまうので、ON/OFF比を大きくすることができない。
これに対し、本実施形態に係る整流素子においては、バイアス印加時にバンドの反転が生じ、キャリア濃度の上昇が生じて電流が急激に流れることになる。
そのため、図6に示すように、所定の基準電圧Vth領域に達すると電流が流れるが、それ以下の電圧では電流が流れることを抑制することができる。また、絶縁層の効果によりReverse電流またはOFF電流を大幅に抑制することができる。すなわち、ON/OFF比が大きく、かつ急峻な立ち上がり特性を有するものとすることができる。
図7(a)は第1の変形例に係る整流素子の構成を例示する模式図、図7(b)は第1の変形例に係る整流素子のバイアス印加時のエネルギーバンドを模式的に例示する図である。
図8は、第1の変形例に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
図7(a)に示すように、整流素子122には、p+形半導体層22p、絶縁層22i、真性半導体層(intrinsic semiconductor;例えば、Intrinsic Si)22s、p+形半導体層22pが積層されるようにして設けられている。すなわち、前述した整流素子22と比べて、片側のp+形半導体層22pと絶縁層22iとの間に不純物濃度の低い真性半導体層22sがさらに設けられている。
また、真性半導体層22sを設けるようにすれば、p+形半導体層22pまたはn+形半導体層22nにドープされた不純物が絶縁層22i中に拡散されるのを抑制することができる。
また、図5〜図8においては、整流素子がp+形半導体層−絶縁層−p+形半導体層で構成されている場合を例示したが、整流素子がn+形半導体層−絶縁層−n+形半導体層、p+形半導体層−絶縁層−n+形半導体層で構成されている場合も同様である。この場合、p+形半導体層−絶縁層−p+形半導体層、n+形半導体層−絶縁層−n+形半導体層はバイポーラ動作を行う場合に好適であり、p+形半導体層−絶縁層−n+形半導体層はユニポーラ動作を行う場合に好適である。
次に、第2の変形例に係る整流素子として、絶縁層が電子障壁の高さ、または/および、誘電率の異なる複数層から形成されている場合について例示をする。
図9(a)は絶縁層が電子障壁の高さの異なる複数層から形成されている場合を例示する模式図、図9(b)、(c)は電子が透過する様子を例示する模式図である。
図10(a)は絶縁層が単層の場合の電流−電圧特性を例示する模式グラフ図、図10(b)は絶縁層が複数層の場合の電流−電圧特性を例示する模式グラフ図である。
図9(b)に示すように、電子障壁の高さの高い絶縁層221iの側から電子が透過する場合には、電子は、絶縁層221iの電子障壁のみを乗り越えることで絶縁層222を透過することができる。
一方、図9(c)に示すように、電子障壁の高さの低い絶縁層222iの側から電子が透過する場合には、電子は、絶縁層222iおよび絶縁層221iの電子障壁を乗り越えなければ絶縁層222を透過することができない。
すなわち、電子障壁の高さの高い絶縁層221iの側からは電子が透過しやすく、電子障壁の高さの低い絶縁層222iの側からは電子が透過し難くなる。
なお、一例として、電子障壁の高さが異なる場合を例示したが、誘電率が異なる場合も同様である。
一方、絶縁層が電子障壁の高さ、または/および、誘電率の異なる複数層から形成されている場合には、図10(b)に示すように電流が立ち上がる電圧を電流が流れない領域が拡がる方向にシフトさせることができる。そのため、バイポーラ動作をさせる場合において、前述したV/2の設定範囲を拡げることができる。この場合、電流−電圧特性における中心軸が0V(ボルト)の位置からずれることになるが、バイアスの方法を変えるなどで調整すればよい。
これに対し、本実施形態に係る整流素子は、例えば、p+形半導体層22p(厚みが5nm(ナノメートル))−真性半導体層22s(厚みが20nm(ナノメートル))−絶縁層22i(厚みが1nm(ナノメートル))−真性半導体層22s(厚みが20nm(ナノメートル))−p+形半導体層22p(厚みが5nm(ナノメートル))とすることができる。
すなわち、本実施形態に係る整流素子の厚みは、25nm(ナノメートル)〜100nm(ナノメートル)の範囲内にすることができる。このことは、アスペクト比を1/2〜1/3に改善することができることを意味する。
(2)絶縁層22iの両側は共に半導体層を用いるので、半導体層のフェルミ準位Efを変えることで整流性の制御を行うことができる。この場合、電子を注入する側のフェルミ準位Efを高い位置(例えば、n+側)にし、電子を受ける側のフェルミ準位Efを低い位置(例えば、p+側)にすることで左右の電流−電圧特性を非対称化することも可能となる。そのため、バイポーラ動作をさせる場合において、V/2の設定範囲を拡げることができるなどの前述した効果を享受することができる。
(3)絶縁層22iの両側は共に半導体層を用いるので、両側をp+形半導体層22pとした場合、真性半導体層22sを設けることで整流性の制御を行うことができる。また、絶縁膜22iの両側に厚みの異なる真性半導体層22sを設けることで基準電圧Vthの値を+側、−側で異なるものとすることができる。すなわち、基準電圧Vthの立ち上がりを非対称化することができる。例えば、p+形半導体層22p(厚みが5nm(ナノメートル))−真性半導体層22s(厚みが10nm(ナノメートル))−絶縁層22i−真性半導体層22s(厚みが20nm(ナノメートル))−p+形半導体層22p(厚みが5nm(ナノメートル))とすると真性半導体層22sの厚みが厚い方の電界が緩和され、電圧の立ち上がりを遅らせることができる。そのため、準電圧Vthの値を+側、−側で異なるものとすることができ、Reverse電流(逆方向電流)、またはOFF電流の制御を行えるようになる。
また、真性半導体層22sを設けるようにすれば、p+形半導体層22pまたはn+形半導体層22nにドープされた不純物が絶縁層22i中に拡散されるのを抑制することができる。
(4)絶縁層が電子障壁の高さまたは/および誘電率の異なる複数層から形成されているようにすれば、半導体層における不純物濃度の調整を行わなくてもON/OFF比の調整が可能となる。そのため、半導体層における不純物濃度の調整、絶縁層の構成という2つの手段を用いてON/OFF比の調整を行うことが可能となるので、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことが容易となる。
図11は、第3の変形例に係る整流素子の構成を例示する模式斜視図である。
図12は、Forward側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図12(a)は弱電圧時の動作、図12(b)はさらに高い電圧を印加した時の動作を表している。
図13は、Reverse側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図13(a)は弱電圧時の動作、図13(b)はさらに高い電圧を印加した時の動作を表している。
また、メタル層22mの仕事関数WFを調整すれば絶縁層22iを挟んでp+形半導体層22pとp+形半導体層22pとが対峙する前述した整流素子と同様の電流−電圧特性を持たせることもできる。
このような構成を有する整流素子322は、ユニポーラ動作をさせる場合であってもバイポーラ動作をさせる場合であっても好適に用いることができる。
なお、0V(ボルト)を中心軸とすれば、電流−電圧特性は非対称化する。しかし、バイアスの方法を変えることで、前述した整流素子122などと同様の動作をさせることが可能である。
Forward側バイアス印加時の場合であって、弱電圧時(例えば、1V程度)の場合には図12(a)に示すように、電子のダイレクトトンネルにより電流が流れる。そして、さらに高い電圧を印加すると図12(b)に示すように、電子の濃度の上昇が生じ、F−N(Fowler-Nordheim)トンネルにより流れる電流が増加する。
絶縁層が電子障壁の高さまたは/および誘電率の異なる複数層から形成される場合については前述したものと同様のためその説明は省略する。
(1)一般的なpinダイオード(p形半導体層−真性半導体層−n形半導体層)と比べて、Reverse電流(逆方向電流)、またはOFF電流を抑制することができるとともに、整流素子の厚みを1/2〜1/3程度にまで薄くすることができる。そのため、前述した整流素子の場合と同様に、アスペクト比を1/2〜1/3に改善することができ、加工の容易化を図ることができる。また、このことは、整流素子の厚みと印加電圧とが同じであれば、一般的なpinダイオード(p形半導体層−真性半導体層−n形半導体層)と比べて、Reverse電流(逆方向電流)、またはOFF電流を桁違いに小さくすることができることを意味する。そのため、消費電力の低減、動作速度の向上、READ(読み出し)動作の向上が可能となる。
(2)絶縁層22iの一方の側には半導体層(p+形半導体層22pまたはn+形半導体層22n)、他方の側にはメタル層22mを用いるので、半導体層とメタル層22mとのフェルミ準位Efを変えることで整流性の制御を行うことができる。この場合、電子を注入する側のフェルミ準位Efを高い位置(例えば、n+側)にし、電子を受ける側のフェルミ準位Efを低い位置(例えば、p+側)にすることで左右の電流−電圧特性を非対称化することも可能となる。
(3)絶縁層22iの一方の側に設けられたp+形半導体層22pまたはn+形半導体層22nと、絶縁層22iとの間に真性半導体層22sを設けることで整流性の制御を行うことができる。また、絶縁膜22iの両側に厚みの異なる真性半導体層22sを設けることで基準電圧Vthの値を+側、−側で異なるものとすることができる。すなわち、基準電圧Vthの立ち上がりを非対称化することができる。例えば、p+形半導体層22p(厚みが5nm(ナノメートル))−真性半導体層22s(厚みが20nm(ナノメートル))−絶縁層22i−メタル層22mとすると、真性半導体層22sが設けられた側がその分電界が緩和され、電圧の立ち上がりを遅らせることができる。そのため、準電圧Vthの値を+側、−側で異なるものとすることができ、Reverse電流(逆方向電流)、またはOFF電流の制御を行えるようになる。
また、真性半導体層22sを設けるようにすれば、p+形半導体層22pまたはn+形半導体層22nにドープされた不純物が絶縁層22i中に拡散されるのを抑制することができる。
(4)絶縁層が電子障壁の高さまたは/および誘電率の異なる複数層から形成されているようにすれば、半導体層における不純物濃度の調整を行わなくてもON/OFF比の調整が可能となる。そのため、半導体層における不純物濃度の調整、絶縁層の構成という2つの手段を用いてON/OFF比の調整を行うことが可能となるので、回路設計上必要とされた電流−電圧特性のスペックに合わせ込むことが容易となる。
図14は、第4の変形例に係る整流素子の構成を例示する模式斜視図である。
図15は、Forward側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図15(a)は弱電圧時の動作、図15(b)はさらに高い電圧を印加した時の動作を表している。
図16は、Reverse側バイアス印加時のエネルギーバンドを模式的に例示する図であり、図16(a)は弱電圧時の動作、図16(b)はさらに高い電圧を印加した時の動作を表している。
図17は、第4の変形例に係る整流素子の電流−電圧特性を例示する模式グラフ図である。
図14に示すように、第4の変形例に係る整流素子422には、n+形半導体層22n(第4の半導体層)、メタル層22m、絶縁層22i、真性半導体層22s、p+形半導体層22pが積層されるようにして設けられている。すなわち、整流素子322と比べて、メタル層22mの絶縁層22iが設けられた側とは反対の側にn+形半導体層22nをさらに備えている。なお、n+形半導体層22nの代わりにp+形半導体層22pを設けるようにすることもできる。また、真性半導体層22sの代わりにn−形半導体層を設けるようにすることもできる。例えば、前述した整流素子322に、さらにn+形半導体層22nまたはp+形半導体層22pが設けられている場合である。この場合、メタル層22mの仕事関数WFと、n+形半導体層22n(またはp+形半導体層22p)のメタル層22m側にある部分のフェルミ準位Efとに差があるとショットキー接合(ショットキー障壁)22b1が形成されることになる。すなわち、前述したショットキー接合22bに加えてショットキー接合22b1が形成されることになる。そのため、電流−電圧特性の微調整をさらに容易とすることができる。
Forward側バイアス印加時の場合であって、弱電圧時(例えば、1V程度)の場合には図15(a)に示すように、電子のダイレクトトンネルにより電流が流れる。そして、さらに高い電圧を印加すると図15(b)に示すように、電子の濃度の上昇が生じ、F−N(Fowler-Nordheim)トンネルにより流れる電流が増加する。
なお、絶縁層が電子障壁の高さまたは/および誘電率の異なる複数層から形成される場合については前述したものと同様のためその説明は省略する。
すなわち、メモリ部27が整流素子422の内部に組み込まれていても良い。
特に、p+形半導体層22p−メタル層22m−絶縁層22i−真性半導体層22s(または、n−形半導体層)−p+形半導体層22pの場合には、p+形半導体層22pと絶縁層22iとの間に真性半導体層22s(または、n−形半導体層)が設けられているので、絶縁層22iがメモリ動作をしてON状態となり絶縁性が失われてもpnpバイポーラトランジスタのように機能させることができるので、OFF電流を抑制することができる。この場合、メモリ部(絶縁層22iもかねる)がON、OFFすることでOFF電流が増減するが、バイアスの方法を変えることでOFF電流を抑制することができる。
ただし、半導体層−絶縁層−メタル層−半導体層という構成を用いているので、整流素子322について例示をした効果に加えて、ショットキー接合22b1が形成されることによる効果を加えることができる。すなわち、ショットキー接合22bに加えてショットキー接合22b1が形成されることになるため、電流−電圧特性の制御要素をさらに1つ加えることができ、電流−電圧特性の微調整をさらに容易とすることができる。なお、メタル層22mが余分に追加される分アスペクト比に対するメリットは低減するが、厚みの低減効果に対する影響は軽微であるといえる。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性記憶装置1が備える各要素の形状、寸法、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、p+形半導体層とn+形半導体層とを相互に置き換えるようにすることもできる。この場合、p+形半導体層を用いる場合には電子の濃度の上昇が生じることで電流が流れ、n+形半導体層を用いる場合には正孔の濃度の上昇が生じることで電流が流れることになる。
また、前述した各実施形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
Claims (4)
- 陰極電極と、メモリ層と、陽極電極と、を備えたメモリ部と、
前記陰極電極または前記陽極電極に接続された、または、前記メモリ部が内部に組み込まれた整流素子と、
を備え、
前記整流素子は、第1の半導体層と、第2の半導体層と、前記第1の半導体層と前記第2の半導体層との間に設けられた絶縁層と、を有し、前記第1の半導体層および前記第2の半導体層は、p+形半導体層またはn+形半導体層であり、
前記第1の半導体層と前記絶縁層との間、または/および、前記第2の半導体層と前記絶縁層との間、には、真性半導体層が設けられていることを特徴とする不揮発性記憶装置。 - 陰極電極と、メモリ層と、陽極電極と、を備えたメモリ部と、
前記陰極電極または前記陽極電極に接続された、または、前記メモリ部が内部に組み込まれた整流素子と、
を備え、
前記整流素子は、メタル層と、第3の半導体層と、前記メタル層と前記第3の半導体層との間に設けられた絶縁層と、を有し、前記第3の半導体層は、p+形半導体層またはn+形半導体層であり、
前記第3の半導体層と前記絶縁層との間には、真性半導体層が設けられていることを特徴とする不揮発性記憶装置。 - 前記メタル層の前記絶縁層が設けられた側とは反対の側に第4の半導体層をさらに備え、
前記第4の半導体層は、p+形半導体層またはn+形半導体層であることを特徴とする請求項2記載の不揮発性記憶装置。 - 前記絶縁層は、電子障壁の高さ、または/および、誘電率の異なる複数層から形成されていることを特徴とする請求項1〜3のいずれか1つに記載の不揮発性記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010097775A JP5491941B2 (ja) | 2010-04-21 | 2010-04-21 | 不揮発性記憶装置 |
US13/040,756 US20110260131A1 (en) | 2010-04-21 | 2011-03-04 | Nonvolatile semiconductor memory device |
US14/080,460 US20140070157A1 (en) | 2010-04-21 | 2013-11-14 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010097775A JP5491941B2 (ja) | 2010-04-21 | 2010-04-21 | 不揮発性記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011228522A JP2011228522A (ja) | 2011-11-10 |
JP5491941B2 true JP5491941B2 (ja) | 2014-05-14 |
Family
ID=44815031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010097775A Expired - Fee Related JP5491941B2 (ja) | 2010-04-21 | 2010-04-21 | 不揮発性記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20110260131A1 (ja) |
JP (1) | JP5491941B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5388710B2 (ja) | 2009-06-12 | 2014-01-15 | 株式会社東芝 | 抵抗変化メモリ |
JP5439147B2 (ja) * | 2009-12-04 | 2014-03-12 | 株式会社東芝 | 抵抗変化メモリ |
US8724369B2 (en) * | 2010-06-18 | 2014-05-13 | Sandisk 3D Llc | Composition of memory cell with resistance-switching layers |
US9142767B2 (en) | 2011-09-16 | 2015-09-22 | Micron Technology, Inc. | Resistive memory cell including integrated select device and storage element |
US9349445B2 (en) * | 2011-09-16 | 2016-05-24 | Micron Technology, Inc. | Select devices for memory cell applications |
TWI458077B (zh) * | 2012-05-31 | 2014-10-21 | Ind Tech Res Inst | 電阻式隨機存取記憶體及其製造方法 |
US9190144B2 (en) * | 2012-10-12 | 2015-11-17 | Micron Technology, Inc. | Memory device architecture |
US9130020B2 (en) * | 2013-02-01 | 2015-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
US8969843B2 (en) | 2013-02-21 | 2015-03-03 | Kabushiki Kaisha Toshiba | Memory device |
JP5826779B2 (ja) * | 2013-02-27 | 2015-12-02 | 株式会社東芝 | 不揮発性半導体記憶装置 |
EP2858118B1 (en) * | 2013-10-07 | 2016-09-14 | IMEC vzw | Selector for RRAM |
US9263675B2 (en) * | 2014-02-19 | 2016-02-16 | Micron Technology, Inc. | Switching components and memory units |
US9246087B1 (en) * | 2014-11-24 | 2016-01-26 | Intermolecular, Inc. | Electron barrier height controlled interfaces of resistive switching layers in resistive random access memory cells |
US11056258B2 (en) * | 2015-02-04 | 2021-07-06 | Panasonic Intellectual Property Management Co., Ltd. | Magnetic material and production method therefor |
US9443910B1 (en) * | 2015-07-09 | 2016-09-13 | Sandisk Technologies Llc | Silicided bit line for reversible-resistivity memory |
US9871044B2 (en) | 2015-11-06 | 2018-01-16 | Micron Technology, Inc. | Enhanced charge storage materials, related semiconductor memory cells and semiconductor devices, and related systems and methods |
US9779808B2 (en) * | 2016-03-07 | 2017-10-03 | Toshiba Memory Corporation | Resistance random access memory device and method for operating same |
US9659998B1 (en) * | 2016-06-07 | 2017-05-23 | Macronix International Co., Ltd. | Memory having an interlayer insulating structure with different thermal resistance |
CN110838542A (zh) * | 2018-08-15 | 2020-02-25 | 旺宏电子股份有限公司 | 电阻式存储器元件及其制作方法 |
KR102226206B1 (ko) * | 2020-02-06 | 2021-03-11 | 포항공과대학교 산학협력단 | 이중 pn 접합을 포함하는 메모리 소자 및 그 구동방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07249742A (ja) * | 1994-03-14 | 1995-09-26 | Matsushita Electron Corp | 半導体装置 |
JP2000277757A (ja) * | 1999-03-26 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP3693247B2 (ja) * | 1999-09-27 | 2005-09-07 | 松下電器産業株式会社 | 磁気抵抗効果記憶素子およびその製造方法 |
US7034332B2 (en) * | 2004-01-27 | 2006-04-25 | Hewlett-Packard Development Company, L.P. | Nanometer-scale memory device utilizing self-aligned rectifying elements and method of making |
US8031509B2 (en) * | 2008-12-19 | 2011-10-04 | Unity Semiconductor Corporation | Conductive metal oxide structures in non-volatile re-writable memory devices |
JP2009130139A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
JP5531296B2 (ja) * | 2008-09-02 | 2014-06-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US20100078758A1 (en) * | 2008-09-29 | 2010-04-01 | Sekar Deepak C | Miim diodes |
JP5388710B2 (ja) * | 2009-06-12 | 2014-01-15 | 株式会社東芝 | 抵抗変化メモリ |
JP4945609B2 (ja) * | 2009-09-02 | 2012-06-06 | 株式会社東芝 | 半導体集積回路装置 |
-
2010
- 2010-04-21 JP JP2010097775A patent/JP5491941B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-04 US US13/040,756 patent/US20110260131A1/en not_active Abandoned
-
2013
- 2013-11-14 US US14/080,460 patent/US20140070157A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2011228522A (ja) | 2011-11-10 |
US20110260131A1 (en) | 2011-10-27 |
US20140070157A1 (en) | 2014-03-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5491941B2 (ja) | 不揮発性記憶装置 | |
JP5161911B2 (ja) | 抵抗変化メモリ | |
JP5388710B2 (ja) | 抵抗変化メモリ | |
US9627614B2 (en) | Resistive switching for non volatile memory device using an integrated breakdown element | |
JP5213370B2 (ja) | 可変抵抗物質を含む不揮発性メモリ素子 | |
US9397141B2 (en) | Current selector for non-volatile memory in a cross bar array based on defect and band engineering metal-dielectric-metal stacks | |
US8023312B2 (en) | Nonvolatile semiconductor memory device | |
US8325535B2 (en) | Nonvolatile semiconductor storage device | |
KR102444945B1 (ko) | 스위칭 소자, 및 스위칭 소자를 선택 소자로서 구비하는 저항 변화 메모리 장치 | |
US20080211011A1 (en) | Nonvolatile semiconductor memory element and nonvolatile semiconductor memory device | |
US8927955B2 (en) | Resistance change memory | |
WO2014150381A1 (en) | Nonvolatile resistive memory element with an oxygen-gettering layer | |
US8866118B2 (en) | Morphology control of ultra-thin MeOx layer | |
KR20090045653A (ko) | 다이오드-스토리지 노드를 포함하는 비휘발성 메모리 소자및 이를 포함하는 크로스 포인트 메모리 어레이 | |
JP6153479B2 (ja) | 半導体記憶装置 | |
TW201212317A (en) | Memory cell with resistance-switching layers | |
JP5269010B2 (ja) | 不揮発性半導体記憶装置 | |
US9112147B2 (en) | Semiconductor memory device | |
US20170062522A1 (en) | Combining Materials in Different Components of Selector Elements of Integrated Circuits | |
KR101787751B1 (ko) | 오믹 접합층을 가지는 저항변화 메모리 | |
KR20120043343A (ko) | 정류특성을 가지는 저항변화 메모리 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120815 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140228 |
|
LAPS | Cancellation because of no payment of annual fees |