JP2009130139A - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】第1及び第2の配線とメモリセルとを精度良く位置決めする。
【解決手段】第1の配線材料を形成し、第1の配線材料の上にメモリセルを構成するメモリセル材料を積層する。積層された第1の配線材料及びメモリセル及びメモリセル材料に第1方向に延びる複数の平行な第1の溝を形成して第1方向に延びる第1の配線27及びこの第1の配線27に自己整合された第1の溝で分離されたメモリセル材料を形成する。次に、第1の溝に層間絶縁膜を埋め込んでブロック体を形成する。ブロック体の上に第2の配線材料を積層し、第2の配線材料が積層されたブロック体に、第1方向と交差する第2方向に延び、深さが第1の配線27に達する複数の平行な第2の溝を形成して前記第2方向に延びる第2の配線36及びこの第2の配線36に自己整合された、第1及び第2の溝で分離されたメモリセル28〜32を形成する。
【選択図】図15
【解決手段】第1の配線材料を形成し、第1の配線材料の上にメモリセルを構成するメモリセル材料を積層する。積層された第1の配線材料及びメモリセル及びメモリセル材料に第1方向に延びる複数の平行な第1の溝を形成して第1方向に延びる第1の配線27及びこの第1の配線27に自己整合された第1の溝で分離されたメモリセル材料を形成する。次に、第1の溝に層間絶縁膜を埋め込んでブロック体を形成する。ブロック体の上に第2の配線材料を積層し、第2の配線材料が積層されたブロック体に、第1方向と交差する第2方向に延び、深さが第1の配線27に達する複数の平行な第2の溝を形成して前記第2方向に延びる第2の配線36及びこの第2の配線36に自己整合された、第1及び第2の溝で分離されたメモリセル28〜32を形成する。
【選択図】図15
Description
本発明は、クロスポイント型メモリセルを利用した不揮発性半導体装置の製造方法に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすRRAM素子等が知られている。(特許文献1)。
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、上下の配線の交差部にメモリセルを配置するというクロスポイント構造を採用することができる。このため、容易に形成可能であり、更なる高集積化が図れるという利点がある(特許文献2)。
特開2006−344349号、段落0021
特開2005−522045号
しかし、上述した従来のクロスポイント型メモリセルを利用した不揮発性半導体記憶装置では、メモリセル材料からなる積層体ブロックをピラー形状で残してメモリセルを形成するようにしているため、メモリセルを微細化、高集積化の進展と共に、上下の配線とメモリセルとの位置合わせが困難になるという問題がある。メモリセルと配線とがずれて配置されると、メモリセルと配線との接続部の抵抗値が増大し、動作マージンが低下するという問題がある。
本発明は、このような問題点に鑑みなされたもので、第1及び第2の配線とメモリセルとを精度良く位置決めすることができる不揮発性半導体装置の製造方法を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置の製造方法は、第1の配線材料を形成する工程と、前記第1の配線材料の上にメモリセルを構成するメモリセル材料を積層する工程と、積層された前記第1の配線材料及びメモリセル材料に第1方向に延びる複数の平行な第1の溝を形成して前記第1方向に延びる第1の配線及びこの第1の配線に自己整合された前記第1の溝で分離されたメモリセル材料を形成する工程と、前記第1の溝に層間絶縁膜を埋め込んでブロック体を形成する工程と、前記ブロック体の上に第2の配線材料を積層する工程と、前記第2の配線材料が積層されたブロック体に、前記第1方向と交差する第2方向に延び、深さが前記第1の配線の上面に達する複数の平行な第2の溝を形成して前記第2方向に延びる第2の配線及びこの第2の配線に自己整合された、前記第1及び第2の溝で分離されたメモリセルを形成する工程とを備えたことを特徴とする。
本発明の他の態様に係る不揮発性半導体装置の製造方法は、半導体基板の上に第1層間絶縁膜を形成する工程と、この第1層間絶縁膜の上に第1の配線材料を形成する工程と、前記第1の配線材料の上にメモリセルを構成するメモリセル材料を積層する工程と、積層された前記第1の配線材料及びメモリセル材料に第1方向に延びる複数の平行な第1の溝を形成して前記第1方向に延びる第1の配線及びこの第1の配線に自己整合された前記第1の溝で分離されたメモリセル材料を形成する工程と、前記第1の溝に第2の層間絶縁膜を埋め込んでブロック体を形成すると共に前記メモリセル材料が露出するように前記ブロック体の表面を平坦化する工程と、前記平坦化されたブロック体の上に第2の配線材料を積層する工程と、前記第2の配線材料が積層されたブロック体に前記第1方向と交差する第2方向に延び深さが前記第1の配線の上面に達する複数の平行な第2の溝を形成して前記第2方向に延びる第2の配線及びこの第2の配線に自己整合された、前記第1及び第2の溝で分離されたメモリセルを形成する工程と、前記第2の溝に第3の層間絶縁膜を埋め込む工程とを備えたことを特徴とする。
本発明によれば、第1及び第2の配線とメモリセルとを精度良く位置決めすることができる。
以下、図面を参照して、この発明の実施の形態を説明する。
[実施形態]
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するReRAM(可変抵抗素子)を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。
データ入出力バッファ4は、図示しない外部のホストにI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。また、ホストからデータ入出力バッファ4に供給されたコマンドは、コマンド・インターフェイス6に送られる。コマンド・インターフェイス6は、ホストからの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン7によってパルスジェネレータ9が制御される。この制御により、パルスジェネレータ9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。
[メモリセルアレイ及びその周辺回路]
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。
複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW,WSi,NiSi,CoSi等を用いることができる。
メモリセルMCは、図3に示すように、可変抵抗素子VRと非オーミック素子NOの直列接続回路からなる。
可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極EL1,EL2が配置される。電極材としては、Pt,Au,Ag,TiAlN,SrRuO,Ru,RuN,Ir,Co,Ti,TiN,TaN,LaNiO,Al,PtIrOx, PtRhOx,Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子VRは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの(ReRAM)を用いることができる。
図4及び図5は、この可変抵抗素子の例を示す図である。図4に示す可変抵抗素子VRは、電極層11、13の間に記録層12を配置してなる。記録層12は、少なくとも2種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも1種類は電子が不完全に満たされたd軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、0.32nm以下とする。具体的には、化学式AxMyXz(AとMは互いに異なる元素)で表され、例えばスピネル構造(AM2O4)、イルメナイト構造(AMO3)、デラフォサイト構造(AMO2)、LiMoN2構造(AMN2)、ウルフラマイト構造(AMO4)、オリビン構造(A2MO4)、ホランダイト構造(AxMO2)、ラムスデライト構造(AxMO2)ぺロブスカイト構造(AMO3)等の結晶構造を持つ材料により構成される。
図4の例では、AがZn、MがMn、XがOである。記録層12内の小さな白丸は拡散イオン(Zn)、大きな白丸は陰イオン(O)、小さな黒丸は遷移元素イオン(Mn)をそれぞれ表している。記録層12の初期状態は高抵抗状態であるが、電極層11を固定電位、電極層13側に負の電圧を印加すると、記録層12中の拡散イオンの一部が電極層13側に移動し、記録層12内の拡散イオンが陰イオンに対して相対的に減少する。電極層13側に移動した拡散イオンは、電極層13から電子を受け取り、メタルとして析出するため、メタル層14を形成する。記録層12の内部では、陰イオンが過剰となり、結果的に記録層12内の遷移元素イオンの価数を上昇させる。これにより、記録層12はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層12を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態(低抵抗状態)を初期状態(高抵抗状態)にリセットするには、例えば記録層12に大電流を充分な時間流してジュール加熱して、記録層12の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図5の例は、電極層11,13に挟まれた記録層15が第1化合物層15aと第2化合物層15bの2層で形成されている。第1化合物層15aは電極層11側に配置され化学式AxM1yX1zで表記される。第2化合物層15bは電極層13側に配置され第1化合物層15aの陽イオン元素を収容できる空隙サイトを有している。
図5の例では、第1化合物層15aにおけるAがMg、M1がMn、X1がOである。第2化合物層15bには、遷移元素イオンとして黒丸で示すTiが含まれている。また、第1化合物層15a内の小さな白丸は拡散イオン(Mg)、大きな白丸は陰イオン(O)、二重丸は遷移元素イオン(Mn)をそれぞれ表している。なお、第1化合物層15aと第2化合物層15bとは、2層以上の複数層となるように積層されていても良い。
この可変抵抗素子VRにおいて、第1化合物層15aが陽極側、第2化合物層15bが陰極側となるように、電極層11,13に電位を与え、記録層15に電位勾配を発生させると、第1化合物層15a内の拡散イオンの一部が結晶中を移動し、陰極側の第2化合物層15b内に進入する。第2化合物層15bの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第1化合物層15a側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第1化合物層15a内の遷移元素イオンの価数が上昇し、第2化合物層15b内の遷移元素イオンの価数が減少する。初期状態において、第1及び第2の化合物層15a,15bが高抵抗状態であるとすれば、第1化合物層15a内の拡散イオンの一部が第2化合物層15b内に移動することにより、第1及び第2化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態(低抵抗状態)を消去状態(高抵抗状態)にリセットするには、先の例と同様に、記録層15に大電流を充分な時間流してジュール加熱して、記録層15の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
非オーミック素子NOは、例えば図6に示すように、(a)ショットキーダイオード、(b)PN接合ダイオード、(c)PINダイオード等の各種ダイオード、(d)MIM(Metal-Insulator-Metal)構造、(e)SIS構造(Silicon-Insulator-Silicon)等からなる。ここにもバリアメタル層、接着層を形成する電極EL2,EL3を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、MIM構造、SIS構造等の場合にはバイポーラ動作を行うことが可能である。
また、図7に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図8は、図7のII−II′断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0,MC1で共有され、ビット線BL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WL1jがその上下のメモリセルMC2,MC3で共有されている。また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
なお、メモリセルアレイ1は、幾つかのメモリセル群のMATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、セクタ毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。
図9は、非オーミック素子NOとしてダイオードSDを用いたメモリセルアレイ1及びその周辺回路の回路図である。ここでは、説明を簡単にするため、1層構造であるとして説明を進める。
図9において、メモリセルMCを構成するダイオードのアノードはワード線WLに接続され、カソードは可変抵抗素子VRを介してビット線BLに接続されている。各ビット線BLの一端はカラム制御回路2の一部である選択回路2aに接続されている。また、各ワード線WRの一端はロウ制御回路3の一部である選択回路3aに接続されている。
選択回路2aは、ビット線BL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0からなる。選択PMOSトランジスタQP0のソースは、高電位電源Vccに接続されている。選択NMOSトランジスタQN0のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線BDSに接続されている。トランジスタQP0,QN0の共通ドレインは、ビット線BLに接続され、共通ゲートには、各ビット線BLを選択するビット線選択信号BSiが供給されている。
また、選択回路3aは、ワード線WL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP1及び選択NMOSトランジスタQN1からなる。選択PMOSトランジスタQP1のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線WDSに接続されている。選択NMOSトランジスタQN1のソースは、低電位電源Vssに接続されている。トランジスタQP1,QN1の共通ドレインは、ワード線WLに接続され、共通ゲートには、各ワード線WLを選択するワード線選択信号/WSiが供給されている。
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線WL1につながる複数のメモリセルMCのデータを一括で読み出す場合には、各ビット線BL0〜BL2に対して個別にセンスアンプが配置され、各ビット線BL0〜BL2は、ビット線選択信号BSで、選択回路2aを介して、個別にセンスアンプに接続される。
また、メモリセルアレイ1は、図7に示した回路とは、ダイオードSDの極性を逆にして、ビット線BL側からワード線WL側に電流が流れるようにしても良い。
図10は、上述したメモリ構造を一段含む不揮発性メモリの断面図である。ウェル22が形成されたシリコン基板21上には周辺回路を構成するトランジスタの不純物拡散層23及びゲート電極24が形成されている。その上に第1層間絶縁膜25が堆積さされている。この第1層間絶縁膜25には、シリコン基板21の表面に達するビア26が適宜形成されている。第1層間絶縁膜25の上には、メモリセルアレイの第1の配線であるワード線WLを構成する第1メタル27が、例えばW等の低抵抗金属で形成されている。この第1メタル27の上層に、バリアメタル28が形成されている。なお、第1メタル27の下層にバリアメタルを形成しても良い。これらのバリアメタルは、Ti及びTiNの両方又は一方により形成することができる。バリアメタル28の上方には、ダイオード等の非オーミック素子29が形成されている。この非オーミック素子29の上には、第1電極30、可変抵抗素子31及び第2電極32がこの順に形成されている。これにより、バリアメタル28から第2電極32までがメモリセルMCとして構成されている。なお、第1電極30の下部及び第2電極32の上部にバリアメタルが挿入されていても良いし、上部電極32の下側及び下部電極の上側にバリアメタル、接着層等が挿入されていても良い。隣接するメモリセルMCとメモリセルMCとの間は第2層間絶縁膜34及び第3層間絶縁膜35で埋められている(但し、第2層間絶縁膜34は、図10では図示していない)。更に、メモリセルアレイの各メモリセルMCの上にワード線WLと直交する方向に延びる第2の配線であるビット線BLを構成する第2メタル36が形成されている。その上に、第4層間絶縁膜37及びメタル配線層38が形成され、可変抵抗メモリである不揮発性メモリが形成されている。なお、多層構造を実現するためには、バリアメタル28から上部電極32までの積層とメモリセルMC間の第2,第3層間絶縁膜34,35の形成を、必要な層数分だけ繰り返せば良い。
[実施形態の製造方法]
次に、図10に示した本実施形態に係る不揮発性メモリの製造方法について説明する。
次に、図10に示した本実施形態に係る不揮発性メモリの製造方法について説明する。
シリコン基板21上にまず必要な周辺回路を構成するトランジスタ等を形成するためのFEOL(Front End Of Line)プロセスを実行し、その上に第1層間絶縁膜25を堆積させる。また、ビア26もここで作成しておく。
続いて、第1メタル27以降の上層部が形成される。
図11〜図16は、上層部の形成工程を工程順に示した斜視図である。これら図11〜図16を適宜参照しながら、上層部の形成プロセスを説明する。
上述したように、第1層間絶縁膜25及びビア26が形成されたら、その上にメモリセルアレイの第1メタル27となる層27a(第1の配線材料)を堆積し、その後、メモリセル材料として、バリアメタル28となる層28aの形成、非オーミック素子29となる層29aの堆積、第1電極30となる層30aの堆積、可変抵抗素子31となる層31aの堆積、及び第2電極32となる層32aの堆積を順次実行する。以上の工程により、図11に示す上層部の積層体が形成される。
続いて、積層体の上面に図示しないTEOS等のハードマスクを形成し、これをマスクとして第1の異方性エッチングを行い、図12に示すようなワード線WLに沿った第1の溝41を形成して積層体の分離を行う。
次に、溝41に第2層間絶縁膜34を埋め込む。この第2層間絶縁膜34の材料は絶縁性が良く、低容量、埋め込み特性が良いものが好適である。続いてCMP等による平坦化処理を行い、余分な第2の層間絶縁膜34の除去と、上部電極32の露出を行ってブロック体を形成する。この平坦化処理後のブロック体を図13に示す。
次にCMP後のブロック体の平坦化部に第2メタル36となるタングステン等の層36a(第2の配線材料)を積層する。この工程後の状態を図14に示す。
その後、第1のエッチング加工と交差する方向のL/Sで、第2のエッチング加工を行う。これにより、図15に示すように、ビット線BLと直交するワード線WLに沿った第2の溝42が形成され、同時にビット線BLとワード線WLのクロスポイントに柱状に分離されたメモリセルMCが自己整合的に形成される。続いて、第3の層間絶縁膜35の埋め込みと第3の層間絶縁膜35の平坦化を行うことにより、図16に示すようなクロスポイント型のメモリアレイ層が形成可能となる。
このように、べた膜の積み重ねから互いに直交するL/Sの2回のパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのセル部が形成される。
また、以上の積層構造の形成を繰り返すことにより、多層タイプのクロスポイント型のメモリセルアレイの形成が可能である。
なお、第1の溝41及び第2の溝42の形成は、上述したように、TEOS,SiO2,SiN,アモルファスSi等のハードマスクを用いたエッチングを用いても良いし、この他の方法として、ナノインプリント技術を利用しても良い。
ナノインプリント技術を利用する場合には、まず、粘度の低い液状のレジストを積層体、ブロック体の上面に滴下し、その上に石英製のテンプレートを非常に小さい力で押し付ける。テンプレートには、その下面に複数本の平行な溝を形成しておく。テンプレートは、フォトリソグラフィ等の通常の方法により加工されるが、10nmオーダまでのL/Sでの微細加工が可能であるため、このテンプレートを用いて微細なクロスポイント構造を作成することができる。このテンプレートを、積層体、ブロック体に押し付け、溝の内部にレジストを隙間無く充填する。次に、テンプレートに紫外線を照射し、レジストを感光させることにより、レジストの架橋を促し、テンプレートを取り外す。これにより、レジストパターンを形成する。レジストの滴下からレジストの感光までを、ステップ・アンド・リピートで繰り返すことにより、積層体、ブロック体の全体にレジストパターンを形成することかできる。
[その他の実施形態]
なお、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、MRAM素子、PFRAM、RRAM等、種々のクロスポイント型の多層メモリに適用可能である。
なお、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、MRAM素子、PFRAM、RRAM等、種々のクロスポイント型の多層メモリに適用可能である。
1…メモリセルアレイ、2…カラム制御回路、3…ロウ制御回路、4…データ入出力バッファ、5…アドレスレジスタ、6…コマンド・インターフェイス、7…ステートマシン、9…パルスジェネレータ、21…シリコン基板、25…第1層間絶縁膜、26…ビア、27…第1メタル、28…バリアメタル、29…非オーミック素子、30…第1電極、31…可変抵抗素子、32…第2電極、34…第2層間絶縁膜、35…第3層間絶縁膜、36…第2メタル、37…第4層間絶縁膜。
Claims (5)
- 第1の配線材料を形成する工程と、
前記第1の配線材料の上にメモリセルを構成するメモリセル材料を積層する工程と、
積層された前記第1の配線材料及びメモリセル材料に第1方向に延びる複数の平行な第1の溝を形成して前記第1方向に延びる第1の配線及びこの第1の配線に自己整合された前記第1の溝で分離されたメモリセル材料を形成する工程と、
前記第1の溝に層間絶縁膜を埋め込んでブロック体を形成する工程と、
前記ブロック体の上に第2の配線材料を積層する工程と、
前記第2の配線材料が積層されたブロック体に、前記第1方向と交差する第2方向に延び、深さが前記第1の配線の上面に達する複数の平行な第2の溝を形成して前記第2方向に延びる第2の配線及びこの第2の配線に自己整合された、前記第1及び第2の溝で分離されたメモリセルを形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板の上に第1層間絶縁膜を形成する工程と、
この第1層間絶縁膜の上に第1の配線材料を形成する工程と、
前記第1の配線材料の上にメモリセルを構成するメモリセル材料を積層する工程と、
積層された前記第1の配線材料及びメモリセル材料に第1方向に延びる複数の平行な第1の溝を形成して前記第1方向に延びる第1の配線及びこの第1の配線に自己整合された前記第1の溝で分離されたメモリセル材料を形成する工程と、
前記第1の溝に第2の層間絶縁膜を埋め込んでブロック体を形成すると共に前記メモリセル材料が露出するように前記ブロック体の表面を平坦化する工程と、
前記平坦化されたブロック体の上に第2の配線材料を積層する工程と、
前記第2の配線材料が積層されたブロック体に前記第1方向と交差する第2方向に延び深さが前記第1の配線の上面に達する複数の平行な第2の溝を形成して前記第2方向に延びる第2の配線及びこの第2の配線に自己整合された、前記第1及び第2の溝で分離されたメモリセルを形成する工程と、
前記第2の溝に第3の層間絶縁膜を埋め込む工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記半導体基板に周辺回路を形成する工程と、
前記第1の層間絶縁膜に前記周辺回路と前記第1及び第2の配線とを接続するビア配線を形成する工程と
を備えたことを特徴とする請求項2記載の不揮発性半導体記憶装置の製造方法。 - 前記第1及び第2の溝を形成する工程は、ナノインプリント技術によって形成されたライン・アンド・スペースのマスクを使用したエッチング工程であることを特徴とする請求項1〜3のいずれか1項記載の不揮発性半導体記憶装置の製造方法。
- 前記第1及び第2の溝を形成する工程は、ハードマスク材料によって形成されたライン・アンド・スペースのマスクを使用したエッチング工程であることを特徴とする請求項1〜3のいずれか1項記載の不揮発性半導体記憶装置の製造方法。
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