JP2010192718A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】高集積度・低コスト性を確保しつつ、高速性・低消費電力性に優れた可変抵抗素子を用いた不揮発性半導体記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、前記第１及び第２の配線の下層又は上層に形成されたソース線、並びに前記第１及び第２の配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイ層を備える。前記メモリセルは、前記第１の配線と前記ソース線との間に直列に接続された可変抵抗素子及びトランジスタを備える。前記可変抵抗素子は、電気的書き換えが可能で抵抗値をデータとして不揮発に記憶し、前記トランジスタは、側面に前記第２の配線をゲートとして配置した柱状トランジスタであることを特徴とする。
【選択図】図６Ａ

Description

本発明は、不揮発性半導体記憶装置に関し、特に、電気的書き換えが可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子を用いた不揮発性半導体記憶装置及びその製造方法に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
ＲｅＲＡＭの可変抵抗素子には、２種の動作モードがあることが知られている。１つは、印加電圧の極性を変えることなく、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えるもので、これはユニポーラ型と称させる。もう一つは、印加電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを切り換えるもので、これはバイポーラ型と称される。
ユニポーラ型のメモリセルは、可変抵抗素子とダイオード等の整流素子との直列接続からなるため、メモリセルアレイの積層が容易であり、不揮発性メモリを３次元構造化することで、更に高集積化を図ることができる（特許文献２）。但し、ダイオードを使用したユニポーラ型のメモリセルを用いたメモリセルアレイの場合、メモリセルアクセスの際、予め全てのワード線を立ち上げる必要がありファーストアクセスが遅い。また、多くのメモリセルに逆バイアスがかかるため、消費電流が増大し、それに伴いスループットも制限されるという欠点がある。
一方、ダイオードの代わりにトランジスタを用いたメモリセルは、メモリセルアクセスの際、選択ワード線及びビット線だけを動かせば良いので、ファーストアクセスを早くすることができる。また、消費電流も小さく、高いスループットを得ることができる。更には、ビット線及びワード線のソース電圧に対する印加電圧極性を変えることでバイポーラ型としても動作する。但し、ダイオードを用いたメモリセルに比べ、集積度が劣るため問題となる。
特開２００６−３４４３４９号、段落００２１ 特開２００５−５２２０４５号
本発明は、高集積度・低コスト性を確保しつつ、高速性・低消費電力性に優れた可変抵抗素子を用いた不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、前記第１及び第２の配線の下層又は上層に形成されたソース線、並びに前記第１及び第２の配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイ層を備える。前記メモリセルは、前記第１の配線と前記ソース線との間に直列に接続された可変抵抗素子及びトランジスタを備える。前記可変抵抗素子は、電気的書き換えが可能で抵抗値をデータとして不揮発に記憶し、前記トランジスタは、側面に前記第２の配線をゲートとして配置した柱状トランジスタであることを特徴とする。
本発明の他の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された複数の第１のメモリセルを有する第１のメモリセルアレイ層を備えた第１のメモリ部と、複数の第３の配線、前記第３の配線に交差する複数の第４の配線、前記第３及び第４の配線の下層又は上層に形成されたソース線、並びに前記第３及び第４の配線の各交差部に配置された複数の第２のメモリセルを有する第２のメモリセルアレイ層を備えた第２のメモリ部と、前記第１及び第２のメモリ部の記憶動作を制御する制御部とを備える。前記第１のメモリセルは、前記第１の配線と前記第２の配線の間に直列に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及びダイオードを備え、前記第２のメモリセルは、前記第３の配線と前記ソース線との間に直列に接続された可変抵抗素子及びトランジスタを備え、前記可変抵抗素子は、電気的書き換えが可能で抵抗値をデータとして不揮発に記憶し、前記トランジスタは、側面に前記第４の配線をゲートとして配置した柱状トランジスタであることを特徴とする。
本発明の他の一態様に係る不揮発性半導体記憶装置の製造方法は、第１の配線層、第１の絶縁層及び第２の配線層を順次形成する工程と、前記第２の配線層を選択的にエッチングして所定方向に延びる複数の第２の配線を形成する工程と、前記第２の配線の上に第２の絶縁層を形成する工程と、前記第２の絶縁層、前記第２の配線及び前記第１の絶縁層を貫通するようにメモリセル形成孔を形成する工程と、前記メモリセル形成孔の内周面に絶縁層を形成する工程と、前記内周面に絶縁層が形成された前記メモリセル形成孔にトランジスタを構成するシリコン層と可変抵抗素子を順次積層する工程とを備えたことを特徴とする。
本発明によれば、高集積度・低コスト性を確保しつつ、高速性・低消費電力性に優れた可変抵抗素子を用いた不揮発性半導体記憶装置及びその製造方法を提供することができる。
本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部の斜視図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。 同実施形態に係る不揮発性半導体記憶装置において、書き込み動作を実現するパルス電圧を示すグラフである。 図２におけるI-I´線で切断して矢印方向に見た断面図である。 図２におけるII-II´線で切断して矢印方向に見た断面図である。 図２における不揮発性半導体素子の積層方向上面から見た図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示す断面図である。 同実施形態に係る他の不揮発性半導体記憶装置のメモリセルアレイの一部を示す断面図である。 本発明の第３の実施形態に係るメモリシステムを示すブロック図である。 本実施形態に係るメモリチップを示すブロック図である。 比較例に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図である。 同比較例に係る不揮発性半導体記憶装置において、書き込み動作を実現するパルス電圧を示すグラフである。 他の比較例に係る不揮発性半導体記憶装置のメモリセル１つ分の断面図である。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
［全体システム］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
この不揮発性半導体記憶装置は、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ８からのパルスの高さ・幅を制御する。このパラメータは、メモリ層ごとの書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることも可能である。
［メモリセルアレイの概要］
図２は、メモリセルアレイ１の一例であるメモリセルアレイ１００の一部を示す斜視図である。
メモリセルアレイ１００は、図示しないシリコン基板上に形成された平面状のソース線ＳＬを備える。このソース線ＳＬの上方に、図中II-II´線方向（以下、“ロウ方向”と呼ぶ）に延びる複数のワード線ＷＬ０〜ＷＬ３と、I-I´線方向（以下、“カラム方向”と呼ぶ）に延び、ワード線ＷＬと交差する複数のビット線ＢＬ０〜ＢＬ２を備える。これらワード線ＷＬ、ビット線ＢＬ、及びソース線ＳＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。さらに、これら複数のワード線ＷＬ及びビット線ＢＬの各交差部には、メモリセルＭＣが配置されている。
各メモリセルＭＣは、ソース線ＳＬ及びビット線ＢＬ間に、ワード線ＷＬを貫通する円柱状に形成されている。このうち、ワード線ＷＬより上の部分は可変抵抗素子ＶＲ、その他の部分はｐ＋型の不純物がドープされたポリシリコン（p-Si）となっている。このポリシリコンとワード線ＷＬとの間には、ゲート絶縁膜ＧＩＳが介在しており、これらゲート絶縁層ＧＩＳ及びポリシリコンによってトランジスタが構成される。さらに、このトランジスタＴＲと可変抵抗素子ＶＲによりメモリセルＭＣが構成される。
図３は、可変抵抗素子ＶＲの例を示す図である。図３に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ぺロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図３の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
次に、本実施形態に用いるトランジスタを用いたメモリセルＭＣへのセット／リセット動作について説明する。
まず、本実施形態について説明する前に、ダイオードを用いたメモリセルに対するセット／リセット動作について説明する。
図２１は、比較例に係るメモリセルアレイの一部を示す等価回路図である。このメモリセルアレイは、互いに交差する複数のワード線ＷＬ及びビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に配置され、直列接続されたダイオードＤｉ及び可変抵抗素子ＶＲからなるメモリセルＭＣを備える。
図２２は、図２１に示すワード線ＷＬ１及びビット線ＢＬ１の交差部に接続されたメモリセルＭＣ１に対するセット動作時の動作波形図である。
メモリセルアレイのワード線ＷＬ及びビット線ＢＬは、通常、 “Ｌ”となっている。
セット動作は、所定の期間ｔ＿ＳＥＴ（例えば、１０ｎｓ〜１００ｎｓ）、非選択ワード線ＷＬ２及び選択ビット線ＢＬ１を可変抵抗素子ＶＲのセット動作に必要なセット電圧ＶＳＥＴにする。セット電圧ＶＳＥＴは、例えば１．５Ｖ、ダイオードＤｉの順電圧を０．６Ｖを考慮すると２．１Ｖとなる。その結果、メモリセルＭＣ１のダイオードＤｉに順バイアスがかかり図２１の矢印方向に電流が流れ、メモリセルＭＣ１の可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態に遷移する。一方、他のメモリセルＭＣのダイオードＤｉには逆バイアスがかかるため、メモリセルＭＣの可変抵抗素子ＶＲには電圧が印加されず、抵抗状態は遷移しない。
リセット動作については、期間ｔ＿ＳＥＴより長い期間ｔ＿ＲＥＳＥＴ（例えば、５００ｎｓ〜２μｓ）、非選択ワード線ＷＬ１及び選択ビット線ＢＬ１に可変抵抗素子ＶＲのリセット動作に必要なセット電圧より低いリセット電圧ＶＲＥＳＥＴにすれば良い。リセット電圧ＶＲＥＳＥＴは、例えば０．６Ｖ、ダイオードＤｉの順電圧１．０Ｖを考慮すると１．６Ｖとなる。これにより、可変抵抗素子ＶＲの内部でジュール熱が発生し、メモリセルＭＣ１は、低抵抗状態から高抵抗状態に遷移する。
続いて、本実施形態に用いるメモリセルのセット／リセット動作について説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１００の一部を示す等価回路図である。図のようにワード線ＷＬとビット線ＢＬの交差部に、トランジスタＴＲと可変抵抗素子ＶＲが直列接続されたメモリセルＭＣが配置されている。
図５は、図４に示すワード線ＷＬ１及びビット線ＢＬ１の交差部に接続されたメモリセルＭＣ１に対するセット動作時の動作波形図である。
メモリセルアレイのワード線ＷＬ及びビット線ＢＬは、通常、 “Ｌ”となっている。
セット動作は、期間ｔ＿ＳＥＴの間、選択ワード線ＷＬ１を“Ｈ”、選択ビット線ＢＬ１をセット電圧ＶＳＥＴにする。その結果、メモリセルＭＣ１のトランジスタＴＲがオンになるため、図４の矢印方向に電流が流れ、メモリセルＭＣ１の可変抵抗素子ＶＲは、高抵抗状態から低抵抗状態に遷移する。一方、他のメモリセルＭＣのトランジスタＴＲがオフのままであるため、可変抵抗素子ＶＲの抵抗状態は遷移しない。
リセット動作についても、セット動作同様、期間ｔ＿ＲＥＳＥＴの間、選択ワード線ＷＬ１を“Ｈ”にし、選択ビット線ＢＬ１にリセット電圧ＶＲＥＳＥＴを印加すれば良い。
以上から分かるように、比較例の場合、セット／リセット動作において、選択ワード線ＷＬ１を除く非選択ワード線ＷＬ全てをセット電圧ＶＳＥＴ／リセット電圧ＶＲＥＳＥＴに上昇させる必要がある。そのため、消費電力が大きくなるばかりでなく、メモリセルＭＣ１に対するファーストアクセスが遅くなることが問題となる。
一方、本実施形態の場合、図４に示すように選択ビット線ＢＬ１のみをセット電圧ＶＳＥＴ／リセット電圧ＶＲＥＳＥＴにすれば良いため、比較例に比べ、消費電力が少なく、ファーストアクセスも早くすることができる。
なお、上記の説明では、メモリセルＭＣのトランジスタＴＲとしてＣＭＯＳトランジスタを用いた場合について説明したが、バイポーラトランジスタを用いることもできる。
［メモリセルアレイの構造］
次に、このようなメモリセルを用いたメモリセルアレイの構造について説明する。
まず、本実施形態に係るメモリセルアレイの構造を説明する前に、図２３を用いて比較例となるメモリセルアレイ６００の構造を説明する。
この比較例に係るメモリセルは、シリコン基板６０１上に、ロウ方向に延びるワード線ＷＬ、ロウ方向に延びるソース線ＳＬ、及びカラム方向に延びるビット線ＢＬが、それぞれ異なる層に積層されている。ソース線ＳＬは、導電体６０４を介してシリコン基板６０１中の不純物拡散層６０２に接続されている。ビット線ＢＬは、可変抵抗素子ＶＲ及び導電体６０５を介してシリコン基板６０１中の不純物拡散層６０３に接続されている。ワード線ＷＬは、ゲート絶縁膜６０６を介して、シリコン基板６０１の不純物拡散層６０２及び６０３間の位置に接続されている。この配置の場合、メモリセルのトランジスタのゲート長方向は、カラム方向となる。またメモリセル１個を配置するためには、ソース線ＳＬ、ワード線ＷＬ、及びビット線ＢＬに接続された可変抵抗素子ＶＲそれぞれのカラム方向の幅を足した分の幅を持つ配置領域が必要となる。
続いて、本実施形態に係るメモリセルアレイ１００の構造について説明する。
図６Ａ及び図６Ｂは、図２に示したI-I´断面図及びII-II´断面図であり、図６Ｃは、メモリセルアレイの積層方向上面から見た図である。
シリコン基板１０１上には、センスアンプ回路等の周辺回路１０３が形成され、それを覆う第１絶縁膜１０２が形成されている。このように、周辺回路をメモリセルアレイ１００の下部に配置することによって、この不揮発性半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１００の面積に等しくすることができる。
第１絶縁膜１０２の上には、ソース線ＳＬとなる平面上の第１メタル１０４が、例えばW等の低抵抗金属で形成されている。この第１メタル１０４の上には、保護膜１０５、第２絶縁膜１０６を介して第２メタル１０７が形成されている。この第２メタル１０７は、ロウ方向に延びる複数の溝１０８で分割されており、それぞれがワード線ＷＬとなる。また、溝１０８の底部にある第２絶縁膜１０６、溝１０８、及び第２メタル１０７の上には、第３絶縁膜１０９が形成されている。さらに、第３絶縁膜１０９の上には、第３メタル１１４が形成されている。この第３メタル１１４は、カラム方向に延びる複数の溝１１５で分割されており、それぞれがビット線ＢＬとなる。ワード線ＷＬとビット線ＢＬの各交差部には、ソース線ＳＬ及びビット線ＢＬ間に形成された円柱状のトランジスタホール１１０が形成されている。このトランジスタホール１１０の内壁には、所定厚さの中空円柱状のゲート絶縁膜１１１が形成されている。このゲート絶縁膜１１１の内壁には、トランジスタＴＲを構成するポリシリコン１１２が、ソース線ＳＬ上面からワード線ＷＬ上面に至る高さまで埋め込まれており、このポリシリコン１１２の上からビット線ＢＬ下面に至るまで可変抵抗素子１１３が埋め込まれている。これら、ゲート絶縁膜１１１、ポリシリコン１１２、及び可変抵抗素子１１３によってメモリセルＭＣが構成されている。
さらに、第３絶縁膜１０９、溝１１５、及び第３メタル１１６の上面に第４絶縁膜１１６が形成されている。
図２３に示した比較例のように、メモリセルを二次元的な構造にした場合、メモリセルの配置領域を小さくすると、十分なチャネル長を確保することができず、ショートチャネル効果が大きくなる。したがって、配置領域の縮小は困難である。
また、ソース線ＳＬが線形状であるため、配線抵抗が大きく、消費電流の増大、及びメモリセルの特性のばらつきを生じてしまう。
その点、本実施形態によれば、ワード線ＷＬ及びビット線ＢＬの交差部にメモリセルＭＣを配置することができるため、比較例の場合より、集積度の高いメモリセルアレイを実現することができる。これに伴い、チップ面積の増大を抑制することができ、低コストを実現することができる。また、トランジスタＴＲのゲート長方向がメモリセルアレイ１００の積層方向になっているため、ショートチャネル効果も緩和することができる。
さらに、ソース線ＳＬを平面状にしたことで、配線抵抗を小さくすることができ、消費電流の増大、及びメモリセルＭＣの特性のばらつきを低減させることが可能となる。
［メモリセルアレイの製造方法］
次に、図７〜図１６を参照して、本実施形態に係るメモリセルアレイ１００の製造方法について説明する。図７Ａ〜図１６Ａは、図２のI-I´断面図であり、図７Ｂ〜図１６Ｂは、図２のII-II´断面図である。
まず、図７Ａ及び図７Ｂにおいて、図２の第１絶縁膜となる層の上面に、タングステン（W）等からなるメタル層１５４、窒化シリコン（SiN）からなる保護層１５５、酸化シリコン（SiO2）からなる絶縁層１５６、及びタングステン（W）等からなるメタル層１５７を順次堆積させる。これらは、それぞれ、ソース線ＳＬである第１メタル１０４、保護膜１０５、第２絶縁膜１０６、及び第２メタル１０７となる。
続いて、図８Ａ及び図８Ｂにおいて、メタル層１５７上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第１の異方性エッチングを行う。これにより、メタル層１５７を貫通する所定ピッチでロウ方向に延びる溝１５８が形成される。ここで、メタル層１５７は、ワード線ＷＬとなる。
続いて、図９Ａ及び図９Ｂにおいて、絶縁層１５６及びメタル層１５７の上面に酸化シリコン（SiO2）からなる絶縁層１５９を積層する。この絶縁層１５９は、第３絶縁膜１０９となる。
続いて、図１０Ａ及び図１０Ｂにおいて、保護層１５５、絶縁層１５６、メタル層１５７、及び絶縁層１５９を貫通するような円柱状のトランジスタホール１６０（図６Ａ及び図６Ｂに示すトランジスタホール１１０に相当）を形成する。トランジスタホール１６０は、メタル層１５７と整合する位置に、メモリセルアレイ１００の積層方向上面から見てマトリクス状に配置されるように形成する。
続いて、図１１Ａ及び図１１Ｂにおいて、ＣＶＤ（化学蒸着）により、トランジスタホール１６０の内壁、及び絶縁層１５９の上面を覆うように酸化シリコン（SiO2)からなるゲート絶縁層１６１を積層する。
続いて、図１２Ａ及び図１２Ｂにおいて、トランジスタホール１６０の底部、及び絶縁層１５９上面のゲート絶縁層１６１を選択的にエッチングし、除去する。この工程により、ゲート絶縁膜１１１が形成される。
続いて、図１３Ａ及び図１３Ｂにおいて、トランジスタホール１６０を埋めるように、ｐ＋型ポリシリコン（p-Si）からなるポリシリコン１６２（図２のポリシリコン１１２に相当）、及び可変抵抗素子ＶＲとなる可変抵抗材料１６３を順次堆積させる。ここで、ポリシリコン１６２は、メタル層１５７の上面程度の高さになるように堆積させる。これらポリシリコン１６２及び可変抵抗材料１６２によってメモリセルＭＣが形成される。その後、絶縁層１５９、ゲート絶縁層１６１、及び可変抵抗材料１６２の上面をＣＭＰ等により平坦化する。
続いて、図１４Ａ及び図１４Ｂにおいて、平坦化された絶縁層１５９、ゲート絶縁層１６１、及び可変抵抗材料１６２の上面にタングステン（W）等からなるメタル層１６４を堆積させる。
続いて、図１５Ａ及び図１５Ｂにおいて、メタル層１６４の上面に図示しないＴＥＯＳ等のハードマスクを形成し、これをマスクとして第２の異方性エッチングを行う。これにより、メタル層１６４を貫通する所定ピッチでカラム方向に延びる溝１６５（図２の溝１１５に相当）が形成される。この工程によって、メタル層１６４は、ビット線ＢＬとなる。
最後に、図１６Ａ及び図１６Ｂにおいて、絶縁層１５９及びメタル層１６４の上面に酸化シリコン（SiO2）からなる絶縁層１６６を積層する。この絶縁層１６６は、第４絶縁膜１１６となる。
以上のように、本実施形態によれば、バイポーラ型メモリセルの特長である高速性・低消費電力性を維持しつつ、高集積度・低コストを実現した不揮発性半導記憶装置及びその製造方法を提供することができる。
［第２の実施形態］
本発明の第２の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係るメモリセルアレイを多層構造にした不揮発性半導体記憶装置である。
図１７に示すメモリセルアレイ２００は、２層構造の一例であり、メモリセルアレイ１００の層１１６の上面に、層１０４〜１１６と同等の構造を有する層２０４〜２０６を積層させた構造となっている。
メモリセルアレイ２００を製造する場合には、メモリセルアレイ１００の製造における絶縁層１６６の積層後、図７〜図１６の工程を繰り返せば良い。
メモリセルアレイ２００によれば、メモリセルアレイ１００が有する高集積性を維持しつつ大容量の不揮発性半導体記憶装置を実現することができる。
図１８に示すメモリセルアレイ３００も、２層構造の一例であるが、メモリセルアレイ２００と異なり、ビット線１１４が上下層のメモリセルで共有されている。メモリセルアレイ１００のビット線１１４の上に、ソース線１０４、可変抵抗素子１１３、及びポリシリコン１１２と上下反転させたソース線３０４、可変抵抗素子３１３、及びポリシリコン１１２を形成した構造となっている。
メモリセルアレイ３００を製造する場合には、図１６Ａ及び図１６Ｂに示す工程の後、絶縁層１６６をビット線１１４の上面が表れるまでエッチバックし、その後、メモリセルＭＣとなる層の形成、ソース線ＳＬとなるメタル層３０４の形成を順次行えば良い。
メモリセルアレイ３００によれば、メモリセル２００と同様の大容量化を図ることができるとともに、ビット線１１４の共有化による配線層の削減で、より一層の高集積化を図ることができる。
なお、メモリセルアレイ２００及び３００は、２層構造のメモリセルアレイであったが、積層を繰り返すことがで、３以上の多層構造にすることができる。
［第３の実施形態］
本発明の第３の実施形態に係る不揮発性半導体記憶装置は、図１９及び図２０に示すように、上述したダイオードを用いたメモリセルからなるメモリセルアレイブロックと、トランジスタを用いたメモリセルからなるメモリセルアレイブロックとを共存させた半導体記憶装置となっている。
この場合、ダイオード使用型のメモリセルを用いた場合の特長である高集積性と、トランジスタ使用型のメモリセルを用いた場合の特長である高速性・低消費電力性を共存させることができる。
図１９は、ダイオード使用型のメモリセルからなる第１のメモリチップ４０１、トランジスタ使用型のメモリセルからなる第２のメモリチップ４０２、及びこれら第１及び第２のメモリチップのアクセスを制御するコントローラ４０３からなるメモリカード等のメモリシステム４００となっている。
図２０は、ダイオード使用型のメモリセルからなる第１のメモリブロック５０１、トランジスタ使用型のメモリセルからなる第２のメモリブロック５０２、及びこれら第１及び第２のメモリブロックのアクセスを制御する制御回路５０３からなるメモリチップ５００となっている。
次に、これらメモリシステム及びメモリチップの使用例について説明する。
第１の使用例として、第１のメモリチップ４０１あるいは第１のメモリブロック５０１をデータ記憶領域とし、第２のメモリチップ４０２あるいは第２のメモリブロック５０２をコード記憶領域として用いる。
この場合、ダイオード使用型メモリセルの特長である高集積性を利用した大容量のデータ記憶を実現するとともに、トランジスタ使用型メモリセルの特長である高速性を利用したコード実行を可能にしたメモリシステム４００及びメモリチップ５００を提供することができる。
第２の使用例として、第１のメモリチップ４０１あるいは第１のメモリブロック５０１をデータ主記憶領域とし、第２のメモリチップ４０２あるいは第２のメモリブロック５０２をキャッシュ領域として用いる。
この場合、トランジスタ使用型メモリセルの特長である高速性を利用し、第２のメモリチップ４０２あるいは第２のメモリブロック５０２にデータを一時記憶し、その後、ダイオード使用型メモリセルの特長である高集積性を利用した大容量の第１のメモリチップ４０１あるいは第１のメモリブロック５０１にデータを転送することができる。
第３の使用例として、トランジスタ使用型メモリセルをバイポーラ型メモリセルとして使用する。トランジスタ使用型メモリセルの場合、ビット線とワード線の印加電圧を共通ソース電圧ＶＳＳに対して極性反転させることでバイポーラ型メモリセルとして機能させることができる。バイポーラ型メモリセルにはユニポーラ型メモリセルよりも低電圧での動作が可能である。そこで、第３の使用例では、第１のメモリチップ４０１あるいは第１のメモリブロック５０１を高電圧動作領域とし、第２のメモリチップ４０２あるいは第２のメモリブロック５０２を定電圧動作領域として用いる。
この場合、高電圧を確保できる環境では、第１のメモリチップ４０１あるいは第１のメモリブロック５０１によって大容量データを扱うことができ、また、省電力が必要な環境化では、第２のメモリチップ４０２あるいは第２のメモリブロック５０２によって高速性を確保しつつ、低消費電力化を実現するメモリシステムあるいはメモリチップを提供することができる。
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、８・・・パルスジェネレータ、９、１１・・・電極層、１０・・・記録層、１２・・・メタル層、１００、２００、３００・・・メモリセルアレイ、１０１・・・シリコン基板、１０２、１０６、１０９、１１６、２０６、２０９、２１６、３０６、３０９、３１６・・・絶縁膜、１０３・・・周辺回路、１０４、２０４、３０４・・・メタル（ソース線）、１０５、２０５、３０５・・・保護膜、１０７、２０７、３０７・・・メタル（ワード線）、１０８、１１５、２０８、３０８・・・溝、１１０、２１０、３１０・・・トランジスタホール、１１１、２１１、３１１・・・ゲート絶縁膜、１１２、２１２、３１２・・・ポリシリコン（p-Si）、１１３、２１３、３１３・・・可変抵抗素子、１１４、２１４・・・メタル（ビット線）、１５４、１５７、１６４・・・メタル層、１５５・・・保護層、１５６、１５９、１６６・・・絶縁層、１５８、１６５・・・溝、１６０・・・トランジスタホール、１６１・・・ゲート絶縁層、１６２・・・ポリシリコン（p-Si）、１６３・・・可変抵抗材料、４００・・・メモリシステム、４０１、４０２・・・メモリチップ、５００・・・メモリチップ、５０１、５０２・・・メモリブロック、６００・・・メモリセルアレイ、６０２、６０３・・・不純物拡散層、６０４、６０５・・・導電体、６０６・・・ゲート絶縁膜。

Claims (5)

  1. 複数の第１の配線、前記第１の配線に交差する複数の第２の配線、前記第１及び第２の配線の下層又は上層に形成されたソース線、並びに前記第１及び第２の配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイ層を備え、
    前記メモリセルは、前記第１の配線と前記ソース線との間に直列に接続された可変抵抗素子及びトランジスタを備え、
    前記可変抵抗素子は、電気的書き換えが可能で抵抗値をデータとして不揮発に記憶し、
    前記トランジスタは、側面に前記第２の配線をゲートとして配置した柱状トランジスタである
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセルは、前記第２の配線を貫通して前記第１の配線から前記ソース線まで積層方向に延びる柱状に形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 周辺回路が形成される半導体基板を有し、
    前記半導体基板の周辺回路の上に１又は複数の前記メモリセルアレイ層が積層されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された複数の第１のメモリセルを有する第１のメモリセルアレイ層を備えた第１のメモリ部と、
    複数の第３の配線、前記第３の配線に交差する複数の第４の配線、前記第３及び第４の配線の下層又は上層に形成されたソース線、並びに前記第３及び第４の配線の各交差部に配置された複数の第２のメモリセルを有する第２のメモリセルアレイ層を備えた第２のメモリ部と、
    前記第１及び第２のメモリ部の記憶動作を制御する制御部とを備え、
    前記第１のメモリセルは、前記第１の配線と前記第２の配線の間に直列に接続された電気的書き換えが可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子及びダイオードを備え、
    前記第２のメモリセルは、前記第３の配線と前記ソース線との間に直列に接続された可変抵抗素子及びトランジスタを備え、前記可変抵抗素子は、電気的書き換えが可能で抵抗値をデータとして不揮発に記憶し、前記トランジスタは、側面に前記第４の配線をゲートとして配置した柱状トランジスタである
    ことを特徴とする不揮発性半導体記憶装置。
  5. 第１の配線層、第１の絶縁層及び第２の配線層を順次形成する工程と、
    前記第２の配線層を選択的にエッチングして所定方向に延びる複数の第２の配線を形成する工程と、
    前記第２の配線の上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層、前記第２の配線及び前記第１の絶縁層を貫通するようにメモリセル形成孔を形成する工程と、
    前記メモリセル形成孔の内周面に絶縁層を形成する工程と、
    前記内周面に絶縁層が形成された前記メモリセル形成孔にトランジスタを構成するシリコン層と可変抵抗素子を順次積層する工程と
    を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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