KR102542998B1 - 3차원 적층형 반도체 메모리 소자 - Google Patents
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Abstract
가변 저항층들을 가진 반도체 메모리 소자 및 뉴로모픽 소자가 설명된다. 상기 반도체 메모리 소자 또는 상기 뉴로모픽 소자는 제1 수평 방향으로 평행하게 연장하는 로우 라인들; 상기 제1 수평 방향과 직교하는 제2 수평 방향으로 평행하게 연장하는 컬럼 라인 스택들, 상기 컬럼 라인 스택들은 수직 방향으로 평행하게 연장하는 다수 개의 컬럼 라인들을 포함하고; 및 상기 컬럼 라인 스택들의 상기 컬럼 라인들을 수직으로 관통하는 셀 필라들을 포함할 수 있다. 상기 셀 필라들의 제1 단부들은 상기 로우 라인들과 전기적으로 연결될 수 있다. 상기 셀 필라들의 제2 단부들은 플로팅될 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 3차원 적층형 반도체 메모리 소자에 관한 것이다.
차세대 반도체 메모리 기술로 3차원 적층형 반도체 메모리 기술 및 크로스-포인트형 가변 저항성 메모리 기술이 주목받고 있다. 또한, 인공 지능 기술 등에 이용될 수 있도록 인간의 뇌를 모방한 뉴로모픽 기술도 주목 받고 있다. 상기 뉴로모픽 기술에 의한 뉴로모픽 소자는 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 상기 뉴로모픽 소자는 학습된 상태에 따라 다양한 저항 레벨들을 가질 수 있고, 상기 저항 레벨들에 따라 다양한 전압 또는 전류를 출력할 수 있다.
본 발명이 해결하고자 하는 과제는 다층의 가변 저항층들을 가짐으로써 멀티 저항 레벨을 구현할 수 있는 반도체 메모리 소자 및 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 크로스-포인트형 반도체 메모리 소자 및 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 3차원 적층된 반도체 메모리 소자 및 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 다층의 가변 저항층들을 가진 크로스-포인트형 3차원 적층된 반도체 메모리 소자 및 뉴로모픽 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 반도체 메모리 소자 또는 뉴로모픽 소자는 제1 수평 방향으로 평행하게 연장하는 로우 라인들; 상기 제1 수평 방향과 직교하는 제2 수평 방향으로 평행하게 연장하는 컬럼 라인 스택들, 상기 컬럼 라인 스택들은 수직 방향으로 평행하게 연장하는 다수 개의 컬럼 라인들을 포함하고; 및 상기 컬럼 라인 스택들의 상기 컬럼 라인들을 수직으로 관통하는 셀 필라들을 포함할 수 있다. 상기 셀 필라들의 제1 단부들은 상기 로우 라인들과 전기적으로 연결될 수 있다. 상기 셀 필라들의 제2 단부들은 플로팅될 수 있다.
상기 셀 필라들의 상기 제2 단부들은 상기 컬럼 라인 스택들의 상기 최하부의 컬럼 라인들로부터 돌출할 수 있다.
상기 셀 필라들은 각각, 중앙의 코어; 및 상기 코어를 감싸는 메모리 층을 포함할 수 있다.
상기 코어는 금속, 금속 화합물, 금속 실리사이드, 또는 그 조합들 중 하나 이상을 포함할 수 있다.
상기 코어는 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 알루미늄(Al) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 로우 라인들 및 상기 코어는 직접적으로 연결될 수 있다.
상기 메모리 층은 적어도 3층의 가변 저항층들을 포함할 수 있다. 상기 3층의 가변 저항층들은 밴드 갭들, 화학적 포텐셜들, 이온 모빌리티들, 필라멘트 생성 문턱 전압들, 상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들 중 하나 이상이 서로 다를 수 있다.
상기 적어도 3층의 가변 저항층들은 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물, 탄탈륨 산화물, 실리콘 산화물, 또는 티타늄 산화물 등의 산소 베이컨시를 포함하는 다양한 금속 산화물들 또는 고유전율 산화물들 중 하나를 각각 포함할 수 있다.
상기 컬럼 라인들은 텅스텐(W), 루테늄(Ru), 또는 이리듐(Ir) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 기타 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 로우 라인들은 상기 기판 내에 매립될 수 있다.
본 발명의 일 실시예에 의한 반도체 메모리 소자 또는 뉴로모픽 소자는 제1 수평 방향으로 연장하는 워드 라인; 상기 제1 수평 방향과 직교하는 제2 수평 방향으로 연장하는 비트 라인 스택; 및 상기 비트 라인 스택을 수직으로 관통하도록 상기 워드 라인으로부터 연장하는 셀 필라를 포함할 수 있다. 상기 셀 필라의 제1 단부는 상기 워드 라인과 전기적으로 연결될 수 있다. 상기 셀 필라의 제2 단부는 플로팅될 수 있다.
상기 비트 라인 스택은 수직 방향으로 적층되고 상기 제2 수평 방향으로 평행하게 연장하는 다수의 비트 라인들을 포함할 수 있다.
상기 비트 라인들은 텅스텐(W), 루테늄(Ru), 또는 이리듐(Ir) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 기타 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 제2 단부들은 상기 컬럼 라인 스택들의 최하단으로부터 돌출할 수 있다.
상기 셀 필라는 중앙의 코어 및 상기 코어를 감싸는 메모리 층들을 포함할 수 있다.
상기 메모리 층들은 적어도 3층의 가변 저항층들을 포함하고, 상기 3층의 가변 저항층들은 밴드 갭들, 화학적 포텐셜들, 이온 모빌리티들, 필라멘트 생성 문턱 전압들, 상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들 중 하나 이상이 서로 다를 수 있다.
상기 적어도 3층의 가변 저항층들은 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물, 탄탈륨 산화물, 실리콘 산화물, 또는 티타늄 산화물 등의 산소 베이컨시를 포함하는 다양한 금속 산화물들 또는 고유전율 산화물들 중 하나를 각각 포함할 수 있다.
상기 워드 라인은 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 알루미늄(Al) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 메모리 소자는 기판; 상기 기판 상에 형성된 하부 절연층; 상기 하부 절연층 상에 교대로 적층된 비트 라인들 및 층간 절연층들, 상기 비트 라인 들은 제1 수평 방향으로 평행하게 연장하고; 상기 비트 라인들 상의 상부 절연층; 상기 상부 절연층 상에 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장하는 워드 라인; 및 상기 워드 라인으로부터 상기 상부 절연층, 상기 층간 절연층들, 및 상기 비트 라인들을 수직으로 관통하는 수직 필라를 포함할 수 있다. 상기 수직 필라는 전도성 코어 및 상기 코어를 둘러싸는 적어도 3층의 가변 저항층들을 포함할 수 있다. 상기 수직 필라의 상단은 상기 워드 라인과 직접적으로 연결될 수 있다. 상기 수직 필라의 하단은 상기 기판과 접촉하지 않도록 상기 하부 절연층 내부로 돌출할 수 있다.
상기 적어도 3층의 가변 저항층들은 밴드 갭들, 화학적 포텐셜들, 이온 모빌리티들, 필라멘트 생성 문턱 전압들, 자화 문턱 전압들, 위상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들 중 하나 이상이 서로 다르도록, 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물, 탄탈륨 산화물, 실리콘 산화물, 또는 티타늄 산화물 등의 산소 베이컨시를 포함하는 다양한 금속 산화물들 또는 고유전율 산화물들 중 하나를 각각 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의한 반도체 메모리 소자 및 뉴로모픽 소자는 높은 집적도를 가질 수 있다.
본 발명의 기술적 사상에 의한 반도체 메모리 소자 및 뉴로모픽 소자는 빠른 동작 속도 및 낮은 전력 소모를 가질 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이를 개념적으로 도시한 블록 다이아그램이다.
도 2는 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자의 셀 어레이를 개략적으로 보이는 3차원적 사시도이다.
도 3a는 도 2의 I-I' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 3b는 도 2의 II-II' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 4a는 도 3의 'A'영역을 확대한 도면이고, 및 도 4b는 III-III' 선을 따라 취해진 횡단면도이다.
도 5a 및 5b는 상기 반도체 메모리 소자의 프로그래밍 동작 원리를 설명하는 도면들이다.
도 6은 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자의 셀 어레이를 개략적으로 보이는 3차원적 사시도이다.
도 7a는 도 6의 IV-IV' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 7b는 도 6의 V-V' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 8a는 도 6의 IV-IV' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 8b는 도 6의 V-V' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 9는 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이를 개념적으로 도시한 블록 다이아그램이다.
도 10a 및 10b는 본 발명의 실시예들에 의한 반도체 메모리 소자의 셀 어레이들을 개략적으로 보이는 3차원적 사시도들이다.
도 11은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 개념적인 종단면도이다.
도 12는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 다이아그램이다.
도 2는 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자의 셀 어레이를 개략적으로 보이는 3차원적 사시도이다.
도 3a는 도 2의 I-I' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 3b는 도 2의 II-II' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 4a는 도 3의 'A'영역을 확대한 도면이고, 및 도 4b는 III-III' 선을 따라 취해진 횡단면도이다.
도 5a 및 5b는 상기 반도체 메모리 소자의 프로그래밍 동작 원리를 설명하는 도면들이다.
도 6은 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자의 셀 어레이를 개략적으로 보이는 3차원적 사시도이다.
도 7a는 도 6의 IV-IV' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 7b는 도 6의 V-V' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 8a는 도 6의 IV-IV' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 8b는 도 6의 V-V' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 9는 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이를 개념적으로 도시한 블록 다이아그램이다.
도 10a 및 10b는 본 발명의 실시예들에 의한 반도체 메모리 소자의 셀 어레이들을 개략적으로 보이는 3차원적 사시도들이다.
도 11은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 개념적인 종단면도이다.
도 12는 본 발명의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이(100)를 개념적으로 도시한 블록 다이아그램이다.
도 1을 참조하면, 상기 반도체 메모리 소자의 셀 어레이(100A)는 로우 드라이버(RD), 컬럼 드라이버(CD), 상기 로우 드라이버(RD)로부터 로우 방향으로 평행하게 연장하는 다수의 로우 라인들(R1-Rn), 상기 컬럼 드라이버(CD)로부터 컬럼 방향으로 평행하게 연장하는 다수의 컬럼 라인들(C1-Cm), 및 상기 로우 라인들(R1-Rn)과 상기 컬럼 라인들(C1-Cm) 사이의 교차 영역들에 배치된 다수의 메모리 셀들(MC)을 포함할 수 있다. 상기 다수의 로우 라인들(R1-Rn)은 워드 라인들에 해당할 수 있고, 및 상기 다수의 컬럼 라인들(C1-Cm)은 비트 라인들에 해당할 수 있다. 상기 다수의 메모리 셀들(MC)은 가변 저항층들을 포함할 수 있다. 상기 다수의 메모리 셀들(MC)의 제1 전극들은 상기 다수의 로우 라인들(R1-Rn)과 각각 전기적으로 연결될 수 있고, 및 상기 다수의 메모리 셀들(MC)의 제2 전극들은 상기 다수의 컬럼 라인들(C1-Cm)과 각각 전기적으로 연결될 수 있다.
상기 셀 어레이(100)는 크로스-포인트형 연결 구조를 가질 수 있다. 상기 반도체 메모리 소자는 저항성 램(Resistive Random Access Memory, ReRAM), 상 변화 램(Phase Changeable Random Access Memory, PCRAM), 또는 전도성 브리지 램(Conductive Bridge Random Access Memory, CBRAM) 같은 가변 저항성 메모리 소자일 수 있다. 본 발명의 기술적 사상에서, 상기 로우 라인들(R1-Rn)은 워드 라인들에 해당할 수 있고, 및 상기 컬럼 라인들(C1-Cm)은 비트 라인들에 해당할 수 있다.
다른 실시예에서, 상기 반도체 메모리 소자의 상기 셀 어레이(100)는 뉴로모픽 소자의 시냅스 어레이일 수 있다. 예를 들어, 상기 로우 드라이버(RD)는 상기 뉴로모픽 소자의 프리-시냅틱 뉴런에 해당할 수 있고, 상기 컬럼 드라이버(RD)는 상기 뉴로모픽 소자의 포스트-시냅틱 뉴런에 해당할 수 있고, 상기 로우 라인들(R1-Rn)은 상기 뉴로모픽 소자의 프리-시냅틱 라인들에 해당할 수 있고, 상기 컬럼 라인들(C1-Cm)은 상기 뉴로모픽 소자의 포스트-시냅틱 라인들에 해당할 수 있고, 및 상기 메모리 셀들(MC)은 뉴로모픽 소자의 시냅스들에 해당할 수 있다.
도 2는 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자의 셀 어레이(100A)를 개략적으로 보이는 3차원적 사시도이다.
도 2를 참조하면, 상기 반도체 메모리 소자의 상기 셀 어레이(100A)는 다수의 워드 라인들(30), 다수의 비트 라인들(40), 및 다수의 셀 필라들(P)을 포함할 수 있다. 상기 워드 라인들(30)은 제1 방향(D1)으로 서로 평행하게 연장할 수 있다. 상기 제1 방향(D1)은 수평적 로우 방향일 수 있다. 상기 비트 라인들(40)은 제2 방향(D2)으로 연장하는 다수 개의 비트 라인 스택들(40S)로 구성될 수 있다. 즉, 상기 비트 라인 스택들(40S)은 각각, 다수 개의 비트 라인들(40)을 가질 수 있다. 상기 제2 방향(D2)은 수평적 컬럼 방향일 수 있다. 상기 다수의 셀 필라들(P)은 상기 비트 라인들(40)을 관통하도록 제3 방향(D3)으로 연장할 수 있다. 상기 제3 방향(D3)은 수직 방향일 수 있다. 즉, 상기 다수의 셀 필라들(P)은 상기 워드 라인들(30)로부터 수직 방향으로 연장하는 원 기둥 모양들을 가질 수 있다. 상기 다수의 셀 필라들(P)은 상기 워드 라인들(30)과 전기적으로 직접적으로 연결될 수 있다. 상기 셀 필라들(P)이 상기 비트 라인 스택들(40S)을 수직으로 관통하므로, 상기 하나의 비트 라인 스택(40S)은 다수 개의 셀 필라들(P)과 전기적으로 연결될 수 있다.
상기 워드 라인들(30)은 상기 비트 라인 스택들(40S) 및 상기 셀 필라들(P) 상에 배치될 수 있다. 상기 다수의 셀 필라들(P)의 상단부들은 상기 워드 라인들(30)과 각각 전기적으로 연결될 수 있고, 및 상기 다수의 셀 필라들(P)의 하단부들은 상기 비트 라인 스택들(40S)의 최하부의 비트 라인(40)보다 아래 방향으로 돌출할 수 있고, 및 상기 워드 라인들(30) 및 상기 비트 라인들(40)로부터 플로팅될 수 있다. 즉, 상기 다수의 셀 필라들(P)의 하단부들은 다른 전도성 구성 요소와 연결되지 않을 수 있다.
도 3a는 도 2의 I-I' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 3b는 도 2의 II-II' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이(100A)는 기판(10) 상에 형성된 하부 절연층(20), 상기 하부 절연층(20) 상에 적층된 비트 라인 스택들(40S), 셀 필라들(P), 및 워드 라인들(30)을 포함할 수 있다. 상기 비트 라인 스택들(40S)은 수평 방향으로 평행하게 연장하는 다수의 비트 라인들(40)을 포함할 수 있다. 상기 다수의 적층된 비트 라인들(40) 사이에는 다수의 층간 절연층들(25)이 개재될 수 있다. 따라서, 상기 비트 라인들(40) 및 상기 층간 절연층들(25)은 상기 기판(10) 및 상기 하부 절연층(20) 상에 교대로 적층될 수 있다. 상기 비트 라인 스택들(40S)과 상기 워드 라인들(30) 사이에는 상부 층간 절연층(26)이 형성될 수 있다.
상기 기판(10)은 단결정 실리콘 같은 벌크 반도체 웨이퍼 또는 에피택셜 성장한 단결정 실리콘 같은 반도체 층을 포함할 수 있다.
상기 하부 절연층(20)은 실리콘 산화물, 실리콘 질화물, 또는 그 조합을 포함할 수 있다. 상기 하부 절연층(20)은 상기 기판(10)과 상기 비트 라인들(40) 및 상기 기판(10)과 상기 셀 필라들(P)을 전기적으로 절연할 수 있다.
상기 셀 필라들(P)은 상기 비트 라인들(40)을 수직으로 관통하도록 수직 방향으로 연장할 수 있다. 상기 셀 필라들(P)의 상단들은 상기 워드 라인들(30)과 각각 직접적으로 전기적으로 연결될 수 있고, 및 상기 셀 필라들(P)의 하단들은 플로팅될 수 있다. 즉, 상기 셀 필라들(P)의 하단들은 상기 기판(10) 또는 다른 전도성 구성 요소들과 전기적 및 물리적으로 연결되지 않을 수 있다. 상기 셀 필라들(P)은 상기 상부 층간 절연층(26) 및 층간 절연층들(25)을 관통할 수 있고, 및 상기 하부 층간 절연층(20) 내부로 부분적으로 돌출할 수 있다. 상기 다수의 셀 필라들(P)의 하단부들은 상기 비트 라인 스택들(40S)의 최하부의 비트 라인(40)보다 아래 방향으로 돌출할 수 있다.
상기 워드 라인들(30)은 상기 셀 필라들(P)과 전기적으로 연결되도록 상기 셀 필라들(P) 상에 배치될 수 있다. 상기 워드 라인들(30)은 상기 비트 라인들(40)과 직교하는 수평 방향으로 연장할 수 있다. 예를 들어, 상기 워드 라인들(30)은 제1 수평 방향으로 연장할 수 있고, 및 상기 비트 라인들(40)은 상기 제1 수평 방향과 직교하는 제2 수평 방향으로 연장할 수 있다. 상기 워드 라인들(30)은 전도체를 포함할 수 있다. 예를 들어, 상기 워드 라인들(30)은 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 알루미늄(Al) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 비트 라인들(40)은 전도체를 포함할 수 있다. 예를 들어, 상기 비트 라인들(40)은 텅스텐(W), 루테늄(Ru), 또는 이리듐(Ir) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 기타 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 다수의 층간 절연층들(25)은 상기 비트 라인들(40)을 전기적으로 절연하도록 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다. 상기 상부 층간 절연층(26)은 상기 비트 라인 스택들(40S)과 상기 워드 라인들(30)을 전기적으로 절연하도록 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있다.
도 4a는 도 3의 'A'영역을 확대한 도면이고, 및 도 4b는 III-III' 선을 따라 취해진 횡단면도이다. 도 4a 및 4b를 참조하면, 상기 셀 필라(P)는 중앙의 코어(35) 및 주위의 메모리 층(60)을 포함할 수 있다. 상기 코어(35)의 일부 및 상기 메모리 층(60)의 일부는 각각, 하나의 메모리 셀(MC)을 형성할 수 있다. 예를 들어, 상기 셀 필라(P)는 상기 다수 개의 적층된 메모리 셀들(MC)을 포함할 수 있고, 상기 메모리 셀들(MC)은 각각 중앙의 코어(35) 및 상기 코어(35)를 감싸는 메모리 층(60)을 포함할 수 있다.
상기 코어(35)는 상기 워드 라인(30)과 직접적으로 전기적으로 연결될 수 있다. 상기 코어(35)는 전도체를 포함할 수 있다. 예를 들어, 상기 코어(35)는 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 알루미늄(Al) 같은 금속; 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 금속 화합물; 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 메모리 층(60)은 적어도 3 층의 제1 내지 제3 가변 저항층들(61, 62, 63)을 포함할 수 있다. 상기 제1 내지 제3 가변 저항층들(61, 62, 63)은 에너지 밴드 갭(energy band gaps), 화학적 포텐셜(chemical potentials), 이온 모빌리티, 필라멘트 생성 문턱 전압들, 상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들을 중 적어도 하나가 서로 다를 수 있다. 예를 들어, 상기 제1 가변 저항층(61)이 가장 큰 에너지 밴드 갭, 화학적 포텐셜, 필라멘트 생성 문턱 전압, 상 변화 문턱 전압, 또는 원자 이동 문턱 전압을 갖고, 상기 제3 가변 저항층(63)이 가장 작은 에너지 밴드 갭, 화학적 포텐셜, 필라멘트 생성 문턱 전압, 상 변화 문턱 전압, 또는 원자 이동 문턱 전압을 가질 수 있다. 또는 상기 제1 가변 저항층(61)이 가장 낮은 이온 모빌리티를 가질 수 있고, 및 상기 제3 가변 저항층(63)이 가장 높은 이온 모빌리티를 가질 수 있다. 상기 제1 가변 저항층(61)의 전기적 저항이 가장 어렵게 변할 수 있고, 및 상기 제3 가변 저항층(63)의 전기적 저항이 가장 쉽게 변할 수 있다. 상기 반도체 메모리 소자가 저항성 램 또는 전도성 브리지 램일 경우, 상기 제1 가변 저항층(61) 내에 전도성 필라멘트가 가장 어렵게 형성될 수 있고, 및 상기 제3 가변 저항층(63) 내에 전도성 필라멘트가 가장 쉽게 형성될 수 있다. 다른 말로, 상기 제1 가변 저항층(61)의 필라멘트 생성 문턱 전압이 상대적으로 가장 높을 수 있고, 및 상기 제3 가변 저항층(63)의 필라멘트 생성 문턱 전압이 상대적으로 가장 낮을 수 있다.
상기 제1 내지 제3 가변 저항층들(61, 62, 63)은 하프늄 산화물 (HfO2), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 실리콘 산화물(SiO2), 또는 티타늄 산화물(TiO2) 등의 산소 베이컨시를 포함하는 다양한 금속 산화물, 고유전율 산화물, 또는 그 조합을 포함할 수 있다.
도 5a 및 5b는 상기 반도체 메모리 소자의 프로그래밍 동작 원리를 설명하는 도면들이다. 예시적으로, 세 개의 메모리 셀들(MC1-MC3) 및 세 개의 비트 라인들(40_1-40_3)이 설명된다.
도 5a 및 5b를 참조하면, 상기 반도체 메모리 소자의 프로그래밍 동작에서, 각 메모리 셀들(MC1-MC3)이 서로 다른 데이터 값들, 예를 들어 서로 다른 저항 레벨들을 갖도록 프로그램하기 위하여, 상기 반도체 메모리 소자의 상기 워드 라인(30), 즉 상기 코어(35)에 워드 라인 프로그램 전압(Vwp)이 인가되고, 제1 비트 라인(40_1)에 제1 비트 라인 프로그램 전압(Vbp1)이 인가되고, 제2 비트 라인(40_2)에 제2 비트 라인 프로그램 전압(Vbp2)이 인가되고, 및 상기 제3 비트 라인(40_3)에 제3 비트 라인 프로그램 전압(Vbp3)이 인가될 수 있다.
상기 워드 라인 프로그램 전압(Vwp)과 상기 제1 비트 라인 프로그램 전압(Vbp1)의 차이가 가장 크고, 및 상기 워드 라인 프로그램 전압(Vwp)과 상기 제3 비트 라인 프로그램 전압(Vbp3)의 차이가 가장 작은 것으로 가정되고, 및 설명된다. 즉, |Vwp - Vbp1| > |Vwp - Vbp2| > |Vwp - Vbp3| 일 수 있다. 예를 들어, 모든 프로그램 전압들 (Vwp, Vbpp1, Vbp2, Vbp3)이 포지티브(+) 값을 가질 경우, 상기 제1 비트 라인 프로그램 전압(Vbp1)이 가장 작고, 및 상기 제3 비트 라인 프로그램 전압(Vbp3)이 가장 높을 수 있다.
가장 큰 전압 차이가 인가된 상기 제1 메모리 셀 (MC1)에서는 가장 큰 제1 필라멘트 (F1)가 형성될 수 있고, 가장 작은 전압 차이가 인가된 상기 제3 메모리 셀(MC3)에서는 가장 작은 제3 필라멘트(F3)가 인가될 수 있다. 중간 전압 차이가 인가된 상기 제2 메모리 셀(MC2)에서는 중간 크기를 갖는 제2 필라멘트(F2)가 형성될 수 있다. 상기 메모리 셀들(MC1-MC3)이 저항성 메모리 램 또는 전도성 브리지 램의 메모리 셀들인 것으로 가정되고, 및 설명되었다. 상기 메모리 셀들(MC1-MC3)이 상 변화 램의 메모리 셀들일 경우, 상기 필라멘트들(F1-F3)은 상 변화 영역들(phase changed regions)일 수 있다.
언급되었듯이, 상기 제1 가변 저항층(61)이 가장 높은 밴드 갭, 화학적 포텐셜, 이온 모빌리티, 필라멘트 생성 문턱 전압, 상 변화 문턱 전압, 또는 원자 이동 문턱 전압을 갖고, 상기 제3 가변 저항층(63)이 가장 낮은 밴드 갭, 화학적 포텐셜, 이온 모빌리티, 필라멘트 생성 문턱 전압, 상 변화 문턱 전압, 또는 원자 이동 문턱 전압을 가질 경우, 상기 제1 내지 제3 가변 저항층들(61-63)은 동일한 전압에서 각각 서로 다른 크기의 전도성 필라멘트들을 형성할 수 있다. 구체적으로, 가장 높은 문턱 전압을 갖는 상기 제1 가변 저항층(61) 내에 형성된 상기 필라멘트가 가장 작을 수 있고, 및 가장 낮은 문턱 전압을 갖는 상기 제3 가변 저항층(63) 내에 형성된 상기 필라멘트가 가장 클 수 있다. 따라서, 상기 반도체 메모리 소자의 읽기 동작에서는, 상기 제1 메모리 셀(MC1)의 저항 값이 가장 낮을 수 있고, 상기 제3 메모리 셀(MC3)의 저항 값이 가장 높을 수 있다.
도 5b를 참조하면, 가장 큰 전압 차이가 인가된 상기 제1 메모리 셀(MC1)에서, 제1 필라멘트(F1)는 상기 제1 내지 제3 가변 저항층들(61-63) 내에서 형성된 필라멘트들을 포함할 수 있고, 중간 전압 차이가 인가된 상기 제2 메모리 셀(MC2)에서, 제2 필라멘트(F2)는 상기 제2 및 제3 가변 저항층들(62, 63) 내에서 형성된 필라멘트들을 포함할 수 있고, 및 가장 작은 전압 차이가 인가된 상기 제3 메모리 셀(MC3)에서, 제3 필라멘트(F3)는 상기 제3 가변 저항층(63) 내에만 형성된 필라멘트를 포함할 수 있다. 상기 필라멘트가 형성되지 않은 상기 제2 메모리 셀(MC2)의 상기 제1 가변 저항층(61), 및 상기 제3 메모리 셀(MC3)의 상기 제1 가변 저항층(61) 및 상기 제2 가변 저항층(62) 내에서는 상기 코어(35)(즉, 상기 워드 라인(30)) 및 상기 비트 라인들(40_1, 40_2, 40_3)에 인가된 읽기 전압들의 전압 차이들에 따라 전자 터널링이 일어날 수 있다. 따라서, 상기 반도체 메모리 소자의 읽기 동작에서는, 상기 제1 메모리 셀(MC1)의 저항 값이 가장 낮을 수 있고, 상기 제3 메모리 셀(MC3)의 저항 값이 가장 클 수 있다.
본 발명의 기술적 사상에 의하면, 상기 워드 라인 프로그램 전압(Vwp)과 상기 비트 라인 프로그램 전압들(Vbp1-Vbp3)의 전압 차이에 따라 상기 메모리 셀들(MC1-MC3)이 다양한 저항 레벨들을 가질 수 있다. 예를 들어, 뉴로모픽 소자의 경우, 상기 워드 라인 프로그램 전압(Vwp)과 상기 비트 라인 프로그램 전압들(Vbp1-Vbp3)의 전압 차이에 따라 상기 메모리 셀들(MC1-MC3)이 다양한 학습 레벨들을 가질 수 있다.
본 발명의 기술적 사상에서, 상기 메모리 층(60)이 세 층의 가변 저항층들(61-63)을 포함하는 것으로 설명되었으나, 상기 메모리 층(60)은 네 층 이상의 가변 저항층들을 포함할 수 있다. 즉, 더 많은 저항 레벨들을 가질 수 있다.
도 6은 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자의 셀 어레이(100B)를 개략적으로 보이는 3차원적 사시도이다. 도 6을 참조하면, 상기 반도체 메모리 소자의 상기 셀 어레이(100B)는 다수의 워드 라인들(30), 다수의 비트 라인들(40), 및 다수의 셀 필라들(P)을 포함할 수 있다. 도 2에 도시된 상기 반도체 메모리 소자의 상기 셀 어레이(100A)와 비교하여, 상기 다수의 워드 라인들(30)이 상기 다수의 비트 라인들(40) 및 상기 다수의 셀 필라들(P)의 하부에 배치될 수 있다. 즉, 상기 다수의 셀 필라들(P)의 하단부들은 상기 워드 라인들(30)과 각각 전기적으로 연결될 수 있고, 및 상기 다수의 셀 필라들(P)의 상단부들은 플로팅될 수 있다.
도 7a는 도 6의 IV-IV' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 7b는 도 6의 V-V' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 7a 및 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이(100B)는 기판(10) 상에 형성된 하부 절연층(20), 상기 하부 절연층(20) 상에 배치된 워드 라인들(30), 상기 위드 라인들(20) 상에 배치된 셀 필라들(P) 및 비트 라인 스택들(40S)을 포함할 수 있다. 도 3a 및 3b에 도시된 상기 반도체 메모리 소자의 상기 셀 어레이(100A)와 비교하여, 상기 워드 라인들(30)이 상기 셀 필라들(P) 및 상기 비트 라인 스택들(40S)의 하부에 배치될 수 있다. 상기 워드 라인들(30)은 상기 하부 층간 절연층(20)에 의해 상기 기판(10)과 절연될 수 있다. 즉, 상기 셀 필라들(P)의 하단들은 상기 워드 라인들(30)과 전기적으로 연결될 수 있고, 및 상기 셀 필라들(P)의 상단들은 플로팅될 수 있다.
도 8a는 도 6의 IV-IV' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이고 및 도 8b는 도 6의 V-V' 선을 따라 취해진 상기 반도체 메모리 소자의 개략적인 종단면도이다.
도 8a 및 8b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이(100C)는 기판(10) 내에 매립된 워드 라인들(30), 및 상기 기판(10) 상에 형성된 하부 절연층(20), 상기 위드 라인들(20) 상에 배치된 셀 필라들(P), 비트 라인 스택들(40S), 및 다수의 층간 절연층들(25, 26)을 포함할 수 있다. 도 3a 및 3b에 도시된 상기 반도체 메모리 소자의 상기 셀 어레이(100A)와 비교하여, 상기 워드 라인들(30)이 상기 셀 필라들(P) 및 상기 비트 라인 스택들(40S)의 하부에 배치될 수 있다. 상기 워드 라인들(30)은 상기 기판(10)의 내부에 매립될 수 있다. 상기 워드 라인들(30)은 상기 기판(10) 내에 형성된 도핑된 영역이거나, 또는 상기 기판(10) 내에 매립된 금속 라인일 수 있다. 상기 워드 라인들(30)은 상기 기판(10) 내에 형성된 절연성 영역(12)에 의해 상기 기판(10)의 벌크 영역과 전기적으로 절연될 수 있다. 상기 절연성 영역(12)은 실리콘 산화물 또는 실리콘 질화물을 포함하는 절연물을 포함할 수 있다. 다른 실시예에서, 상기 절연성 영역(12)은 상기 워드 라인(30) 또는 상기 기판(10) 중 어느 하나와 공핍 영역을 형성하기 위한 N-형 또는 P-형 도핑된 영역일 수 있다.
도 9는 본 발명의 일 실시예에 의한 반도체 메모리 소자의 셀 어레이(200)를 개념적으로 도시한 블록 다이아그램이다. 도 9를 참조하면, 상기 반도체 메모리 소자의 셀 어레이(200)는 로우 드라이버(RD), 다수의 컬럼 드라이버들(CD-1 - CD-m), 상기 로우 드라이버(RD)로부터 로우 방향으로 평행하게 연장하는 다수의 로우 라인들(R1-Rn), 상기 다수의 컬럼 드라이버들(CD-1 - CD-m)로부터 컬럼 방향으로 평행하게 연장하는 다수의 컬럼 라인들(C11-CmM)을 포함하는 컬럼 라인 세트들(CS-1, CS-2, …, CD-m), 및 상기 로우 라인들(R1-Rn)과 상기 컬럼 라인들(C11-CmM) 사이의 교차 영역들에 배치된 다수의 메모리 셀들(MC)을 포함할 수 있다. 상기 다수의 컬럼 드라이버들(CD-1, CD-2, …, CD-m) 중 하나와 상기 컬럼 라인 세트들(CS-1, CS-2, …, CD-m) 중 하나가 각각 연결되어 메모리 블록들(B1, B2, …, Bm)을 형성할 수 있다.
도 10a 및 10b는 본 발명의 실시예들에 의한 반도체 메모리 소자의 셀 어레이들(200A, 200B)을 개략적으로 보이는 3차원적 사시도들이다.
도 10a 및 10b를 참조하면, 상기 반도체 메모리 소자의 상기 셀 어레이들(200A, 200B)은 다수의 워드 라인들(30), 다수의 비트 라인들(40), 및 다수의 셀 필라들(P)을 포함할 수 있다. 상기 워드 라인들(30)은 제1 방향(D1)으로 서로 평행하게 연장할 수 있다. 상기 제1 방향(D1)은 수평적 로우 방향일 수 있다. 상기 비트 라인들(40)은 제2 방향(D2)으로 연장하는 다수 개의 비트 라인 스택들(40S)로 구성될 수 있다. 즉, 상기 비트 라인 스택들(40S)은 각각, 다수 개의 비트 라인들(40)을 가질 수 있다. 상기 제2 방향(D2)은 수평적 컬럼 방향일 수 있다. 상기 다수 개의 비트 라인 스택들(40S)는 각각 메모리 셀 블록(B)을 형성할 수 있다. 상기 다수의 셀 필라들(P)은 상기 비트 라인들(40)을 관통하도록 제3 방향(D3)으로 연장할 수 있다. 상기 제3 방향(D3)은 수직 방향일 수 있다.
도 10a를 참조하여, 상기 워드 라인들(30)은 상기 비트 라인 스택들(40S) 및 상기 셀 필라들(P)의 상부에 배치될 수 있다. 도 10b를 참조하여, 상기 워드 라인들(30)은 상기 비트 라인 스택들(40S) 및 상기 셀 필라들(P)의 하부에 배치될 수 있다. 도 10a 및 10b에 도시된 상기 셀 어레이들(200A, 200B)에 대한 보다 상세한 설명은 도 3a 및 3b, 및 도 4a 및 4b를 참조하면 이해될 수 있을 것이다.
도 9, 도 10a, 및 10b에서, 상기 워드 라인들(30) 중 하나와 다수 개의 비트 라인들(40)이 상기 셀 필라들(P) 중 하나를 통하여 전기적으로 연결될 수 있다. 도 4a 및 4b를 더 참조하여, 상기 셀 필라들(P)은 상기 워드 라인(30)과 상기 비트 라인들(40)이 교차하는 영역에 각각 다수 개의 메모리 셀들(MC)을 가질 수 있다. 따라서, 하나의 워드 라인(30)에 의해 다수 개의 메모리 셀들(MC)이 다수 개의 비트 라인들(40)을 통하여 다수 개의 데이터를 출력할 수 있다. 상기 하나의 워드 라인(30)은 다수 개의 블록들(B)과 전기적으로 연결될 수 있다. 상기 다수 개의 블록들(B)이 각각 서로 다른 전압 레벨에서 구동될 경우, 상기 셀 어레이(200A, 200B)는 하나의 블록(B) 또는 선택된 다수 개의 블록(B)만을 이용하여 동작할 수 있다. 따라서, 반도체 메모리 소자의 구동 효율 및 속도 등이 향상될 수 있고, 다중 데이터 레벨화가 구현될 수 있다.
도 11은 본 발명의 일 실시예에 의한 반도체 메모리 소자의 개념적인 종단면도이다.
도 11을 참조하면, 본 발명의 일 실시예에 의한 상기 반도체 메모리 소자는 기판(10) 상에 형성된 회로부(15), 하부 절연층(20), 상기 하부 절연층(20) 상에 적층된 비트 라인들(40), 및 층간 절연층들(25), 상기 비트 라인들(40) 및 상기 층간 절연층들(25)을 수직으로 관통하는 셀 필라들(P), 상기 셀 필라들(P) 상의 워드 라인들(30), 및 상기 비트 라인들(40)과 상기 회로부(15)를 전기적으로 연결하기 위한 비아 플러그들(45)을 포함할 수 있다.
상기 회로부(15)는 다수의 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 회로부(15)는 로직 회로, 프리-시냅틱 회로, 및/또는 포스트-시냅틱 회로를 포함할 수 있다. 상기 비아 플러그들(45)은 전도체를 포함할 수 있다. 예를 들어, 상기 비아 플러그 들(45)은 텅스텐(W), 루테늄(Ru), 구리(Cu), 또는 알루미늄(Al) 같은 금속을 포함할 수 있다. 본 발명의 다른 실시예들에서, 상기 비아 플러그들(45)은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 루테늄 산화물(RuO2) 같은 기타 금속 화합물, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드 (NiSi), 또는 코발트 실리사이드(CoSi) 같은 금속 실리사이드, 또는 도핑된 실리콘 중 하나를 포함할 수 있다.
상기 기판(10) 내에 상기 트랜지스터들과 상기 비아 플러그들(45)을 전기적으로 연결시키기 위한 활성 영역들이 형성될 수 있다. 예를 들어, 도핑된 영역들이 형성될 수 있다.
상기 회로부(15) 상에 상기 워드 라인들(30), 상기 비트 라인 스택들(40), 및 상기 셀 필라들(P)이 형성되므로, 집적도가 높아질 수 있다. 또한 수직 배치된 회로부(15)와 셀 어레이는 전기적 신호 경로를 줄여주므로 동작 속도가 빨라질 수 있다.
도 12는 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다.
상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
RD: 로우 드라이버, 프리-시냅틱 뉴런
CD: 컬럼 드라이버, 포스트-시냅틱 뉴런
R: 로우 라인
C: 컬럼 라인
MC: 메모리 셀
10: 기판
12: 절연 영역
15: 회로부
20: 하부 절연층
30: 워드 라인
35: 코어
40: 비트 라인
45: 비아 플러그
40S: 비트라인 스택
P: 셀 필라
60: 메모리 층
61: 제1 가변 저항층
62: 제2 가변 저항층
63: 제3 가변 저항층
CD: 컬럼 드라이버, 포스트-시냅틱 뉴런
R: 로우 라인
C: 컬럼 라인
MC: 메모리 셀
10: 기판
12: 절연 영역
15: 회로부
20: 하부 절연층
30: 워드 라인
35: 코어
40: 비트 라인
45: 비아 플러그
40S: 비트라인 스택
P: 셀 필라
60: 메모리 층
61: 제1 가변 저항층
62: 제2 가변 저항층
63: 제3 가변 저항층
Claims (20)
- 기판;
상기 기판 내에 매립되고 제1 수평 방향으로 평행하게 연장하는 다수 개의 로우 라인들;
상기 제1 수평 방향과 직교하는 제2 수평 방향으로 평행하게 연장하는 다수 개의 컬럼 라인 스택들, 상기 컬럼 라인 스택들은 수직 방향으로 적층된 다수 개의 컬럼 라인들을 포함하고;
상기 컬럼 라인 스택들의 상기 컬럼 라인들을 수직으로 관통하는 셀 필라들; 및
상기 컬럼 라인 스택들 및 상기 셀 필라들을 덮는 상부 절연층을 포함하고,
상기 셀 필라들의 하단부들은 상기 로우 라인들과 전기적으로 연결되고, 및
상기 셀 필라들의 상단부들은 플로팅되는 반도체 메모리 소자.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 셀 필라들의 상기 상단부들은 상기 컬럼 라인 스택들의 상기 컬럼 라인들중 최상부에 위치한 컬럼 라인으로부터 위쪽으로 돌출하여 상기 상부 절연층 내에 위치하는 반도체 메모리 소자.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 셀 필라들은 각각,
중앙의 코어; 및
상기 코어를 감싸는 메모리 층을 포함하는 반도체 메모리 소자.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 코어는 금속, 금속 화합물, 금속 실리사이드, 또는 그 조합들 중 하나 이상을 포함하는 반도체 메모리 소자.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 코어는 텅스텐, 루테늄, 구리, 또는 알루미늄 같은 금속; 텅스텐 질화물, 티타늄 질화물, 탄탈룸 질화물, 루테늄 산화물 같은 금속 화합물; 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함하는 반도체 메모리 소자.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 로우 라인들 및 상기 코어는 직접적으로 연결되는 반도체 메모리 소자.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 메모리 층은 적어도 3층의 가변 저항층들을 포함하고, 상기 3층의 가변 저항층들은 밴드 갭들, 화학적 포텐셜들, 이온 모빌리티들, 필라멘트 생성 문턱 전압들, 상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들 중 하나 이상이 서로 다른 반도체 메모리 소자,
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 적어도 3층의 가변 저항층들은 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물, 탄탈륨 산화물, 실리콘 산화물, 또는 티타늄 산화물 등의 산소 베이컨시를 포함하는 다양한 금속 산화물들 또는 고유전율 산화물들 중 하나를 각각 포함하는 반도체 메모리 소자.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 컬럼 라인들은 텅스텐, 루테늄, 또는 이리듐 같은 금속; 텅스텐 질화물, 티타늄 질화물, 탄탈룸 질화물, 루테늄 산화물 같은 기타 금속 화합물; 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함하는 반도체 메모리 소자.
- 삭제
- 기판;
상기 기판 상의 하부 절연층;
제1 수평 방향으로 연장하는 워드 라인;
상기 제1 수평 방향과 직교하는 제2 수평 방향으로 연장하는 비트 라인 스택, 상기 비트 라인 스택은 수직 방향으로 적층된 다수 개의 비트 라인들을 포함하고; 및
상기 비트 라인 스택을 수직으로 관통하도록 상기 워드 라인으로부터 아래쪽으로 연장하는 셀 필라를 포함하고,
상기 셀 필라의 상단부는 상기 워드 라인과 전기적으로 연결되고, 및
상기 셀 필라의 하단부는 어떤 전도성 구성 요소와도 전기적으로 연결되지 않도록 플로팅되고,
상기 셀 필라의 상기 하단부는 상기 비트 라인 스택의 최하부에 위치한 상기 비트 라인으로부터 아래쪽으로 돌출하여 상기 하부 절연층 내에 위치한 반도체 메모리 소자.
- 삭제
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 비트 라인들은 텅스텐, 루테늄, 또는 이리듐 같은 금속; 텅스텐 질화물, 티타늄 질화물, 탄탈룸 질화물, 루테늄 산화물 같은 기타 금속 화합물; 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함하는 반도체 메모리 소자.
- 삭제
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 셀 필라는 중앙의 코어 및 상기 코어를 감싸는 메모리 층들을 포함하는 반도체 메모리 소자.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15항에 있어서,
상기 메모리 층들은 적어도 3층의 가변 저항층들을 포함하고, 상기 3층의 가변 저항층들은 밴드 갭들, 화학적 포텐셜들, 이온 모빌리티들, 필라멘트 생성 문턱 전압들, 상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들 중 하나 이상이 서로 다른 반도체 메모리 소자.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제16항에 있어서,
상기 적어도 3층의 가변 저항층들은 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물, 탄탈륨 산화물, 실리콘 산화물, 또는 티타늄 산화물 등의 산소 베이컨시를 포함하는 다양한 금속 산화물들 또는 고유전율 산화물들 중 하나를 각각 포함하는 반도체 메모리 소자.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제11항에 있어서,
상기 워드 라인은 텅스텐, 루테늄, 구리, 또는 알루미늄 같은 금속; 텅스텐 질화물, 티타늄 질화물, 탄탈룸 질화물, 루테늄 산화물 같은 금속 화합물; 텅스텐 실리사이드, 티타늄 실리사이드, 니켈 실리사이드, 또는 코발트 실리사이드 같은 금속 실리사이드; 또는 도핑된 실리콘 중 하나를 포함하는 반도체 메모리 소자.
- 기판;
상기 기판 상에 형성된 하부 절연층;
상기 하부 절연층 상에 교대로 적층된 비트 라인들 및 층간 절연층들, 상기 비트 라인 들은 제1 수평 방향으로 평행하게 연장하고;
상기 비트 라인들 상의 상부 절연층;
상기 상부 절연층 상에 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장하는 워드 라인; 및
상기 워드 라인으로부터 상기 상부 절연층, 상기 층간 절연층들, 및 상기 비트 라인들을 수직으로 관통하는 수직 필라를 포함하고,
상기 수직 필라는 전도성 코어 및 상기 코어를 둘러싸는 적어도 3층의 가변 저항층들을 포함하고,
상기 수직 필라의 상단은 상기 워드 라인과 직접적으로 연결되고, 및
상기 수직 필라의 하단은 상기 기판과 접촉하지 않도록 상기 하부 절연층 내부로 돌출하는 반도체 메모리 소자.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
상기 적어도 3층의 가변 저항층들은 밴드 갭들, 화학적 포텐셜들, 이온 모빌리티들, 필라멘트 생성 문턱 전압들, 자화 문턱 전압들, 위상 변화 문턱 전압들, 또는 원자 이동 문턱 전압들 중 하나 이상이 서로 다르도록, 하프늄 산화물, 알루미늄 산화물, 란타늄 산화물, 탄탈륨 산화물, 실리콘 산화물, 또는 티타늄 산화물 등의 산소 베이컨시를 포함하는 다양한 금속 산화물들 또는 고유전율 산화물들 중 하나를 각각 포함하는 반도체 메모리 소자.
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