KR20110040461A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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홍기하
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Abstract

본 발명은 비휘발성 메모리 소자에 관한 것으로, 기판, 기판 상에 수직으로 배열되는 복수의 제1 신호 라인들, 복수의 제1 신호 라인들의 각각에 일단이 연결되도록 각각 배열되는 복수의 메모리 셀들, 복수의 제1 신호 라인들에 수직 방향으로 기판 상에 배열되고, 복수의 메모리 셀들의 각각의 타단에 연결되는 복수의 제2 신호 라인들, 및 각각 복수의 제1 신호 라인들 중 적어도 두 개와 연결되도록 기판 상에 형성되는 복수의 선택 소자들을 포함한다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Nonvolatile memory device and method of manufacturing the same}
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
이 중에서 RRAM은 부도체 물질에 충분히 높은 전압을 가하면 전류가 흐르는 통로가 생성되어 저항이 낮아지는 현상을 이용한 것이다. 이때, 일단 통로가 생성되면 적당한 전압을 가하여 없애거나 다시 생성할 수 있다.
본 발명이 해결하고자 하는 과제는 비휘발성 메모리 소자에 포함된 메모리 셀들이 기판에 수직하는 신호 라인들을 가진 경우에 상기 신호 라인들을 공유하여 상기 신호 라인들에 대한 선택 동작을 수행하는 선택 소자들의 개수를 감소시킬 수 있는 고집적 및 대용량의 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 소자는 기판; 상기 기판 상에 수직으로 배열되는 복수의 제1 신호 라인들; 상기 복수의 제1 신호 라인들의 각각에 일단이 연결되도록 각각 배열되는 복수의 메모리 셀들; 상기 복수의 제1 신호 라인들에 수직 방향으로 상기 기판 상에 배열되고, 상기 복수의 메모리 셀들의 각각의 타단에 연결되는 복수의 제2 신호 라인들; 및 각각 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결되도록 상기 기판 상에 형성되는 복수의 선택 소자들을 포함한다.
상기 복수의 선택 소자들의 각각은 상기 복수의 제1 신호 라인들 중 인접하지 않는 적어도 두 개의 제1 신호 라인들과 연결되어, 상기 연결된 적어도 두 개의 제1 신호 라인들에 대해 선택 동작을 수행할 수 있다.
상기 복수의 제2 신호 라인들은 복수의 그룹들로 분류되어, 상기 복수의 그룹들의 각각에 포함된 제2 신호 라인들은 서로 연결될 수 있다. 상기 복수의 그룹 들의 각각에 포함된 제2 신호 라인들은 서로 인접하지 않을 수 있다.
상기 복수의 메모리 셀들은 상기 복수의 제1 신호 라인들의 각각의 양 측면에 각각의 일단이 연결되도록 일렬로 배열될 수 있다. 상기 복수의 메모리 셀들 중 인접하는 한 쌍의 메모리 셀들은 상기 복수의 제1 신호 라인들 중 하나를 공유하고, 상기 복수의 메모리 셀들 중 서로 다른 쌍에 포함되지만 인접한 메모리 셀들은 상기 복수의 제2 신호 라인들 중 하나를 공유할 수 있다.
상기 복수의 메모리 셀들의 각각은, 상기 복수의 제1 신호 라인들 중 하나와 연결되는 저항 변화체; 및 상기 복수의 제2 신호 라인들 중 하나와 상기 저항 변화체의 사이에 형성되는 다이오드를 포함할 수 있다.
상기 복수의 메모리 셀들 중 하나인 선택 메모리 셀에 대한 쓰기 동작이 수행될 경우, 상기 복수의 선택 소자들 중, 상기 선택 메모리 셀에 연결된 제1 신호 라인에 연결된 선택 소자는 턴온되고, 상기 복수의 선택 소자들 중, 상기 선택 메모리 셀에 연결된 제1 신호 라인에 인접한 다른 제1 신호 라인들에 연결된 선택 소자는 턴오프될 수 있다.
상기 복수의 메모리 셀들 중 하나인 선택 메모리 셀에 대한 쓰기 동작이 수행될 경우, 상기 선택 메모리 셀에 연결된 제2 신호 라인에는 그라운드 전압(0 V)가 인가되고, 상기 복수의 제2 신호 라인들 중, 상기 선택 메모리 셀에 연결된 제2 신호 라인에 인접하는 다른 제2 신호 라인들에는 억제(inhibit) 전압이 인가될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 소자는 각각 복수의 메모리 셀들을 포함하는 복수의 메모리 유닛들; 상기 복수의 메모리 유닛들 중 인접한 한 쌍의 메모리 유닛들 사이에 각각 형성된 복수의 제1 신호 라인들; 상기 복수의 메모리 유닛들 중 서로 다른 쌍에 포함되지만 인접하는 메모리 유닛들 사이에 각각 형성된 복수의 제2 신호 라인들; 및 각각 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결된 복수의 선택 소자들을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 기판에 복수의 선택 소자들을 형성하는 단계; 상기 기판 상에 복수의 제2 신호 라인들 및 상기 복수의 제2 신호 라인들 사이에 개재된 복수의 절연층들을 포함하는 복수의 적층 구조들을 형성하는 단계; 상기 복수의 적층 구조들 각각의 측면에 다이오드 층 및 저항 변화체 층을 순차적으로 형성하는 단계; 상기 복수의 적층 구조들 중 인접하는 두 개의 적층 구조들의 측면에 각각 형성된 저항 변화체 층들 사이에 복수의 제1 신호 라인들을 형성하는 단계; 및 상기 복수의 선택 소자들의 각각을 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결시키는 단계를 포함한다.
본 발명에 따르면, 비휘발성 메모리 소자에 포함된 메모리 셀들이 기판에 수직하는 제1 신호 라인들을 가진 경우에 상기 신호 라인들을 공유하여, 제1 신호 라인들에 대한 선택 동작을 수행하는 선택 소자들의 개수를 최소한 반으로 줄여서, 비휘발성 메모리 소자의 구현 면적을 감소시킬 수 있다. 또한, 각각의 선택 소자를 적어도 두 개의 제1 신호 라인들에 연결시킴으로써, 하나의 선택 소자에 의해 선택되는 적어도 두 개의 제1 신호 라인들에 연결된 메모리 셀들에 대하여 동시에 쓰기 동작 또는 읽기 동작을 수행할 수 있으므로 비휘발성 메모리 소자의 동작 속도를 향상시킬 수 있다. 또한, 각각의 선택 소자를 서로 인접하지 않는 적어도 두 개의 제1 신호 라인들에 연결시킴으로써, 쓰기 동작 또는 읽기 동작을 수행하고자 하는 메모리 셀의 주변에 위치하는 제1 신호 라인들의 간섭을 줄일 수 있다.
또한, 제1 신호 라인들에 수직 방향으로 배열된 제2 신호 라인들을 복수의 그룹으로 분류하고 각 그룹에 포함된 제2 신호 라인들을 연결시킴으로써, 각 그룹에 포함된 제2 신호 라인들에 대한 구동을 동시에 할 수 있다. 이로써, 제2 신호 라인들에 대한 전체적인 구동 속도가 향상될 수 있고, 제2 신호 라인들의 어드레스 신호를 디코딩하는 디코더의 구현을 단순하게 할 수 있으므로 디코더의 복잡도를 감소시킬 수 있을 뿐 아니라, 전체적으로 비휘발성 메모리 소자의 구현 면적을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 사시도이다. 도 2a 내지 2e는 도 1a 내지 1f의 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
이때, 도 2a 내지 2e는 도 1a 내지 1f의 I-I'에 따른 단면을 나타낸다. 이하에서는, 도 1a 내지 1f 및 도 2a 내지 2e를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)의 제조 방법을 설명하기로 한다.
도 1a 및 2a를 참조하면, 기판(10)에 복수의 선택 소자들(미도시)을 형성한다. 여기서, 기판(10)은 반도체 기판일 수 있는데, 예를 들어, 실리콘(silicon), 실리콘-온-절연체 (silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄 (germanium), 실리콘-게르마늄, 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 또한, 선택 소자는 트랜지스터로 구현될 수 있는데, 트랜지스터의 형성 공정에 대해서는 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자는 이해할 수 있을 것이므로 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 복수의 선택 소자들이 형성된 기판(10) 상에 복수의 절연층들(11a, 11b, 11c, 11d, 11e) 및 복수의 절연층들(11a, 11b, 11c, 11d, 11e) 사이에 개재된 복수의 제1 전극층들(12a, 12b, 12c, 12d)을 포함하는 적층 구조를 형성한다. 이로써, 복수의 제1 전극층들(12a, 12b, 12c, 12d)은 복수의 절연층들(11a, 11b, 11c, 11d, 11e)에 의해 서로 절연된다. 여기서, 복수의 절연층들(11a, 11b, 11c, 11d, 11e) 및 복수의 제1 전극층들(12a, 12b, 12c, 12d)은 원자층 증착법(atomic layer deposition, ALD) 또는 화학 기상 증착법(chemical vapor deposition, CVD) 등을 이용하여 기판(10) 상에 순차적으로 형성될 수 있다.
이때, 복수의 절연층들(11a, 11b, 11c, 11d, 11e)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 등과 같은 유전체이거나, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 산질화물(HfON), 하프늄 실리콘 산질화물(HfSiON), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 란탄 산화물(La2O3) 등과 같은 고유전(high-k) 물질일 수 있다. 또한, 복수의 제1 전극층들(12a, 12b, 12c, 12d)은 폴리 실리콘, 금속, 금속 실리사이드 또는 이들의 조합일 수 있고, 금속은 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 지르코늄(Zr), 텅스텐(W), 니텔(Ni) 중 적어도 하나 이상일 수 있다.
도 1b 및 2b를 참조하면, 적층 구조가 형성된 기판(10)에 복수의 트렌치들(trenches)(13a, 13b, 13c, 13d)을 형성하여, 적층 구조로부터 복수의 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)을 형성한다. 본 발명의 일 실시예에서, 복수의 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)의 각각에 포함된 제1 전극층들(12a, 12b, 12c, 12d)은 비트라인일 수 있다.
보다 상세하게는, 적층 구조가 형성된 기판(10)에 리소그래피 공정을 수행하여 복수의 트렌치들(13a, 13b, 13c, 13d)을 형성할 수 있다. 본 발명의 일 실시예에서, 기판(10)이 노출될 때까지 적층 구조의 소정 영역을 식각하여 트렌치들(13a, 13b, 13c, 13d)을 형성할 수 있다. 또한, 본 발명의 다른 실시예에서, 제1 절연층(11a)이 노출될 때까지 적층 구조의 소정 영역을 식각하여 트렌치들(13a, 13b, 13c, 13d)을 형성할 수도 있다.
적층 구조로부터 형성된 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)의 위치는 기판(10) 상에서 서로 다를 수 있다. 구체적으로, 제1 트렌치(13a)와 제2 트렌치(13b) 사이에 형성된 제2 분리 적층 구조(14b) 및 제3 트렌치(13c)와 제4 트렌치(13d) 사이에 형성된 제4 분리 적층 구조(14d)는, 제1, 제3 및 제5 분리 적층 구조(14a, 14c, 14e)에 비해 소정 간격만큼 뒤에(즉, 도 4b에서 소정 간격만큼 안쪽으로) 형성될 수 있다. 다시 말해, 제1, 제3 및 제5 분리 적층 구조(14a, 14c, 14e)는 제2 및 제4 분리 적층 구조(14b, 14d)에 비해 소정 간격만큼 앞에(즉, 도 4b에서 소정 간격만큼 바깥쪽으로) 형성될 수 있다.
이와 같이 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)의 위치를 기판(10) 상에서 상대적으로 다르게 형성하는 이유는 서로 다른 분리 적층 구조에 포함된 제1 전극층들(12a, 12b, 12c, 12d)을 연결하여, 복수의 제1 전극층들(12a, 12b, 12c, 12d)을 소정 개수로 그룹핑하는 것을 용이하게 하기 위한 것이다.
구체적으로, 제1, 제3 및 제5 분리 적층 구조(14a, 14c, 14e)의 각각에 포함된 제1 전극층들 중 대응되는 위치에 배열된 제1 전극층들을 서로 연결할 수 있다. 예를 들어, 제1, 제3 및 제5 분리 적층 구조(14a, 14c, 14e)의 각각에서 맨 아래에 위치하는 제1 전극층들(12a)을 서로 연결할 수 있다. 또한, 제2 및 제4 분리 적층 구조(14b, 14d)의 각각에 포함된 제1 전극층들 중 대응되는 위치에 배열된 제1 전극층들을 서로 연결할 수 있다. 예를 들어, 제2 및 제4 분리 적층 구조(14b, 14d)의 각각에서 맨 아래에 위치하는 제1 전극층들(12a)을 서로 연결할 수 있다. 이처럼 제1 전극층들을 소정 개수로 그룹핑할 경우, 제1 전극층들에 대한 어드레스 신호를 디코딩하는 디코더의 구현을 단순하게 할 수 있으므로 복잡도가 감소되고, 디코더의 구현 면적을 줄일 수 있으므로, 전체적으로 비휘발성 메모리 소자의 사이즈가 감소될 수 있다.
도 1c 및 2c를 참조하면, 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)이 형성된 기판(10) 상에 다이오드 층(15)와 저항 변화체 층(16)를 순차적으로 형성한다.
보다 상세하게는, 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)이 형성된 기판(10) 상에 다이오드 물질을 증착하여 다이오드 층(15)을 구현한다. 구체적으로, 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)이 형성된 기판(10) 상에 실리콘 또는 폴리 실리콘과 같은 반도체 물질을 증착하고, 이온 주입 공정을 수행하여 P형 불순물(예를 들어, 붕소(B) 등) 및 N형 불순물(예를 들어, 인(P), 비소(As) 등)을 도핑한다. 이로써, P형 반도체와 N형 반도체가 형성되는데, 형성된 P형 반도체와 N형 반도체의 접촉에 의해 다이오드 층(15)이 구현될 수 있다.
이어서, 다이오드 층(15) 상에 저항 변화 물질을 증착하여 저항 변화체 층(16)을 구현한다. 구체적으로, 다이오드 층(15) 상에 저항 변화 물질, 예를 들어, 페로브스카이트계 산화물 또는 이원계 천이 금속 산화물을 증착한다. 여기서, 페로브스카이트계 산화물은 Pr0.7Ca0.3MnO3, SrZrO3/SrTiO3, 또는 Pb(Zr, Ti)O3/Zn 0.4Cd0.6S 등이 있고, 이원계 천이 금속 산화물은 NiO, TiN, TiO2, HfO2, 또는 ZrO2 등 이 있다.
도 1d 및 2d를 참조하면, 다이오드 층(15)과 저항 변화체 층(16)이 형성된 기판(10)의 소정 영역에서 다이오드 층(15)와 저항 변화체 층(16)을 제거한다. 이때, 다이오드 층(15)과 저항 변화체 층(16)은 건식 식각 또는 습식 식각을 이용하여 제거될 수 있다.
구체적으로, 복수의 분리 적층 구조들(14a, 14b, 14c, 14d, 14e)의 상부에 형성된 다이오드 층(15) 및 저항 변화체 층(16)의 일부를 제거하여 복수의 분리 적층 구조들(14a, 14b, 14c, 14d, 14e) 각각에 포함되고, 최상부에 적층된 절연층(11e)을 노출시킨다. 또한, 기판(10) 상에서 복수의 적층 구조들(14a, 14b, 14c, 14d, 14e) 사이의 일부 영역에 형성된 다이오드 층(15) 및 저항 변화체 층(16)의 일부를 제거하여 기판(10)을 노출시킨다.
도 1e를 참조하면, 다이오드 층(15)과 저항 변화체 층(16)의 일부가 제거된 기판(10)에 도전성 물질(17)을 채운다. 여기서, 도전성 물질(17)은 폴리 실리콘, 금속, 금속 실리사이드 또는 이들의 조합일 수 있고, 금속은 코발트(Co), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 지르코늄(Zr), 텅스텐(W), 니텔(Ni) 중 적어도 하나 이상일 수 있다. 이어서, 도전성 물질(17)이 채워진 결과물의 상부 영역을 예를 들어, CMP(chemical mechanical polishing)를 이용하여 평탄화한다.
도 1f 및 도 2e를 참조하면, 도전성 물질(17)이 형성된 기판(10)에서 도전성 물질(17)과 저항 변화체 층(16)의 소정 영역을 식각하여, 기판(10)에 수직하는 방향의 복수의 제2 전극층들(17a, 17b, 17c, 17d)을 형성하고, 복수의 제2 전극층 들(17a, 17b, 17c, 17d)의 양 측면에 복수의 저항 변화체들(16a, 16b)을 형성한다.
이와 같이, 제조된 비휘발성 메모리 소자(1)는 복수의 비트라인들, 복수의 워드라인들, 복수의 메모리 셀들 및 복수의 선택 소자들을 포함한다. 여기서, 분리 적층 구조들(14a, 14b, 14c, 14d, 14e) 각각에 포함된 제1 전극층들(12a, 12b, 12c, 12d)은 비트라인들에 대응하고, 제2 전극층들(17a, 17b, 17c, 17d)은 워드라인들에 대응할 수 있다. 또한, 제1 전극층들(12a, 12b, 12c, 12d)과 제2 전극층들(17a, 17b, 17c, 17d) 사이에 형성된 다이오드 층(15) 및 저항 변화체 층(16)은 메모리 셀에 대응할 수 있다. 이때, 제1 전극층들(12a, 12b, 12c, 12d)이 복수의 절연층들(11a, 11b, 11c, 11d, 11e)에 의해 절연되어 있으므로, 다이오드 층(15) 및 저항 변화체 층(16)의 각각은 그 내부가 절연되지 않았음에도 불구하고 서로 절연된 복수의 메모리 셀들을 구현할 수 있다.
도 3a 내지 3d는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
이하에서는 도 3a 내지 3d를 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기로 한다. 이때, 도 1a 내지 1f 및 도 2a 내지 2e를 참조하여 상술된 내용은 도 3a 내지 3d에 도시된 비휘발성 메모리 소자의 제조 방법에도 적용될 수 있다. 따라서, 이하에서는 중복된 설명은 생략하기로 한다.
도 3a를 참조하면, 기판(20) 상에 복수의 선택 소자들(미도시)을 형성한다.
본 발명의 일 실시예는 복수의 선택 소자들이 형성된 기판(20) 상에 절연 층(21) 및 복수의 제1 전극층들(22a, 22b, 22c, 22d)을 형성한다. 이어서, 절연층(21) 및 복수의 제1 전극층들(22a, 22b, 22c, 22d)의 소정 영역을 식각하여 제1 트렌치(23)를 형성한다. 구체적으로, 기판(20) 상에 층간 절연막들 및 제1 전극층들을 서로 번갈아 가며 순차적으로 증착시키고, 층간 절연막들 및 제1 전극층들의 소정 영역을 식각하여 제1 트렌치(23)를 형성한다. 이때, 제1 트렌치(23)은 원통 형상일 수 있다. 또한, 전극층들(22a, 22b, 22c, 22d)은 비트라인들에 대응할 수 있다.
한편, 본 발명의 다른 실시예는 복수의 선택 소자들이 형성된 기판(20) 상에 절연층(21)을 증착시키고, 제1 트렌치(23)를 형성한다. 이어서, 제1 트렌치(23)에 의해 노출된 절연층(21)의 소정 영역에 전극층들(22a, 22b, 22c, 22d)을 형성한다. 예를 들어, 제1 트렌치(23)에 의해 노출된 절연층(21)의 소정 영역에 금속층을 도포한 후, 금속 실리사이드를 형성함으로써 전극층들(22a, 22b, 22c, 22d)을 형성할 수도 있다.
도 3b를 참조하면, 제1 트렌치(23)에 다이오드 층(24)을 형성한다. 보다 상세하게는, 제1 트렌치(23)가 형성된 기판(20) 상에 다이오드 층(24)을 증착하고, 이어서, 다이오드 층(24)의 소정 영역을 식각하여, 절연층(21)의 상부에 형성된 다이오드 층을 제거하고 제2 트렌치(25)를 형성한다.
도 3c를 참조하면, 제2 트렌치(25) 상에 저항 변화체 층(26)을 형성한다. 보다 상세하게는, 제2 트렌치(25)가 형성된 기판(20) 상에 저항 변화체 층(26)을 증착하고, 이어서, 저항 변화체 층(26)의 소정 영역을 식각하여, 절연층(21)의 상 부에 형성된 저항 변화체 층(26)을 제거하고 제3 트렌치(27)를 형성한다.
도 3d를 참조하면, 제3 트렌치(27)에 도전성 물질을 채움으로써, 제2 전극층(28)을 형성한다. 보다 상세하게는, 제3 트렌치(27)에 도전성 물질을 증착하여 제3 트렌치(27)를 충전함으로써 제2 전극층(28)을 형성하고, 이어서, 예를 들어, CMP 등을 이용하여 상부를 평탄화한다. 여기서, 제2 전극층(28)은 워드라인에 대응할 수 있다.
도 4은 도 3a 내지 3d의 비휘발성 메모리 소자의 제조 방법으로 형성된 비휘발성 메모리 소자를 나타내는 사시도이다.
도 4를 참조하면, 비휘발성 메모리 소자(2)는 복수의 비트라인들, 복수의 워드라인들, 복수의 메모리 셀들 및 복수의 선택 소자들을 포함한다. 여기서, 수직 방향으로 배열되고 원통 형상을 가진 복수의 제2 전극층들(28a, 28b)은 워드라인들에 대응하고, 복수의 제2 전극층들(28a, 28b)에 대하여 수직 방향으로 배열되는 복수의 제1 전극층들(22a, 22b, 22c, 22d)은 비트라인들에 대응할 수 있다. 또한, 복수의 제2 전극층들(28a, 28b)의 각각을 순차적으로 둘러싸고 있는 저항 변화체 층(26a, 26b) 및 다이오드 층(24a, 24b)은 메모리 셀에 대응할 수 있다. 이때, 제1 전극층들(22a, 22b, 22c, 22d)이 절연층들(21)에 의해 절연되어 있으므로, 다이오드 층(24a, 24b) 및 저항 변화체 층(26a, 26b)의 각각은 그 내부가 절연되지 않았음에도 불구하고 서로 절연된 복수의 메모리 셀들을 구현할 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 나타내는 회로도이다.
도 5를 참조하면, 비휘발성 메모리 소자(3)는 도 1a 내지 1f, 2a 내지 2e, 3a 내지 3d에 나타난 제조 방법에 의해 형성될 수 있고, 도 4의 비휘발성 메모리 소자에 대응될 수도 있다. 비휘발성 메모리 소자(30)는 복수의 제1 신호 라인들(WL0 내지 WL7), 복수의 제2 신호 라인들(BL00 내지 BL24), 복수의 메모리 셀들(MC0, MC1, MC2, MC3) 및 복수의 선택 소자들(S0 내지 S3)을 포함한다. 이하에서는 비휘발성 메모리 소자에 포함된 각 구성 요소들의 방향을 X축 방향, Y축 방향, Z축 방향을 기준으로 설명하기로 한다. 여기서, X축 방향은 Y축 방향 및 Z축 방향과 각각 수직이고, Y축 방향은 Z축 방향과 수직이다. 이러한 X축 방향, Y축 방향, Z축 방향은 단지 설명의 편의를 위한 것이고, 본 발명은 이에 한정되지 않는다.
복수의 제1 신호 라인들(WL0 내지 WL7)은 Y축 방향으로 배열되고, 복수의 행과 복수의 열로 이루어진 매트릭스(matrix) 구조를 가질 수 있다. 본 발명의 일 실시예에서, 복수의 제1 신호 라인들(WL0 내지 WL7)은 워드라인들일 수 있다. 이하에서는, 복수의 제1 신호 라인들(WL0 내지 WL7)이 워드라인들인 경우를 예로 하여 설명하기로 한다. 다만, 본 발명은 이에 한정되지 않는다.
복수의 제2 신호 라인들(BL00 내지 BL24)은 Z축 방향으로 배열되고, 복수의 행과 복수의 열로 이루어진 매트릭스 구조를 가질 수 있다. 본 발명의 일 실시예에서, 복수의 제2 신호 라인들(BL00 내지 BL24)은 비트라인들일 수 있다. 이하에서는, 복수의 제2 신호 라인들(BL00 내지 BL24)이 비트라인들인 경우를 예로 하여 설명하기로 한다. 다만, 본 발명은 이에 한정되지 않는다.
복수의 메모리 셀들(MC0, MC1, MC2, MC3)은 복수의 워드 라인들(WL0 내지 WL7)의 각각의 양 옆에 일렬로 배열된다. 복수의 메모리 셀들(MC0, MC1, MC2, MC3)의 각각의 일단은 복수의 워드라인들(WL0 내지 WL7) 중 하나에 연결되고, 타단은 복수의 비트라인들(BL00 내지 BL24) 중 하나에 연결된다.
이때, 이웃하는 한 쌍의 메모리 셀들(MC0, MC1)은 복수의 워드라인들(WL0 내지 WL7) 중 하나(WL0)의 양 측에 연결되어, 복수의 워드라인들 중 하나(WL0)를 공유한다. 또한, 서로 다른 쌍에 포함되지만 이웃하는 메모리 셀들(MC1, MC2)은 복수의 비트라인들(BL00 내지 BL24) 중 하나(BL01)의 양 측에 연결되어, 복수의 비트 라인들(BL00 내지 BL24) 중 하나(BL01)를 공유한다. 이때, 서로 다른 쌍에 포함되지만 이웃하는 메모리 셀들(MC1, MC2)에 연결된 비트라인(BL01)은, 메모리 셀들(MC1, MC2)을 구별하기 위해 서로 떨어져 있는 것으로 도시되었으나, 실제로는 서로 연결된다. 이에 대해서는 이하에서 도 6 및 7을 참조하여 상술하기로 한다.
보다 상세하게는, 복수의 메모리 셀들(MC0, MC1, MC2, MC3)의 각각은 저항 변화체(R) 및 저항 변화체(R)와 직렬로 연결된 다이오드(D)를 포함할 수 있다. 여기서, 저항 변화체(R)의 제1 단은 복수의 워드 라인들(WL0 내지 WL7) 중 하나에 연결되고, 제2 단은 다이오드(D)에 연결된다. 한편, 다이오드(D)의 제1 단은 저항 변화체(R)의 제2 단에 연결되고, 제2 단은 복수의 비트 라인들(BL00 내지 BL24) 중 하나에 연결된다. 복수의 제1 신호 라인들(WL0 내지 WL7) 중 하나에 일렬로 연결된 메모리 셀들은 메모리 유닛(MU)이라고 할 수 있다. 이하에서는 저항 변화체(R)와 다이오드(D)에 대하여 상술하기로 한다.
저항 변화체(R)는 전압 또는 전류 펄스의 인가에 의해 저항 값이 변화하여, 고 저항 상태인 리셋(reset) 상태와 저 저항 상태인 셋(set) 상태를 가질 수 있다. 즉, 저항 변화체(R)는 전압 또는 전류 펄스의 인가에 의해 고 저항 상태 또는 저 저항 상태로 천이하는데, 이러한 두 가지 상태를 비트 정보로 이용하여, 정보를 저장하는 메모리 소자로 활용될 수 있다. 구체적으로, 단방향성(uni-directional) 저항 메모리 장치에 포함된 저항 변화체는 전압 또는 전류의 크기에 따라서 저항 값이 변하는 반면, 양방향성(bi-directional) 저항 메모리 장치에 포함된 저항 변화체는 전압 또는 전류의 크기 및 방향에 따라서 저항 값이 변한다.
한편, 다이오드(D)는 양방향 다이오드로 구현될 수도 있고, 단방향 다이오드로 구현될 수도 있다. 메모리 셀 구조로써 트랜지스터를 포함하는 메모리 셀에 비해 다이오드를 포함하는 메모리 셀은, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 쓰기 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소해 유연성을 가질 수 있는 등의 장점이 있다.
이와 같이, 본 발명의 일 실시예에서는 저항 변화체를 포함하는 메모리 셀들을 포함하는 저항 메모리 장치(resistive RAM, RRAM, ReRAM)에 대한 것으로, 이하에서는 저항 메모리 장치로 구현되는 비휘발성 메모리 소자에 대하여 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 아니한다.
복수의 선택 소자들(S0, S1, S2, S3)은 복수의 워드 라인들(WL0 내지 WL7)의 하단에 연결되어 복수의 워드 라인들(WL0 내지 WL7) 중 적어도 두 개에 대한 선택 동작을 수행한다. 예를 들어, 복수의 선택 소자들(S0, S1, S2, S3)은 선택 트랜지스터들로 구현될 수 있다.
종래에는 복수의 워드라인들의 각각에 복수의 트랜지스터들이 연결되어, 각 트랜지스터의 온/오프 동작에 의해 각 트랜지스터에 연결된 각 워드라인에 대한 선택 동작이 수행된다. 그러나, 반도체 기술의 발달에 따른 집적도 증가에 의해 메모리 셀들의 사이즈가 지속적으로 감소하고 있으므로, 실질적으로 트랜지스터의 사이즈가 전체 사이즈를 결정하는 중대한 요소가 된다. 이에 따라, 메모리 셀들의 사이즈의 감소에도 불구하고, 각 워드라인에 연결된 트랜지스터들의 사이즈에 의해 전체 영역이 크게 감소하지 않는 문제가 생긴다. 또한, 각 워드라인 마다 트랜지스터들이 연결됨에 따라 전체적으로 복잡도가 증가하는 문제도 생긴다.
그러나, 본 발명의 일 실시예에서는, 적어도 두 개의 워드라인들이 하나의 선택 소자에 연결되어, 적어도 두 개의 워드라인들이 하나의 선택 소자를 공유한다. 구체적으로, 제1 워드라인(WL0) 및 제3 워드라인(WL2)은 제1 선택 소자(S0)에 연결되어, 제1 선택 소자(S0)를 공유한다. 즉, 제1 선택 소자(S0)의 온/오프 동작에 의해 제1 워드라인(WL0) 및 제3 워드라인(WL2)에 대한 선택 동작을 동시에 수행할 수 있다. 이로써, 전체적으로 필요한 선택 소자들의 개수가 최소한 반으로 줄어들게 됨으로써, 비휘발성 메모리 소자의 전체 사이즈가 크게 감소할 수 있다. 또한, 비휘발성 메모리 소자가 구동해야 하는 선택 소자들의 개수가 최소한 반으로 줄어들게 됨으로써, 복잡도도 최소한 반으로 줄어들게 된다.
마찬가지로, 제2 워드라인(WL1) 및 제4 워드라인(WL3)은 제2 선택 소자(S1) 에 연결되어, 제2 선택 소자(S1)를 공유함으로써, 제2 선택 소자(S1)의 온/오프 동작에 의해 제2 워드라인(WL1) 및 제4 워드라인(WL3)에 대한 선택 동작을 동시에 수행할 수 있다. 또한, 제5 워드라인(WL4) 및 제6 워드라인(WL5)은 제3 선택 소자(S2)에 연결되어, 제3 선택 소자(S2)를 공유함으로써, 제3 선택 소자(S2)의 온/오프 동작에 의해 제5 워드라인(WL4) 및 제6 워드라인(WL5)에 대한 선택 동작을 동시에 수행할 수 있다. 또한, 제7 워드라인(WL6) 및 제8 워드라인(WL7)은 제4 선택 소자(S3)에 연결되어, 제4 선택 소자(S3)를 공유함으로써, 제4 선택 소자(S3)의 온/오프 동작에 의해 제7 워드라인(WL6) 및 제8 워드라인(WL7)에 대한 선택 동작을 동시에 수행할 수 있다.
도 6은 도 5의 비휘발성 메모리 소자의 수직 방향의 두 층을 개략적으로 나타내는 회로도이다.
도 6을 참조하면, 한 쌍의 메모리 셀들(MC0, MC1)은 하나의 수직 라인인 워드라인(WL0)을 공유하고, 다른 쌍에 포함된 메모리 셀들 중 인접하는 메모리 셀들(MC1, MC2)은 비트라인(BL01)을 공유한다. 이때, 하나의 수직 라인인 워드라인(WL0)에는 두 쌍의 메모리 셀들이 수직으로 연결된다. 하나의 선택 소자(S0)는 인접하지 않은 두 개의 워드라인들(WL0, WL2)에 연결되고, 서로 인접한 두 개의 워드라인들(WL1, WL2)은 서로 다른 선택 소자들(S0, S1)이 각각 연결된다.
이하에서는, 복수의 메모리 셀들 중 하나인 선택 메모리 셀(SEL_MC)에 대한 쓰기 동작 및 읽기 동작에 대하여 상술하기로 한다.
선택 메모리 셀(SEL_MC)에 대한 쓰기 동작을 수행하고자 할 경우에는, 선택 메모리 셀(SEL_MC)에 포함된 저항 변화체에 인가하는 전압 또는 전류 펄스의 크기를 변화시킨다. 구체적으로, 제1 선택 소자(S0)를 턴온(turn on)시켜서 선택 메모리 셀(SEL_MC)에 연결되는 제3 워드라인(WL2)을 선택하고, 제3 워드라인(WC2)에 고전압의 쓰기 전압을 인가한다. 이어서, 선택 메모리 셀(SEL_MC)에 연결되는 비트라인(BL12)에 그라운드 전압(0 V)을 인가한다.
이때, 제2 선택 소자(S1)은 턴오프(turn off)시켜서 제3 워드라인(WL2)에 인접하는 제2 워드라인(WL1) 및 제4 워드라인(WL3)에는 전압을 인가하지 않는다. 또한, 선택 메모리 셀(SEL_MC)에 연결된 비트라인(BL12)에 수평 방향으로 인접한 비트라인들(BL11, BL13) 및 수직 방향으로 인접한 비트라인들(BL01, BL02, BL03)에는 억제(inhibit) 전압을 인가한다. 이때, 억제 전압은 쓰기 전압과 0 V 사이의 값을 갖는다. 이로써, 선택 메모리 셀(SEL_MC)에 대한 쓰기 동작을 수행할 때에, 선택 메모리 셀(SEL_MC)에 인접하는 다른 워드라인들 및 비트라인들에 인가되는 전압/전류로 인한 간섭을 줄일 수 있다.
한편, 선택 메모리 셀(SEL_MC)에 대한 읽기 동작을 수행하고자 할 경우에는, 제1 선택 소자(S0)를 턴온시켜서 제3 워드라인(WL2)을 선택하고, 제3 워드라인(WL2)에 쓰기 전압보다 작은 읽기 전압을 인가한다. 이어서, 선택 메모리 셀(SEL_MC)에 연결되는 비트라인(BL12)에서의 전류 변화를 검출하여 읽기 동작을 수행한다.
도 7은 도 5의 비휘발성 메모리 소자의 한 층의 수평 방향을 개략적으로 나타내는 회로도이다.
도 7을 참조하면, 비휘발성 메모리 소자에 포함된 복수의 비트라인들은 복수의 그룹들로 분류될 수 있다. 예를 들어, 비휘발성 메모리 소자에 포함된 복수의 비트라인들은 4개의 그룹들(BL0, BL1, BL2, BL3)로 분류될 수 있다. 여기서, 비트라인들을 4개의 그룹들로 분류하는 것은 본 발명의 일 실시예에 불과하고, 본 발명의 다른 실시예에서는 비트라인들을 2개의 그룹들로 분류할 수도 있고, 더 많은 수의 그룹들로 분류할 수도 있다.
보다 상세하게는, 비휘발성 메모리 소자의 한 층인 제1 층은 예를 들어, 13개의 비트라인들(BL00 내지 BL12)을 포함할 수 있다. 여기서, 제1, 제5, 제9 및 제13 비트라인들(BL00, BL04, BL08, BL12)은 제1 그룹(BL0)으로 분류되고, 제2, 제6 및 제10 비트라인들(BL01, BL05, BL09)은 제2 그룹(BL1)으로 분류되고, 제3, 제7 및 제11 비트라인들(BL02, BL06, BL10)은 제3 그룹(BL2)으로 분류되고, 제4, 제8 및 제12 비트라인들(BL03, BL07, BL11)은 제4 그룹(BL3)으로 분류될 수 있다.
이와 같이, 비트라인들(BL00 내지 BL12)을 4개의 그룹들(BL0, BL1, BL2, BL3)로 분류함으로써, 비트라인들(BL00 내지 BL12) 각각에 대한 어드레스 신호를 디코딩하지 않아도 되고, 4개의 그룹들(BL0, BL1, BL2, BL3)에 대한 어드레스 신호를 디코딩하면 되므로, 디코더를 간략하게 구성을 할 수 있고, 이에 따라 디코더의 구현 면적을 크게 줄일 수 있을 뿐 아니라, 디코더의 복잡도도 크게 줄일 수 있다. 또한, 각 그룹들에는 동일한 레벨의 신호를 동시에 제공함으로써, 비휘발성 메모리 소자의 동작 속도가 크게 향상될 수 있다.
이상에서는, 비휘발성 메모리 소자에서 비트라인들의 그룹핑에 대해서만 설 명하였으나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서는 워드라인들의 그룹핑도 수행할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 8을 참조하면, 메모리 카드(80)는 하우징(83) 내에 제어기(81)와 메모리부(82)를 포함할 수 있고, 제어기(81)와 메모리부(82)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(81)의 명령에 따라서, 메모리부(82)와 제어기(81)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(80)는 메모리부(82)에 데이터를 저장하거나 또는 메모리부(82)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(82)는 도 1 내지 7의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(80)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(80)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 9를 참조하면, 전자 시스템(90)은 프로세서(91), 메모리부(92) 및 입/출력 장치(93)를 포함할 수 있고, 이들은 버스(bus, 94)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(91)는 프로그램을 실행하고 시스템(90)을 제어하는 역할을 할 수 있다. 입/출력 장치(93)는 시스템(90)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(90)은 입/출력 장치(93)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(92)는 프로세서(91)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(92)는 도 1 내지 7의 비휘발성 메모리 소자를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(90)은 메모리(92)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 드라이브(solid state drive; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 사시도이다.
도 1a 내지 1e는 도 1a 내지 1f의 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 3a 내지 3d는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 4은 도 3a 내지 3d의 비휘발성 메모리 소자의 제조 방법으로 형성된 비휘발성 메모리 소자를 나타내는 사시도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 나타내는 회로도이다.
도 6은 도 5의 비휘발성 메모리 소자의 수직 방향의 두 층을 개략적으로 나타내는 회로도이다.
도 7은 도 5의 비휘발성 메모리 소자의 한 층의 수평 방향을 개략적으로 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (19)

  1. 기판;
    상기 기판 상에 수직으로 배열되는 복수의 제1 신호 라인들;
    상기 복수의 제1 신호 라인들의 각각에 일단이 연결되도록 각각 배열되는 복수의 메모리 셀들;
    상기 복수의 제1 신호 라인들에 수직 방향으로 상기 기판 상에 배열되고, 상기 복수의 메모리 셀들의 각각의 타단에 연결되는 복수의 제2 신호 라인들; 및
    각각 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결되도록 상기 기판 상에 형성되는 복수의 선택 소자들을 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 복수의 선택 소자들의 각각은 상기 복수의 제1 신호 라인들 중 인접하지 않는 적어도 두 개의 제1 신호 라인들과 연결되어, 상기 연결된 적어도 두 개의 제1 신호 라인들에 대해 선택 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 복수의 제2 신호 라인들은 복수의 그룹들로 분류되어, 상기 복수의 그룹들의 각각에 포함된 제2 신호 라인들은 서로 연결되는 것을 특징으로 하는 비휘 발성 메모리 소자.
  4. 제3항에 있어서,
    상기 복수의 그룹들의 각각에 포함된 제2 신호 라인들은 서로 인접하지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제2항에 있어서,
    상기 복수의 메모리 셀들은 상기 복수의 제1 신호 라인들의 각각의 양 측면에 각각의 일단이 연결되도록 일렬로 배열되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제2항에 있어서,
    상기 복수의 메모리 셀들 중 인접하는 한 쌍의 메모리 셀들은 상기 복수의 제1 신호 라인들 중 하나를 공유하고,
    상기 복수의 메모리 셀들 중 서로 다른 쌍에 포함되지만 인접한 메모리 셀들은 상기 복수의 제2 신호 라인들 중 하나를 공유하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제2항에 있어서,
    상기 복수의 메모리 셀들의 각각은,
    상기 복수의 제1 신호 라인들 중 하나와 연결되는 저항 변화체; 및
    상기 복수의 제2 신호 라인들 중 하나와 상기 저항 변화체의 사이에 형성되는 다이오드를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제2항에 있어서,
    상기 복수의 메모리 셀들 중 하나인 선택 메모리 셀에 대한 쓰기 동작이 수행될 경우,
    상기 복수의 선택 소자들 중, 상기 선택 메모리 셀에 연결된 제1 신호 라인에 연결된 선택 소자는 턴온되고,
    상기 복수의 선택 소자들 중, 상기 선택 메모리 셀에 연결된 제1 신호 라인에 인접한 다른 제1 신호 라인들에 연결된 선택 소자는 턴오프되는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제2항에 있어서,
    상기 복수의 메모리 셀들 중 하나인 선택 메모리 셀에 대한 쓰기 동작이 수행될 경우,
    상기 선택 메모리 셀에 연결된 제2 신호 라인에는 그라운드 전압(0 V)가 인가되고,
    상기 복수의 제2 신호 라인들 중, 상기 선택 메모리 셀에 연결된 제2 신호 라인에 인접하는 다른 제2 신호 라인들에는 억제(inhibit) 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 각각 복수의 메모리 셀들을 포함하는 복수의 메모리 유닛들;
    상기 복수의 메모리 유닛들 중 인접한 한 쌍의 메모리 유닛들 사이에 각각 형성된 복수의 제1 신호 라인들;
    상기 복수의 메모리 유닛들 중 서로 다른 쌍에 포함되지만 인접하는 메모리 유닛들 사이에 각각 형성된 복수의 제2 신호 라인들; 및
    각각 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결된 복수의 선택 소자들을 포함하는 비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 복수의 선택 소자들의 각각은 상기 복수의 제1 신호 라인들 중 인접하지 않는 적어도 두 개의 제1 신호 라인들과 연결되어, 상기 연결된 적어도 두 개의 제1 신호 라인들에 대해 선택 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제10항에 있어서,
    상기 복수의 제2 신호 라인들은 복수의 그룹들로 분류되어, 상기 복수의 그룹들의 각각에 포함된 제2 신호 라인들은 서로 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제12항에 있어서,
    상기 복수의 그룹들의 각각에 포함된 제2 신호 라인들은 서로 인접하지 않는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제11항에 있어서,
    상기 복수의 메모리 셀들의 각각은,
    상기 복수의 제1 신호 라인들 중 하나와 연결되는 저항 변화체; 및
    상기 복수의 제2 신호 라인들 중 하나와 상기 저항 변화체의 사이에 형성되는 다이오드를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 기판에 복수의 선택 소자들을 형성하는 단계;
    상기 기판 상에 복수의 제2 신호 라인들 및 상기 복수의 제2 신호 라인들 사이에 개재된 복수의 절연층들을 포함하는 복수의 적층 구조들을 형성하는 단계;
    상기 복수의 적층 구조들 각각의 측면에 다이오드 층 및 저항 변화체 층을 순차적으로 형성하는 단계;
    상기 복수의 적층 구조들 중 인접하는 두 개의 적층 구조들의 측면에 각각 형성된 저항 변화체 층들 사이에 복수의 제1 신호 라인들을 형성하는 단계; 및
    상기 복수의 선택 소자들의 각각을 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결시키는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 복수의 선택 소자들의 각각을 상기 복수의 제1 신호 라인들 중 적어도 두 개와 연결시키는 단계는,
    상기 복수의 선택 소자들의 각각을 상기 복수의 제1 신호 라인들 중 인접하지 않는 적어도 두 개의 제1 신호 라인들과 연결시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 복수의 제2 신호 라인들을 복수의 그룹들로 분류하여, 상기 복수의 그룹들 각각에 포함된 제2 신호 라인들을 서로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 복수의 그룹들의 각각에 포함된 제2 신호 라인들은 서로 인접하지 않는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 복수의 제1 신호 라인들 중 하나와 상기 복수의 제2 신호 라인들 중 하나의 사이에 형성된 상기 다이오드 층과 상기 저항 변화체 층은 메모리 셀을 구성 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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