JP2009117006A - 抵抗変化メモリ装置 - Google Patents

Abstract

【課題】トリミング可能な参照セルを持つ抵抗変化メモリ装置を提供する。
【解決手段】抵抗変化メモリ装置は、書き換え可能な抵抗値を記憶する可変抵抗素子を用いたメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの高抵抗状態にあるメモリセルと同じメモリセルが配列され、その並列接続数の選択により前記メモリセルアレイのデータを読み出すための参照電流値がトリミングされる参照セルと、前記メモリセルアレイの選択メモリセルのセル電流と前記参照セルの参照電流値とを比較するセンスアンプと、を有する。
【選択図】図３

Description

この発明は、書き換え可能な抵抗値をデータとして不揮発に記憶する抵抗変化メモリ装置に係り、特に選択セル電流を検出するための参照セルの構成に関する。

電圧、電流や熱などで記録層の抵抗状態を変えてメモリセルとして利用する抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ：ＲｅＲＡＭ）がＮＡＮＤフラッシュメモリの後継候補として注目されている。ＲｅＲＡＭは、メモリの微細化に向いていると同時にクロスポイントセルを構成することができ、更に三次元的にセルアレイを積層することも容易である。

特に、ユニポーラ型のＲｅＲＡＭは、印加電圧値とその印加時間の制御により、高抵抗状態と低抵抗状態の設定が可能である（例えば、非特許文献１参照）。

しかし、製造工程のゆらぎに依存して、メモリ記録層のわずかな組成変化などで製造されたメモリチップ毎にその抵抗状態の安定値は変化し、配線抵抗値も揺らぐ。更に、同一チップ内であっても特に三次元的に積層されるセルアレイでは、セルアレイ内の位置によってセンスアンプでの配線抵抗が大きく変わり、セルの抵抗状態の一定値をメモリチップ全体に渡って一定のデータ状態として判定することは困難となる。

そこで製造の場所、時間及びチップ内の位置によるセル状態の変動を考慮したセルへのデータ設定とデータ読み出しが必須となる。通常セルデータの読み出しは、選択セル電流と参照セルの参照電流とをセンスアンプにより比較検出する。これは、通常読み出しの場合も書き込みのベリファイ読み出しの場合も同様である。したがってセル状態の変動に対応するためには参照セルの抵抗状態を精密にトリミングして設定することが必要である。
Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796

この発明は、トリミング可能な参照セルを持つ抵抗変化メモリ装置を提供することを目的とする。

この発明の一態様による抵抗変化メモリ装置は、
書き換え可能な抵抗値を記憶する可変抵抗素子を用いたメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの高抵抗状態にあるメモリセルと同じメモリセルが配列され、その並列接続数の選択により前記メモリセルアレイのデータを読み出すための参照電流値がトリミングされる参照セルと、
前記メモリセルアレイの選択メモリセルのセル電流と前記参照セルの参照電流値とを比較するセンスアンプと、を有することを特徴とする。

この発明によれば、トリミング可能な参照セルを持つ抵抗変化メモリ装置を提供することができる。

実施の形態の説明に先立って、抵抗変化メモリ(ＲｅＲＡＭ）のセルに微小電圧を印加して、流れるセル電流を参照電流と比較してデータセンスを行う場合に、参照セルの細かなトリミングが必須となる事情を説明する。

セル電流と参照電流を比べるのはセンスアンプであるが、センスアンプが見るセル状態は実際にはセルそのものではなく、アクセスしたセルまでのビット線等の経路の寄生抵抗を含む。この寄生抵抗はチップごとの製造ばらつきやセルのチップ内での位置による影響を受けて一定ではない。またセル自体も記録層の組成ばらつき等によってチップごと或いはチップ内領域ごとの抵抗値のばらつきが大きい。

図１は、メモリセルに多値レベルを設定する場合について、多値レベルのセル抵抗区分の境界値Ｒ０，Ｒ１，Ｒ２が、チップ（或いはチップ内セル位置）ａ，ｂ，ｃに応じて異なる様子を示している。このような状況では、各データレベルのセンス基準となる参照レベルが取れない可能性がある。

この様な状況でセル状態を間違いなく読み出すには、データをセルに書き込む際のベリファイ基準及びセルデータ読み出しの際の基準となる参照セルの参照レベル（参照電流値、或いは境界抵抗値）をセルの状況に合わせてトリミングして調整することが必要になる。

以下、実施の形態を説明する。

図２は、メモリセルアレイＭＡと参照セルＲＣとの基本的な関係を示している。メモリセルアレイＭＡは、複数本ずつ互いに交差して配設されるワード線ＷＬとビット線ＢＬの各交差部に、可変抵抗素子ＶＲとダイオードＤｉの直列接続回路からなるメモリセルＭＣを配置して構成される。

可変抵抗素子ＶＲは、例えば遷移金属酸化物からなる記録層を持ち、熱的に安定なリセット状態が高抵抗状態であり、電圧印加により低抵抗状態にセットすることができる。低抵抗状態のセルは、電圧印加によりジュール熱を発生させて、熱過程により高抵抗状態にリセットすることができる。

読み出し時、ビット線に流れるセル電流を検出するセンスアンプＳ／Ａは、電流検出型である。その一方の入力ノードＩＮには、複数のビット線の一つが選択されて接続される。他方の入力ノードＩＮＢには参照セルＲＣが接続される。即ちセンスアンプＳＡは、選択されたビット線の選択セル電流と参照セルＲＣの参照電流とを比較して、セルデータを判定することになる。

参照セルＲＣは、基本的にメモリセルアレイＭＡと同様のセル構成を用い、その可変抵抗素子ＶＲを高抵抗状態とし、かつそれらを複数個並列接続することにより、参照ビット線ＲＢＬに所定の参照電流が流れるようにする。例えば、図２の例では、４つのメモリセルを並列接続して、高抵抗状態のセル電流と低抵抗状態のセル電流とを、この参照セルＲＣの参照電流との比較で検出する。

この実施の形態では、上述の参照セルＲＣを、トリミング可能なミニセルアレイとして構成する。この点を次に説明する。

図３は、トリミング可能な一つの参照セルＲＣの構成を示している。ここで参照セルＲＣは、データ記憶を行うメモリセルアレイが三次元構造の場合に、それと同様の三次元構造として構成される例を示している。この参照セルＲＣがデータ記憶用のメモリセルアレイと異なる点は、すべてのセルを抵抗値が最も高い状態に設定しておくこと、及びワード線ＷＬやビット線ＢＬを複数本ずつ共有すること、である。

具体的にここでは、同じ層内で２本ずつのワード線ＷＬが共通接続され、これらがスイッチＳＷ１を介して一つの参照ワード線ＲＷＬに接続される。ビット線ＢＬは同様に同じ層内で複数本ずつ共通接続され、更にこれらが層間で共通接続されて、スイッチＳＷ２を介して一つの参照ビット線ＲＢＬに接続されるようになっている。

トリミングは、ビット線側では一つのスイッチＳＷ２がオンの状態、即ち一つのビット線群のみが参照ビット線ＲＢＬに接続された状態で、ワード線側のスイッチＳＷ１を順次オンするスキャンを伴って行われる。即ち、参照セル抵抗値がモニターセルのそれより小さくなるまで、スキャンＡによりワード線の並列接続本数（従って並列接続セル数）を順次増加させる。更に別の層のワード線群に移るスキャンＢを組み合わせることにより、ワード線の並列接続本数を増やすことができる。

即ちモニターセルのセル電流が大きい場合には、次のスイッチＳＷ１をオンにするスキャンを行い、参照セル電流がモニターセルのセル電流より大きくなったことを検出したセンスサイクルでそれまでのスイッチＳＷ１のオンオフ状態を固定する。これにより、参照セルの参照電流値、即ち境界抵抗値が決まる。

モニターセルは、予め高抵抗状態に書かれていて、セル抵抗値と寄生抵抗の和をセンスアンプが見るもっとも高い抵抗状態として、トリミングを行うことになる。寄生抵抗が大きく、その寄生抵抗を含めた高抵抗状態はきわめて高い抵抗値であるとすると、微小電流検出を行うセンスアンプには不感帯があることをも考慮して、上述のようなトリミングスキャンを行うことにより、確実に参照電流値がモニターセルのセル電流より小さい状態を設定することができる。

ビット線側にも、参照ビット線ＲＢＬにつながるビット線群を増やすためのスイッチＳＷ２があるが、これはトリミングスキャンには利用しない。スイッチＳＷ２は、その選択により多値データ読み出しの場合の複数の参照電流値設定が可能となっている。即ち、トリミングで設定された参照抵抗値を例えばＲ３として、多値データ読み出しではこれより小さい参照抵抗値Ｒ２，Ｒ１（Ｒ１＜Ｒ２＜Ｒ３）を用いることが必要になる。

セルデータ読み出し時は、選択ワード線に読み出し電圧を与えると同時に、対応する参照セルアレイブロックの参照ワード線ＲＷＬに同じ読み出し電圧を与え、選択ビット線と参照ビット線ＲＢＬとのセル電流比較を行い、データをセンスする。多値レベルの読み出しでは、スイッチＳＷ２を選択して参照ビット線ＲＢＬにつながるビット線群を増やすことで参照電流値を切り換えて、多値レベルの判定を行う。

図４は、参照セルＲＣの詳細な構成例を示している。図４（ａ）はここで用いているメモリセルの簡略記号であり、図４（ｂ）は、７層の積層セルの一列を示し、図４（ｃ）は三次元的積層構造を示している。

メモリセルは、積層方向にダイオード極性を順次逆にして７層が積層され、上下に隣接する層のセルはワード線とビット線を共有する。従って、図４（ｂ）の範囲で、４ビット線ＢＬ０−ＢＬ３、４ワード線ＷＬ０−ＷＬ３であり、積層方向で見ると４ワード線ＷＬ０−ＷＬ３は独立に引き出され、ビット線ＢＬ０−ＢＬ３は共通接続されて、参照信号線Ｒｅｆ（即ち参照ビット線ＲＢＬ）となる。

層間でワード線を連結する選択移動がトリミングスキャンＢに相当する。層内で見ると、図４（ｃ）に示すように、ワード線は複数本ずつが共通化される。図の例では隣り合う２本ずつが共通化されている。

ワード線共通化の本数は参照セルの構成で決まり、トリミングの精度を決める。共通化本数を多くすれば参照セル電流値の変化量が大きくなりトリミングのスキャン回数は減るがトリミング精度は悪くなる。一方共通化本数を少なくすれば参照セル電流値の変化量は小さくなりトリミングの精度は増すがスキャン回数は増える。従って状況に合わせて最適な共通化本数を設定する。

図５は、参照セルＲＣのトリミング時のワード線スキャンを行うワード線デコーダ５０を示している。ここでは、複数本ずつ束ねられたワード線群を、ワード線層数が４の場合について、第１層目のワード線群ＷＬ００〜ＷＬ３０、第２層目のワード線群ＷＬ０１〜ＷＬ３１、第３層目のワード線群ＷＬ０２〜ＷＬ３２、第４層目のワード線群ＷＬ０４〜ＷＬ３４として示している。

一つのワード線群ＷＬｘｙのｙが層を表し、ｘが層内の位置を表しているので、トリミングスキャンＡはｘのスキャン、トリミングスキャンＢはｙのスキャンに対応する。

これらのワード線群に、最終的な一つの参照ワード線ＲＷＬから順次読み出し電圧Ｖｒｅａｄを供給するための、図３のスイッチＳＷ１に対応するＰチャネルＭＯＳトランジスタのアレイ５１，５２，５３，５４が、各層ワード線群に対して設けられている。各Ｐチャネルトランジスタの一端はそれぞれ対応するワード線群に接続され、他端は共通に参照ワード線ＲＷＬに接続されている。

これらのトランジスタアレイのゲートに、選択信号を順次に与える。ここで選択信号をｎ＝０〜１５で示しており、この選択信号番号順にレベルが“Ｈ”から“Ｌ”になる。即ち、選択信号の“Ｌ”になる順番０→１→２→３，４→５→６→７，８→９→１０→１１，１２→１３→１４→１５は、先に説明したトリミングスキャンＡに相当する。また、３→４，７→８，１１→１２のレベル遷移がトリミングスキャンＢに相当する。

Ｐチャネルトランジスタがオンしない場合、対応するワード線群を非選択状態Ｖｓｓに設定するために、Ｐチャネルトランジスタと対をなして、同じ選択信号が入るＮチャネルＭＯＳトランジスタが付加されている。図５では便宜上、ワード線群ＷＬ００についてのみ、Ｎチャネルトランジスタを示したが、すべてのワード線群に同様にＮチャネルＭＯＳトランジスタが設けられる。

図６は、選択信号ｎの発生回路を示している。この信号発生回路は、状態保持回路を構成するフューズラッチ６１と、このフューズラッチ６１の状態に応じて制御信号／test_nを転送するためのゲート部６２とからなる。この信号発生回路が選択信号ｎの数だけ、即ち図５の例では１６個併置され、これらに制御信号／test_nが並列に入る。

制御信号／test_nはメモリチップ製造後のダイソート時にテスタによってチップ外部で発生した信号からチップ内部の信号に変換したものを用いても良いし、チップ内部にカウンタを設けて自動発生しても良い。

いずれにしても順次発生された制御信号／test_nをＰチャネルトランジスタアレイの選択信号ｎとして供給する。トリミングがＯＫとなる信号ｎまでのすべての信号をフューズラッチ６１によって“Ｌ”に固定する。

即ちフューズラッチ６１は、Ｐチャネルトランジスタとこれに直列接続されたフューズとからなり、フューズが切断されない間は、“Ｌ”を出力して、ゲート部６２のＮＡＮＤゲートを活性に保つ。この状態では制御信号／test_nはそのまま選択信号ｎとして出力される。フューズがカットされると、ゲート部６２は非活性になり、以後選択信号ｎは“Ｌ”固定になる。

図の例では状態を固定するためにフューズを用いているが、他の方法も可能である。例えばセルアレイの抵抗変化メモリセルと同様の不揮発性メモリを利用してフューズラッチに代わる働きをさせることも可能である。要は一度設定した状態を半永久的に記憶できる機能を有する素子を用いることが出来る。

この様に設定した選択信号ｎを用いることにより、トリミング対象となったセル領域に対してトリミングされた状態の参照セルを常に使用することが可能となる。

図７は、この実施の形態による三次元ＲｅＲＡＭの構成を平面的に示している。ここでは、二つのセルアレイ１１ａ，１１ｂと、これらの間に配置されてこれらに用いられる参照セルアレイ１３とが示されている。これらはいずれも三次元（３Ｄ）セルアレイとして構成されている。実際にはこれら二つのセルアレイ１１ａ，１１ｂと参照セルアレイ１３を単位バンクとして、更に複数バンクがレイアウトされる。

セルアレイ１１ａ，１１ａは４つずつの分割領域ＭＡｉ（ＭＡ１〜ＭＡ４，ＭＡ１’〜ＭＡ４’）に分けられていて、それぞれの領域に対応して参照セルアレイ１３には８つの参照セルＲＣｉ（ＲＣ１〜ＲＣ４，ＲＣ１’〜ＲＣ４’）が用意されている。

セルアレイ１１ａ，１１ｂの各分割領域ＭＡｉには、参照セルアレイ１３の各参照セルＲＣｉのトリミングの際に利用されるモニターセル１２が予め設定されている。即ち８個の参照セルＲＣｉにそれぞれ対応して８個のモニターセル１２が用意される。モニターセルは所定の抵抗値（例えば高抵抗状態）に書かれるものとし、このセル状態を参照セルの状態とセンスアンプで比較することにより、参照セルのトリミングを行う。

参照セルアレイ１３の各参照セルＲＣｉとセルアレイ１１ａ，１１ｂの各分割領域ＭＡｉとの位置関係は、トリミングによりその影響が吸収補正されるので基本的には問題とはならない。しかし、トリミングの容易さや配線領域の経済性の問題から、できるだけこれらが対称的な位置関係にあるようにすることが好ましい。図の例はこの点を考慮してセルアレイ１１ａ，１１ｂと参照セルアレイ１３の配置と分割を行っている。

ここでは３Ｄセルアレイを平面的に示しているが、セルアレイの積層方向でのばらつき等に対応するためには、３Ｄセルアレイを更に上層と下層に分けて、これらに別々の代表セルを設けることはより好ましい。この場合には参照セルアレイ１３は、図の倍の参照セルアレイブロックに分割されることになる。

セルアレイ１１ａ，１１ｂの下地半導体基板には、それぞれに対応して読み出し／書き込み回路１４ａ，１４ｂが形成される。読み出し／書き込み回路１４ａ，１４ｂは、それぞれ中央に配置されたデータバス１６ａ，１６ｂと、これを挟んで配置されたセンスアンプアレイ（１５ａ１，１５ａ２），（１５ｂ１，１５ｂ２）を有する。

センスアンプアレイ（１５ａ１，１５ａ２），（１５ｂ１，１５ｂ２）へのセルアレイ１１ａ，１１ｂからのビット線接続は、図では省略しているが、ビア配線によりマルチプレクサ（１７ａ１，１７ａ２），（１７ｂ１，１７ｂ２）を介して行われる。

参照セルアレイ１３の参照ビット線も同様にビア配線により基板に接続され、その後図の配線１８を介して、対応するマルチプレクサ部（１７ａ１，１７ａ２），（１７ｂ１，１７ｂ２）に振り分けられて、センスアンプアレイ（１５ａ１，１５ａ２），（１５ｂ１，１５ｂ２）の対応するセンスアンプに接続されることになる。

この配線接続は、各セルアレイ領域ＭＡ１−ＭＡ４，ＭＡ１’−ＭＡ４’に対応するセンスアンプで並列的に行われる。

次に、図８を参照して、多値データ記憶を行う場合の参照セルＲＣｉの多値レベル設定法を説明する。図８は、参照セルＲＣｉを、トリミング終了時の並列接続されたすべての活性ワード線群をトリマーワード線ＴＷＬとして、単層で示している。このトリマーワード線ＴＷＬが参照ワード線ＲＷＬとなる。ビット線側は、スイッチＳＷ２の選択信号level_0，level_1,…,level_mを活性にすることで選択されるビット線数がそれぞれＮ０，Ｎ１，…，Ｎｍであることを示している。選択されたビット線群が共通接続されるのが、参照ビット線ＲＢＬである。

トリミング時は選択信号level_0を“Ｈ”にして、一つのスイッチＳＷ２をオンして、ビット線がＮ０本共通接続された部分を用いる。代表セル及び参照セルの抵抗状態は最高抵抗値であるので、トリミングが終了すると寄生抵抗込みでＮ０本のビット線共有部分のセルの並列抵抗値が代表セルのそれより低い状態になる。電流で見ると参照電流値は代表セル電流よりはわずかに小さい。この様にして決まった参照セルの抵抗値（境界抵抗値）をＲ０、電流（参照電流値）をＩ０とする。

なお、トリミングに利用するＮ０本のビット線群部分は、その後の読み出し時も常に利用するので、この部分のスイッチＳＷ２は省くことができる。

次に、トリミングされた参照セルを用いて多値データレベルを読む場合の複数の参照レベル設定法は、次のようになる。多値データは、一つのメモリセルが３以上の抵抗値のいずれか一つを記憶する形になる。例えば４値データ記憶の場合であれば、３つの境界抵抗値Ｒ０，Ｒ１，Ｒ２（Ｒ０＞Ｒ１＞Ｒ２）により区分される４つの抵抗値状態のひとつを記憶する。

多値レベルの境界抵抗値として、Ｒ０より順に低い値Ｒ１，Ｒ２…を設定するには、スイッチＳＷ２を順にオンにしていく。この設定はほぼ同一抵抗値となっている参照セル中のセルの抵抗値を、同時選択セル数に置き換えて設定することになる。

即ち、Ｒ０の次に低い境界抵抗値Ｒ１（＜Ｒ０）を設定するには、選択信号level_1を“Ｈ”にして、同時選択される共通ビット線の本数をＮ１＋Ｎ０とする。境界抵抗値Ｒ１に対応した電流をＩ１とすると、Ｎ１／Ｎ０＝（Ｉ１−Ｉ０）／Ｉ０なる関係があるので、セル抵抗設定のばらつきを十分カバーできるように抵抗Ｒ１すなわち電流値Ｉ１を決めて数Ｎ１を決める。このとき参照セル中のセル抵抗のばらつきも考慮して十分マージンを持たせる。

以下同様にして、更に低い境界抵抗値Ｒｍを選択する選択信号level_mに対応するビット線群の数Ｎｍについてもより高抵抗側の隣の区分との電流差（Ｉｍ−Ｉｍ-1）とＩ０との比はＮｍとＮ０の比に等しく、Ｎｍの選択によって多値レベルの区分を設計できる。

図９と図１０は、境界抵抗値の二つの設計方法の例を示す。

図９は、境界抵抗値変化を一定とする多値レベル設定の場合である。即ち多値レベルの抵抗値区分での抵抗変化の差を、Ｒ１−Ｒ０＝Ｒ２−Ｒ１＝…＝Ｒｍ−Ｒｍ-1のように一定とする。このときセル電流は多値レベルの抵抗が下がるにつれ逆比例して増加するのでビット線群の数の関係はＮ１＜Ｎ２＜…＜Ｎｍとなる。

図１０は、参照電流値変化を一定とする多値レベル設定の場合である。即ち多値レベルの抵抗値区分での電流変化の差を、Ｉ１−Ｉ０＝Ｉ２−Ｉ１＝…＝Ｉｍ−Ｉｍ-1のように一定とする。電流の増分は一定であるので、ビット線群の数の関係は、Ｎ１＝Ｎ２＝…＝Ｎｍとなり、このときセル抵抗は多値レベルの抵抗が下がるにつれ増加する電流に逆比例するので抵抗が下がるにつれて減少量が小さくなる。

この発明の技術的特徴を列記すれば、次の通りである。

（１）電圧、電流または熱によって抵抗状態を変える記録層を用いる抵抗変化メモリにおいて、データ記憶を行うメモリセルアレイと同じセル構造で少ないセル数を有する参照セルを備える。参照セルは、セルの並列接続数を選択することにより参照電流値がトリミング可能に構成される。

（２）具体的に参照セルは、２以上のワード線を共通化した複数のワード線群と、２以上のビット線を共通化した複数のビット線群と、同時選択するワード線群の数を順次変えて選択するスイッチ群とを有し、そのワード線選択数即ちセルの並列接続数の選択により、メモリセルアレイのデータを読み出すための参照電流値がトリミングされる。

トリミングされた参照電流値を固定的に使用するために、前記スイッチ群のオンオフ状態を固定するための状態保持回路を備える。

（３）多値データ記憶を行う場合は、参照セルは、ワード線を複数本ずつ共通化した複数のワード線群と、ビット線を複数本ずつ共通化した複数のビット線群と、複数のワード線群を参照ワード線に接続するための第１のスイッチ群と、複数のビット線群を参照ビット線に接続するための第２のスイッチ群と、第１のスイッチ群のオンオフ状態を固定するための状態保持回路とを備える。

参照電流値のトリミングは、複数のビット線群の一つを用いて第１のスイッチ群により前記ワード線群の選択数を順次増やし、各選択数でのセル電流を前記メモリセルアレイの代表セルのそれと比較することで行われて、トリミングされた参照電流値は、第１のスイッチ群の状態を状態保持回路で固定することにより保持される。

多値データ読み出しに必要な複数の参照電流値は、第２のスイッチ群を順にオンすることにより設定される。

抵抗変化メモリのセル抵抗のばらつきを示す図である。 実施の形態によるメモリセルアレイと参照セルの基本構成を示す図である。 一つの参照セルの構成を示す図である。 参照セルの具体的構成を示す図である。 参照セルのワード線選択デコーダ構成を示す図である。 ワード線選択状態を固定する状態保持回路を示す図である。 実施の形態によるメモリセルアレイと参照セルアレイのレイアウトを基板回路部との関係で示す図である。 多値記憶を行う場合の参照セルの構成を単層で示す図である。 多値レベルの境界抵抗値差を一定にする設定法を示す図である。 多値レベルの参照電流値差を一定にする設定法を示す図である。

符号の説明

１１ａ，１１ｂ…メモリセルアレイ、１２…代表セル、１３…参照セルアレイ、ＲＣｉ（ＲＣ１−ＲＣ４，ＲＣ１’−ＲＣ４’）…参照セル、ＭＡｉ（ＭＡ１−ＭＡ４，ＭＡ１’−ＭＡ４’）…分割領域、１４ａ，１４ｂ…読み出し／書き込み回路、１５ａ１，１５ａ２，１５ｂ１，１５ｂ２…センスアンプアレイ、１６ａ，１６ｂ…データバス、１７ａ１，１７ａ２，１７ｂ１，１７ｂ２…マルチプレクサ、５０…ワード線デコーダ、５１〜５４…トランジスタアレイ、６１…フューズラッチ（状態保持回路）、６２…ゲート回路、ＳＷ１…第１のスイッチ、ＳＷ２…第２のスイッチ、ＲＷＬ…参照ワード線、ＲＢＬ…参照ビット線。

Claims (6)

1. 書き換え可能な抵抗値を記憶する可変抵抗素子を用いたメモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイの高抵抗状態にあるメモリセルと同じメモリセルが配列され、その並列接続数の選択により前記メモリセルアレイのデータを読み出すための参照電流値がトリミングされる参照セルと、
   前記メモリセルアレイの選択メモリセルのセル電流と前記参照セルの参照電流値とを比較するセンスアンプと、
   を有することを特徴とする抵抗変化メモリ装置。
2. 前記参照セルは、前記メモリセルアレイの複数の領域に対応して複数個配置される
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
3. 前記複数の参照セルは、それぞれ対応する前記メモリセルアレイの複数の領域内に定められたモニターセルとのセル電流比較を行うトリミングを行って、前記各領域対応の参照セルを構成する並列接続数が設定される
   ことを特徴とする請求項２記載の抵抗変化メモリ装置。
4. 前記参照セルは、
   配列されたメモリセルの一端が接続されるワード線を複数本ずつ共通化した複数のワード線群と、
   前記メモリセルの他端が接続されるビット線を複数本共通化して参照ビット線に接続されるビット線群と、
   前記ワード線群を参照ワード線に接続するためのスイッチ群と、
   前記スイッチ群のオンオフ状態を固定するための状態保持回路とを有し、
   前記参照電流値のトリミングは、前記スイッチ群により前記ワード線群の選択数を順次増やして、各選択数でのセル電流を前記メモリセルアレイのモニターセルのセル電流と比較することにより行われて、トリミングされた前記参照電流値は、前記スイッチ群のオン状態を前記状態保持回路で固定することにより保持される
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
5. 前記メモリセルアレイは、一つのメモリセルが３以上の抵抗値状態の一つを記憶する多値データ記憶を行うものであり、
   前記参照セルは、
   配列されたメモリセルの一端が接続されるワード線を複数本ずつ共通化した複数のワード線群と、
   前記メモリセルの他端が接続されるビット線を複数本ずつ共通化して複数のビット線群と、
   前記複数のワード線群を参照ワード線に接続するための第１のスイッチ群と、
   前記複数のビット線群を参照ビット線に接続するための第２のスイッチ群と、
   前記第１のスイッチ群のオンオフ状態を固定するための状態保持回路とを有し、
   前記参照電流値のトリミングは、前記複数のビット線群の一つを用いて前記第１のスイッチ群により前記ワード線群の選択数を順次増やし、各選択数でのセル電流を前記メモリセルアレイのモニターセルのそれと比較することで行われて、トリミングされた前記参照電流値は、前記第１のスイッチ群のオン状態を前記状態保持回路で固定することにより保持され、
   多値データ読み出しに必要な複数の参照電流値は、前記第２のスイッチ群を順にオンすることにより設定される
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
6. 前記メモリセルアレイ及び参照セルは共に三次元的にメモリセルを配列して構成されている
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
   

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