WO2012176452A1 - 半導体記憶装置 - Google Patents

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WO2012176452A1
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resistance
reference cell
memory device
semiconductor memory
variable resistance
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征二 山平
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor memory device using a resistance change element as a memory cell, and particularly to a reference cell serving as a criterion for determining the electrical resistance of the memory cell.
  • the resistance change element is made of an oxide having a perovskite structure, and has a characteristic that the electric resistance changes due to an electric stress and the changed electric resistance is maintained even after the electric stress is released.
  • a reading method is generally employed that detects and amplifies a voltage generated by passing a current through a resistance change element set to a low resistance state or a high resistance state. (For example, refer to Patent Document 1).
  • An oxide having a perovskite structure is known as a material of a resistance change element used in a memory cell, and polysilicon is known as a material of a resistance fixing element used in a reference cell.
  • polysilicon is known as a material of a resistance fixing element used in a reference cell.
  • an object of the present invention is to provide a semiconductor memory device in which it is easier to ensure a read margin when the ambient temperature changes than in the prior art.
  • a semiconductor memory device is a memory cell including a first variable resistance element in which electric resistance changes, and a criterion for determining the magnitude of the electric resistance of the memory cell.
  • a first reference cell including a second variable resistance element that varies in electrical resistance, and a second reference cell serving as a criterion for determining the magnitude of the electrical resistance of the first reference cell, The polarity of the temperature coefficient of the first variable resistance element and the temperature coefficient of the second variable resistance element are the same.
  • a read margin is secured in a wide temperature range.
  • FIG. 1 is a diagram showing a circuit configuration of a semiconductor memory device described in Patent Document 1.
  • FIG. 2 is a diagram illustrating the temperature change of the resistance of a reference cell formed of polysilicon and the resistance of a memory cell formed of an oxide having a perovskite structure.
  • FIG. 3 is a diagram showing a circuit configuration of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a flow when the resistance value of the first reference cell is set to the reference value.
  • FIG. 5 is a diagram showing a modification of the first embodiment of the present invention.
  • FIG. 6 is a diagram illustrating an example of the configuration of the second reference cell using the current source Iref.
  • FIG. 7 is a diagram illustrating the temperature change of the resistance of the reference cell and the resistance of the memory cell.
  • FIG. 8 is a diagram showing a circuit configuration of a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 9 is a diagram showing a circuit configuration of a semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 1 is a diagram showing a circuit configuration of a semiconductor memory device described in Patent Document 1.
  • FIG. 1 is a diagram showing a circuit configuration of a semiconductor memory device described in Patent Document 1.
  • the memory cell 901 includes variable resistance elements R11 to Rij and select transistors T11 to Tij composed of MOSFETs. Memory cells 901 are arranged in a matrix to form a memory array. Memory cells 901 arranged in the memory array include a word line selector 902 that selects a row direction, a bit line selector 903 that selects a column direction, and a source. Selected by the line selector 904.
  • the voltage generation circuit 905 generates a bias voltage Vpp applied to the resistance change element at the time of reading and writing data from the resistance change element.
  • the transistor 906 sets the bias voltage Vpb of the node nob to the bias voltage Vpp in accordance with the control signal Sb1.
  • the transistor 907 sets the bias voltage Vpb of the node nob to 0V according to the control signal Sb2.
  • Transistors 908 and 909 supply the bias voltage Vpb to the bit line selector.
  • Transistors 910 and 911 supply a bias voltage Vpb.
  • the buffer 912 transmits the control signal Pen to the transistors 910 and 911.
  • Inverters 913 and 914 are connected to the gates of transistors 908 and 909, respectively.
  • the peripheral circuits 915 and 916 have the same circuit configuration.
  • the peripheral circuit 915 includes a reference cell 917 including fixed resistance elements Rref1 to Rref4 and selection transistors T1 to T4 formed of MOSFETs, a sense amplifier 918 for comparing and amplifying voltages at nodes no1 and no2, and a sense amplifier.
  • the flip-flop 919 latches the output of 918.
  • the AND circuit 920 calculates the outputs of the peripheral circuits 915 and 916.
  • 921 is a transistor that sets the bias voltage Vps of the node nos to the bias voltage Vpp according to the control signal Ss1
  • 922 is a transistor that sets the bias voltage Vps to 0V according to the control signal Ss2
  • 923 and 924 are control signals Ss3 and Ss4.
  • the transistor supplies the bias voltage Vps to the source line selector in response to. Since this semiconductor memory device includes two sets of peripheral circuits, two bits can be simultaneously written, erased, or read.
  • the voltage generation circuit 905 In order to write data to the resistance change element, it is necessary to apply a write voltage to the bit line side of the resistance change element and 0 V to the source line side. Therefore, the voltage generation circuit 905 generates the bias voltage Vpp used for the write voltage. In order to apply the bias voltage Vpp to the bit line side, the control signal Sb1 is set to H (high level) to turn on the transistor 906, and the bias voltage Vpb of the node nob is set to the bias voltage Vpp.
  • the memory cell 901 corresponding to the address signal is selected, and the selection transistor of the selected memory cell 901 is turned on.
  • the transistors 910 and 911 are turned on, and at the same time, the fixed resistor used when determining the write level of the reference cell 917
  • the selection transistor T2 of the element assuming Ref2
  • the potential of the node no1 and the potential of the node no2 can be sequentially compared.
  • the resistance value of the resistance change element of the memory cell increases, the potential of the node no1 gradually increases, and when the resistance value of the fixed resistance element (Ref2) of the reference cell 917 becomes higher,
  • the output transitions from L to H, and at the same time, the flip-flop 919 transitions from L to H.
  • the control signal Sb2 is set to H, the transistor 907 is turned on, and the bias voltage Vpb of the node nob is set to 0V.
  • the voltage generation circuit 905 in order to apply the erase voltage to the source line side, the voltage generation circuit 905 generates a bias voltage Vpp used as the erase voltage.
  • the memory cell 901 corresponding to the address signal is selected, and the selection transistor of the selected memory cell 901 is turned on.
  • the voltage generation circuit 905 generates the bias voltage Vpp.
  • the bias voltage Vpb of the node nob is set to the bias voltage Vpp.
  • the transistors 908, 909, 910, and 911 are supplied with the bias voltage Vpb of the node nob to be precharged and set to the precharge voltage.
  • the memory cell 901 is selected, and the selection transistor of the selected memory cell 901 becomes conductive.
  • the selection transistor T1 of the reference cell 917 for example, the fixed resistance element Rref1 used at the time of reading is turned on. As a result, current begins to flow through the memory cell 901 and the reference cell 917, and the precharge voltage initially set at the nodes no1 to no4 gradually decreases.
  • the sense voltage Vno1 at the node no1 becomes higher than the sense voltage Vno2 at the node no2, and the output of the sense amplifier 918 becomes H.
  • the resistance change element of the memory cell 901 is in the low resistance state, the current flowing through the memory cell 901 is larger than the current flowing through the reference cell 917, and thus the voltage drop at the node no1 is larger than the voltage drop at the node no2. Accordingly, the sense voltage Vno1 at the node no1 becomes lower than the sense voltage Vno2 at the node no2, and the output of the sense amplifier 918 becomes L.
  • an oxide having a perovskite structure is known as a material of a resistance change element used in a memory cell
  • polysilicon is known as a material of a resistance fixing element used in a reference cell.
  • FIG. 2 is a diagram illustrating the temperature change of the resistance of a reference cell formed of polysilicon and the resistance of a memory cell formed of an oxide having a perovskite structure.
  • Reference cells tend to increase in resistance when the temperature rises (temperature coefficient is positive), but memory cells are less temperature dependent or tend to decrease when the temperature rises (temperature coefficient Is negative).
  • the difference between the resistance value of the memory cell 901 in the high resistance state and the resistance value of the reference cell 917 is set substantially equal to the difference between the resistance value of the reference cell 917 and the resistance value of the memory cell 901 in the low resistance state. Assume that the read margin is optimized.
  • the difference between the resistance value of the memory cell 901 in the high resistance state and the resistance value of the reference cell 917 is the difference between the resistance value of the reference cell 917 and the resistance value of the memory cell 901 in the low resistance state.
  • the read margin of the memory cell 901 in the high resistance state becomes larger and the read margin of the memory cell 901 in the low resistance state becomes smaller.
  • the difference between the resistance value of the memory cell 901 in the high resistance state and the resistance value of the reference cell 917 is greater than the difference between the resistance value of the reference cell 917 and the resistance value of the memory cell 901 in the low resistance state.
  • the read margin of the memory cell 901 in the low resistance state is increased and the read margin of the memory cell 901 in the high resistance state is decreased.
  • the difference between the resistance value of the memory cell in the high resistance state and the resistance value of the reference cell, and the difference between the resistance value of the reference cell and the resistance value of the memory cell in the low resistance state are substantially equal.
  • An optimum read margin can be secured.
  • the read margin in either the high resistance state or the low resistance state decreases, and there is a problem that it is difficult to ensure an optimum read margin.
  • a semiconductor memory device is a memory cell including a first variable resistance element in which electric resistance changes, and a criterion for determining the magnitude of the electric resistance of the memory cell.
  • a first reference cell including a second variable resistance element that varies in electrical resistance, and a second reference cell serving as a criterion for determining the magnitude of the electrical resistance of the first reference cell, The polarity of the temperature coefficient of the first variable resistance element and the temperature coefficient of the second variable resistance element are the same.
  • the temperature coefficient is the rate at which the electrical resistance changes when the ambient temperature changes.
  • the temperature coefficient of the memory cell when the temperature coefficient of the memory cell is positive, the temperature coefficient of the first reference cell is also positive. Conversely, when the temperature coefficient of the memory cell is negative, the temperature coefficient of the first reference cell is Is also negative. That is, when the ambient temperature changes, the resistance value of the first reference cell changes with the same tendency as the change in the resistance value of the memory cell. Therefore, it is easier to secure a read margin when the ambient temperature changes compared to the conventional technique in which the temperature coefficients of the memory cell and the reference are opposite in polarity.
  • the temperature coefficient of the first variable resistance element and the temperature coefficient of the second variable resistance element may be the same. In this case, it becomes easier to secure the read margin. “Same” means the same within the range of manufacturing error.
  • the first variable resistance element and the second variable resistance element may be formed in the same process step. In this case, the polarities and magnitudes of both temperature coefficients can be easily matched.
  • the first variable resistance element is formed between specific wiring layers in a multilayer wiring structure
  • the second variable resistance element is formed between the same wiring layers as the specific wiring layer. It is good also as being done. In this case, both can be formed in the same process step, so that the polarities and the magnitudes of the temperature coefficients can be easily matched.
  • the second reference cell may include a resistance fixing element.
  • the second reference cell may include a current source.
  • the current source may be set to a plurality of current values.
  • the resistance values are set to different reference values with a single current source. Can be set.
  • the sense includes a first input terminal and a second input terminal, and detects a difference between an input voltage of the first input terminal and an input voltage of the second input terminal.
  • An amplifier wherein the first input terminal is connected to the memory cell and the second reference cell, and the second input terminal is connected to the first reference cell; Further includes a first switch element connected between the first variable resistance element and the first input terminal, wherein the second reference cell includes a resistance fixing element or a current source, It is good also as including the 2nd switch element connected between the resistance fixing element or the current source, and the said 1st input terminal.
  • the first switch element when the first switch element is turned on and the second switch element is turned off, the first variable resistance element is connected to the sense amplifier, and the first switch element is turned off and the second switch element is turned off.
  • the resistance fixing element or the current source is connected to the sense amplifier. That is, the memory cell and the second reference cell can be selectively connected to the sense amplifier. Therefore, when the resistance value of the first reference cell is set to the reference value, it is not necessary to separately provide a dedicated sense amplifier, and an increase in circuit scale can be suppressed.
  • a plurality of the memory cells may be arranged in a matrix, and a plurality of the first reference cells may be arranged in a matrix.
  • the first reference cell may include a plurality of the second resistance change elements, which are set to the same electrical resistance and connected in parallel. Good. Thereby, it is not necessary to set an analog resistance value of the variable resistance element. Therefore, an error when setting the resistance value of the first reference cell to the reference value can be reduced.
  • FIG. 3 is a diagram showing a circuit configuration of the semiconductor memory device 100 according to the first embodiment of the present invention.
  • Transistors 101 and 102 supply a bias voltage Vpb according to control signals Sbr1 and Sbr2.
  • the transistors 103 and 104 supply the bias voltage Vps according to the control signals Ssr1 and Ssr2.
  • the peripheral circuits 105 and 106 have the same circuit configuration.
  • the first reference cell 107 includes resistance change elements Rr1 to Rr3 and selection transistors Tb1 to Tb3, and serves as a reference when reading the memory cell 901.
  • the resistance change elements Rr1 to Rr3 are formed of an oxide having a perovskite structure, similarly to the resistance change elements R11 to Rij included in the memory cell 901. Thereby, the temperature coefficient of the resistance change elements Rr1 to Rr3 of the first reference cell 107 and the temperature coefficient of the resistance change elements R11 to Rij of the memory cell 901 have the same polarity and the same size.
  • the resistance change elements Rr1 to Rr3 of the first reference cell 107 and the resistance change elements R11 to Rij of the memory cell 901 are formed in the same process step, and the same wiring layer (for example, the first wiring layer) is formed in the multilayer wiring layer. Between the first wiring layer and the second wiring layer).
  • the resistance change element Rr1 is for reading, Rr2 is for program (write) verify, and Rr3 is for erase verify.
  • the second reference cell 108 includes resistance fixing elements Ranc1 to Ranc3 and selection transistors Tc1 to Tc3, and is used to set resistance values of the resistance change elements Rr1 to Rr3 of the first reference cell 107 to a reference value.
  • Rank1 is for reading
  • Rank2 is for program (write) verify
  • Rank3 is for erase verify.
  • a polysilicon resistor or a diffused resistor can be used as the resistance fixing element.
  • Sense amplifier 109 compares and amplifies voltage Vno1 at node no1 and voltage Vno2 at node no2.
  • the flip-flop 110 latches the output of the sense amplifier 109.
  • two sets of peripheral circuits and the like are prepared in order to simultaneously handle (write, erase, and read) 2-bit data.
  • j-bit data (j is an integer) at the same time, j sets of peripheral circuits and the like may be prepared.
  • the transistors 908, 923, 101, and 103 are replaced with the transistors 909, 924, 102, and 104, respectively, and the control signals Sb3, Ss3, Sbr1, and Ssr1 are respectively controlled by the control signals Sb4, Ss4, It should be read as Sbr2 and Ssr2, and nodes no1, no2, and no5 should be read as nodes no3, no4, and no6, respectively.
  • the first reference cell 107 is set to an erased (low resistance) state.
  • the selection transistor Tb1 is turned on by changing the control signal B1 from L to H.
  • the resistance change element Rr1 of the first reference cell 107 is verified by using the resistance fixing element Rancl of the second reference cell 108.
  • the bias voltage Vps of the node nos is set to 0V, and by turning on the transistor 103, 0V is applied to the node no5.
  • the control signal B1 is set to H, and the selection transistor Tb1 of the first reference cell 107 is turned on.
  • the selection transistor Tc1 of the resistance fixing element Ranc1 of the second reference cell 108 used as the reference resistance of the read resistance change element Rr1 of the first reference cell 107 is turned on.
  • a current starts to flow through the resistance change element Rr1 of the first reference cell 107 and the resistance fixing element Collins1 of the second reference cell 108, and the precharge voltages initially set at the nodes no1 and no2 gradually decrease.
  • the resistance change element Rr1 of the first reference cell 107 is in a low resistance state, the current flowing through the resistance change element Rr1 is greater than the current Ianc1 flowing through the resistance fixing element Ranc1 of the second reference cell 108, and thus the node no2 Is less than the voltage drop at node no1.
  • the sense voltage Vno2 at the node no2 becomes lower than the sense voltage Vno1 at the node no1, and the output of the sense amplifier 109 becomes H.
  • the resistance value of the resistance change element Rr1 is lower than that of the resistance fixing element Ranch1. Therefore, the resistance value of the resistance change element Rr1 is increased by performing the third step again.
  • the resistance change element Rr1 of the first reference cell 107 is in a high resistance state, the current flowing through the resistance change element Rr1 is less than the current Ianc1 flowing through the resistance fixing element Ranc1 of the second reference cell 108. Is less than the voltage drop at node no1. Then, the sense voltage Vno2 at the node no2 becomes higher than the sense voltage Vno1 at the node no1, and the output of the sense amplifier 109 becomes L. Thus, it can be seen that the resistance value of the resistance change element Rr1 reaches the resistance fixing element Collins1. Accordingly, the setting of the read resistance change element Rr1 of the first reference cell 107 is completed.
  • the setting of the read resistance change element Rr1 of the first reference cell 107 is completed by satisfying only the condition that “the resistance value of the resistance change element Rr1 is larger than the resistance value of the resistance fixing element Ranc1”.
  • a fixed resistance element (assuming Ranc1_up) for setting the upper limit is provided, and verification similar to the third step is performed, and “the resistance value of the resistance change element Rr1 is It is of course possible to complete the setting of the read resistance change element Rr1 of the first reference cell 107 by further satisfying the condition “smaller than the resistance value of the resistance fixing element Rancl_up”.
  • the resistance value of the resistance change element Rr2 for program verification of the first reference cell 107 is set by performing the second step to the fourth step on the basis of the resistance fixing element Ranc2 of the second reference cell 108. .
  • the resistance value of the variable resistance element Rr3 for erase verification of the first reference cell 107 is set from the second step to the fourth step with the resistance fixing element Ranc3 of the second reference cell 108 as a reference. Is done.
  • the second reference cell serves as a reference for the resistance value of the first reference cell by flowing the current Ianc1 at the time of reading or verifying. Therefore, as shown in the semiconductor memory device 200 of FIG. 5, a second reference cell 201 including a current source Iref and a selection transistor T5 may be used. An example of the configuration of the second reference cell 201 using the current source Iref is shown in FIG. The reference voltage Vref is input to the differential amplifier 211 to control the transistor Tp1.
  • the voltage Vnor of the node nor matches the reference voltage Vref.
  • the control signals Trm1 and Trm2 are L, the current Ir flowing through the resistors Rt1, Rt2, and Rt3 is Vref / (Rt1 + Rt2 + Rt3).
  • the current Ir is transmitted through the current mirror circuit composed of the transistors Tp1 and Tp2 and the current mirror circuit composed of the transistors Tn1 and Tn2, and the current Ir flows through the selection transistor T5 and the node no1.
  • the current flowing through the transistor T5 that is, the reference current that determines the resistance value of the first reference cell can be trimmed, and a necessary current value can be set. Is possible. Further, as the second reference cell, a resistance value obtained when a plurality of memory cells 901 are simultaneously activated can be used.
  • the selection transistor Tij is turned on.
  • the bias voltage Vps of the node nos is set to 0V, and by turning on the transistors 923 and 103, 0V is applied to the source line selector and the node no5.
  • an address signal is supplied to the word line selector 902, the bit line selector 903, and the source line selector 904, and the selection transistor Tij of the memory cell 901 becomes conductive.
  • the selection transistor Tb3 of the erase-verification variable resistance element Rr3 of the first reference cell 107 becomes conductive.
  • the resistance change element Rij of the memory cell 901 is in the low resistance state, the current flowing through the resistance change element Rij is larger than the current flowing through the resistance change element Rr3 of the first reference cell 107, and therefore the voltage drop at the node no1 is Greater than voltage drop at node no2. Therefore, the sense voltage Vno1 at the node no1 becomes smaller than the sense voltage Vno2 at the node no2, and the output of the sense amplifier 109 becomes L. Thereby, it can be seen that the resistance change element Rij of the memory cell 901 is sufficiently erased (low resistance). Therefore, the erase operation is finished.
  • the resistance value of the memory cell 901 can be set to an appropriate erase level (low resistance value) regardless of the ambient temperature at which the erase verify operation is performed.
  • the bias voltage Vps of the node nos is set to 0V, and by turning on the transistors 923 and 103, 0V is applied to the source line selector and the node no5.
  • an address signal is supplied to the word line selector 902, the bit line selector 903, and the source line selector 904, and the selection transistor Tij of the memory cell 901 becomes conductive.
  • the select transistor Tb2 of the write-verify variable resistance element Rr2 of the first reference cell 107 becomes conductive.
  • the resistance change element Rij of the memory cell 901 is in a high resistance state, the current flowing through the resistance change element Rij is less than the current flowing through the resistance change element Rr2 of the first reference cell 107, and therefore the voltage drop at the node no1 is Less than the voltage drop at node no2. Therefore, the sense voltage Vno1 at the node no1 becomes higher than the sense voltage Vno2 at the node no2, and the output of the sense amplifier 109 becomes H. Thereby, it can be seen that the resistance change element Rij of the memory cell 901 is sufficiently written (high resistance). Therefore, the write operation is finished.
  • the resistance value of the memory cell 901 can be set to an appropriate write level (low resistance value) regardless of the ambient temperature at which the write verify operation is performed.
  • the bias voltage Vps of the node nos is set to 0V, and by turning on the transistors 923 and 103, 0V is applied to the source line selector and the node no5.
  • an address signal is supplied to the word line selector 902, the bit line selector 903, and the source line selector 904, and the selection transistor Tij of the memory cell 901 becomes conductive.
  • the select transistor Tb1 of the read resistance change element Rr1 of the first reference cell 107 becomes conductive.
  • the resistance change element Rij of the memory cell 901 is in a high resistance state
  • the current flowing through the resistance change element Rij is less than the current flowing through the resistance change element Rr1 of the first reference cell 107, and therefore the voltage drop at the node no1 is Less than the voltage drop at node no2. Therefore, the sense voltage Vno1 at the node no1 becomes higher than the sense voltage Vno2 at the node no2, and the output of the sense amplifier 109 becomes H. Thereby, it can be known that the memory cell 901 is in a high resistance state.
  • the first reference (for reading) is used when the ambient temperature changes.
  • the resistance value of the memory cell in the high resistance state and the low resistance state is always near the center.
  • the difference between the resistance value of the memory cell 901 in the high resistance state and the resistance value of the reference cell 107 is almost equal to the difference between the resistance value of the reference cell 107 and the resistance value of the memory cell 901 in the low resistance state. It is possible to secure an optimum read margin.
  • the first reference cell 107 is initialized using the second reference cell 108 in advance, and then the memory cell 901 is used using the resistance change elements Rr1 to Rr3 of the first reference cell 107. Read, erase, erase verify, write, write verify, and the like can be performed.
  • the resistance value of the first reference cell 107 changes in the same tendency as the resistance value of the memory cell 901 changes. Therefore, it is easier to secure a read margin when the ambient temperature changes compared to the conventional technique in which the temperature coefficients of the memory cell and the reference are opposite in polarity.
  • the temperature coefficient of the first reference cell 107 and the temperature coefficient of the memory cell 901 have the same magnitude. Therefore, it becomes easier to secure the read margin.
  • the ambient temperature has changed as shown in FIG. Even in this case, it becomes easy to maintain a difference in resistance value between the memory cell 901 and the first reference cell 107 at a certain level or more, and an optimum read margin can be ensured in a wide range of temperature conditions.
  • reading the data of the memory cell using the first reference cell as a criterion for preliminarily matching the characteristics of the first reference cell with the second reference cell as a criterion is an MRAM whose resistance value varies depending on the direction of magnetization. It can also be used when an OUM element whose resistance value changes due to a change in crystal state due to the element or heat is used for the memory cell and the first reference cell.
  • FIG. 8 is a diagram showing a circuit configuration of a semiconductor memory device 300 according to the second embodiment of the present invention.
  • the first reference cells (Rr1j: for reading, Rr2j: for program verify, Rr3j: for erase verify) are made to correspond to different word lines B1, B2, and B3, and the first reference cells of the peripheral circuits 105 and 106, respectively. Are assigned to different bit lines BLr (r is an integer).
  • the first reference cell can be selected by supplying a reference address signal to the reference word line selector 302, the reference bit line selector 303, and the reference source line selector 304.
  • the erase verify, program verify, and read operations using the first reference are based on the first embodiment, and only the selection of the first reference is different.
  • the reference address signal to the reference word line selector 302, the reference bit line selector 303, and the reference source line selector 304, for example, the reference word line B1 is activated and the selection transistor Tb1j is turned on.
  • One reference variable resistance element Rr1j is selected.
  • the first reference cell as a reference array, it is possible to make a configuration similar to the memory cell array, and it is easy to match the polarities and magnitudes of the temperature coefficients of both, and as a result, Further, a read operation margin can be ensured.
  • FIG. 9 is a diagram showing a circuit configuration of a semiconductor memory device 400 according to the third embodiment of the present invention.
  • the first reference array 301 shown in FIG. 8 is used as the first reference array 401, and one or more variable resistance elements are provided in parallel with respect to one selection transistor.
  • the read resistance change element Rm1j is two parallel
  • the program verify resistance change element Rm2j is one parallel
  • the erase verify resistance change element Rmj3 is three parallel
  • the resistance change element alone has a certain resistance R (for example, a high resistance state).
  • the resistance value increases in the order of Rmj3, Rm1j, and Rm2j.
  • the resistance value of the first reference array 401 can be set by the number of parallel resistors. In a single variable resistance element, the resistance values of all the variable resistance elements need only be set to a high resistance state, and analog resistance values need not be set. Therefore, an error when setting the resistance value of the first reference cell to the reference value can be reduced.
  • variable resistance elements Rr1, Rr2, and Rr3 of the first reference cell 107 are connected in parallel.
  • the first reference cell and the memory cell are formed of the same material in the same process step.
  • the polarities of the temperature coefficients are the same, separate process steps are used. It may be formed by different materials. It is sufficient that the temperature coefficient of the first reference cell is closer to the temperature coefficient of the memory cell than the temperature coefficient of the second reference cell.
  • this invention is not limited to these embodiment or its modification. Unless it deviates from the gist of the present invention, various modifications conceived by those skilled in the art are applied to the present embodiment or the modification thereof, or a form constructed by combining different embodiments or components in the modification. It is included within the scope of the present invention.
  • the semiconductor memory device according to the present invention is useful as a technique for securing an operation margin in a wide temperature range of a nonvolatile semiconductor memory device using a resistance change element.
  • the initial setting is necessary, the idea of using the second reference cell for the first reference cell that can be used in a wide range of specifications can be applied to the use of MRAM and PRAM.

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Abstract

　周辺温度が変化したときの読出しマージンの確保がしやすい半導体記憶装置を提供する。　電気抵抗が変化する第１の抵抗変化素子を含むメモリセル（９０１）と、メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセル（１０７）と、第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセル（１０８）と、を備え、第１の抵抗変化素子の温度係数と第２の抵抗変化素子の温度係数とが同じ極性である。

Description

半導体記憶装置
　本発明は、抵抗変化素子をメモリセルに用いた半導体記憶装置、特に、メモリセルの電気抵抗の判定基準となるリファレンスセルに関するものである。
　近年、不揮発性、高集積性、低消費電力性、データ読出しの高速性に優れている記憶素子が求められており、その候補の一つとして抵抗変化素子が挙げられている。抵抗変化素子は、ペロブスカイト構造からなる酸化物からなり、電気的ストレスによって電気抵抗が変化し、電気的ストレス解除後も変化した電気抵抗が維持される特性を備えている。上述した特性を利用し、抵抗変化素子の抵抗値を検出する事で、抵抗変化素子が維持している抵抗値をデータとして読み出すことが可能である。抵抗変化素子の抵抗値を検出する際には、低抵抗状態あるいは高抵抗状態に設定された抵抗変化素子に電流を流すことで生じる電圧を検出して増幅する読出し方式が一般的に採用されている（例えば、特許文献１参照）。
特開２００４－２３４７０７号公報
　メモリセルに用いられる抵抗変化素子の材料として、ペロブスカイト構造を備えた酸化物が知られ、リファレンスセルに用いられる抵抗固定素子の材料として、ポリシリコンが知られている。しかしながら、これらの材料で形成された抵抗変化素子では、周辺温度が変化したときに最適な読出しマージンの確保が困難である。
　そこで、本発明は、従来よりも周辺温度が変化したときの読出しマージンの確保がしやすい半導体記憶装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る半導体記憶装置は、電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数の極性が同じである。
　本発明に係る半導体記憶装置によれば、広い温度範囲において読出しマージンが確保される。
図１は、特許文献１に記載された半導体記憶装置の回路構成を示す図である。 図２は、ポリシリコンで形成されたリファレンスセルの抵抗とペロブスカイト構造を備えた酸化物で形成されたメモリセルの抵抗の温度変化を例示する図である。 図３は、本発明の第１の実施形態に係る半導体記憶装置の回路構成を示す図である。 図４は、第１のリファレンスセルの抵抗値を基準値に設定する際のフローを示す図である。 図５は、本発明の第１の実施形態の変形例を示す図である。 図６は、電流源Ｉｒｅｆを用いた第２のリファレンスセルの構成の一例を示す図である。 図７は、リファレンスセルの抵抗とメモリセルの抵抗の温度変化を例示する図である。 図８は、本発明の第２の実施形態に係る半導体記憶装置の回路構成を示す図である。 図９は、本発明の第３の実施形態に係る半導体記憶装置の回路構成を示す図である。
　（発明の基礎となった知見）
　抵抗変化素子の抵抗値を検出する際には、特許文献１に記載されているように、低抵抗状態あるいは高抵抗状態に設定された抵抗変化素子に電流を流すことで生じる電圧を検出して増幅する読出し方式が一般的に採用されている。
　図１は、特許文献１に記載された半導体記憶装置の回路構成を示す図である。
　メモリセル９０１は、抵抗変化素子Ｒ１１～ＲｉｊとＭＯＳＦＥＴで構成される選択トランジスタＴ１１～Ｔｉｊとを備える。メモリセル９０１はマトリックス状に配列されてメモリアレイを形成し、メモリアレイ内に配置されたメモリセル９０１は、行方向を選択するワード線セレクタ９０２と、列方向を選択するビット線セレクタ９０３およびソース線セレクタ９０４とにより選択される。
　電圧発生回路９０５は抵抗変化素子のデータ読み出し時、および書き込み時に、抵抗変化素子に印加されるバイアス電圧Vppを生成する。トランジスタ９０６は制御信号Sb1に応じてノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。トランジスタ９０７は、制御信号Sb2に応じてノードnobのバイアス電圧Vpbを０Ｖに設定する。トランジスタ９０８、９０９はバイアス電圧Vpbをビット線セレクタに供給する。トランジスタ９１０、９１１はバイアス電圧Vpbを供給する。バッファ９１２は制御信号Penをトランジスタ９１０、９１１に伝達する。インバータ９１３、９１４は、トランジスタ９０８、９０９のゲートにそれぞれ接続される。周辺回路９１５、９１６は、同じ回路構成となっている。周辺回路９１５は、固定抵抗素子Ｒｒｅｆ１～Ｒｒｅｆ４とＭＯＳＦＥＴで構成される選択トランジスタＴ１～Ｔ４とを備えてなるリファレンスセル９１７と、ノードno1とノードno2の電圧を比較増幅するセンスアンプ９１８と、センスアンプ９１８の出力をラッチするフリップフロップ９１９からなる。AND回路９２０は周辺回路９１５、９１６の出力を演算する。９２１は制御信号Ss1に応じてノードnosのバイアス電圧Vpsをバイアス電圧Vppに設定するトランジスタ、９２２は制御信号Ss2に応じてバイアス電圧Vpsを０Ｖに設定するトランジスタ、９２３、９２４は制御信号Ss3、Ss4に応じてバイアス電圧Vpsをソース線セレクタに供給するトランジスタである。この半導体記憶装置は、周辺回路を２セット備えるので、書き込み、消去、あるいは、読み出しを２ビット同時に行うことができる。
　図１をもとに、半導体記憶装置９００の動作を簡単に説明する。なお、抵抗変化素子の抵抗値を高くすることを「書き込み」と表現し、抵抗変化素子の抵抗値を低くすることを「消去」と表現し、抵抗変化素子の抵抗値を検出することを「読み出し」と表現することとする。
　＜書き込み＞
　まず、書き込み動作について説明する。
　抵抗変化素子にデータを書き込むためには、抵抗変化素子のビット線側に書込み電圧、ソース線側に０Ｖを印加する必要がある。そのため、電圧発生回路９０５が書込み電圧に用いられるバイアス電圧Vppを生成する。ビット線側にバイアス電圧Vppを印加するために、制御信号Sb1をH（ハイレベル）にしてトランジスタ９０６を導通状態にし、ノードnobのバイアス電圧Vpbをバイアス電圧Vppにする。また、初期状態における周辺回路９１５（９１６）の出力をL（ローレベル）に設定し、インバータ９１４（９１３）の出力をHにすることで、トランジスタ９０８（９０９）を導通状態にし、バイアス電圧Vpb（=Vpp）をビット線セレクタに供給する。
　一方、ソース線側に０Ｖを印加するために、制御信号Ss2をHにしてトランジスタ９２２を導通状態にし、ノードnosのバイアス電圧Vpsを０Ｖにする。また制御信号Ss3、Ss4をHにしてトランジスタ９２３、９２４を導通状態にし、バイアス電圧Vps（=０Ｖ）をソース線セレクタに供給する。
　次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与える事で、アドレス信号に応じたメモリセル９０１が選択され、選択されたメモリセル９０１の選択トランジスタが導通状態になる。これによって、選択されたメモリセル９０１、つまり抵抗変化素子のビット線側にはバイアス電圧Vps（=Vpp）、ソース線側にはバイアス電圧Vps（=０Ｖ）が印加され、データの書き込みが行われる。つまり抵抗変化素子の抵抗値が高くなっていく。
　本構成においては、メモリセルの書き込み中に、制御信号PenをHにすることで、トランジスタ９１０、９１１、を導通状態にし、同時にリファレンスセル９１７のうち、書き込みレベルを判定する際に用いられる固定抵抗素子（仮にＲｅｆ２）の選択トランジスタＴ２を導通状態とすることで、ノードno1の電位とノードno2の電位を逐次比較することが可能になっている。メモリセルの抵抗変化素子の抵抗値が高くなっていくと、ノードno1の電位が徐々に高くなっていき、リファレンスセル９１７の固定抵抗素子（Ｒｅｆ２）の抵抗値よりも高くなると、センスアンプ９１８の出力がLからHに遷移し、同時にフリップフロップ９１９がLからHに遷移する。これによって、インバータ９１３の出力がHからLに遷移するため、トランジスタ９０８が導通状態から非導通状態にかわり、ビット線側へのバイアス電圧Vpbの供給が停止されることで、選択されたメモリセルへの書き込みが終了する。
　選択されているメモリセル９０１すべての書き込みが十分になるとAND回路９２０を介してプログラム終了信号が出力される。
　＜消去＞
　次に、消去動作について説明する。
　抵抗変化素子のデータを消去するためには、抵抗変化素子のビット線側に０Ｖ、ソース線側に消去電圧を印加する必要がある。ビット線側に０Ｖを印加するために、制御信号Sb2をHにしてトランジスタ９０７を導通状態にし、ノードnobのバイアス電圧Vpbを０Ｖにする。また、初期状態における周辺回路９１５（９１６）の出力をLに設定し、インバータ９１４（９１３）の出力をHにすることで、トランジスタ９０８（９０９）を導通状態にし、バイアス電圧Vpb（=０Ｖ）をビット線セレクタに供給する。
　一方、ソース線側に消去電圧を印加するために、電圧発生回路９０５が消去電圧に用いられるバイアス電圧Vppを生成する。制御信号Ss1をHにしてトランジスタ９２１を導通状態にし、ノードnosのバイアス電圧Vpsをバイアス電圧Vppにする。また制御信号Ss3、Ss4をHにしてトランジスタ９２３、９２４を導通状態にし、バイアス電圧Vps（=Vpp）をソース線セレクタに供給する。
　次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与える事で、アドレス信号に応じたメモリセル９０１が選択され、選択されたメモリセル９０１の選択トランジスタが導通状態になる。これによって、選択されたメモリセル９０１、つまり抵抗変化素子のビット線側にはバイアス電圧Vps（=０Ｖ）、ソース線側にはバイアス電圧Vps（=Vpp）が印加され、データの消去が行われる。つまり抵抗変化素子の抵抗値が低くなっていく。
　＜読み出し＞
　最後に、読み出し動作について説明する。
　電圧発生回路９０５がバイアス電圧Vppを生成する。制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、９０９、９１０、９１１を導通状態に設定することで、ノードno1、no2、no3、no4にノードnobのバイアス電圧Vpbを供給してプリチャージし、プリチャージ電圧に設定する。
　一方、制御信号Ss2をHにすることで、バイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、９２４を導通状態にする事でバイアス電圧Vps（＝０Ｖ）をソース線セレクタに供給する。
　上記状態において、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与える事で、メモリセル９０１が選択され、選択されたメモリセル９０１の選択トランジスタが導通状態になる。また、同時に読出し時に使用されるリファレンスセル９１７（例えば固定抵抗素子Ｒｒｅｆ１）の選択トランジスタＴ１を導通状態とする。これらによって、メモリセル９０１およびリファレンスセル９１７に電流が流れ始め、ノードno1～no4に初期設定されたプリチャージ電圧は徐々に低下していく。ここで、メモリセル９０１の抵抗変化素子が高抵抗状態にあれば、メモリセル９０１に流れる電流はリファレンスセル９１７に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ９１８の出力がHとなる。一方、メモリセル９０１の抵抗変化素子が低抵抗状態にあれば、メモリセル９０１に流れる電流はリファレンスセル９１７に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも低くなり、センスアンプ９１８の出力がLとなる。
　従来から、メモリセルに用いられる抵抗変化素子の材料として、ペロブスカイト構造を備えた酸化物が知られ、リファレンスセルに用いられる抵抗固定素子の材料として、ポリシリコンが知られている。しかしながら、以下に示すように、上記特許文献１にこれらの材料を適用すると、周辺温度が変化したときに最適な読出しマージンの確保が困難であるという課題が生じる。
　図２は、ポリシリコンで形成されたリファレンスセルの抵抗とペロブスカイト構造を備えた酸化物で形成されたメモリセルの抵抗の温度変化を例示する図である。
　リファレンスセルは温度が上昇したときに抵抗値が増加する傾向（温度係数が正）を示すが、メモリセルは温度依存性が小さい、あるいは温度が上昇したときに抵抗値が低減する傾向（温度係数が負）を示す。
　室温において、高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル９１７の抵抗値の差分が、リファレンスセル９１７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分とほぼ同等に設定され、読出しマージンを最適化したとする。
　この場合、周辺温度が低温になると、高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル９１７の抵抗値の差分が、リファレンスセル９１７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分より大きくなり、高抵抗状態のメモリセル９０１の読出しマージンは大きくなるが、低抵抗状態のメモリセル９０１の読出しマージンは小さくなる。
　一方、周辺温度が高温になると、高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル９１７の抵抗値の差分が、リファレンスセル９１７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分より小さくなり、低抵抗状態のメモリセル９０１の読出しマージンは大きくなるが、高抵抗状態のメモリセル９０１の読出しマージンは小さくなる。
　以上のように、ある周辺温度では、メモリセルの高抵抗状態の抵抗値とリファレンスセルの抵抗値の差分と、リファレンスセルの抵抗値とメモリセルの低抵抗状態の抵抗値との差分がほぼ等しく、最適な読み出しマージンが確保できている。しかしながら、周辺温度が変化したとき、高抵抗状態か低抵抗状態かのどちらかの読出しマージンが減少することとなり、最適な読出しマージンの確保が困難という課題がある。また、書込みベリファイ、消去ベリファイにおける読出しマージンに関しても同様であり、書込みベリファイ、消去ベリファイにおける読出しマージン不足は、書き込みレベル不足、消去レベル不足となる恐れがあり、読み出し時の読出しマージンの確保を更に困難にする課題がある。
　上記課題を解決するために、本発明の一態様に係る半導体記憶装置は、電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数の極性が同じである。
　温度係数（Temperature Coefficient）とは、周辺温度が変化したときに電気抵抗が変化する割合である。上記構成によれば、メモリセルの温度係数が正の場合は第１のリファレンスセルの温度係数も正であり、逆に、メモリセルの温度係数が負の場合は第１のリファレンスセルの温度係数も負である。即ち、周辺温度が変化した場合、第１のリファレンスセルの抵抗値は、メモリセルの抵抗値の変化と同じ傾向で変化する。したがって、メモリセルとリファレンスの温度係数が互いに逆の極性である従来技術に比べて、周辺温度が変化したときの読出しマージンの確保がしやすくなる。
　また、本発明の一態様において、さらに、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数とが同じ大きさであることとしてもよい。この場合、読出しマージンの確保が一層しやすくなる。なお、「同じ」とは製造誤差の範囲内で同じであることをいう。
　また、本発明の一態様において、前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されていることとしてもよい。この場合、両者の温度係数の極性および大きさを一致させやすくなる。
　また、本発明の一態様において、前記第１の抵抗変化素子が、多層配線構造における特定の配線層間に形成され、前記第２の抵抗変化素子が、前記特定の配線層間と同じ配線層間に形成されていることとしてもよい。この場合、両者を同じプロセス工程で形成することができ、そうすると両者の温度係数の極性および大きさを一致させやすくなる。
　また、本発明の一態様において、前記第２のリファレンスセルは、抵抗固定素子を含むこととしてもよい。また、前記第２のリファレンスセルは、電流源を含むこととしてもよい。この第２のリファレンスセルを用いることで、第１のリファレンスセルの抵抗値を基準値に設定することができる。
　また、本発明の一態様において、前記電流源は、複数の電流値に設定できることとしてもよい。これにより、第１のリファレンスセルに、例えば、書き込み用、消去用、読み出し用の３種類の抵抗変化素子が設けられている場合、それらの抵抗値を単一の電流源で別々の基準値に設定することができる。
　また、本発明の一態様において、第１の入力端子と第２の入力端子を有し、前記第１の入力端子の入力電圧と前記第２の入力端子の入力電圧との差分を検出するセンスアンプを、さらに備え、前記第１の入力端子は、前記メモリセルと前記第２のリファレンスセルとに接続され、前記第２の入力端子は、前記第１のリファレンスセルに接続され、前記メモリセルは、さらに、前記第１の抵抗変化素子と前記第１の入力端子との間に接続された第１のスイッチ素子を含み、前記第２のリファレンスセルは、抵抗固定素子または電流源と、前記抵抗固定素子または電流源と前記第１の入力端子との間に接続された第２のスイッチ素子とを含むこととしてもよい。この構成では、第１のスイッチ素子をオンにし第２のスイッチ素子をオフにすると、第１の抵抗変化素子がセンスアンプに接続されることとなり、第１のスイッチ素子をオフにし第２のスイッチ素子をオンにすると抵抗固定素子または電流源がセンスアンプに接続されることとなる。即ち、メモリセルと第２のリファレンスセルとを選択的にセンスアンプに接続することができる。したがって、第１のリファレンスセルの抵抗値を基準値に設定する場合に、別途、専用のセンスアンプを設ける必要がなく、回路規模の増大を抑制することができる。
　また、本発明の一態様において、前記メモリセルが、行列状に複数配置され、前記第１のリファレンスセルが、行列状に複数配置されていることとしてもよい。これにより、両者が類似の構造となるので、両者の温度係数の極性および大きさを一致させやすくなる。
　また、本発明の一態様において、前記第１のリファレンスセルは、前記第２の抵抗変化素子を複数含み、それらが同じ大きさの電気抵抗に設定され、且つ、並列接続されていることとしてもよい。これにより、抵抗変化素子のアナログ的な抵抗値の設定が必要なくなる。そのため、第１のリファレンスセルの抵抗値を基準値に設定するときの誤差を小さくすることができる。
　以下、この発明の実施の形態に関し、図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（第１の実施形態）
　＜構成＞
　図３は、本発明の第１の実施形態に係る半導体記憶装置１００の回路構成を示す図である。
　トランジスタ１０１、１０２は、制御信号Sbr1、Sbr2に応じてバイアス電圧Vpbを供給する。トランジスタ１０３、１０４は、制御信号Ssr1、Ssr2に応じてバイアス電圧Vpsを供給する。周辺回路１０５、１０６は同じ回路構成である。
　第１のリファレンスセル１０７は抵抗変化素子Ｒｒ１～Ｒｒ３と選択トランジスタＴｂ１～Ｔｂ３からなり、メモリセル９０１を読み出す時に基準となる。抵抗変化素子Ｒｒ１～Ｒｒ３は、メモリセル９０１に備えられている抵抗変化素子Ｒ１１～Ｒｉｊと同様に、ペロブスカイト構造を備えた酸化物で形成されている。これにより、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１～Ｒｒ３の温度係数と、メモリセル９０１の抵抗変化素子Ｒ１１～Ｒｉｊの温度係数とが同じ極性かつ同じ大きさである。また、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１～Ｒｒ３とメモリセル９０１の抵抗変化素子Ｒ１１～Ｒｉｊとは同じプロセス工程で形成されており、多層配線層において同じ配線層間（例えば、第１配線層と第２配線層との間）に形成されている。抵抗変化素子Ｒｒ１は、読み出し用、Ｒｒ２はプログラム（書き込み）ベリファイ用、Ｒｒ３は消去ベリファイ用である。
　第２のリファレンスセル１０８は抵抗固定素子Ｒａｎｃ１～Ｒａｎｃ３と選択トランジスタＴｃ１～Ｔｃ３からなり、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１～Ｒｒ３の抵抗値を基準値に設定するために用いられる。Ｒａｎｃ１は読み出し用、Ｒａｎｃ２はプログラム（書き込み）ベリファイ用、Ｒａｎｃ３は消去ベリファイ用である。抵抗固定素子としては、例えば、ポリシリコン抵抗や拡散抵抗が利用可能である。
　センスアンプ１０９はノードno1の電圧Vno1とノードno2の電圧Vno2を比較増幅する。フリップフロップ１１０はセンスアンプ１０９の出力をラッチする。
　本実施形態では、同時に２ビットのデータを取り扱う（書き込み、消去、および、読み出し）ために、周辺回路等が２セット用意されている。同時にｊビット（ｊは整数）のデータを取り扱うには、周辺回路等をｊセット用意すればよい。
　＜動作＞
　本半導体記憶装置では、半導体記憶装置のプロセス工程終了後、メモリセル９０１を使用する前に、第１のリファレンスセル１０７の抵抗値を基準値に設定する必要がある。ここでは、まず図４を参照しつつ、上記第１のリファレンスの抵抗値の設定フローについて説明する。なお、ここでは、簡略化のために周辺回路１０５の動作のみを説明する。周辺回路１０６の動作を理解するためには、トランジスタ９０８、９２３、１０１、１０３をそれぞれトランジスタ９０９、９２４、１０２、１０４に読み替え、制御信号Sb3、Ss3、Sbr1、Ssr1をそれぞれ制御信号Sb4、Ss4、Sbr2、Ssr2に読み替え、ノードno1、no2、no5をそれぞれノードno3、no4、no6に読み替えればよい。
　［第１ステップ］
　第１ステップでは第１のリファレンスセル１０７のフォーミングを行う。
　ペロブスカイト構造を備える酸化物を用いた抵抗変化素子の抵抗値を制御可能な状態にするために、まずフォーミング（軽い絶縁破壊）を行う。フォーミングの詳細フローについては割愛する。
　［第２ステップ］
　第２ステップでは、第１のリファレンスセル１０７を消去（低抵抗）状態に設定する。
　第１のリファレンスセル１０７の抵抗変化素子（例えばＲｒ１）を消去状態にするためには、ノードno2に０Ｖ、ノードno5に消去電圧を与えて抵抗変化素子Ｒｒ１に印加する必要がある。ノードno2に０Ｖを印加するために、制御信号Sb2をHにしてトランジスタ９０７を導通状態にし、ノードnobのバイアス電圧Vpbを０Ｖにする。また、制御信号Sbr1をHにすることで、トランジスタ１０１を導通状態にし、バイアス電圧Vpb（=０Ｖ）をノードno2に供給する。
　一方、ノードno5に消去電圧を印加するために、制御信号Ss1をHにしてトランジスタ９２１を導通状態にし、ノードnosのバイアス電圧Vpsをバイアス電圧Vppにする。また制御信号Ssr1をHにしてトランジスタ１０３を導通状態にし、バイアス電圧Vps（=Vpp）をノードno5に印加する。
　さらに、制御信号B1をLからHにすることで選択トランジスタＴｂ１を導通状態にする。
　これによって、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１には、ノードno2側にバイアス電圧Vps（=０Ｖ）、ノードno5側にバイアス電圧Vps（=Vpp）が印加され、データの消去が行われる。つまり抵抗変化素子Ｒｒ１の抵抗値が低くなっていく。
　［第３ステップ］
　第３ステップでは、第１のリファレンスセル１０７の抵抗変化素子（例えば、Ｒｒ１：読み出し用）に書き込みを行う。
　第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１を書き込み状態にするためには、ノードno2に書き込み電圧、ノードno5に０Ｖを与えて抵抗変化素子Ｒｒ１に印加する必要がある。ノードno2に書き込み電圧を印加するために、制御信号Sb1をHにしてトランジスタ９０６を導通状態にし、ノードnobのバイアス電圧Vpbをバイアス電圧Vppにする。また、制御信号Sbr1をHにすることで、トランジスタ１０１を導通状態にし、バイアス電圧Vpb（=Vpp）をノードno2に供給する。
　一方、ノードno5に０Ｖを印加するために、制御信号Ss2をHにしてトランジスタ９２２を導通状態にし、ノードnosのバイアス電圧Vpsを０Ｖにする。また制御信号Ssr1をHにしてトランジスタ１０３を導通状態にし、バイアス電圧Vps（=０ｖ）をノードno5に印加する。
　さらに、制御信号B1をLからHにすることで選択トランジスタＴｂ１が導通状態になる。これによって、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１には、ノードno2側にバイアス電圧Vpb（=Vpp）、ノードno5側にバイアス電圧Vps（=０Ｖ）が印加され、書き込みが行われる。つまり抵抗変化素子の抵抗値が高くなっていく。
　［第４ステップ］
　第４ステップでは、第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１を用いて、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１のベリファイを実施する。
　制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
　一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ１０３を導通状態にする事で０Ｖをノードno5に印加する。
　上記状態において、制御信号B1をHにして第１のリファレンスセル１０７の選択トランジスタＴｂ１を導通状態にする。また、同時に第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の基準抵抗として用いられる第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１の選択トランジスタＴｃ１を導通状態とする。
　これらによって、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１、および第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。例えば、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１が低抵抗状態にあれば、抵抗変化素子Ｒｒ１に流れる電流は第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１に流れる電流Ｉａｎｃ１より多いため、ノードno2の電圧低下はノードno1の電圧低下より大きい。そうするとノードno2のセンス電圧Vno2がノードno1のセンス電圧Vno1よりも低くなり、センスアンプ１０９の出力がHとなる。これにより、抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１より低い状態であることが分かる。したがって、第３ステップを再度実施することで、抵抗変化素子Ｒｒ１の抵抗値を高くする。
　一方、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１が高抵抗状態にあれば、抵抗変化素子Ｒｒ１に流れる電流は第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ１に流れる電流Ｉａｎｃ１より少ないため、ノードno2の電圧低下はノードno1の電圧低下より小さい。そうするとノードno2のセンス電圧Vno2がノードno1のセンス電圧Vno1よりも高くなり、センスアンプ１０９の出力がLとなる。これにより、抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１まで到達していることが分かる。したがって、第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の設定は終了となる。
　なお、上記では、「抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１の抵抗値よりも大きい」という条件のみを満足することで第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の設定を終了としているが、抵抗変化素子Ｒｒ１の上限値を設定するために、上限設定用の固定抵抗素子（仮にRanc1_up）を設けて第３ステップ同様のベリファイを実施し、「抵抗変化素子Ｒｒ１の抵抗値が抵抗固定素子Ｒａｎｃ１＿ｕｐの抵抗値よりも小さい」という条件をさらに満たすことで、第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の設定を完了とすることも、もちろん可能である。
　［第５ステップ］
　第５ステップでは、プログラムベリファイ用の抵抗変化素子Ｒｒ２、消去ベリファイ用の抵抗変化素子Ｒｒ３の抵抗値の設定も行う。
　第１のリファレンスセル１０７のプログラムベリファイ用の抵抗変化素子Ｒｒ２の抵抗値の設定は、第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ２を基準として第２ステップから第４ステップを実施することにより行われる。同様に、第１のリファレンスセル１０７の消去ベリファイ用の抵抗変化素子Ｒｒ３の抵抗値の設定は、第２のリファレンスセル１０８の抵抗固定素子Ｒａｎｃ３を基準として第２ステップから第４ステップを実施することにより行われる。
　以上により、第５ステップまで実施することで、第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１、プログラムベリファイ用抵抗変化素子Ｒｒ２、消去ベリファイ用抵抗変化素子Ｒｒ３の抵抗値の設定が終了する。
　なお、ここまで第１のリファレンスの設定基準として、抵抗固定素子からなる第２のリファレンスセルを用いて説明してきたが、第１のリファレンスの抵抗値を設定する基準となるものであれば、特に抵抗固定素子でなくてもよい。第２のリファレンスセルは、読出し時やベリファイ時に、電流Ｉａｎｃ１を流す事で第１のリファレンスセルの抵抗値の基準となっている。このことから、図５の半導体記憶装置２００に示すように、電流源Ｉｒｅｆと選択トランジスタＴ５を備えた第２のリファレンスセル２０１を用いてもよい。電流源Ｉｒｅｆを用いた第２のリファレンスセル２０１の構成の一例を図６に示す。参照電圧Vrefを差動アンプ２１１に入力し、トランジスタＴｐ１を制御する。ノードnorをアンプにフィードバックする事で、ノードnorの電圧Vnorが参照電圧Vrefに一致する。制御信号Trm1、Trm2をLとすると、抵抗Rt1,Rt2,Rt3に流れる電流Irは、Vref/（Rt1+Rt2+Rt3）となる。電流Irは、トランジスタＴｐ１、Ｔｐ２からなるカレントミラー回路とトランジスタＴｎ１、Ｔｎ２からなるカレントミラー回路を介して伝達され、選択トランジスタＴ５、ノードno1に電流Irが流れる。制御信号Trm1、Trm2のそれぞれのレベルを変える事で、トランジスタＴ５に流れる電流、つまりは第１のリファレンスセルの抵抗値を決定する基準電流をトリミングする事ができ、必要な電流値を設定する事が可能となる。また、第２のリファレンスセルとして、複数のメモリセル９０１を同時活性化させたときの抵抗値を用いる事もできる。
　次に、抵抗値が設定された第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１、プログラムベリファイ用抵抗変化素子Ｒｒ２、消去ベリファイ用抵抗変化素子Ｒｒ３を用いたメモリセルの読み出し、書き込み、消去動作を説明する。
　［消去動作］
　メモリセル９０１の抵抗変化素子を消去状態にするためには、ビット線ＢＬｊに０Ｖ、ソース線ＳＬｊに消去電圧を与えて抵抗変化素子Ｒｉｊに印加する必要がある。ビット線ＢＬｊに０Ｖを印加するために、制御信号Sb2をHにしてトランジスタ９０７を導通状態にし、ノードnobのバイアス電圧Vpbを０Ｖにする。また、制御信号Sb3をHにすることで、トランジスタ９０８を導通状態にし、バイアス電圧Vpb（=０Ｖ）をビット線セレクタに供給する。
　一方、ソース線ＳＬｊに消去電圧を印加するために、制御信号Ss1をHにしてトランジスタ９２１を導通状態にし、ノードnosのバイアス電圧Vpsをバイアス電圧Vppにする。また制御信号Ss3をHにしてトランジスタ９２３を導通状態にし、バイアス電圧Vps（=Vpp）をソース線セレクタに印加する。
　次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えることで、選択トランジスタＴｉｊが導通状態になる。これによって、選択されたメモリセル９０１の抵抗変化素子Ｒｉｊには、ビット線ＢＬｊ側にバイアス電圧Vps（=０Ｖ）、ソース線ＳＬｊ側にバイアス電圧Vps（=Vpp）が印加され、データの消去が行われる。つまり抵抗変化素子の抵抗値が低くなっていく。
　次に、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３を用いて消去ベリファイを実施する。
　制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
　一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、１０３を導通状態にする事で０Ｖをソース線セレクタ、およびノードno5に印加する。
　上記状態において、アドレス信号がワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えられ、メモリセル９０１の選択トランジスタＴｉｊが導通状態となる。また、同時に第１のリファレンスセル１０７の消去ベリファイ用抵抗変化素子Ｒｒ３の選択トランジスタＴｂ３が導通状態となる。
　これらによって、メモリセル９０１の抵抗変化素子Ｒｉｊ、および第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。メモリセル９０１の抵抗変化素子Ｒｉｊが高抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ１０９の出力がHとなる。これによりメモリセル９０１の抵抗変化素子Ｒｉｊが十分に消去（低抵抗化）されていないことがわかる。したがって、再度消去動作および消去ベリファイが必要となる。
　一方、メモリセル９０１の抵抗変化素子Ｒｉｊが低抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ３に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがってノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも小さくなり、センスアンプ１０９の出力がLとなる。これにより、メモリセル９０１の抵抗変化素子Ｒｉｊが十分に消去（低抵抗化）されていることが分かる。したがって、消去動作が終了となる。
　上記動作において、メモリセル９０１と第１のリファレンスセル１０７は、同一プロセス工程によって製造されているため、図７に示すように低抵抗状態のメモリセル９０１と第１のリファレンス（消去用）は同じ傾向の温度依存を持っている。したがって、消去ベリファイ動作が実施される周辺温度に関わらず、メモリセル９０１の抵抗値を適切な消去レベル（低抵抗値）に設定することが可能である。
　［書き込み動作］
　メモリセル９０１の抵抗変化素子を書き込み状態にするためには、ビット線ＢＬｊに書き込み電圧、ソース線ＳＬｊに０Ｖを与えて抵抗変化素子Ｒｉｊに印加する必要がある。ビット線ＢＬｊに書き込み電圧を印加するために、制御信号Sb1をHにしてトランジスタ９０６を導通状態にし、ノードnobのバイアス電圧Vpbをバイアス電圧Vppにする。また、制御信号Sb3をHにすることで、トランジスタ９０８を導通状態にし、バイアス電圧Vpb（=Vpp）をビット線セレクタに供給する。
　一方、ソース線ＳＬｊに０Ｖを印加するために、制御信号Ss2をHにしてトランジスタ９２２を導通状態にし、ノードnosのバイアス電圧Vpsを０Ｖにする。また制御信号Ss3をHにしてトランジスタ９２３を導通状態にし、バイアス電圧Vps（=０Ｖ）をソース線セレクタに印加する。
　次に、アドレス信号をワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えることで、選択トランジスタＴｉｊを導通状態にする。これによって、選択されたメモリセル９０１の抵抗変化素子Ｒｉｊには、ビット線ＢＬｊ側にバイアス電圧Vps（=Vpp）、ソース線ＳＬｊ側にバイアス電圧Vps（=０ｖ）が印加され、データの書き込みが行われる。つまり抵抗変化素子の抵抗値が高くなっていく。
　次に、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２を用いて書き込みベリファイを実施する。
　制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
　一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、１０３を導通状態にする事で０Ｖをソース線セレクタ、およびノードno5に印加する。
　上記状態において、アドレス信号がワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えられ、メモリセル９０１の選択トランジスタＴｉｊが導通状態となる。また、同時に第１のリファレンスセル１０７の書き込みベリファイ用抵抗変化素子Ｒｒ２の選択トランジスタＴｂ２が導通状態となる。
　これらによって、メモリセル９０１の抵抗変化素子Ｒｉｊ、および第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。メモリセル９０１の抵抗変化素子Ｒｉｊが低抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがってノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも低くなり、センスアンプ１０９の出力がLとなる。これにより、メモリセル９０１の抵抗変化素子Ｒｉｊが十分に書き込み（高抵抗化）されていないことが分かる。したがって、再度書き込み動作および書き込みベリファイが必要となる。
　一方、メモリセル９０１の抵抗変化素子Ｒｉｊが高抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ２に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ１０９の出力がHになる。これにより、メモリセル９０１の抵抗変化素子Ｒｉｊが十分に書き込み（高抵抗化）されていることがわかる。したがって、書き込み動作が終了となる。
　上記動作において、メモリセル９０１と第１のリファレンスセル１０７は、同一プロセス工程によって製造されているため、図７に示すように高抵抗状態のメモリセル９０１と第１のリファレンス（書き込み用）は同じ傾向の温度依存を持っている。したがって、書込みベリファイ動作が実施される周辺温度に関わらず、メモリセル９０１の抵抗値を適切な書込みレベル（低抵抗値）に設定することが可能である。
　［読み出し動作］
　次に、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１を用いた読み出し動作を説明する。
　制御信号Sb1をHにすることでノードnobのバイアス電圧Vpbをバイアス電圧Vppに設定する。また、トランジスタ９０８、１０１を導通状態に設定することで、ノードno1、no2にノードnobのバイアス電圧Vpb（=Vpp）を供給してプリチャージし、プリチャージ電圧に設定する。
　一方、制御信号Ss2をHにすることで、ノードnosのバイアス電圧Vpsを０Ｖに設定し、トランジスタ９２３、１０３を導通状態にする事で０Ｖをソース線セレクタ、およびノードno5に印加する。
　上記状態において、アドレス信号がワード線セレクタ９０２、ビット線セレクタ９０３、ソース線セレクタ９０４に与えられ、メモリセル９０１の選択トランジスタＴｉｊが導通状態となる。また、同時に第１のリファレンスセル１０７の読み出し用抵抗変化素子Ｒｒ１の選択トランジスタＴｂ１が導通状態となる。
　これらによって、メモリセル９０１の抵抗変化素子Ｒｉｊ、および第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１に電流が流れはじめ、ノードno1、no2に初期設定されたプリチャージ電圧は徐々に低下していく。メモリセル９０１の抵抗変化素子Ｒｉｊが低抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１に流れる電流より多いため、ノードno1の電圧低下はノードno2の電圧低下より大きい。したがってノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも低くなり、センスアンプ１０９の出力がLとなる。これにより、メモリセル９０１が低抵抗状態であることを知ることができる。
　一方、メモリセル９０１の抵抗変化素子Ｒｉｊが高抵抗状態にあれば、抵抗変化素子Ｒｉｊに流れる電流は第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１に流れる電流より少ないため、ノードno1の電圧低下はノードno2の電圧低下より小さい。したがって、ノードno1のセンス電圧Vno1がノードno2のセンス電圧Vno2よりも高くなり、センスアンプ１０９の出力がHとなる。これにより、メモリセル９０１が高抵抗状態であることを知ることができる。
　上記動作において、メモリセル９０１と第１のリファレンスセル１０７は、同一プロセス工程によって製造されているため、図７に示すように、第１のリファレンス（読出し用）は、周辺温度が変わった場合においても高抵抗状態と低抵抗状態のメモリセルの抵抗値に対して、常に中心付近の抵抗値となる。
　したがって、周辺温度にかかわらず高抵抗状態のメモリセル９０１の抵抗値とリファレンスセル１０７の抵抗値の差分が、リファレンスセル１０７の抵抗値と低抵抗状態のメモリセル９０１の抵抗値の差分とほぼ同等に設定され、最適な読出しマージンを確保する事ができる。
　以上のように、第２のリファレンスセル１０８を用いて第１のリファレンスセル１０７を予め初期設定することで、その後、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１～Ｒｒ３を用いて、メモリセル９０１を読み出し、消去、消去ベリファイ、書込み、書込みベリファイなどの動作をさせることが可能である。
　また、図７に示すように、周辺温度が変化した場合、第１のリファレンスセル１０７の抵抗値は、メモリセル９０１の抵抗値の変化と同じ傾向で変化する。したがって、メモリセルとリファレンスの温度係数が互いに逆の極性である従来技術に比べて、周辺温度が変化したときの読出しマージンの確保がしやすくなる。
　さらに、図７に示すように、第１のリファレンスセル１０７の温度係数とメモリセル９０１の温度係数とが同じ大きさである。したがって、読出しマージンの確保が一層しやすくなる。
　また、メモリセル９０１の抵抗変化素子Ｒ１１～Ｒｉｊと第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１～Ｒｒ３とを同じプロセス工程で形成しているので、図７に示すように、周辺温度が変化した場合においてもメモリセル９０１と第１のリファレンスセル１０７の抵抗値の差分を一定以上に保つことが容易になり、広範囲の温度条件において、最適な読み出しマージンを確保することができる。なお、第２のリファレンスセルを判定基準として第１のリファレンスセルの特性を予め合わせ込み、第１のリファレンスセルを判定基準としてメモリセルのデータを読み出すことは、磁化の方向によって抵抗値が変わるMRAM素子や熱による結晶状態の変化により抵抗値が変わるOUM素子をメモリセルと第１のリファレンスセルに用いた場合においても利用することができる。
　（第２の実施形態）
　＜構成＞
　図８は、本発明の第２の実施形態に係る半導体記憶装置３００の回路構成を示す図である。
　半導体記憶装置３００は、図３で示した第１のリファレンスセル１０７をリファレンスアレイ３０１として構成している。
　第１のリファレンスセル（Rr1j：読み出し用、Rr2j：プログラムベリファイ用、Rr3j：消去ベリファイ用）を異なるワード線B1、B2、B3に対応させまた、それぞれの周辺回路１０５、１０６の第１のリファレンスセルを異なるビット線ＢＬｒ（ｒは整数）に割り当てている。第１のリファレンスセルは、リファレンスアドレス信号が、リファレンスワード線セレクタ３０２、リファレンスビット線セレクタ３０３、リファレンスソース線セレクタ３０４に与えられる事で選択を可能としている。
　第１のリファレンスを用いる消去ベリファイ、プログラムベリファイ、読出し動作としては、第１の実施形態が基本となっており、第１のリファレンスの選択のみが異なる。リファレンスアドレス信号が、リファレンスワード線セレクタ３０２、リファレンスビット線セレクタ３０３、リファレンスソース線セレクタ３０４に与えられる事で、例えば、リファレンスワード線Ｂ１が活性化し、選択トランジスタＴｂ１ｊが導通状態になることで、第１のリファレンスの抵抗変化素子Ｒｒ１ｊが選択される。
　以上のように、第１のリファレンスセルをリファレンスアレイとして構成することで、メモリセルアレイと類似の構成にすることが可能となり、両者の温度係数の極性および大きさを一致させやすくなり、その結果、更に読出し動作マージンを確保する事ができる。
　（第３の実施形態）
　＜構成＞
　図９は、本発明の第３の実施形態に係る半導体記憶装置４００の回路構成を示す図である。
　半導体記憶装置４００は、図８で示した第１のリファレンスアレイ３０１を第１のリファレンスアレイ４０１とし、１つの選択トランジスタに対して１つ以上の抵抗変化素子を並列に設けている。例えば、読み出し用抵抗変化素子Rm1jは２並列、プログラムベリファイ用抵抗変化素子Rm2jは１並列、消去ベリファイ用抵抗変化素子Rmj3は３並列とし、抵抗変化素子単体を、ある抵抗Ｒ（例えば高抵抗状態）に設定すると抵抗値は、Rmj3、Rm1j、Rm2jの順に高くなる。
　このように抵抗の並列数で第１のリファレンスアレイ４０１の抵抗値を設定することも可能である。抵抗変化素子単体では、全ての抵抗変化素子の抵抗値を高抵抗状態に設定すればよく、アナログ的な抵抗値の設定が必要なくなる。そのため、第１のリファレンスセルの抵抗値を基準値に設定するときの誤差を小さくすることができる。
　なお、第１の実施形態においても、第１のリファレンスセル１０７の抵抗変化素子Ｒｒ１、Ｒｒ２、Ｒｒ３をそれぞれ並列に接続した場合においても同様の効果を期待することができる。
　なお、上記実施の形態では、第１のリファレンスセルとメモリセルとを同じプロセス工程で同じ材料で形成することとしているが、本発明は、温度係数の極性が同じであれば、別々のプロセス工程で形成してもよいし、異なる材料で形成してもよい。第１のリファレンスセルの温度係数が第２のリファレンスセルの温度係数よりもメモリセルの温度係数に近ければよい。
　なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明にかかる半導体記憶装置は、抵抗変化素子を用いた不揮発性半導体記憶装置の広い温度範囲での動作マージン確保技術として有用である。また、初期設定が必要ではあるが、広範囲な仕様で使用できる第１のリファレンスセルを第２のリファレンスセルを用いて実施する思想は、MRAMやPRAMの用途にも応用できると考えられる。
　　１００、２００、３００、４００、９００　　半導体記憶装置
　　１０１、１０２、１０３、１０４　　トランジスタ
　　１０５、１０６　　周辺回路
　　１０７　　第１のリファレンスセル
　　１０８、２０１　　第２のリファレンスセル
　　１０９　　センスアンプ
　　１１０　　フリップフロップ
　　２１１　　差動アンプ
　　３０１　　リファレンスアレイ
　　３０２　　リファレンスワード線セレクタ
　　３０３　　リファレンスビット線セレクタ
　　３０４　　リファレンスソース線セレクタ
　　４０１　　リファレンスアレイ
　　９０１　　メモリセル
　　９０２　　ワード線セレクタ
　　９０３　　ビット線セレクタ
　　９０４　　ソース線セレクタ
　　９０５　　電圧発生回路
　　９０６、９０７、９０８、９０９、９１０　　トランジスタ
　　９１３、９１４　　インバータ
　　９１５　　周辺回路
　　９１７　　リファレンスセル
　　９１８　　センスアンプ
　　９１９　　フリップフロップ
　　９２０　　AND回路
　　９２１、９２２、９２３、９２４　　トランジスタ

Claims (20)

  1. 　電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、
    　前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、
    　前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、
    　前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数の極性が同じである
    　半導体記憶装置。
  2. 　さらに、前記第１の抵抗変化素子の温度係数と前記第２の抵抗変化素子の温度係数とが同じ大きさである
    　請求項１に記載の半導体記憶装置。
  3. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されている
    　請求項１に記載の半導体記憶装置。
  4. 　前記第１の抵抗変化素子が、多層配線構造における特定の配線層間に形成され、
    　前記第２の抵抗変化素子が、前記特定の配線層間と同じ配線層間に形成されている
    　請求項１に記載の半導体記憶装置。
  5. 　前記第２のリファレンスセルは、抵抗固定素子を含む
    　請求項１に記載の半導体記憶装置。
  6. 　前記第２の抵抗変化素子の温度係数は、前記抵抗固定素子の温度係数よりも前記第１の抵抗変化素子の温度係数に近い
    　請求項５に記載の半導体記憶装置。
  7. 　前記第２のリファレンスセルは、電流源を含む
    　請求項１に記載の半導体記憶装置。
  8. 　前記電流源は、複数の電流値に設定できる
    　請求項７に記載の半導体記憶装置。
  9. 　第１の入力端子と第２の入力端子を有し、前記第１の入力端子の入力電圧と前記第２の入力端子の入力電圧との差分を検出するセンスアンプを、さらに備え、
    　前記第１の入力端子は、前記メモリセルと前記第２のリファレンスセルとに接続され、
    　前記第２の入力端子は、前記第１のリファレンスセルに接続され、
    　前記メモリセルは、さらに、前記第１の抵抗変化素子と前記第１の入力端子との間に接続された第１のスイッチ素子を含み、
    　前記第２のリファレンスセルは、抵抗固定素子または電流源と、前記抵抗固定素子または電流源と前記第１の入力端子との間に接続された第２のスイッチ素子とを含む
    　請求項１に記載の半導体記憶装置。
  10. 　前記メモリセルが、行列状に複数配置され、
    　前記第１のリファレンスセルが、行列状に複数配置されている
    　請求項１に記載の半導体記憶装置。
  11. 　前記第１のリファレンスセルは、前記第２の抵抗変化素子を複数含み、それらが同じ大きさの電気抵抗に設定され、且つ、並列接続されている
    　請求項１に記載の半導体記憶装置。
  12. 　電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、
    　前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、
    　前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルと、を備え、
    　前記第２の抵抗変化素子の電気抵抗の大きさが、前記第２のリファレンスセルを用いて初期設定されている
    　半導体記憶装置。
  13. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されている
    　請求項１２に記載の半導体記憶装置。
  14. 　前記第２のリファレンスセルは、抵抗固定素子を含む
    　請求項１２に記載の半導体記憶装置。
  15. 　前記第２のリファレンスセルは、電流源を含む
    　請求項１２に記載の半導体記憶装置。
  16. 　前記メモリセルが、行列状に複数配置され、
    　前記第１のリファレンスセルが、行列状に複数配置されている
    　請求項１２に記載の半導体記憶装置。
  17. 　電気抵抗が変化する第１の抵抗変化素子を含むメモリセルと、
    　前記メモリセルの電気抵抗の大きさの判定基準となり、電気抵抗が変化する第２の抵抗変化素子を含む第１のリファレンスセルと、を備え、
    　前記第１の抵抗変化素子と前記第２の抵抗変化素子がペロブスカイト構造を備えた酸化物材料で形成されている
    　半導体記憶装置。
  18. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子は、同じプロセス工程で形成されている
    　請求項１７に記載の半導体記憶装置。
  19. 　前記第１の抵抗変化素子が、多層配線構造における特定の配線層間に形成され、
    　前記第２の抵抗変化素子が、前記特定の配線層間と同じ配線層間に形成されている
    　請求項１７に記載の半導体記憶装置。
  20. 　前記第１のリファレンスセルの電気抵抗の大きさの判定基準となる第２のリファレンスセルを、さらに備える
    　請求項１８に記載の半導体記憶装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014129172A1 (ja) * 2013-02-19 2014-08-28 パナソニック株式会社 不揮発性半導体記憶装置
EP2954415A4 (en) * 2013-02-08 2016-11-09 Everspin Technologies Inc DETECTION OF ATTEMPTS OF ALTERATION AND REACTION TO THESE ATTEMPTS IN A MEMORY DEVICE
US9558818B2 (en) 2013-03-11 2017-01-31 Macronix International Co., Ltd. Memory and memory managing method

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8861259B2 (en) 2010-10-29 2014-10-14 Rambus Inc. Resistance change memory cell circuits and methods
US9728251B2 (en) * 2013-04-24 2017-08-08 Micron Technology, Inc. Resistance variable memory sensing using programming signals
JP2015018591A (ja) * 2013-07-12 2015-01-29 株式会社東芝 不揮発性半導体記憶装置
CN106233392B (zh) 2014-03-07 2019-03-29 东芝存储器株式会社 存储器设备
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
TWI646531B (zh) * 2014-10-27 2019-01-01 財團法人工業技術研究院 電阻式記憶體系統、其驅動電路及其阻抗設置方法
US9514815B1 (en) * 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9859731B2 (en) 2016-01-15 2018-01-02 International Business Machines Corporation Alternate alarm notifications based on battery condition
US9691478B1 (en) 2016-04-22 2017-06-27 Macronix International Co., Ltd. ReRAM array configuration for bipolar operation
CN108074617A (zh) * 2016-11-18 2018-05-25 中芯国际集成电路制造(上海)有限公司 一种非易失性存储器
US9959928B1 (en) 2016-12-13 2018-05-01 Macronix International Co., Ltd. Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses
KR102287756B1 (ko) 2017-04-13 2021-08-09 삼성전자주식회사 자기 저항 메모리 장치, 자기 저항 메모리 시스템 및 자기 저항 메모리 장치의 동작방법
JP2019169209A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリデバイス
JP6809519B2 (ja) * 2018-08-31 2021-01-06 Tdk株式会社 抵抗素子アレイ回路、抵抗素子アレイ回路ユニットおよび赤外線センサ
US10726896B1 (en) * 2019-01-30 2020-07-28 Globalfoundries Inc. Resistive nonvolatile memory structure employing a statistical sensing scheme and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185745A (ja) * 2002-12-04 2004-07-02 Sharp Corp 半導体記憶装置及びリファレンスセルの補正方法
JP2006294182A (ja) * 2005-04-14 2006-10-26 Renesas Technology Corp 不揮発性半導体記憶装置
JP2009117006A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 抵抗変化メモリ装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
US8050084B2 (en) * 2006-09-05 2011-11-01 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage system having the same, and method of driving the nonvolatile memory device
US7787282B2 (en) * 2008-03-21 2010-08-31 Micron Technology, Inc. Sensing resistance variable memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004185745A (ja) * 2002-12-04 2004-07-02 Sharp Corp 半導体記憶装置及びリファレンスセルの補正方法
JP2006294182A (ja) * 2005-04-14 2006-10-26 Renesas Technology Corp 不揮発性半導体記憶装置
JP2009117006A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 抵抗変化メモリ装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2954415A4 (en) * 2013-02-08 2016-11-09 Everspin Technologies Inc DETECTION OF ATTEMPTS OF ALTERATION AND REACTION TO THESE ATTEMPTS IN A MEMORY DEVICE
WO2014129172A1 (ja) * 2013-02-19 2014-08-28 パナソニック株式会社 不揮発性半導体記憶装置
JPWO2014129172A1 (ja) * 2013-02-19 2017-02-02 パナソニックＩｐマネジメント株式会社 不揮発性半導体記憶装置
US9747979B2 (en) 2013-02-19 2017-08-29 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile semiconductor storage device including cell transistor performance measuring cells
US9558818B2 (en) 2013-03-11 2017-01-31 Macronix International Co., Ltd. Memory and memory managing method

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