WO2018212082A1 - メモリ装置およびメモリ装置の制御方法 - Google Patents

メモリ装置およびメモリ装置の制御方法 Download PDF

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memory cell
current
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resistance
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森　陽太郎
北川　真
潤 奥野
晴彦 寺田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a memory device and a memory device control method.
  • Nonvolatile memory includes ReRAM (Resistive Random Access Memory), CBRAM (Conduction Bridge Random Access Memory), PCRAM (Phase-Change Random Access Memory), MRAM (Magnetoresistive Random) Access Memory: Magnetoresistive Memory), STTRAM (Spin Transfer, Torque, Random, Access Memory: Spin Injection Memory) and the like are known.
  • the ReRAM uses a resistance variable element that stores data according to a change in resistance state as a nonvolatile memory element (see, for example, Patent Documents 1 and 2).
  • 1R (1 Restor) type and 1D1R (1 Diode 1 Resistor) type are known as the configuration of the memory cell using the nonvolatile memory.
  • a cross-point type memory device is known in which such memory cells are arranged at intersections of a plurality of bit lines and a plurality of word lines.
  • data is written by, for example, applying a voltage necessary for writing to the memory cell to change the resistance variable element from a high resistance state to a low resistance state. It is done by changing. This writing of data is called a “set”.
  • Data is erased by, for example, applying a voltage necessary for erasing to the memory cell to change the resistance variable element from the low resistance state to the high resistance state. This erasure of data is called “reset”.
  • the retention characteristics and life greatly differ depending on the applied voltage. For example, when the voltage (memory cell voltage) applied to the memory cell is below an appropriate range, the retention characteristics are deteriorated. Further, for example, when the memory cell voltage exceeds an appropriate range, the rewrite life is reduced due to repeated stress of writing / erasing. Therefore, it is desirable to provide a memory device and a control method for the memory device that can suppress a decrease in retention characteristics and rewrite life of a reset memory cell.
  • the memory device includes a memory cell that is disposed at an intersection of the first wiring and the second wiring.
  • This memory cell includes a resistance variable element whose resistance state changes between a first resistance state and a second resistance state, and a selection element.
  • the memory element further writes data to the memory cell by changing the resistance variable element from the first state to the second state, and changes the resistance variable element from the second state to the first state.
  • a drive circuit for erasing data stored in the memory cell by changing to is provided. When erasing data, the drive circuit changes the voltage applied to the memory cell in stages, and changes the current limit value that limits the magnitude of the current flowing through the memory cell in stages.
  • a method for controlling a memory device includes performing the following two operations on a memory cell arranged at an intersection of a first wiring and a second wiring by a driving circuit.
  • the memory cell includes a resistance variable element whose resistance state changes between a first resistance state and a second resistance state, and a selection element.
  • (1) Data is written to the memory cell by changing the resistance variable element from the first state to the second state.
  • (2) The resistance variable element is changed from the second state to the first state.
  • the voltage applied to the memory cell is changed stepwise and the current flowing in the memory cell is increased.
  • the current limit value for limiting the current is changed step by step.
  • the voltage applied to the memory cell when erasing data, is changed in stages, and the amount of current flowing through the memory cell is limited.
  • the current limit value to be changed can be changed step by step. As a result, the voltage applied to the resistance variable element when data erasure is completed can be kept within the appropriate voltage range.
  • the voltage applied to the resistance variable element when data erasing is completed can be within the appropriate voltage range. Therefore, it is possible to suppress a decrease in retention characteristics and rewrite life of the reset memory cell.
  • the effect of this technique is not necessarily limited to the effect described here, Any effect described in this specification may be sufficient.
  • FIG. 3 is a circuit diagram illustrating a first example of a resistance change type memory element using a resistance change type element as a nonvolatile memory element. It is a circuit diagram which shows the 2nd example of the resistance change type memory element using a resistance change type element as a non-volatile memory element. It is a figure showing an example of the functional block of the information processing system concerning a 1st embodiment of this indication.
  • FIG. 4 is a diagram illustrating an example of functional blocks of the memory cell array unit of FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of the memory cell array in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of a voltage control circuit in FIG. 3.
  • FIG. 3 is a circuit diagram illustrating a first example of a resistance change type memory element using a resistance change type element as a nonvolatile memory element. It is a circuit diagram which shows the 2nd example of the resistance change type memory element using a resistance change type element as
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of a voltage control circuit in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a circuit configuration of a current control circuit in FIG. 3.
  • 6 is a timing chart showing an example of a reset operation in a memory cell according to Comparative Example 1.
  • 10 is a timing chart illustrating an example of a reset operation in a memory cell according to Comparative Example 2.
  • 10 is a timing chart illustrating an example of a reset operation in a memory cell according to Comparative Example 3.
  • 6 is a timing chart showing an example of a reset operation in a memory cell according to the information processing system according to the present embodiment.
  • 14 is a timing chart illustrating an example of a reset operation in a memory cell according to an information processing system according to a third embodiment of the present disclosure.
  • 14 is a timing chart showing a modification of the reset operation of FIG. 12 is a timing chart showing a modification of the reset operation of FIG. 11.
  • It is a figure showing the modification of the functional block of the information processing system of FIG.
  • FIG. 1 shows a first example of a resistance change type memory element using a resistance change type element VR as a nonvolatile memory element.
  • FIG. 2 shows a second example of the resistance change type memory element.
  • the resistance change type memory element shown in FIG. 1 has a structure having a 1T1R (1 Transistor 1 Resistor) type memory cell MC comprising a resistance change type element VR and a three-terminal MOS (Metal Oxide Semiconductor) transistor TE. Yes.
  • the gate terminal of the MOS transistor TE is connected to the word line WL, the drain terminal is connected to the bit line BL, and the source terminal is connected to the source line SL via the resistance variable element VR.
  • Wiring resistances R BL and R SL exist in the bit line BL and the source line SL, respectively.
  • the bit lines BL and source lines SL also have parasitic capacitances C BL and C SL , respectively.
  • a memory cell array is configured using a resistance change type memory element of 1T1R type
  • three wirings of a bit line BL, a word line WL, and a source line SL are required, which is an advantage of a cross-point type memory device.
  • High density arrangement of the cells MC becomes difficult.
  • the current value of the memory cell MC can be controlled by the word line WL.
  • the voltage change between the bit line BL and the word line WL when the resistance of the resistance variable element VR is changed can be suppressed.
  • the resistance change type memory element shown in FIG. 2 has a 1S1R (1 (Selector 1 Resistor) type memory cell MC in which a resistance change type element VR and a selection element SE are connected in series.
  • FIG. 2 shows the structure of a 1D1R (1 Diode 1 Resistor) type memory cell MC using a diode as the selection element SE as the 1S1R type memory cell MC.
  • a cross-point type memory device By arranging such 1D1R type memory cells MC at the intersections of the plurality of bit lines BL and the plurality of word lines WL, a cross-point type memory device is configured.
  • the bit line BL is connected to one end of the variable resistance element VR
  • the word line WL is connected to one end of the selection element SE.
  • Wiring resistances R BL and R WL exist in the bit line BL and the word line WL, respectively.
  • Parasitic capacitances C BL and C WL also exist in the bit line BL and the word line WL, respectively.
  • the resistance state of the resistance change type element VR changes between a high resistance state and a low resistance state, and the stored data value is, for example, “0” if the resistance state is high and the low resistance state. And “1”.
  • a 2-terminal selection element SE is often used as a selection element SE instead of a 3-terminal MOS transistor TE as in the 1D1R type. . Therefore, the selection element SE does not have a function for limiting the current.
  • the first type of voltage is a voltage for flowing a current necessary to invert the resistance state of the resistance variable element VR in the low resistance state.
  • the second type of voltage is a voltage Vhrs_limit in a certain range necessary for stabilizing the characteristics of the high resistance state after the resistance variable element VR changes to the high resistance state.
  • the voltage Vhrs_limit corresponds to a specific example of “appropriate voltage range” of the present disclosure.
  • the voltage Vhrs_limit is a voltage value applied to the selection element SE when an initial reset voltage Vrst1 described later is applied to the memory cell MC when erasing data, and an initial reset voltage Vrst1 when erasing data. Corresponds to a range sandwiched between voltage values applied to the resistance variable element VR when applied to the memory cell MC.
  • the voltage applied to the resistance variable element VR may be lower than the voltage Vhrs_limit in a predetermined range by selecting the selection element SE once. In this case, the resistance value of the resistance variable element VR becomes lower than a desired value, which may deteriorate the holding characteristics. Further, depending on the size of the variation of the selection element SE, the voltage applied to the resistance variable element VR may be higher than the voltage Vhrs_limit in a predetermined range due to the selection of the selection element SE twice. In this case, the resistance change element VR is likely to be deteriorated and destroyed due to repeated writing / erasing stress, which may reduce the rewrite life.
  • FIG. 3 illustrates an example of functional blocks of the information processing system according to the first embodiment of the present disclosure.
  • This information processing system includes a host computer 100 and a memory device 200.
  • the memory device 200 includes a memory controller 300, one or a plurality of memory cell array units 400, and a power supply circuit 500.
  • FIG. 3 illustrates a state where one memory cell array unit 400 is provided.
  • the memory controller 300 corresponds to a specific example of “determination unit” of the present disclosure.
  • the host computer 100 controls the memory device 200. Specifically, the host computer 100 issues a command designating an access destination logical address, and supplies the command and data to the memory device 200. In addition, the host computer 100 receives the data output from the memory device 200.
  • the command is for controlling the memory device 200. For example, a write command for instructing a data write process, a read command for instructing a data read process, or a reset instructing a data erase process Contains commands.
  • the logical address is an address allocated for each access unit area when the host computer 100 accesses the memory device 200 in the address space defined by the host computer 100. Hereinafter, this access unit area is referred to as a “sector”.
  • the memory controller 300 controls one or a plurality of memory cell array units 400.
  • the memory controller 300 receives a write command specifying a logical address from the host computer 100. Further, the memory controller 300 executes data write processing in accordance with the write command. In this writing process, the logical address is converted to a physical address, and data is written to the physical address.
  • the physical address is an address allocated in one or a plurality of memory cell array units 400 for each access unit when the memory controller 300 accesses one or a plurality of memory cell array units 400.
  • the unit in which the memory controller 300 accesses one or a plurality of memory cell array units 400 is assumed to be the same as, for example, a sector.
  • a physical address is assigned to each sector.
  • the memory controller 300 receives a read command designating a logical address
  • the memory controller 300 converts the logical address into a physical address, and reads data from the physical address. Then, the memory controller 300 outputs the read data to the host computer 100 as read data.
  • the memory controller 300 receives a reset command designating a logical address from the host computer 100
  • the memory controller 300 converts the logical address into a physical address and erases the data written in the physical address.
  • the access unit by the memory controller 300 may be the same as the access unit by the host computer 100 or may be different.
  • the power supply circuit 500 supplies a desired voltage to one or a plurality of memory cell array units 400. Specifically, the power supply circuit 500 supplies a set voltage used at the time of writing, a sense voltage used at the time of reading, and a reset voltage used at the time of erasing to the bit line decoder 26 described later.
  • the reset voltage at this time includes, for example, the initial bit voltage Vbl1, the late bit voltage Vbl2, the common voltage Vinh, and the like.
  • the power supply circuit 500 supplies a sense voltage and a reset voltage to a word line decoder 23 described later.
  • the reset voltage at this time includes, for example, an initial word voltage Vwl1, a late word voltage Vwl2, and the like.
  • the initial reset voltage Vrst1 is a voltage that causes the selection element SE to be in a selected state when the resistance variable element VR is in a low resistance state in the reset operation.
  • the late reset voltage Vrst2 is a voltage that causes the selection element SE to be in a selected state when the resistance variable element VR is in a high resistance state in the reset operation, and has a value larger than the initial reset voltage Vrst1.
  • FIG. 4 shows an example of functional blocks of the memory cell array unit 400.
  • the memory cell array unit 400 is constituted by, for example, a semiconductor chip.
  • the memory cell array unit 400 includes a control circuit 10, a drive circuit 20, and a memory cell array 30.
  • the control circuit 10 exchanges commands, write data, read data, and the like with the memory controller 300.
  • the control circuit 10 writes data to the memory cell array 30 according to the write command and reads data from the memory cell array 30 according to the read command. Further, the control circuit 10 erases data at a predetermined location in the memory cell array 30 in accordance with the reset command.
  • FIG. 5 illustrates an example of a circuit configuration of the memory cell array 30.
  • the memory cell array 30 has n sectors (n is an integer of 2 or more). Each sector has a plurality of memory cells MC corresponding to the size of the sector. A physical address is assigned to each sector.
  • the memory cell array 30 is a so-called cross-point type memory cell array, and specifically, a plurality of word lines WL, a plurality of bit lines BL, and one for each position where the word lines WL and the bit lines BL face each other.
  • the word line WL corresponds to a specific example of “first wiring” of the present disclosure.
  • the bit line BL corresponds to a specific example of “second wiring” of the present disclosure.
  • FIG. 5 shows an example in which memory cells MC are arranged at the intersections of three bit lines BL0, BL1, and BL2 and three word lines WL0, WL1, and WL2.
  • the number of bit lines BL, word lines WL, and memory cells MC is not limited to the illustrated example.
  • data can be written in the memory cell MC designated by an external address input. Further, the data stored in the memory cell MC designated by the address input can be read.
  • the data value stored in the memory cell MC is distinguished by the resistance state of the resistance variable element VR. For example, “0” is distinguished in a high resistance state, and “1” is distinguished in a low resistance state.
  • the high resistance state corresponds to a specific example of “first resistance state” of the present disclosure.
  • the low resistance state corresponds to a specific example of a “second resistance state” of the present disclosure.
  • the drive circuit 20 changes the voltage applied to the memory cell MC in stages, and changes the current limit value that limits the magnitude of the current flowing through the memory cell MC in stages. Specifically, when erasing data, the drive circuit 20 increases the voltage applied to the memory cell MC in a stepwise manner and sets a current limit value that limits the magnitude of the current flowing through the memory cell MC in a stepwise manner. Make it smaller.
  • the drive circuit 20 includes, for example, a timing control circuit 21, a voltage control circuit 22, a word line decoder 23, a voltage control circuit 24, a current control circuit 25, and a bit line decoder 26 as shown in FIG.
  • the timing control circuit 21 outputs a signal for controlling the timing for changing the output voltage to the voltage control circuits 22 and 24.
  • the timing control circuit 21 sets the output voltage of the voltage control circuit 22 to the voltage Vwl1 by setting a first reset enable signal / rst_en1 described later to high.
  • the timing control circuit 21 sets the output voltage of the voltage control circuit 22 to the voltage Vwl2 by setting a second reset enable signal / rst_en2 described later to high.
  • the timing control circuit 21 sets the output voltage of the voltage control circuit 24 to the voltage Vbl1 by setting a third reset enable signal / rst_en3 described later to high.
  • the timing control circuit 21 sets the output voltage of the voltage control circuit 24 to the voltage Vbl2 by setting a later-described fourth reset enable signal / rst_en4 to high.
  • the timing control circuit 21 further outputs a signal for controlling the timing for changing the current limit value to the current control circuit 25.
  • the timing control circuit 21 sets a current limit value of the current control circuit 25 to a constant current (initial reset current Irst1) by setting a fifth reset enable signal / rst_en5 described later to high.
  • the timing control circuit 21 sets the current limit value of the current control circuit 25 to the constant current Irst2 (late reset current Irst2) by setting a sixth reset enable signal / rst_en6 described later to high.
  • the voltage control circuit 22 When performing the operation of writing the data “1”, that is, when performing the write (set) operation of changing the resistance variable element VR of the memory cell MC from the high resistance state to the low resistance state, the voltage control circuit 22 A circuit for driving the word line WL for writing data “1” to a predetermined voltage (set voltage) necessary for the set operation is included. That is, the voltage control circuit 22 writes data into the memory cell MC by changing the resistance variable element VR from the high resistance state to the low resistance state. The voltage control circuit 22 further performs an operation of writing data “0”, that is, a write (reset) operation of changing the resistance variable element VR of the memory cell MC from the low resistance state to the high resistance state.
  • a circuit for driving the word line WL for writing data “0” to a predetermined voltage (reset voltage) necessary for the reset operation is included. That is, the voltage control circuit 22 erases data stored in the memory cell MC by changing the resistance variable element VR from the low resistance state to the high resistance state.
  • the voltage control circuit 22 controls the voltage (initial word voltage Vwl1) applied to the word line WL so that the initial reset voltage Vrst1 becomes a predetermined voltage value when the data “1” is erased.
  • the voltage control circuit 22 further controls the voltage (late word voltage Vwl2) applied to the word line WL so that the late reset voltage Vrst2 becomes a predetermined voltage value when erasing data “1”.
  • the voltage control circuit 22 applies an initial reset voltage Vrst1 for selecting the selection element SE to the memory cell MC when the resistance variable element VR is in a low resistance state.
  • the voltage control circuit 22 applies the initial reset voltage Vrst1 to the memory cell MC, and then selects the late reset voltage Vrst2 (> initial reset) to select the selection element SE when the resistance variable element VR is in the high resistance state.
  • a voltage Vrst1 is applied to the memory cell MC.
  • the voltage control circuit 22 applies the initial word voltage Vwl1 to the word line WL, and then applies the latter word voltage Vwl2.
  • FIG. 6 shows an example of the circuit configuration of the voltage control circuit 22.
  • the voltage control circuit 22 has a function of switching a voltage applied to the word line WL.
  • the voltage control circuit 22 includes, for example, PMOS type transistors T1 and T2, an NMOS type transistor T3, and an AND circuit A1.
  • the gate terminal of the transistor T3 is connected to the output terminal of the AND circuit A1.
  • the transistor T1 when the first reset enable signal / rst_en1 is high, the transistor T1 is turned on, and the voltage of the word line WL (or the decoder line WL_dec connected to the word line WL) is set to the initial word voltage Vwl1. To do. Further, when the second reset enable signal / rst_en2 is high, the transistor T2 is turned on, and the voltage of the word line WL is set to the late word voltage Vwl2. The first reset enable signal / rst_en1 and the second reset enable signal / rst_en2 are not allowed to be high at the same time.
  • the AND circuit A1 When the first reset enable signal / rst_en1 and the second reset enable signal / rst_en2 are simultaneously low, the AND circuit A1 outputs high, the transistor T3 is turned on, and the transistors T1 and T2 are turned off. In this case, the word line WL is not selected, and the voltage becomes the common voltage Vinh.
  • the word line decoder 23 is connected to each word line WL of the memory cell array 30 and selects a corresponding word line WL according to a row address input from the address line.
  • the word lines WL selected by the word line decoder 23 are called selected word lines, and all the word lines WL not selected by the word line decoder 23 are called unselected word lines.
  • the voltage control circuit 24 When performing the operation of writing the data “1”, that is, when performing the write (set) operation of changing the resistance variable element VR of the memory cell MC from the high resistance state to the low resistance state, the voltage control circuit 24 A circuit for driving the bit line BL for writing data “1” to a predetermined voltage (set voltage) necessary for the set operation is included. The voltage control circuit 24 further performs an operation of writing data “0”, that is, a write (reset) operation of changing the resistance variable element VR of the memory cell MC from the low resistance state to the high resistance state. In addition, a circuit for driving the bit line BL for writing data “0” to a predetermined voltage (reset voltage) necessary for the reset operation is included.
  • the voltage control circuit 24 controls the voltage (initial bit voltage Vbl1) applied to the bit line BL so that the initial reset voltage Vrst1 becomes a predetermined voltage value when erasing the data “1”.
  • the voltage control circuit 24 further controls the voltage (late bit voltage Vbl2) applied to the bit line BL so that the late reset voltage Vrst2 becomes a predetermined voltage value when erasing data “1”.
  • FIG. 7 shows an example of the circuit configuration of the voltage control circuit 24.
  • the voltage control circuit 24 has a function of switching a voltage applied to the bit line BL.
  • the voltage control circuit 24 includes, for example, PMOS type transistors T4 and T5, an NMOS type transistor T6, and an AND circuit A2.
  • the gate terminal of the transistor T6 is connected to the output terminal of the AND circuit A2.
  • the transistor T4 when the third reset enable signal / rst_en3 is high, the transistor T4 is turned on, and the voltage of the bit line BL (or the decoder line BL_dec connected to the bit line BL) is set to the initial bit voltage Vbl1. To do.
  • the fourth reset enable signal / rst_en4 is high, the transistor T5 is turned on, and the voltage of the bit line WL is set to the late bit voltage Vbl2.
  • the third reset enable signal / rst_en3 and the fourth reset enable signal / rst_en4 are not allowed to be high at the same time.
  • the AND circuit A2 When the third reset enable signal / rst_en3 and the fourth reset enable signal / rst_en4 are simultaneously low, the AND circuit A2 outputs high, the transistor T6 is turned on, and the transistors T4 and T5 are turned off. In this case, the bit line BL is not selected, and the voltage becomes the common voltage Vinh.
  • the bit line decoder 26 is connected to each bit line BL of the memory cell array 30 and selects the corresponding bit line BL according to the column address input from the address line.
  • the bit lines BL selected by the bit line decoder 26 are called selected bit lines, and all the word lines WL not selected by the bit line decoder 26 are called unselected bit lines.
  • the current control circuit 25 is a circuit for limiting the current flowing through the bit line BL to a predetermined limit current value.
  • the current control circuit 25 applies the initial reset voltage Vrst1 to the memory cell MC, and sets the current limit value of the bit line BL in the period of time during which an erase current flows in the memory cell MC (t3 to t5, which will be described later). Is set to a current value (initial reset current Irst1) necessary for changing the low resistance state to the high resistance state.
  • the current control circuit 25 includes, for example, a later-described period including t3 to t5 and a period not including a period (after t8 to be described later) for applying the late reset voltage Vrst2 to the memory cell MC (for example, t0 to t6 to be described later), bit The current limit value of the line BL is set to the initial reset current Irst1.
  • the current control circuit 25 sets the current limit value of the bit line BL during the period (after t8 described later) during which the late reset voltage Vrst2 is applied to the memory cell MC, and the value of the voltage applied to the resistance variable element VR is appropriate.
  • Is set to a current value (late reset current Irst2) necessary to become a value within a certain voltage range (voltage Vhrs_limit).
  • the current control circuit 25 sets the current limit value of the bit line BL to the late reset current Irst2 during a period after t8 described later.
  • the late reset current Irst2 is smaller than the initial reset current Irst1, and is a current value necessary to maintain the resistance value of the resistance variable element VR at the time of erasing.
  • the initial reset current Irst1 corresponds to a specific example of “first current value” of the present disclosure.
  • the late reset current Irst2 corresponds to a specific example of “second current value” of the present disclosure.
  • FIG. 8 shows an example of the circuit configuration of the current control circuit 25.
  • the current control circuit 25 includes, for example, NMOS transistors T9 and T10 whose gate terminals are connected to each other, constant current sources I1 and I2, a transistor T7 connected in series with the constant current source I1, and a constant current source. A transistor T8 connected in series with I2.
  • the constant current source I1 passes an initial reset current Irst1.
  • the constant current source I2 flows a late reset current Irst2.
  • the constant current source I1 is connected to the source terminal of the transistor T10 via the transistor T7.
  • the constant current source I2 is connected to the source terminal of the transistor T10 via the transistor T8. That is, the constant current sources I1 and I2 are connected in parallel to each other with respect to the source terminal of the transistor T10 via the transistors T7 and T8.
  • the gate terminal and the source terminal of the transistor T10 are electrically connected to each other.
  • the source of the transistor T9 is connected to a bit line BL (for example, a decoder line BL-dec connected to the bit line BL.
  • the current control circuit 25 forms a current mirror circuit.
  • the current control circuit 25 supplies the initial reset current Irst1 or the late reset current Irst2 to the bit line BL as the compliance current Icomp that becomes a predetermined limit current.
  • the current control circuit 25 turns on the transistor T7, and uses the initial reset current Irst1 as the compliance current Icomp as a bit line BL (or a decoder line connected to the bit line BL). BL_dec).
  • the current control circuit 25 limits the upper limit value (current limit value) of the current flowing through the bit line BL to the initial reset current Irst1.
  • the current control circuit 25 turns on the transistor T8, and uses the late reset current Irst2 as the compliance current Icomp as the decoder line connected to the bit line BL (or the bit line BL). BL_dec). At this time, the current control circuit 25 limits the upper limit value (current limit value) of the current flowing through the bit line BL to the late reset current Irst2.
  • the upper row shows voltage waveforms of the bit line BL and the word line WL with the horizontal axis representing time and the vertical axis representing voltage values.
  • the middle stage shows voltage waveforms applied to the selection element SE and the resistance variable element VR with the horizontal axis representing time and the vertical axis representing voltage value.
  • the lower row shows the current waveform of the bit line BL with the horizontal axis representing time and the vertical axis representing the current value.
  • the current control circuit 25 sets the current limit value of the bit line BL to the reset current Irst over the entire reset operation.
  • the voltage control circuits 22 and 24 drive all the bit lines BL and the word lines WL to the common voltage Vinh via the bit line decoder 26 and the word line decoder 23 before the reset operation.
  • the voltage control circuit 24 drives the selected bit line to a predetermined voltage Vbl via the bit line decoder 26.
  • the voltage control circuit 22 drives the selected word line to a predetermined voltage Vwl via the word line decoder 23.
  • the selection element SE When the voltage Vth_sel necessary for changing to the selected state is applied to the non-selected state selection element SE at time t3, the selection element SE enters the selection state (low resistance state). At this time, since both the selection element SE and the resistance change element VR are in the low resistance state, the resistance change element VR in the low resistance state changes to the high resistance state with respect to the memory cell MC in the low resistance state. The necessary current flows at time t4. As a result, the resistance variable element VR changes to a high resistance state. When the resistance variable element VR changes to the high resistance state, the current flowing through the memory cell MC rapidly decreases.
  • the amount of decrease in the current flowing through the memory cell MC changes due to variations in the resistance value of the selection element SE.
  • the current flowing through the memory cell MC is reduced to a magnitude sufficient for the selection element SE to change to the non-selected state (high resistance state)
  • Both the selection element SE and the resistance variable element VR are in the high resistance state at time t5.
  • the voltage division ratio of the voltage applied to the selection element SE and the resistance variable element VR changes due to variations in the resistance value of the selection element SE.
  • the selection element SE changes to the high resistance state and the resistance variable element VR changes to the low resistance state.
  • the resistance variable element VR also maintains the high resistance state.
  • the voltage applied to the resistance variable element VR may be out of the proper voltage range (voltage Vhrs_limit). In this case, the resistance change element VR is likely to be deteriorated and destroyed due to repeated writing / erasing stress, which may reduce the rewrite life.
  • the voltage applied to the resistance variable element VR may be a value near the lower limit of the appropriate voltage range (voltage Vhrs_limit). In this case, the resistance value of the resistance variable element VR becomes lower than a desired value, which may deteriorate the holding characteristics.
  • the method shown in FIG. 11 is conceivable as a method for preventing a decrease in rewrite life.
  • the voltage Vmem applied to the resistance variable element VR changed to the high resistance state can be lowered by Vw1 ⁇ Vw2, and can be within an appropriate voltage range (voltage Vhrs_limit). Therefore, it is possible to suppress a decrease in the rewrite life.
  • the upper stage shows voltage waveforms of the bit line BL and the word line WL with the horizontal axis representing time and the vertical axis representing voltage values.
  • the middle stage shows voltage waveforms applied to the selection element SE and the resistance variable element VR with the horizontal axis representing time and the vertical axis representing voltage value.
  • the lower row shows the current waveform of the bit line BL with the horizontal axis representing time and the vertical axis representing the current value.
  • the current control circuit 25 sets the current limit value of the bit line BL to the initial reset current Irst1 for a period of t6 from the start of the reset operation.
  • the voltage control circuits 22 and 24 drive all the bit lines BL and the word lines WL to the common voltage Vinh via the bit line decoder 26 and the word line decoder 23 before the reset operation.
  • the voltage control circuit 24 drives the selected bit line to a predetermined voltage Vbl1 via the bit line decoder 26.
  • the voltage control circuit 22 drives the selected word line to a predetermined voltage Vwl 1 via the word line decoder 23.
  • the selection element SE When the voltage Vth_sel necessary for changing to the selected state is applied to the non-selected state selection element SE at time t3, the selection element SE enters the selection state (low resistance state). At this time, since both the selection element SE and the resistance change element VR are in the low resistance state, the resistance change element VR in the low resistance state changes to the high resistance state with respect to the memory cell MC in the low resistance state. The necessary current flows at time t4. As a result, the resistance variable element VR changes to a high resistance state. When the resistance variable element VR changes to the high resistance state, the current flowing through the memory cell MC rapidly decreases.
  • the amount of decrease in the current flowing through the memory cell MC changes due to variations in the resistance value of the selection element SE.
  • the current flowing through the memory cell MC decreases to a level sufficient for the selection element SE to change to the non-selected state (high resistance state)
  • Both the selection element SE and the resistance variable element VR are in the high resistance state at time t5.
  • the voltage division ratio of the voltage applied to the selection element SE and the resistance variable element VR changes due to variations in the resistance value of the selection element SE.
  • the selection element SE changes to the high resistance state
  • the resistance variable element VR changes to the low resistance state.
  • the current control circuit 25 sets the current limit value of the bit line BL to the late reset current Irst2 from the stage (t6) before the predetermined voltage Vbl2 ( ⁇ Vbl1) is applied to the selected bit line.
  • the voltage control circuit 24 drives the selected bit line to a predetermined voltage Vbl2 via the bit line decoder 26. That is, the voltage control circuit 24 lowers the voltage applied to the selected bit line from the voltage Vbl1 to the voltage Vbl2. Further, for example, simultaneously with lowering the voltage applied to the selected bit line from the voltage Vbl1 to the voltage Vbl2, the voltage control circuit 22 changes the selected word line to the predetermined voltage Vwl2 (> Vw11) via the word line decoder 23. drive.
  • the voltage control circuit 22 increases the voltage applied to the selected word line from the voltage Vwl1 to the voltage Vwl2.
  • the selection element SE When the voltage Vth_sel necessary for changing to the selected state is applied to the selection element SE in the non-selected state (high resistance state) at time t8, the selection element SE enters the selected state (low resistance state). Thereby, a large current starts to flow through the memory cell MC. However, since the current control circuit 25 sets the current limit value of the bit line BL to the late reset current Irst2, the upper limit value of the current flowing through the memory cell MC is limited to the late reset current Irst2. Further, at this time, since the resistance variable element VR maintains the high resistance state, the voltage Vmem applied to the resistance variable element VR rapidly increases.
  • the voltage applied to the resistance variable element VR is the late reset current Irst2 and the resistance value of the resistance variable element VR. It is limited to a value obtained by multiplication of.
  • the voltage applied to the resistance variable element VR is a voltage value within a proper voltage range (voltage Vhrs_limit) and a voltage value slightly smaller than the upper limit value of the proper voltage range (voltage Vhrs_limit). Become.
  • the voltage applied to the memory cell MC changes stepwise, and the current limit value that limits the magnitude of the current flowing through the memory cell MC changes stepwise.
  • the voltage applied to the memory cell MC increases stepwise, and the current limit value that limits the magnitude of the current flowing through the memory cell MC decreases stepwise.
  • the voltage applied to the resistance variable element VR when the data erasure is completed can be within the appropriate voltage range (voltage Vhrs_limit). As a result, it is possible to suppress a decrease in retention characteristics and rewrite life of the reset memory cell MC.
  • the late reset voltage Vrst2 when erasing data, after the initial reset voltage Vrst1 is applied to the memory cell MC, the late reset voltage Vrst2 having a value larger than the initial reset voltage Vrst1 is applied to the memory cell MC.
  • the voltage applied to the resistance variable element VR when the data erasure is completed can be within the appropriate voltage range (voltage Vhrs_limit). As a result, it is possible to suppress a decrease in retention characteristics and rewrite life of the reset memory cell MC.
  • the current limit value is set in the low resistance state during the period (t3 to t5) in which the erase current flows in the memory cell MC. Is set to a current value (Irst1) necessary for changing from a high resistance state to a high resistance state. Furthermore, the current limit value becomes a value within the appropriate voltage range (voltage Vhrs_limit) during the period (after t6) in which the late reset voltage Vrst2 is applied to the memory cell MC. Is set to the current value (Irst2) required for the current.
  • the voltage applied to the resistance variable element VR when the data erasure is completed can be within the appropriate voltage range (voltage Vhrs_limit). As a result, it is possible to suppress a decrease in retention characteristics and rewrite life of the reset memory cell MC.
  • the voltage Vhrs_limit is used to erase the voltage value applied to the selection element SE and the data when the initial reset voltage Vrst1 is applied to the memory cell MC when erasing data.
  • the initial reset voltage Vrst1 corresponds to a range sandwiched between voltage values applied to the resistance variable element VR when applied to the memory cell MC.
  • the voltage applied to the resistance variable element VR when the data erasure is completed falls within the appropriate voltage range (voltage Vhrs_limit), thereby reducing the retention characteristics and the rewrite life of the reset memory cell MC. Can be suppressed.
  • FIG. 13 illustrates an example of a reset operation in the information processing system according to the second embodiment of the present disclosure.
  • the drive circuit 20 uses the memory cell MC to set the initial reset voltage Vrst1 for selecting the selection element SE when the resistance variable element VR is in the low resistance state. Then, a late reset voltage Vrst3 smaller than the initial reset voltage Vrst1 is applied to the memory cell MC.
  • the late reset voltage Vrst3 corresponds to a specific example of “third voltage” of the present disclosure.
  • the current control circuit 25 applies the initial reset voltage Vrst1 to the memory cell MC, and changes the resistance of the current limit value of the bit line BL when the selection element SE changes from the non-selected state to the selected state (t3 described later).
  • the current value (initial reset current Irst3) necessary for maintaining the low-resistance state of the mold element VR is set.
  • the current control circuit 25 sets the current limit value during the period (after t6 described later) in which the late reset voltage Vrst4 is applied to the memory cell MC, and the value of the voltage applied to the resistance variable element VR is within an appropriate voltage range (voltage Vhrs_limit).
  • the initial reset current Irst3 corresponds to a specific example of “third current value” of the present disclosure.
  • the late reset current Irst4 corresponds to a specific example of “fourth current value” of the present disclosure.
  • the appropriate voltage range (voltage Vhrs_limit) is applied to the selection element SE when the initial reset voltage Vrst1 is applied to the memory cell MC without setting a current limit value when erasing data.
  • the appropriate voltage range corresponds to a range sandwiched between the voltage value applied to the resistance variable element VR when the initial reset voltage Vrst1 is applied to the memory cell MC when erasing data.
  • the upper stage shows voltage waveforms of the bit line BL and the word line WL with the horizontal axis representing time and the vertical axis representing voltage values.
  • the middle stage shows voltage waveforms applied to the selection element SE and the resistance variable element VR with the horizontal axis representing time and the vertical axis representing voltage value.
  • the lower row shows the current waveform of the bit line BL with the horizontal axis representing time and the vertical axis representing the current value.
  • the voltage control circuits 22 and 24 first drive all the bit lines BL and the word lines WL to the common voltage Vinh via the bit line decoder 26 and the word line decoder 23 before the reset operation.
  • the voltage control circuit 24 drives the selected bit line to a predetermined bit voltage Vbl via the bit line decoder 26.
  • the voltage control circuit 22 drives the selected word line to a predetermined voltage Vwl 1 via the word line decoder 23.
  • the current control circuit 25 performs the current limit value of the bit line BL from the start of the reset operation until the time (t1) before the start of the drive of the predetermined voltage Vwl to the selected word line (t2). Is set to the late reset current Irst4. The current control circuit 25 further resets the current limit value of the bit line BL to the initial reset from t1 to a time (t6) after the time when the late reset voltage Vrst3 is applied to the memory cell MC (t5). The current is set to Irst3.
  • the selection element SE When the voltage Vth_sel necessary for changing to the selected state is applied to the non-selected state selection element SE at time t3, the selection element SE enters the selection state (low resistance state). At this time, since both the selection element SE and the resistance variable element VR are in the low resistance state, the amount of current flowing through the memory cell MC in the low resistance state starts to increase. However, since the upper limit value of the current flowing through the memory cell MC is limited to the initial reset current Irst3, the resistance variable element VR has a voltage Vth_mem higher than the voltage Vth_mem necessary for the resistance variable element VR to change to the high resistance state. The voltage of the value is not applied. As a result, the resistance variable element VR maintains a low resistance state.
  • the voltage control circuit 22 drives the selected word line to a predetermined voltage Vwl3 (Vinh ⁇ Vwl3 ⁇ Vwl1) via the word line decoder 23. That is, the voltage control circuit 22 decreases the voltage applied to the selected word line from the voltage Vw1 to the voltage Vw3. At this time, the voltage Vwl3 is set within a range in which the selection state of the selection element SE can be maintained. Thereafter, the current control circuit 25 sets the current limit value of the bit line BL to the late reset current Irst4 from t6.
  • the resistance variable element VR changes to the high resistance state.
  • a voltage having a value equal to or greater than the current Ith_mem necessary for the operation is applied.
  • the resistance variable element VR changes from the low resistance state to the high resistance state, and the voltage Vmem applied to the resistance variable element VR increases rapidly.
  • the voltage applied to the resistance variable element VR is a voltage value within a proper voltage range (voltage Vhrs_limit) and a voltage value slightly smaller than the upper limit value of the proper voltage range (voltage Vhrs_limit).
  • the voltage applied to the memory cell MC changes stepwise, and the current limit value that limits the magnitude of the current flowing through the memory cell MC changes stepwise.
  • the initial reset voltage Vrst1 for selecting the selection element SE when the resistance variable element VR is in the low resistance state is applied to the memory cell MC
  • a late reset voltage Vrst3 smaller than the initial reset voltage Vrst1 is applied to the memory cell MC.
  • the current limit value of the bit line BL is changed when the selection element SE changes from the non-selected state to the selected state (t3 described later).
  • the current value (initial reset current Irst3) required to maintain the low resistance state is set. Further, in a period (after t6 described later) in which the late reset voltage Vrst3 is applied to the memory cell MC, the current limit value is set to a value within the appropriate voltage range (voltage Vhrs_limit). It is set to a current value (late reset current Irst4) (> initial reset current Irst3) necessary for this. As a result, the voltage applied to the resistance variable element VR when the data erasure is completed can be within the appropriate voltage range (voltage Vhrs_limit). As a result, it is possible to suppress a decrease in retention characteristics and rewrite life of the reset memory cell MC.
  • the voltage Vhrs_limit is a voltage value applied to the selection element SE when the initial reset voltage Vrst1 is applied to the memory cell MC without setting a current limit value when erasing data.
  • a voltage value applied to the resistance variable element VR when the initial reset voltage Vrst1 is applied to the memory cell MC when erasing data As a result, the voltage applied to the resistance variable element VR when the data erasure is completed falls within the appropriate voltage range (voltage Vhrs_limit), thereby reducing the retention characteristics and the rewrite life of the reset memory cell MC. Can be suppressed.
  • the value of the voltage Vsel applied to the selection element SE and the value of the voltage Vmem applied to the resistance variable element VR may be reversed due to variations in the selection element SE. Even in such a case, the voltage applied to the resistance variable element VR when data erasure is completed can be within the appropriate voltage range (voltage Vhrs_limit). As a result, it is possible to suppress a decrease in retention characteristics and rewrite life of the reset memory cell MC.
  • the voltage control circuit 24 may apply a voltage (eg, ground voltage) smaller than the bit voltage Vbl to the selected bit line after applying the bit voltage Vbl to the selected bit line.
  • the voltage control circuit 22 may apply the late reset voltage Vrst2 to the selected word line after applying the late reset voltage Vrst3 to the selected word line, and then apply the late reset voltage Vrst2 larger than the late reset voltage Vrst3 and the initial reset voltage Vrst1 to the selected word line.
  • the voltage applied to the resistance variable element VR when the data erasure is completed can be kept within the appropriate voltage range (voltage Vhrs_limit).
  • Vhrs_limit voltage range
  • FIG. 16 shows a modification of the functional block of the memory cell array unit 400 used in the information processing system according to each of the above embodiments.
  • the memory cell array unit 400 according to this modification corresponds to the memory cell array unit 400 according to each of the above embodiments further including a current detection circuit 27.
  • the current detection circuit 27 detects a current flowing through the memory cell MC.
  • a detection result (detection data) in the current detection circuit 27 is transmitted to the memory controller 300.
  • the current detection circuit 27 includes inverters INV1 and INV2, a comparator CP1, NMOS transistors T1 and T2, and a current detection resistor R1.
  • the bit line BL connected to the current detection resistor R1 is connected to the non-inverting input terminal (+) of the comparator CP1.
  • the reference current Iref ′ is input to the inverting input terminal ( ⁇ ) of the comparator CP1.
  • the comparator CP1 is a current detection circuit that outputs high as a detection signal when the current value of the bit line BL is larger than the reference current Iref ', and outputs low as the detection signal when it is smaller.
  • the initialization pulse int_pls is applied to the gate of the transistor T2 in advance to initialize the latch composed of the inverters INV1 and INV2.
  • the output reset_en1 becomes high and the output reset_en2 becomes low.
  • the transistor T1 connects the current detection circuit and the latch when the latch is in an initialized state, and when the current detection circuit outputs high as the detection signal, the output reset_en1 becomes low, thereby connecting the current detection circuit and the latch. Turn off. By doing so, an increase in the current of the bit line BL is detected only once during one reset operation.
  • FIG. 18 is a flowchart illustrating an example of error processing in the memory device according to this variation.
  • the memory controller 300 receives a reset command for designating a logical address from the host computer 100 (step S101).
  • the memory controller 300 converts the logical address into a physical address, and instructs the memory cell array unit 400 to erase the data written in the physical address (step S102).
  • the memory cell array unit 400 receives an instruction to erase data from the memory controller 300, the memory cell array unit 400 erases data at a specified address.
  • the memory cell array unit 400 acquires the detection result (detection data) of the current flowing through the erased memory cell MC from the current detection circuit 27 (step S103).
  • the memory controller 300 multiplies the acquired detection result (detection data) by the resistance value of the resistance variable element VR and applies the result to the resistance variable element VR included in the erased memory cell MC.
  • the voltage Vmem is derived (step S104).
  • the resistance value of the resistance variable element VR is, for example, a value calculated from statistical data of a resistance value in the vicinity of a relatively high voltage necessary for state stabilization after reset.
  • the memory controller 300 determines whether or not the voltage Vmem obtained by the derivation is within an appropriate voltage range (voltage Vhrs_limit) (step S105). As a result, when the voltage Vmem is within the appropriate voltage range (voltage Vhrs_limit), the memory controller 300 notifies the host computer 100 that the reset operation has been properly completed (erase success) (step S106).
  • step S107 when the voltage Vmem is outside the proper voltage range (voltage Vhrs_limit), the memory controller 300 counts the number of times data erasure has been instructed to a specified address, and the count number (re-erasure trie number). It is determined whether or not exceeds a predetermined upper limit value (step S107). As a result, when the number of re-erasure tries does not exceed the predetermined upper limit value, the memory controller 300 executes step S102. That is, the memory controller 300 performs re-erasing of data at a specified address. On the other hand, if the number of re-erasure tries exceeds the predetermined upper limit value, the memory controller 300 records the designated address and notifies the host computer 100 as alert information (steps S108 and S109).
  • the erased memory cell MC based on the detection result (detection data) obtained by the current detection circuit 27 in the memory cell array unit 400, it is determined whether or not the erased memory cell MC has a defect. Thereby, when there is a defect in the erased memory cell MC, an alternative memory cell MC can be immediately assigned. As a result, the memory cell array unit 400 can be used effectively.
  • this indication can take the following composition.
  • a memory cell that is disposed at an intersection of the first wiring and the second wiring and includes a resistance variable element whose resistance state changes between the first resistance state and the second resistance state; and a selection element; Data is written to the memory cell by changing the resistance variable element from the first resistance state to the second resistance state, and the resistance variable element is changed from the second resistance state to the second resistance state.
  • a drive circuit for erasing the data stored in the memory cell by changing to a resistance state of 1. The drive circuit changes the voltage applied to the memory cell stepwise when erasing the data, and changes the current limit value for limiting the amount of current flowing to the memory cell stepwise. .
  • the drive circuit increases the voltage applied to the memory cell stepwise when erasing the data, and stepwise decreases the current limit value that limits the amount of current flowing through the memory cell.
  • the memory device according to 1).
  • the drive circuit applies, to the memory cell, a first voltage for selecting the selection element when the variable resistance element is in the second resistance state when erasing the data. Then, when the resistance variable element is in the first resistance state, a second voltage (> the first voltage) for selecting the selection element is applied to the memory cell.
  • Memory device (4) The driving circuit applies the first voltage to the memory cell, thereby reducing the current limit value during a period in which an erasing current flows in the memory cell, and changing the resistance variable element from the second resistance state to the first resistance state.
  • the first current value necessary for changing to the one resistance state is set, and the current limit value is applied to the resistance variable element during a period in which the second voltage is applied to the memory cell.
  • the memory device according to (3) wherein the voltage value is set to a second current value ( ⁇ the first current value) necessary for the voltage value to fall within a proper voltage range.
  • the appropriate voltage range includes a voltage value applied to the selection element when the first voltage is applied to the memory cell when the data is erased, and the data value when the data is erased.
  • the memory device according to (4) which corresponds to a range sandwiched between a voltage value applied to the resistance variable element when a first voltage is applied to the memory cell.
  • the drive circuit applies, to the memory cell, a first voltage for selecting the selection element when the variable resistance element is in the second resistance state when erasing the data. Then, a third voltage smaller than the first voltage is applied to the memory cell. (1). (7) The drive circuit applies the first voltage to the memory cell to change the current limiting value at a time when the selection element changes from a non-selection state to a selection state, and the resistance variable element has the second state. A third current value necessary to maintain the resistance state is set, and the current limit value is set to a value of the voltage applied to the resistance variable element during a period in which the third voltage is applied to the memory cell.
  • the appropriate voltage range includes a voltage value applied to the selection element when the first voltage is applied to the memory cell without setting the current limit value when erasing the data; and
  • the memory according to (7) which corresponds to a range sandwiched between voltage values applied to the resistance variable element when the first voltage is applied to the memory cell when erasing data. apparatus.
  • the memory device further comprising: a determination unit that determines whether or not the measured voltage value is within the appropriate voltage range.
  • a memory cell including a resistance variable element disposed at an intersection of a first wiring and a second wiring and having a resistance state changing between a first resistance state and a second resistance state, and a selection element Depending on the drive circuit Writing data to the memory cell by changing the resistance variable element from the first resistance state to the second resistance state; Stepwise changing the voltage applied to the memory cell when erasing the data, and stepwise changing a current limit value that limits the magnitude of the current flowing through the memory cell; A method of controlling a memory device, wherein when erasing data, a voltage applied to the memory cell is increased stepwise, and a current limit value that limits the magnitude of a current flowing through the memory cell is decreased stepwise.

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Abstract

本開示の一実施の形態のメモリ装置は、メモリセルを備えている。このメモリセルは、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含んでいる。このメモリ装置は、さらに、抵抗変化型素子の状態を変化させることでメモリセルへのデータ書込みとデータ消去とを行う駆動回路を備えている。駆動回路は、データ消去の際に、メモリセルに印加する電圧を段階的に変えるとともに、メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える。

Description

メモリ装置およびメモリ装置の制御方法
   本開示は、メモリ装置およびメモリ装置の制御方法に関する。
　不揮発性メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）、ＣＢＲＡＭ（Conduction Bridge Random Access Memory：導電性ブリッジメモリ）、ＰＣＲＡＭ（Phase-Change Random Access Memory：相変化メモリ）、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）、ＳＴＴＲＡＭ（Spin Transfer Torque Random Access Memory：スピン注入メモリ）などが知られている。ＲｅＲＡＭは、抵抗状態の変化によってデータを記憶する抵抗変化型素子を不揮発性記憶素子として用いている（例えば特許文献１，２参照）。
　また、上記不揮発性メモリを用いたメモリセルの構成として、１Ｒ（１ Resistor）タイプや１Ｄ１Ｒ（１ Diode １ Resistor）タイプが知られている。そのようなメモリセルを複数のビット線と複数のワード線との交差部に配置したクロスポイント型のメモリ装置が知られている。
特開２０１１－２４３２６５号公報 国際公開第２０１６／０７２１７３号
　メモリセルに抵抗変化型素子を用いたクロスポイント型のメモリ装置において、データの書き込みは、例えばメモリセルに書き込みに必要な電圧を印加して抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させることで行われる。このデータの書き込みは「セット」と呼ばれる。データの消去は、例えばメモリセルに消去に必要な電圧を印加して抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させることで行われる。このデータの消去は「リセット」と呼ばれる。
　リセットされたメモリセルでは、印加される電圧の大きさによって保持特性や寿命が大きく異なる。例えば、メモリセルに印加される電圧（メモリセル電圧）が適正な範囲を下回っている場合には、保持特性が劣化する。また、例えば、メモリセル電圧が適正な範囲を上回っている場合には、書き込み・消去の繰り返しのストレスにより、書き換え寿命が低下する。従って、リセットされたメモリセルの保持特性や書き換え寿命の低下を抑制することの可能なメモリ装置およびメモリ装置の制御方法を提供することが望ましい。
　本開示の一実施の形態のメモリ装置は、第１の配線と第２の配線との交差部に配置されメモリセルを備えている。このメモリセルは、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含んでいる。このメモリ素子は、さらに、抵抗変化型素子を第１の状態から第２の状態へと変化させることでメモリセルにデータの書き込みを行い、抵抗変化型素子を第２の状態から第１の状態へと変化させることでメモリセルに記憶されたデータの消去を行う駆動回路を備えている。駆動回路は、データの消去を行う際に、メモリセルに印加する電圧を段階的に変えるとともに、メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える。
　本開示の一実施の形態のメモリ装置の制御方法は、第１の配線と第２の配線との交差部に配置されメモリセルに対して、駆動回路によって以下の２つを行うことを含む。ここで、メモリセルは、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含んでいる。
（１）抵抗変化型素子を第１の状態から第２の状態へと変化させることでメモリセルにデータの書き込みを行うこと
（２）抵抗変化型素子を第２の状態から第１の状態へと変化させることでメモリセルに記憶されたデータの消去を行うこと
　この制御方法は、データの消去を行う際に、メモリセルに印加する電圧を段階的に変えるとともに、メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える。
　本開示の一実施の形態のメモリ装置、およびメモリ装置の制御方法では、データの消去を行う際に、メモリセルに印加する電圧が段階的に変えられ、メモリセルに流れる電流の大きさを制限する電流制限値も段階的に変えられる。これにより、データの消去が完了したときに抵抗変化型素子に印加される電圧を適正電圧範囲内に収めることができる。
　本開示の一実施の形態のメモリ装置、およびメモリ装置の制御方法によれば、データの消去が完了したときに抵抗変化型素子に印加される電圧を適正電圧範囲内に収めることができるようにしたので、リセットされたメモリセルの保持特性や書き換え寿命の低下を抑制することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
不揮発性記憶素子として抵抗変化型素子を用いた抵抗変化型メモリ素子の第１の例を示す回路図である。 不揮発性記憶素子として抵抗変化型素子を用いた抵抗変化型メモリ素子の第２の例を示す回路図である。 本開示の第１の実施の形態に係る情報処理システムの機能ブロックの一例を表す図である。 図３のメモリセルアレイユニットの機能ブロックの一例を表す図である。 図３のメモリセルアレイの回路構成の一例を表す図である。 図３の電圧制御回路の回路構成の一例を表す図である。 図３の電圧制御回路の回路構成の一例を表す図である。 図３の電流制御回路の回路構成の一例を表す図である。 比較例１に係るメモリセルにおけるリセット動作の一例を示すタイミングチャートである。 比較例２に係るメモリセルにおけるリセット動作の一例を示すタイミングチャートである。 比較例３に係るメモリセルにおけるリセット動作の一例を示すタイミングチャートである。 本実施の形態に係る情報処理システムに係るメモリセルにおけるリセット動作の一例を示すタイミングチャートである。 本開示の第３の実施の形態に係る情報処理システムに係るメモリセルにおけるリセット動作の一例を示すタイミングチャートである。 図１３のリセット動作の一変形例を示すタイミングチャートである。 図１１のリセット動作の一変形例を示すタイミングチャートである。 図１の情報処理システムの機能ブロックの一変形例を表す図である。 図１６の電流検出回路の回路構成の一例を表す図である。 図１６のメモリ装置におけるエラー処理の一例を示すフローチャートである。
　以下、開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

０．抵抗変化型メモリ素子の説明（図１、図２）
１．第１の実施の形態（図３～図１２）
２．第２の実施の形態（図１３～図１４）
３．各実施の形態の変形例（図１５）
４．第３の実施の形態の変形例（図１６～図１８）
＜０．抵抗変化型メモリ素子の説明＞
［構成］
　図１は、不揮発性記憶素子として抵抗変化型素子ＶＲを用いた抵抗変化型メモリ素子の第１の例を表したものである。図２は、抵抗変化型メモリ素子の第２の例を表したものである。
　図１に示した抵抗変化型メモリ素子は、抵抗変化型素子ＶＲと３端子のＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＥとからなる１Ｔ１Ｒ（１ Transistor １ Resistor）タイプのメモリセルＭＣを有する構造となっている。ＭＯＳトランジスタＴＥのゲート端子はワード線ＷＬに接続され、ドレイン端子はビット線ＢＬに接続され、ソース端子は抵抗変化型素子ＶＲを介してソース線ＳＬに接続されている。ビット線ＢＬおよびソース線ＳＬにはそれぞれ、配線抵抗ＲBL，ＲSLが存在する。ビット線ＢＬおよびソース線ＳＬにはまた、それぞれ寄生容量ＣBL，ＣSLが存在する。
　１Ｔ１Ｒタイプの抵抗変化型メモリ素子を用いてメモリセルアレイを構成する場合、ビット線ＢＬ、ワード線ＷＬ、およびソース線ＳＬの３本の配線が必要となり、クロスポイント型のメモリ装置の長所であるメモリセルＭＣの高密度配置が困難となる。１Ｔ１Ｒタイプでは、ワード線ＷＬによってメモリセルＭＣの電流値を制御できる。これによって抵抗変化型素子ＶＲの抵抗変化時のビット線ＢＬとワード線ＷＬとの電圧変化を抑制できる。
　図２に示した抵抗変化型メモリ素子は、抵抗変化型素子ＶＲと選択素子ＳＥとを直列接続した１Ｓ１Ｒ（１ Selector １ Resistor）タイプのメモリセルＭＣを有する構造となっている。なお、図２では１Ｓ１ＲタイプのメモリセルＭＣとして、選択素子ＳＥにダイオードを用いた１Ｄ１Ｒ（１ Diode １ Resistor）タイプのメモリセルＭＣの構造を示す。
　このような１Ｄ１ＲタイプのメモリセルＭＣを、複数のビット線ＢＬと複数のワード線ＷＬとの交差部に配置することでクロスポイント型のメモリ装置が構成される。そのようなクロスポイント型のメモリ装置において、ビット線ＢＬは抵抗変化型素子ＶＲの一端に接続され、ワード線ＷＬは選択素子ＳＥの一端に接続される。ビット線ＢＬおよびワード線ＷＬにはそれぞれ、配線抵抗ＲBL，ＲWLが存在する。ビット線ＢＬおよびワード線ＷＬにはまた、それぞれ寄生容量ＣBL，ＣWLが存在する。
　抵抗変化型メモリ素子において、抵抗変化型素子ＶＲの抵抗状態は高抵抗状態と低抵抗状態とに変化し、記憶されるデータ値は例えば高抵抗状態であれば“０”、低抵抗状態で
 あれば“１”と区別される。
［課題］
　クロスポイント型のメモリ装置においては、高密度なメモリセルアレイを実現するために、１Ｄ１Ｒタイプのように選択素子ＳＥに３端子のＭＯＳトランジスタＴＥではなく、２端子の選択素子ＳＥが用いられることが多い。そのため、選択素子ＳＥが電流を制限するための機能を持たない。
　抵抗変化型メモリ素子においては、消去（リセット）動作時に、２種類の電圧が存在する。具体的には、１種類目の電圧は、低抵抗状態の抵抗変化型素子ＶＲの抵抗状態を反転させるために必要な電流を流すための電圧である。２種類目の電圧は、抵抗変化型素子ＶＲが高抵抗状態へ変化した後、その高抵抗状態の特性を安定させるために必要なある一定の範囲の電圧Ｖｈｒｓ＿ｌｉｍｉｔである。電圧Ｖｈｒｓ＿ｌｉｍｉｔが、本開示の「適正電圧範囲」の一具体例に相当する。電圧Ｖｈｒｓ＿ｌｉｍｉｔは、データの消去を行う際に後述の初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに選択素子ＳＥに印加される電圧値と、データの消去を行う際に初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに抵抗変化型素子ＶＲに印加される電圧値とで挟まれた範囲に相当する。
　選択素子ＳＥのばらつきの大きさによっては、選択素子ＳＥの一度の選択により、抵抗変化型素子ＶＲに印加される電圧が所定範囲の電圧Ｖｈｒｓ＿ｌｉｍｉｔよりも低くなることがある。この場合、抵抗変化型素子ＶＲの抵抗値が所望の値よりも低いものになってしまい、保持特性が劣化する可能性がある。また、選択素子ＳＥのばらつきの大きさによっては、選択素子ＳＥの二度の選択により、抵抗変化型素子ＶＲに印加される電圧が所定範囲の電圧Ｖｈｒｓ＿ｌｉｍｉｔよりも高くなることがある。この場合、書き込み・消去の繰り返しのストレスにより、抵抗変化型素子ＶＲが劣化、破壊されやすくなり、書き換え寿命が低下する可能性がある。
＜１．第１の実施の形態＞
［構成］
　図３は、本開示の第１の実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリ装置２００を備えている。メモリ装置２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源回路５００を備えている。なお、図３には、１つのメモリセルアレイユニット４００が設けられている様子が例示されている。メモリコントローラ３００が、本開示の「判定部」の一具体例に相当する。
（ホストコンピュータ１００）
　ホストコンピュータ１００は、メモリ装置２００を制御する。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリ装置２００に供給する。また、ホストコンピュータ１００は、メモリ装置２００から出力されたデータを受け取る。ここで、コマンドは、メモリ装置２００を制御するためのものであり、例えば、データの書き込み処理を指示するライトコマンド、データの読み出し処理を指示するリードコマンド、または、データの消去処理を指示するリセットコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリ装置２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。このアクセス単位の領域を以下、「セクタ」と称する。
（メモリコントローラ３００）
　メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御する。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するライトコマンドを受け取る。また、メモリコントローラ３００は、ライトコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする単位は、例えば、セクタと同一であるものとする。この場合、１または複数のメモリセルアレイユニット４００において、セクタごとに物理アドレスが割り当てられる。また、メモリコントローラ３００は、論理アドレスを指定するリードコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。また、メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するリセットコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスに書き込まれたデータを消去する。メモリコントローラ３００によるアクセス単位は、ホストコンピュータ１００によるアクセス単位と同一となっていてもよいし、異なっていてもよい。
（電源回路５００）
　電源回路５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給するものである。具体的には、電源回路５００は、後述のビット線デコーダ２６に対して、書き込み時に用いるセット電圧、読み出し時に用いるセンス電圧、および消去時に用いるリセット電圧を供給する。このときのリセット電圧には、例えば、初期ビット電圧Ｖｂｌ１、後期ビット電圧Ｖｂｌ２、共通電圧Ｖｉｎｈなどが含まれる。また、電源回路５００は、後述のワード線デコーダ２３に対して、センス電圧およびリセット電圧を供給する。このときのリセット電圧には、例えば、初期ワード電圧Ｖｗｌ１、後期ワード電圧Ｖｗｌ２などが含まれる。初期ワード電圧Ｖｗｌ１と初期ビット電圧Ｖｂｌ１との差分（＝初期ワード電圧Ｖｗｌ１－初期ビット電圧Ｖｂｌ１）である初期リセット電圧Ｖｒｓｔ１が、本開示の「第１の電圧」の一具体例に相当する。初期リセット電圧Ｖｒｓｔ１は、リセット動作において、抵抗変化型素子ＶＲが低抵抗状態となっているときに選択素子ＳＥを選択状態にする電圧である。後期ワード電圧Ｖｗｌ２と後期ビット電圧Ｖｂｌ２との差分（＝後期ワード電圧Ｖｗｌ２－後期ビット電圧Ｖｂｌ２）である後期リセット電圧Ｖｒｓｔ２が、本開示の「第２の電圧」の一具体例に相当する。後期リセット電圧Ｖｒｓｔ２は、リセット動作において、抵抗変化型素子ＶＲが高抵抗状態となっているときに選択素子ＳＥを選択状態にする電圧であり、初期リセット電圧Ｖｒｓｔ１よりも大きな値となっている。
（メモリセルアレイユニット４００）
　次に、メモリセルアレイユニット４００について説明する。図４は、メモリセルアレイユニット４００の機能ブロックの一例を表したものである。メモリセルアレイユニット４００は、例えば、半導体チップで構成されている。メモリセルアレイユニット４００は、制御回路１０、駆動回路２０およびメモリセルアレイ３０を有している。制御回路１０は、メモリコントローラ３００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。制御回路１０は、ライトコマンドに従って、メモリセルアレイ３０にデータを書き込み、リードコマンドに従って、メモリセルアレイ３０からデータを読み出す。また、制御回路１０は、リセットコマンドに従って、メモリセルアレイ３０における所定の箇所のデータを消去する。
（メモリセルアレイ３０）
　図５は、メモリセルアレイ３０の回路構成の一例を表したものである。メモリセルアレイ３０は、ｎ（ｎは２以上の整数）個のセクタを有している。それぞれのセクタは、セクタのサイズに応じた個数の複数のメモリセルＭＣを有している。そして、セクタごとに物理アドレスが割り振られる。
　メモリセルアレイ３０は、いわゆるクロスポイント型のメモリセルアレイであり、具体的には、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが互いに対向する位置ごとに１つずつ配置された複数のメモリセルＭＣとを有している。ワード線ＷＬが、本開示の「第１の配線」の一具体例に相当する。ビット線ＢＬが、本開示の「第２の配線」の一具体例に相当する。図５には、３本のビット線ＢＬ０，ＢＬ１，ＢＬ２と３本のワード線ＷＬ０，ＷＬ１，ＷＬ２との交差部にメモリセルＭＣが配置された例が示されている。なお、ビット線ＢＬ、ワード線ＷＬおよびメモリセルＭＣの数は図示した例に限定されない。
　メモリセルアレイ３０では、外部からのアドレス入力によって指定されるメモリセルＭＣにデータを書き込むことができる。また、アドレス入力により指定されるメモリセルＭＣに記憶されたデータを読み出すことができる。メモリセルＭＣに記憶されるデータ値は抵抗変化型素子ＶＲの抵抗状態で区別される。例えば高抵抗状態であれば“０”、低抵抗状態であれば“１”と区別される。高抵抗状態が、本開示の「第１の抵抗状態」の一具体例に相当する。低抵抗状態が、本開示の「第２の抵抗状態」の一具体例に相当する。
（駆動回路２０）
　次に、駆動回路２０について説明する。駆動回路２０は、データの消去を行う際に、メモリセルＭＣに印加する電圧を段階的に変えるとともに、メモリセルＭＣに流れる電流の大きさを制限する電流制限値を段階的に変える。具体的には、駆動回路２０は、データの消去を行う際に、メモリセルＭＣに印加する電圧を段階的に大きくし、メモリセルＭＣに流れる電流の大きさを制限する電流制限値を段階的に小さくする。
　駆動回路２０は、例えば、図４に示したように、タイミング制御回路２１、電圧制御回路２２、ワード線デコーダ２３、電圧制御回路２４、電流制御回路２５およびビット線デコーダ２６を有している。
　タイミング制御回路２１は、電圧制御回路２２，２４に対して出力電圧を変更するタイミングを制御する信号を出力する。タイミング制御回路２１は、例えば、後述の第１のリセットイネーブル信号／ｒｓｔ＿ｅｎ１をｈｉｇｈとすることにより、電圧制御回路２２の出力電圧を電圧Ｖｗｌ１に設定する。タイミング制御回路２１は、例えば、後述の第２のリセットイネーブル信号／ｒｓｔ＿ｅｎ２をｈｉｇｈとすることにより、電圧制御回路２２の出力電圧を電圧Ｖｗｌ２に設定する。タイミング制御回路２１は、例えば、後述の第３のリセットイネーブル信号／ｒｓｔ＿ｅｎ３をｈｉｇｈとすることにより、電圧制御回路２４の出力電圧を電圧Ｖｂｌ１に設定する。タイミング制御回路２１は、例えば、後述の第４のリセットイネーブル信号／ｒｓｔ＿ｅｎ４をｈｉｇｈとすることにより、電圧制御回路２４の出力電圧を電圧Ｖｂｌ２に設定する。
　タイミング制御回路２１は、さらに、電流制御回路２５に対して電流制限値を変更するタイミングを制御する信号を出力する。タイミング制御回路２１は、例えば、後述の第５のリセットイネーブル信号／ｒｓｔ＿ｅｎ５をｈｉｇｈとすることにより、電流制御回路２５の電流制限値を定電流（初期リセット電流Ｉｒｓｔ１）に設定する。タイミング制御回路２１は、例えば、後述の第６のリセットイネーブル信号／ｒｓｔ＿ｅｎ６をｈｉｇｈとすることにより、電流制御回路２５の電流制限値を定電流Ｉｒｓｔ２（後期リセット電
 流Ｉｒｓｔ２）に設定する。
　電圧制御回路２２は、データ「１」を書き込む動作を行う際、すなわち、メモリセルＭＣの抵抗変化型素子ＶＲを高抵抗状態から低抵抗状態へと変化させる書き込み（セット）動作を行う際に、データ「１」を書き込むワード線ＷＬをセット動作に必要な所定の電圧（セット電圧）にドライブする回路を含んでいる。つまり、電圧制御回路２２は、抵抗変化型素子ＶＲを高抵抗状態から低抵抗状態へと変化させることでメモリセルＭＣにデータの書き込みを行う。電圧制御回路２２は、さらに、データ「０」を書き込む動作を行う際、すなわち、メモリセルＭＣの抵抗変化型素子ＶＲを低抵抗状態から高抵抗状態へと変化させる書き込み（リセット）動作を行う際に、データ「０」を書き込むワード線ＷＬをリセット動作に必要な所定の電圧（リセット電圧）にドライブする回路を含んでいる。つまり、電圧制御回路２２は、抵抗変化型素子ＶＲを低抵抗状態から高抵抗状態へと変化させることでメモリセルＭＣに記憶されたデータの消去を行う。
　電圧制御回路２２は、データ「１」の消去を行う際に初期リセット電圧Ｖｒｓｔ１が所定の電圧値となるように、ワード線ＷＬに印加される電圧（初期ワード電圧Ｖｗｌ１）を制御する。電圧制御回路２２は、さらに、データ「１」の消去を行う際に後期リセット電圧Ｖｒｓｔ２が所定の電圧値となるように、ワード線ＷＬに印加される電圧（後期ワード電圧Ｖｗｌ２）を制御する。電圧制御回路２２は、データの消去を行う際に、抵抗変化型素子ＶＲが低抵抗状態となっているときに選択素子ＳＥを選択状態にする初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加する。電圧制御回路２２は、初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加した後、抵抗変化型素子ＶＲが高抵抗状態となっているときに選択素子ＳＥを選択状態にする後期リセット電圧Ｖｒｓｔ２（＞初期リセット電圧Ｖｒｓｔ１）をメモリセルＭＣに印加する。電圧制御回路２２は、ワード線ＷＬに対して、初期ワード電圧Ｖｗｌ１を印加した後、続けて、後期ワード電圧Ｖｗｌ２を印加する。
　図６は、電圧制御回路２２の回路構成の一例を表したものである。電圧制御回路２２は、ワード線ＷＬに印可する電圧を切り替える機能を持つ。電圧制御回路２２は、例えば、ＰＭＯＳ型のトランジスタＴ１，Ｔ２と、ＮＭＯＳ型のトランジスタＴ３と、ＡＮＤ回路Ａ１とを有している。トランジスタＴ３のゲート端子はＡＮＤ回路Ａ１の出力端子に接続されている。
　電圧制御回路２２では、第１のリセットイネーブル信号／ｒｓｔ＿ｅｎ１がｈｉｇｈのとき、トランジスタＴ１がオンとなり、ワード線ＷＬ（または、ワード線ＷＬと接続されるデコーダ線ＷＬ＿ｄｅｃ）の電圧を初期ワード電圧Ｖｗｌ１にする。また、第２のリセットイネーブル信号／ｒｓｔ＿ｅｎ２がｈｉｇｈのときトランジスタＴ２がオンとなり、ワード線ＷＬの電圧を後期ワード電圧Ｖｗｌ２にする。第１のリセットイネーブル信号／ｒｓｔ＿ｅｎ１と第２のリセットイネーブル信号／ｒｓｔ＿ｅｎ２は同時にｈｉｇｈになることは許されない。第１のリセットイネーブル信号／ｒｓｔ＿ｅｎ１と第２のリセットイネーブル信号／ｒｓｔ＿ｅｎ２とが同時にｌｏｗの場合、ＡＮＤ回路Ａ１はｈｉｇｈを出力し、トランジスタＴ３がオンとなり、トランジスタＴ１，Ｔ２はオフとなる。この場合、ワード線ＷＬは非選択となり、その電圧は共通電圧Ｖｉｎｈとなる。
　ワード線デコーダ２３は、メモリセルアレイ３０の各ワード線ＷＬに接続され、アドレス線から入力された行アドレスによって、対応するワード線ＷＬを選択する。ワード線デコーダ２３によって選択されたワード線ＷＬを選択ワード線と称し、ワード線デコーダ２３によって選択されなかったワード線ＷＬをすべて非選択ワード線と称する。
　電圧制御回路２４は、データ「１」を書き込む動作を行う際、すなわち、メモリセルＭＣの抵抗変化型素子ＶＲを高抵抗状態から低抵抗状態へと変化させる書き込み（セット）動作を行う際に、データ「１」を書き込むビット線ＢＬをセット動作に必要な所定の電圧（セット電圧）にドライブする回路を含んでいる。電圧制御回路２４は、さらに、データ「０」を書き込む動作を行う際、すなわち、メモリセルＭＣの抵抗変化型素子ＶＲを低抵抗状態から高抵抗状態へと変化させる書き込み（リセット）動作を行う際に、データ「０」を書き込むビット線ＢＬをリセット動作に必要な所定の電圧（リセット電圧）にドライブする回路を含んでいる。
　電圧制御回路２４は、データ「１」の消去を行う際に初期リセット電圧Ｖｒｓｔ１が所定の電圧値となるように、ビット線ＢＬに印加される電圧（初期ビット電圧Ｖｂｌ１）を制御する。電圧制御回路２４は、さらに、データ「１」の消去を行う際に後期リセット電圧Ｖｒｓｔ２が所定の電圧値となるように、ビット線ＢＬに印加される電圧（後期ビット電圧Ｖｂｌ２）を制御する。
　図７は、電圧制御回路２４の回路構成の一例を表したものである。電圧制御回路２４は、ビット線ＢＬに印可する電圧を切り替える機能を持つ。電圧制御回路２４は、例えば、ＰＭＯＳ型のトランジスタＴ４，Ｔ５と、ＮＭＯＳ型のトランジスタＴ６と、ＡＮＤ回路Ａ２とを有している。トランジスタＴ６のゲート端子はＡＮＤ回路Ａ２の出力端子に接続されている。
　電圧制御回路２４では、第３のリセットイネーブル信号／ｒｓｔ＿ｅｎ３がｈｉｇｈのとき、トランジスタＴ４がオンとなり、ビット線ＢＬ（または、ビット線ＢＬと接続されるデコーダ線ＢＬ＿ｄｅｃ）の電圧を初期ビット電圧Ｖｂｌ１にする。また、第４のリセットイネーブル信号／ｒｓｔ＿ｅｎ４がｈｉｇｈのときトランジスタＴ５がオンとなり、ビット線ＷＬの電圧を後期ビット電圧Ｖｂｌ２にする。第３のリセットイネーブル信号／ｒｓｔ＿ｅｎ３と第４のリセットイネーブル信号／ｒｓｔ＿ｅｎ４は同時にｈｉｇｈになることは許されない。第３のリセットイネーブル信号／ｒｓｔ＿ｅｎ３と第４のリセットイネーブル信号／ｒｓｔ＿ｅｎ４とが同時にｌｏｗの場合、ＡＮＤ回路Ａ２はｈｉｇｈを出力し、トランジスタＴ６がオンとなり、トランジスタＴ４，Ｔ５はオフとなる。この場合、ビット線ＢＬは非選択となり、その電圧は共通電圧Ｖｉｎｈとなる。
　ビット線デコーダ２６は、メモリセルアレイ３０の各ビット線ＢＬに接続され、アドレス線から入力された列アドレスによって、対応するビット線ＢＬを選択する。ビット線デコーダ２６によって選択されたビット線ＢＬを選択ビット線と称し、ビット線デコーダ２６によって選択されなかったワード線ＷＬをすべて非選択ビット線と称する。
　電流制御回路２５は、ビット線ＢＬに流れる電流を所定の制限電流値に制限するための回路である。電流制御回路２５は、初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加することでメモリセルＭＣに消去電流が流れる期間（後述のｔ３～ｔ５）においてビット線ＢＬの電流制限値を、抵抗変化型素子ＶＲを低抵抗状態から高抵抗状態へと変化させるのに必要な電流値（初期リセット電流Ｉｒｓｔ１）に設定する。電流制御回路２５は、例えば、後述のｔ３～ｔ５を含み、後期リセット電圧Ｖｒｓｔ２をメモリセルＭＣに印加する期間（後述のｔ８以降）を含まない期間の間（例えば後述のｔ０～ｔ６）、ビット線ＢＬの電流制限値を初期リセット電流Ｉｒｓｔ１に設定する。
　電流制御回路２５は、さらに、後期リセット電圧Ｖｒｓｔ２をメモリセルＭＣに印加する期間（後述のｔ８以降）においてビット線ＢＬの電流制限値を、抵抗変化型素子ＶＲに印加される電圧の値が適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内の値となるのに必要な電流値（後期リセット電流Ｉｒｓｔ２）に設定する。電流制御回路２５は、例えば、後述のｔ８以降の期間の間ビット線ＢＬの電流制限値を後期リセット電流Ｉｒｓｔ２に設定する。後期リセット電流Ｉｒｓｔ２は、初期リセット電流Ｉｒｓｔ１よりも小さな値であり、消去時の抵抗変化型素子ＶＲの抵抗値を維持するのに必要な電流値である。初期リセット電流Ｉｒｓｔ１が、本開示の「第１の電流値」の一具体例に相当する。後期リセット電流Ｉｒｓｔ２が、本開示の「第２の電流値」の一具体例に相当する。
　図８は、電流制御回路２５の回路構成の一例を表したものである。電流制御回路２５は、例えば、互いのゲート端子が接続されたＮＭＯＳ型のトランジスタＴ９，Ｔ１０と、定電流源Ｉ１，Ｉ２と、定電流源Ｉ１と直列に接続されたトランジスタＴ７と、定電流源Ｉ２と直列に接続されたトランジスタＴ８とを有している。定電流源Ｉ１は、初期リセット電流Ｉｒｓｔ１を流す。定電流源Ｉ２は、後期リセット電流Ｉｒｓｔ２を流す。
　定電流源Ｉ１は、トランジスタＴ７を介して、トランジスタＴ１０のソース端子に接続されている。定電流源Ｉ２は、トランジスタＴ８を介して、トランジスタＴ１０のソース端子に接続されている。つまり、定電流源Ｉ１，Ｉ２は、トランジスタＴ７，Ｔ８を介して、トランジスタＴ１０のソース端子に対して、互いに並列に接続されている。トランジスタＴ１０のゲート端子およびソース端子は、互いに電気的に接続されている。トランジスタＴ９のソースがビット線ＢＬ（例えば、ビット線ＢＬに接続されたデコーダ線ＢＬ－ｄｅｃに接続されている。つまり、電流制御回路２５は、カレントミラー回路を構成している。
　電流制御回路２５は、トランジスタＴ９が飽和領域で動作する場合、所定の制限電流となるコンプライアンス電流Ｉｃｏｍｐとして、初期リセット電流Ｉｒｓｔ１または後期リセット電流Ｉｒｓｔ２をビット線ＢＬに供給する。電流制御回路２５は、第５のリセットイネーブル信号／ｒｓｔ＿ｅｎ５がｈｉｇｈのとき、トランジスタＴ７がオンとなり、コンプライアンス電流Ｉｃｏｍｐとして、初期リセット電流Ｉｒｓｔ１をビット線ＢＬ（または、ビット線ＢＬと接続されるデコーダ線ＢＬ＿ｄｅｃ）に供給する。このとき、電流制御回路２５は、ビット線ＢＬに流れる電流の上限値（電流制限値）を、初期リセット電流Ｉｒｓｔ１に制限している。電流制御回路２５は、第６のリセットイネーブル信号／ｒｓｔ＿ｅｎ６がｈｉｇｈのとき、トランジスタＴ８がオンとなり、コンプライアンス電流Ｉｃｏｍｐとして、後期リセット電流Ｉｒｓｔ２をビット線ＢＬ（または、ビット線ＢＬと接続されるデコーダ線ＢＬ＿ｄｅｃ）に供給する。このとき、電流制御回路２５は、ビット線ＢＬに流れる電流の上限値（電流制限値）を、後期リセット電流Ｉｒｓｔ２に制限している。
［リセット動作］
次に、図９、図１０、図１１を参照して、比較例１，２，３におけるリセット動作の一例を説明する。図９、図１０、図１１において、上段には横軸を時間、縦軸を電圧値としたビット線ＢＬおよびワード線ＷＬの電圧波形を示す。中段には横軸を時間、縦軸を電圧値とした選択素子ＳＥおよび抵抗変化型素子ＶＲに印加される電圧波形を示す。下段には横軸を時間、縦軸を電流値としたビット線ＢＬの電流波形を示す。
　電流制御回路２５は、リセット動作全体に渡って、ビット線ＢＬの電流制限値を、リセット電流Ｉｒｓｔに設定する。電圧制御回路２２，２４は、最初に、ビット線デコーダ２６とワード線デコーダ２３とを介して、リセット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｉｎｈにドライブする。リセット動作が開始されると、電圧制御回路２４は、ビット線デコーダ２６を介して、選択ビット線を所定の電圧Ｖｂｌにドライブする。続いて、電圧制御回路２２は、ワード線デコーダ２３を介して、選択ワード線を所定の電圧Ｖｗｌにドライブする。これにより、メモリセルＭＣには、リセット電圧Ｖｒｓｔ（＝Ｖｗｌ－Ｖｂｌ）が印加される。
　非選択状態の選択素子ＳＥに対して、選択状態への変化に必要な電圧Ｖｔｈ＿ｓｅｌが
時刻ｔ３において印加されると、選択素子ＳＥが選択状態（低抵抗状態）となる。このとき、選択素子ＳＥおよび抵抗変化型素子ＶＲがともに低抵抗状態となるので、低抵抗状態のメモリセルＭＣに対して、低抵抗状態の抵抗変化型素子ＶＲが高抵抗状態へ変化するのに必要な電流が時刻ｔ４において流れる。その結果、抵抗変化型素子ＶＲは高抵抗状態へと変化する。抵抗変化型素子ＶＲが高抵抗状態へ変化すると、メモリセルＭＣに流れる電流が急激に減少する。
　このとき、選択素子ＳＥの抵抗値のばらつきによって、メモリセルＭＣに流れる電流の減少量が変化する。その結果、例えば、図９に示したように、メモリセルＭＣに流れる電流が、選択素子ＳＥが非選択状態（高抵抗状態）へ変化するのに十分な大きさにまで減少した場合には、選択素子ＳＥおよび抵抗変化型素子ＶＲがともに時刻ｔ５において高抵抗状態となる。このとき、選択素子ＳＥおよび抵抗変化型素子ＶＲに印加される電圧の分圧比が選択素子ＳＥの抵抗値のばらつきによって変化する。その結果、例えば、図９に示したように、選択素子ＳＥが高抵抗状態へ変化するとともに、抵抗変化型素子ＶＲが低抵抗状態へ変化する。また、例えば、図１０に示したように、メモリセルＭＣに流れる電流が、選択素子ＳＥが非選択状態（高抵抗状態）へ変化するのに十分な大きさにまで減少しなかった場合には、選択素子ＳＥは低抵抗状態を維持し、抵抗変化型素子ＶＲも高抵抗状態を維持する。
　ところで、図９に示したように、リセット動作完了後、抵抗変化型素子ＶＲに印加される電圧が適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）から外れている場合がある。この場合には、書き込み・消去の繰り返しのストレスにより、抵抗変化型素子ＶＲが劣化、破壊されやすくなり、書き換え寿命が低下する可能性がある。また、図１０に示したように、リセット動作完了後、抵抗変化型素子ＶＲに印加される電圧が適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）の下限近くの値となっている場合がある。この場合には、抵抗変化型素子ＶＲの抵抗値が所望の値よりも低いものになってしまい、保持特性が劣化する可能性がある。
　書き換え寿命の低下を防ぐ方法として、例えば、図１１に示した方法が考えられる。具体的には、電圧制御回路２２，２４が、ビット線デコーダ２６とワード線デコーダ２３とを介して、リセット動作完了後に、選択ワード線の電圧を電圧Ｖｗｌ（＝Ｖｗｌ１）よりも若干小さな電圧Ｖｗｌ２にドライブする。同時に、電圧制御回路２２およびワード線デコーダ２３が、選択ワード線を電圧Ｖｂｌ（＝Ｖｂｌ１）よりも若干大きな電圧Ｖｄｌ２にドライブする。これにより、メモリセルＭＣには、リセット電圧Ｖｒｓｔ（＝Ｖｒｓｔ１）よりも若干小さなリセット電圧Ｖｒｓｔ２（＝Ｖｗｌ２－Ｖｂｌ２）が印加される。その結果、高抵抗状態へ変化した抵抗変化型素子ＶＲに印加される電圧Ｖｍｅｍを、Ｖｗ１－Ｖｗ２だけ下降させることができ、適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることができる。従って、書き換え寿命の低下を抑制することができる。
　次に、図１２を参照して、本実施の形態におけるリセット動作の一例を説明する。図１２において、上段には横軸を時間、縦軸を電圧値としたビット線ＢＬおよびワード線ＷＬの電圧波形を示す。中段には横軸を時間、縦軸を電圧値とした選択素子ＳＥおよび抵抗変化型素子ＶＲに印加される電圧波形を示す。下段には横軸を時間、縦軸を電流値としたビット線ＢＬの電流波形を示す。
　電流制御回路２５は、リセット動作開始前からｔ６の期間の間、ビット線ＢＬの電流制限値を、初期リセット電流Ｉｒｓｔ１に設定する。電圧制御回路２２，２４は、最初に、ビット線デコーダ２６とワード線デコーダ２３とを介して、リセット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｉｎｈにドライブする。リセット動作が開始されると、電圧制御回路２４は、ビット線デコーダ２６を介して、選択ビット線を所定の電圧Ｖｂｌ１にドライブする。続いて、電圧制御回路２２は、ワード線デコーダ２３を介して、選択ワード線を所定の電圧Ｖｗｌ１にドライブする。これにより、メモリセルＭＣには、リセット電圧Ｖｒｓｔ１（＝Ｖｗｌ１－Ｖｂｌ１）が印加される。
　非選択状態の選択素子ＳＥに対して、選択状態への変化に必要な電圧Ｖｔｈ＿ｓｅｌが時刻ｔ３において印加されると、選択素子ＳＥが選択状態（低抵抗状態）となる。このとき、選択素子ＳＥおよび抵抗変化型素子ＶＲがともに低抵抗状態となるので、低抵抗状態のメモリセルＭＣに対して、低抵抗状態の抵抗変化型素子ＶＲが高抵抗状態へ変化するのに必要な電流が時刻ｔ４において流れる。その結果、抵抗変化型素子ＶＲは高抵抗状態へと変化する。抵抗変化型素子ＶＲが高抵抗状態へ変化すると、メモリセルＭＣに流れる電流が急激に減少する。
　このとき、選択素子ＳＥの抵抗値のばらつきによって、メモリセルＭＣに流れる電流の減少量が変化する。その結果、例えば、図１２に示したように、メモリセルＭＣに流れる電流が、選択素子ＳＥが非選択状態（高抵抗状態）へ変化するのに十分な大きさにまで減少した場合には、選択素子ＳＥおよび抵抗変化型素子ＶＲがともに時刻ｔ５において高抵抗状態となる。このとき、選択素子ＳＥおよび抵抗変化型素子ＶＲに印加される電圧の分圧比が選択素子ＳＥの抵抗値のばらつきによって変化する。その結果、例えば、図１２に示したように、選択素子ＳＥが高抵抗状態へ変化するとともに、抵抗変化型素子ＶＲが低抵抗状態へ変化する。
　続いて、電流制御回路２５は、選択ビット線に所定の電圧Ｖｂｌ２（＜Ｖｂｌ１）が印加される前の段階（ｔ６）から、ビット線ＢＬの電流制限値を、後期リセット電流Ｉｒｓｔ２に設定する。電圧制御回路２４は、ビット線デコーダ２６を介して、選択ビット線を所定の電圧Ｖｂｌ２にドライブする。つまり、電圧制御回路２４は、選択ビット線に印加する電圧を電圧Ｖｂｌ１から電圧Ｖｂｌ２に下げる。さらに、例えば、選択ビット線へ印加する電圧を電圧Ｖｂｌ１から電圧Ｖｂｌ２に下げるのと同時に、電圧制御回路２２は、ワード線デコーダ２３を介して、選択ワード線を所定の電圧Ｖｗｌ２（＞Ｖｗ１１）にドライブする。つまり、電圧制御回路２２は、選択ワード線に印加する電圧を電圧Ｖｗｌ１から電圧Ｖｗｌ２に上げる。これにより、メモリセルＭＣには、リセット電圧Ｖｒｓｔ１よりも大きな値のリセット電圧Ｖｒｓｔ２（＝Ｖｗｌ２－Ｖｂｌ２）が印加される。
　非選択状態（高抵抗状態）の選択素子ＳＥに対して、選択状態への変化に必要な電圧Ｖｔｈ＿ｓｅｌが時刻ｔ８において印加されると、選択素子ＳＥが選択状態（低抵抗状態）となる。これにより、メモリセルＭＣに大きな電流が流れ始める。しかし、電流制御回路２５によって、ビット線ＢＬの電流制限値が後期リセット電流Ｉｒｓｔ２に設定されているので、メモリセルＭＣに流れる電流の上限値は、後期リセット電流Ｉｒｓｔ２に制限される。さらに、このとき、抵抗変化型素子ＶＲは高抵抗状態を維持しているので、抵抗変化型素子ＶＲに印加される電圧Ｖｍｅｍが急激に上昇する。しかし、メモリセルＭＣに流れる電流の上限値が後期リセット電流Ｉｒｓｔ２に制限されているので、抵抗変化型素子ＶＲに印加される電圧は、後期リセット電流Ｉｒｓｔ２と、抵抗変化型素子ＶＲの抵抗値との乗算により得られる値に制限される。その結果、抵抗変化型素子ＶＲに印加される電圧は、適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内の電圧値であって、かつ適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）の上限値よりも若干小さな電圧値となる。
[効果]
　次に、本実施の形態のメモリ装置２００の効果について説明する。
　本実施の形態では、データの消去を行う際に、メモリセルＭＣに印加する電圧が段階的に変わり、メモリセルＭＣに流れる電流の大きさを制限する電流制限値が段階的に変わる。具体的には、データの消去を行う際に、メモリセルＭＣに印加する電圧が段階的に大きくなり、メモリセルＭＣに流れる電流の大きさを制限する電流制限値が段階的に小さくなる。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることができる。その結果、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
　また、本実施の形態では、データの消去を行う際に、初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加された後、初期リセット電圧Ｖｒｓｔ１よりも大きな値の後期リセット電圧Ｖｒｓｔ２がメモリセルＭＣに印加される。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることができる。その結果、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
　また、本実施の形態では、初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加することでメモリセルＭＣに消去電流が流れる期間（ｔ３～ｔ５）において電流制限値が、抵抗変化型素子ＶＲを低抵抗状態から高抵抗状態へと変化させるのに必要な電流値（Ｉｒｓｔ１）に設定される。さらに、後期リセット電圧Ｖｒｓｔ２をメモリセルＭＣに印加する期間（ｔ６以降）において電流制限値が、抵抗変化型素子ＶＲに印加される電圧の値が適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内の値となるのに必要な電流値（Ｉｒｓｔ２）に設定される。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることができる。その結果、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
また、本実施の形態では、電圧Ｖｈｒｓ＿ｌｉｍｉｔは、データの消去を行う際に初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに選択素子ＳＥに印加される電圧値と、データの消去を行う際に初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに抵抗変化型素子ＶＲに印加される電圧値とで挟まれた範囲に相当する。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることで、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
＜２．第２の実施の形態＞
　図１３は、本開示の第２の実施の形態に係る情報処理システムにおけるリセット動作の一例を表したものである。本実施の形態では、駆動回路２０は、データの消去を行う際に、抵抗変化型素子ＶＲが低抵抗状態となっているときに選択素子ＳＥを選択状態にする初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加した後、初期リセット電圧Ｖｒｓｔ１よりも小さな後期リセット電圧Ｖｒｓｔ３をメモリセルＭＣに印加する。後期リセット電圧Ｖｒｓｔ３が、本開示の「第３の電圧」の一具体例に相当する。
　電流制御回路２５は、初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加することで選択素子ＳＥが非選択状態から選択状態に変化する時点（後述のｔ３）においてビット線ＢＬの電流制限値を、抵抗変化型素子ＶＲが低抵抗状態を維持するのに必要な電流値（初期リセット電流Ｉｒｓｔ３）に設定する。電流制御回路２５は、後期リセット電圧Ｖｒｓｔ４をメモリセルＭＣに印加する期間（後述のｔ６以降）において電流制限値を、抵抗変化型素子ＶＲに印加される電圧の値が適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内の値となるのに必要な電流値（後期リセット電流Ｉｒｓｔ４）（＞初期リセット電流Ｉｒｓｔ３）に設定する。初期リセット電流Ｉｒｓｔ３が、本開示の「第３の電流値」の一具体例に相当する。後期リセット電流Ｉｒｓｔ４が、本開示の「第４の電流値」の一具体例に相当する。
　本実施の形態では、適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）は、データの消去を行う際に電流制限値を設定しないで初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに選択素子ＳＥに印加される電圧値と、データの消去を行う際に初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに抵抗変化型素子ＶＲに印加される電圧値とで挟まれた範囲に相当する。
　次に、図１３を参照して、本実施の形態におけるリセット動作の一例を説明する。図１３において、上段には横軸を時間、縦軸を電圧値としたビット線ＢＬおよびワード線ＷＬの電圧波形を示す。中段には横軸を時間、縦軸を電圧値とした選択素子ＳＥおよび抵抗変化型素子ＶＲに印加される電圧波形を示す。下段には横軸を時間、縦軸を電流値としたビット線ＢＬの電流波形を示す。
　電圧制御回路２２，２４は、最初に、ビット線デコーダ２６とワード線デコーダ２３とを介して、リセット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｉｎｈにドライブする。リセット動作が開始されると、電圧制御回路２４は、ビット線デコーダ２６を介して、選択ビット線を所定のビット電圧Ｖｂｌにドライブする。続いて、電圧制御回路２２は、ワード線デコーダ２３を介して、選択ワード線を所定の電圧Ｖｗｌ１にドライブする。これにより、メモリセルＭＣには、リセット電圧Ｖｒｓｔ１（＝Ｖｗｌ１－Ｖｂｌ）が印加される。電流制御回路２５は、リセット動作開始前から、選択ワード線に対して所定の電圧Ｖｗｌのドライブが開始される時（ｔ２）よりも前の時点（ｔ１）まで間、ビット線ＢＬの電流制限値を、後期リセット電流Ｉｒｓｔ４に設定する。電流制御回路２５は、さらに、ｔ１から、後期リセット電圧Ｖｒｓｔ３がメモリセルＭＣに印加される時（ｔ５）よりも後の時間（ｔ６）までの間、ビット線ＢＬの電流制限値を、初期リセット電流Ｉｒｓｔ３に設定する。
　非選択状態の選択素子ＳＥに対して、選択状態への変化に必要な電圧Ｖｔｈ＿ｓｅｌが時刻ｔ３において印加されると、選択素子ＳＥが選択状態（低抵抗状態）となる。このとき、選択素子ＳＥおよび抵抗変化型素子ＶＲがともに低抵抗状態となるので、低抵抗状態のメモリセルＭＣに流れる電流量が増加し始める。しかし、メモリセルＭＣに流れる電流の上限値が初期リセット電流Ｉｒｓｔ３に制限されているので、抵抗変化型素子ＶＲには、抵抗変化型素子ＶＲが高抵抗状態へ変化するのに必要な電圧Ｖｔｈ＿ｍｅｍ以上の値の電圧が印加されない。その結果、抵抗変化型素子ＶＲは低抵抗状態を維持する。
　続いて、電圧制御回路２２は、ワード線デコーダ２３を介して、選択ワード線を所定の電圧Ｖｗｌ３（Ｖｉｎｈ＜Ｖｗｌ３＜Ｖｗｌ１）にドライブする。つまり、電圧制御回路２２は、選択ワード線に印加する電圧を電圧Ｖｗ１から電圧Ｖｗ３に小さくする。このとき、電圧Ｖｗｌ３は、選択素子ＳＥの選択状態が維持できる範囲内に設定される。その後、電流制御回路２５は、ｔ６から、ビット線ＢＬの電流制限値を、後期リセット電流Ｉｒｓｔ４に設定する。すると、メモリセルＭＣに流れる電流の上限値が初期リセット電流Ｉｒｓｔ３から後期リセット電流Ｉｒｓｔ４に広がるので、抵抗変化型素子ＶＲに流れる電流量が増加し始め、抵抗変化型素子ＶＲが高抵抗状態へ変化するのに必要な電流Ｉｔｈ＿ｍｅｍ以上の値の電圧が印加される。これにより、抵抗変化型素子ＶＲは低抵抗状態から高抵抗状態に変化し、抵抗変化型素子ＶＲに印加される電圧Ｖｍｅｍが急激に上昇する。このとき、抵抗変化型素子ＶＲは低抵抗状態からの電圧上昇となっているため、抵抗変化型素子ＶＲの電圧Ｖｍｅｍが適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）を超えるまで上昇しない。その結果、抵抗変化型素子ＶＲに印加される電圧は、適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内の電圧値であって、かつ適正な電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）の上限値よりも若干小さな電圧値となる。
[効果]
　次に、本実施の形態のメモリ装置２００の効果について説明する。
　本実施の形態では、データの消去を行う際に、メモリセルＭＣに印加する電圧が段階的に変わり、メモリセルＭＣに流れる電流の大きさを制限する電流制限値が段階的に変わる。具体的には、データの消去を行う際に、抵抗変化型素子ＶＲが低抵抗状態となっているときに選択素子ＳＥを選択状態にする初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加された後、初期リセット電圧Ｖｒｓｔ１よりも小さな後期リセット電圧Ｖｒｓｔ３がメモリセルＭＣに印加される。さらに、初期リセット電圧Ｖｒｓｔ１をメモリセルＭＣに印加することで選択素子ＳＥが非選択状態から選択状態に変化する時点（後述のｔ３）においてビット線ＢＬの電流制限値が、抵抗変化型素子ＶＲが低抵抗状態を維持するのに必要な電流値（初期リセット電流Ｉｒｓｔ３）に設定される。さらに、後期リセット電圧Ｖｒｓｔ３をメモリセルＭＣに印加する期間（後述のｔ６以降）において電流制限値が、抵抗変化型素子ＶＲに印加される電圧の値が適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内の値となるのに必要な電流値（後期リセット電流Ｉｒｓｔ４）（＞初期リセット電流Ｉｒｓｔ３）に設定される。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることができる。その結果、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
　また、本実施の形態では、電圧Ｖｈｒｓ＿ｌｉｍｉｔは、データの消去を行う際に電流制限値を設定しないで初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに選択素子ＳＥに印加される電圧値と、データの消去を行う際に初期リセット電圧Ｖｒｓｔ１がメモリセルＭＣに印加されているときに抵抗変化型素子ＶＲに印加される電圧値とで挟まれた範囲に相当する。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることで、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
　なお、図１４に示したように、選択素子ＳＥのばらつきによって、選択素子ＳＥに印加される電圧Ｖｓｅｌの値と、抵抗変化型素子ＶＲに印加される電圧Ｖｍｅｍの値が逆転する場合もある。このような場合であっても、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることができる。その結果、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
　また、図１５に示したように、電圧制御回路２４が、ビット電圧Ｖｂｌを選択ビット線に印加した後に、ビット電圧Ｖｂｌよりも小さい電圧（例えばグラウンド電圧）を選択ビット線に印加してもよい。さらに、電圧制御回路２２が、後期リセット電圧Ｖｒｓｔ３を選択ワード線に印加した後、後期リセット電圧Ｖｒｓｔ３および初期リセット電圧Ｖｒｓｔ１よりも大きな値の後期リセット電圧Ｖｒｓｔ２を選択ワード線に印加してもよい。これにより、データの消去が完了したときに抵抗変化型素子ＶＲに印加される電圧を適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内に収めることが可能になる。その結果、リセットされたメモリセルＭＣの保持特性や書き換え寿命の低下を抑制することができる。
＜３．各実施の形態に共通の変形例＞
　図１６は、上記各実施の形態に係る情報処理システムに用いられるメモリセルアレイユニット４００の機能ブロックの一変形例を表したものである。本変形例に係るメモリセルアレイユニット４００は、上記各実施の形態に係るメモリセルアレイユニット４００に対して、電流検出回路２７を更に備えたものに相当する。
　電流検出回路２７は、メモリセルＭＣに流れる電流を検出する。電流検出回路２７での検出結果（検出データ）は、メモリコントローラ３００に送信される。電流検出回路２７は、例えば、図１７に示したように、インバータＩＮＶ１，ＩＮＶ２と、コンパレータＣＰ１と、ＮＭＯＳ型のトランジスタＴ１，Ｔ２と、電流検出抵抗Ｒ１とを有している。
　コンパレータＣＰ１の非反転入力端子（＋）には、電流検出抵抗Ｒ１に接続されたビット線ＢＬが接続されている。コンパレータＣＰ１の反転入力端子（－）には、基準電流Ｉｒｅｆ’が入力される。コンパレータＣＰ１は、ビット線ＢＬの電流値が基準電流Ｉｒｅｆ’よりも大きいときには検出信号としてｈｉｇｈを出力し、小さいときには検出信号としてｌｏｗを出力する電流検知回路となっている。
　リセット動作を開始する場合には事前にトランジスタＴ２のゲートに初期化パルスｉｎｔ＿ｐｌｓを印加し、インバータＩＮＶ１，ＩＮＶ２からなるラッチを初期化する。ラッチが初期化されると、出力ｒｅｓｅｔ＿ｅｎ１はｈｉｇｈとなり、出力ｒｅｓｅｔ＿ｅｎ２はｌｏｗとなる。
　トランジスタＴ１は、ラッチが初期化状態にあるときは電流検知回路とラッチを接続し、電流検知回路が検出信号としてｈｉｇｈを出力すると、出力ｒｅｓｅｔ＿ｅｎ１がｌｏｗとなることで、電流検知回路とラッチの接続をオフにする。そうすることにより、１回のリセット動作中には１回だけビット線ＢＬの電流の上昇が検出される。
　次に、本変形例に係るメモリ装置におけるエラー処理について説明する。図１８は、本変形例に係るメモリ装置におけるエラー処理の一例を示すフローチャートである。
　まず、メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するリセットコマンドを受け取る（ステップＳ１０１）。メモリコントローラ３００は、ホストコンピュータ１００から、リセットコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスに書き込まれたデータの消去を、メモリセルアレイユニット４００に指示する（ステップＳ１０２）。メモリセルアレイユニット４００は、メモリコントローラ３００から、データの消去の指示を受け取ると、指定のアドレスにおけるデータの消去を実施する。このとき、メモリセルアレイユニット４００は、電流検出回路２７から、消去を実施したメモリセルＭＣに流れる電流の検出結果（検出データ）を取得する（ステップＳ１０３）。
　メモリコントローラ３００は、取得した検出結果（検出データ）と、抵抗変化型素子ＶＲの抵抗値とを互いに乗算することにより、消去を実施したメモリセルＭＣに含まれる抵抗変化型素子ＶＲに印加される電圧Ｖｍｅｍを導出する（ステップＳ１０４）。ここで、抵抗変化型素子ＶＲの抵抗値は、例えば、リセット後の状態安定化に必要な比較的高い電圧近辺での抵抗値の統計的なデータから算出した値である。メモリコントローラ３００は、導出により得られた電圧Ｖｍｅｍが適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内にあるか否か判定する（ステップＳ１０５）。その結果、電圧Ｖｍｅｍが適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）内にある場合には、メモリコントローラ３００は、リセット動作が適正に完了したこと（消去成功）をホストコンピュータ１００へ通知する（ステップＳ１０６）。
　一方、電圧Ｖｍｅｍが適正電圧範囲（電圧Ｖｈｒｓ＿ｌｉｍｉｔ）外にある場合には、メモリコントローラ３００は、指定のアドレスに対してデータ消去を指示した回数をカウントするとともに、そのカウント数（再消去トライ数）が所定の上限値を超えたか否かを判定する（ステップＳ１０７）。その結果、再消去トライ数が所定の上限値を超えていない場合には、メモリコントローラ３００は、ステップＳ１０２を実行する。つまり、メモリコントローラ３００は、指定のアドレスにおけるデータの再消去を実施する。一方、再消去トライ数が所定の上限値を超えている場合には、メモリコントローラ３００は、指定のアドレスを記録し、アラート情報としてホストコンピュータ１００へ通知する（ステップＳ１０８，Ｓ１０９）。
　本変形例では、メモリセルアレイユニット４００内の電流検出回路２７によって得られた検出結果（検出データ）に基づいて、消去を実施したメモリセルＭＣには不具合があるか否かが判定される。これにより、消去を実施したメモリセルＭＣに不具合がある場合には、直ちに、代替のメモリセルＭＣをあてがうことができる。その結果、メモリセルアレイユニット４００を有効に活用することができる。
　以上、実施の形態およびその変形例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。
（１）
　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含むメモリセルと、
　前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行い、前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることで前記メモリセルに記憶された前記データの消去を行う駆動回路と
　を備え、
　前記駆動回路は、前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に変えるとともに、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える
　メモリ装置。
（２）
　前記駆動回路は、前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に大きくし、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に小さくする
　（１）に記載のメモリ装置。
（３）
　前記駆動回路は、前記データの消去を行う際に、前記抵抗変化型素子が前記第２の抵抗状態となっているときに前記選択素子を選択状態にする第１の電圧を前記メモリセルに印加した後、前記抵抗変化型素子が前記第１の抵抗状態となっているときに前記選択素子を選択状態にする第２の電圧（＞前記第１の電圧）を前記メモリセルに印加する
　（２）に記載のメモリ装置。
（４）
　前記駆動回路は、前記第１の電圧を前記メモリセルに印加することで前記メモリセルに消去電流が流れる期間において前記電流制限値を、前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させるのに必要な第１の電流値に設定し、前記第２の電圧を前記メモリセルに印加する期間において前記電流制限値を、前記抵抗変化型素子に印加される電圧の値が適正電圧範囲内の値となるのに必要な第２の電流値（＜前記第１の電流値）に設定する
　（３）に記載のメモリ装置。
（５）
　前記適正電圧範囲は、前記データの消去を行う際に前記第１の電圧が前記メモリセルに印加されているときに前記選択素子に印加される電圧値と、前記データの消去を行う際に前記第１の電圧が前記メモリセルに印加されているときに前記抵抗変化型素子に印加される電圧値とで挟まれた範囲に相当する
　（４）に記載のメモリ装置。
（６）
　前記駆動回路は、前記データの消去を行う際に、前記抵抗変化型素子が前記第２の抵抗状態となっているときに前記選択素子を選択状態にする第１の電圧を前記メモリセルに印加した後、前記第１の電圧よりも小さな第３の電圧を前記メモリセルに印加する
　（１）に記載のメモリ装置。
（７）
　前記駆動回路は、前記第１の電圧を前記メモリセルに印加することで前記選択素子が非選択状態から選択状態に変化する時点において前記電流制限値を、前記抵抗変化型素子が前記第２の抵抗状態を維持するのに必要な第３の電流値に設定し、前記第３の電圧を前記メモリセルに印加する期間において前記電流制限値を、前記抵抗変化型素子に印加される電圧の値が適正電圧範囲内の値となるのに必要な第４の電流値（＞前記第３の電流値）に設定する
　（６）に記載のメモリ装置。
（８）
　前記適正電圧範囲は、前記データの消去を行う際に前記電流制限値を設定しないで前記第１の電圧が前記メモリセルに印加されているときに前記選択素子に印加される電圧値と、前記データの消去を行う際に前記第１の電圧が前記メモリセルに印加されているときに前記抵抗変化型素子に印加される電圧値とで挟まれた範囲に相当する
　（７）に記載のメモリ装置。
（９）
　前記メモリセルに流れる電流を検出する電流検出回路と、
　前記電流検出回路での検出結果から得られた電流値と、前記メモリセルの抵抗値とを互いに乗算することにより、前記抵抗変化型素子に印加される電圧の値を導出し、それにより得られた電圧値が前記適正電圧範囲内であるか否かを判定する判定部と
　を更に備えた
　（５）または（８）に記載のメモリ装置。
（１０）
　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含むメモリセルに対して、駆動回路によって、
　前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行うことと、
　前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に変えるとともに、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える
　を含み、
　前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に大きくし、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に小さくする
　メモリ装置の制御方法。
　本出願は、日本国特許庁において２０１７年５月１９日に出願された日本特許出願番号第２０１７－０９９６２６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含むメモリセルと、
    　前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行い、前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることで前記メモリセルに記憶された前記データの消去を行う駆動回路と
    　を備え、
    　前記駆動回路は、前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に変えるとともに、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える
    　メモリ装置。
  2. 　前記駆動回路は、前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に大きくし、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に小さくする
    　請求項１に記載のメモリ装置。
  3. 　前記駆動回路は、前記データの消去を行う際に、前記抵抗変化型素子が前記第２の抵抗状態となっているときに前記選択素子を選択状態にする第１の電圧を前記メモリセルに印加した後、前記抵抗変化型素子が前記第１の抵抗状態となっているときに前記選択素子を選択状態にする第２の電圧（＞前記第１の電圧）を前記メモリセルに印加する
    　請求項２に記載のメモリ装置。
  4. 　前記駆動回路は、前記第１の電圧を前記メモリセルに印加することで前記メモリセルに消去電流が流れる期間において前記電流制限値を、前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させるのに必要な第１の電流値に設定し、前記第２の電圧を前記メモリセルに印加する期間において前記電流制限値を、前記抵抗変化型素子に印加される電圧の値が適正電圧範囲内の値となるのに必要な第２の電流値（＜前記第１の電流値）に設定する
    　請求項３に記載のメモリ装置。
  5. 　前記適正電圧範囲は、前記データの消去を行う際に前記第１の電圧が前記メモリセルに印加されているときに前記選択素子に印加される電圧値と、前記データの消去を行う際に前記第１の電圧が前記メモリセルに印加されているときに前記抵抗変化型素子に印加される電圧値とで挟まれた範囲に相当する
    　請求項４に記載のメモリ装置。
  6. 　前記駆動回路は、前記データの消去を行う際に、前記抵抗変化型素子が前記第２の抵抗状態となっているときに前記選択素子を選択状態にする第１の電圧を前記メモリセルに印加した後、前記第１の電圧よりも小さな第３の電圧を前記メモリセルに印加する
    　請求項１に記載のメモリ装置。
  7. 　前記駆動回路は、前記第１の電圧を前記メモリセルに印加することで前記選択素子が非選択状態から選択状態に変化する時点において前記電流制限値を、前記抵抗変化型素子が前記第２の抵抗状態を維持するのに必要な第３の電流値に設定し、前記第３の電圧を前記メモリセルに印加する期間において前記電流制限値を、前記抵抗変化型素子に印加される電圧の値が適正電圧範囲内の値となるのに必要な第４の電流値（＞前記第３の電流値）に設定する
    　請求項６に記載のメモリ装置。
  8. 　前記適正電圧範囲は、前記データの消去を行う際に前記電流制限値を設定しないで前記第１の電圧が前記メモリセルに印加されているときに前記選択素子に印加される電圧値と、前記データの消去を行う際に前記第１の電圧が前記メモリセルに印加されているときに前記抵抗変化型素子に印加される電圧値とで挟まれた範囲に相当する
    　請求項７に記載のメモリ装置。
  9. 　前記メモリセルに流れる電流を検出する電流検出回路と、
    　前記電流検出回路での検出結果から得られた電流値と、前記メモリセルの抵抗値とを互いに乗算することにより、前記抵抗変化型素子に印加される電圧の値を導出し、それにより得られた電圧値が前記適正電圧範囲内であるか否かを判定する判定部と
    　を更に備えた
    　請求項５に記載のメモリ装置。
  10. 　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子と、選択素子とを含むメモリセルに対して、駆動回路によって、
    　前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行うことと、
    　前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることで前記メモリセルに記憶された前記データの消去を行うことと
    　を含み、
    　前記データの消去を行う際に、前記メモリセルに印加する電圧を段階的に変えるとともに、前記メモリセルに流れる電流の大きさを制限する電流制限値を段階的に変える
    　メモリ装置の制御方法。
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