WO2016072173A1 - 不揮発性メモリ装置、および不揮発性メモリ装置の制御方法 - Google Patents

不揮発性メモリ装置、および不揮発性メモリ装置の制御方法 Download PDF

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北川　真
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Definitions

  • the present disclosure relates to a nonvolatile memory device using a resistance variable element as a nonvolatile memory element, and a method for controlling the nonvolatile memory device.
  • Nonvolatile memory includes ReRAM (Resistive Random Access Memory), CBRAM (Conduction Bridge Random Access Memory), PCRAM (Phase-Change Random Access Memory), MRAM (Magnetoresistive Random) Access Memory: Magnetoresistive Memory), STTRAM (Spin Transfer, Torque, Random, Access Memory: Spin Injection Memory) and the like are known.
  • the ReRAM uses a resistance variable element that stores data according to a change in resistance state as a nonvolatile memory element (see, for example, Patent Documents 1 and 2).
  • 1R (1 Restor) type and 1D1R (1 Diode 1 Resistor) type are known as the configuration of the memory cell using the nonvolatile memory.
  • a cross-point type memory device is known in which such memory cells are arranged at intersections of a plurality of bit lines and a plurality of word lines.
  • data is written by, for example, applying a voltage necessary for writing to the memory cell to change the resistance variable element from a high resistance state to a low resistance state. It is done by changing. This writing of data is called a “set”.
  • Data is erased by, for example, applying a voltage necessary for erasing to the memory cell to change the resistance variable element from the low resistance state to the high resistance state. This erasure of data is called “reset”.
  • Patent Document 1 proposes to stabilize characteristics when the number of rewrites is increased by applying a pre-voltage pulse having a polarity opposite to the voltage for changing resistance during data rewrite to the memory cell. Has been. However, Patent Document 1 does not consider stabilization of instantaneous current or voltage characteristic disturbance that occurs at the time of data rewriting once.
  • Patent Document 2 the value of a current flowing through a memory cell at the time of data writing is limited to a predetermined limit value, and the voltage value applied to the memory cell at the time of erasing data is limited to a predetermined limit value. It has been proposed. Patent Document 2 proposes to instantaneously control the current or voltage when the resistance state changes, but it is sufficient to stabilize not only the resistance state but also the state after the resistance state change. It ’s not a good control.
  • a non-volatile memory device is disposed at an intersection of a first wiring and a second wiring, and the resistance state changes between a first resistance state and a second resistance state.
  • a memory cell including a resistance variable element, a writing circuit for writing data into the memory cell by changing the resistance variable element from the first resistance state to the second resistance state, and when writing data
  • a current control unit for controlling a current flowing in the first wiring or the second wiring so that a current flowing in the first wiring or the second wiring by the writing circuit is limited to a predetermined limit current value; It is provided.
  • the current control unit sets a predetermined limit current value as the first limit current value during a period before the variable resistance element changes to the second resistance state, and the variable resistance element changes to the second resistance state. After that, the predetermined limit current value is changed from the first limit current value to the second limit current value.
  • a control method of a nonvolatile memory device is arranged at an intersection of a first wiring and a second wiring, and the resistance state is a first resistance state and a second resistance state.
  • Writing data by changing the resistance variable element from the first resistance state to the second resistance state by a write circuit with respect to the memory cell including the resistance variable element that changes to The current flowing in the first wiring or the second wiring is controlled so that the current flowing in the first wiring or the second wiring by the writing circuit is limited to a predetermined limit current value when writing is performed.
  • the predetermined limit current value is set to the first limit current value, and the resistance change element is After changing to the resistance state
  • the limiting current value from the first limit current value is to change to the second limit current value.
  • data is written by changing the resistance variable element from the first resistance state to the second resistance state by the write circuit. Is called.
  • the current that is supplied to the first wiring or the second wiring by the writing circuit when writing data is set to the first limit current value in the period before the resistance variable element changes to the second resistance state. After being limited and the resistance variable element has changed to the second resistance state, the resistance change element is changed to the second limit current value.
  • a non-volatile memory device is arranged at an intersection of a first wiring and a second wiring, and the resistance state is changed between the first resistance state and the second resistance state.
  • a memory cell including a variable resistance element that changes, a write circuit that erases data stored in the memory cell by changing the variable resistance element from the second resistance state to the first resistance state, and data
  • a voltage control unit for controlling the voltage applied to the second wiring so that the voltage applied to the second wiring by the writing circuit is limited to a predetermined limit voltage value when erasing data is erased It is.
  • the voltage control unit sets a predetermined limit voltage value as a first limit voltage value during a period before the resistance variable element changes to the first resistance state, and changes the resistance change element to the first resistance state. After that, the predetermined limit voltage value is changed from the first limit voltage value to the second limit voltage value.
  • a control method of a nonvolatile memory device is arranged at an intersection of a first wiring and a second wiring, and the resistance state is the first resistance state and the second resistance.
  • the predetermined limiting voltage value is set to the first limiting voltage value, and the variable resistance element changes to the first resistance state.
  • the predetermined limit voltage value is set to the first limit voltage value. It is intended to change to the second limit voltage value.
  • data is erased by changing the resistance variable element from the second resistance state to the first resistance state by the write circuit. Is done.
  • the voltage applied to the second wiring by the writing circuit when erasing data is limited to the first limit voltage value in the period before the resistance variable element changes to the first resistance state, After the variable element changes to the first resistance state, it is changed to the second limit voltage value.
  • the nonvolatile memory device or the control method thereof when data is written by the writing circuit, the current flowing through the first wiring or the second wiring is appropriately limited As a result, stabilization during the write operation can be achieved.
  • the voltage applied to the second wiring is appropriately limited when data is erased by the writing circuit. Therefore, stabilization during the erase operation can be achieved.
  • FIG. 3 is a circuit diagram illustrating a first example of a resistance change type memory element using a resistance change type element as a nonvolatile memory element. It is a circuit diagram which shows the 2nd example of the memory element using a resistance change element as a non-volatile memory element.
  • 1 is a configuration diagram illustrating a configuration example of a nonvolatile memory device according to a first embodiment of the present disclosure. It is a circuit diagram which shows one structural example of a memory cell array.
  • FIG. 4 is a circuit diagram illustrating a configuration example of a current compliance circuit in the nonvolatile memory device illustrated in FIG. 3. It is explanatory drawing which shows an example of the voltage-current characteristic of a selection element.
  • FIG. 10 is a circuit diagram illustrating a configuration example of a current compliance circuit in the nonvolatile memory device illustrated in FIG. 9. 10 is a timing chart illustrating an example of a set operation in the nonvolatile memory device illustrated in FIG. 9.
  • FIG. 13 is a circuit diagram illustrating a configuration example of a current detection circuit in the nonvolatile memory device illustrated in FIG. 12. 13 is a timing chart illustrating an example of a set operation in the nonvolatile memory device illustrated in FIG. 12. It is a block diagram which shows one structural example of the non-volatile memory device which concerns on 2nd Embodiment.
  • FIG. 16 is a circuit diagram illustrating a configuration example of a voltage switching circuit in the nonvolatile memory device illustrated in FIG. 15. 16 is a timing chart showing an example of a reset operation of a comparative example for the nonvolatile memory device shown in FIG.
  • FIG. 16 is a timing chart illustrating an example of a reset operation in the nonvolatile memory device illustrated in FIG. 15. It is a block diagram which shows one structural example of the non-volatile memory device which concerns on the modification of 2nd Embodiment.
  • FIG. 20 is a circuit diagram showing a configuration example of a current detection circuit in the nonvolatile memory device shown in FIG. 19. 20 is a timing chart illustrating an example of a reset operation in the nonvolatile memory device illustrated in FIG. 19.
  • FIG. 1 shows a first example of a resistance change type memory element using a resistance change type element VR as a nonvolatile memory element.
  • FIG. 2 shows a second example of the resistance change type memory element.
  • the resistance change type memory element shown in FIG. 1 has a structure having a 1T1R (1 Transistor 1 Resistor) type memory cell MC comprising a resistance change type element VR and a three-terminal MOS (Metal Oxide Semiconductor) transistor TE. Yes.
  • the gate terminal of the MOS transistor TE is connected to the word line WL, the drain terminal is connected to the bit line BL, and the source terminal is connected to the source line SL via the resistance variable element VR.
  • Wiring resistances R BL and R SL exist in the bit line BL and the source line SL, respectively.
  • the bit lines BL and source lines SL also have parasitic capacitances C BL and C SL , respectively.
  • a memory cell array is configured using a resistance change type memory element of 1T1R type
  • three wirings of a bit line BL, a word line WL, and a source line SL are required, which is an advantage of a cross-point type memory device.
  • High density arrangement of the cells MC becomes difficult.
  • the current value of the memory cell MC can be controlled by the word line WL.
  • the voltage change between the bit line BL and the word line WL when the resistance of the resistance variable element VR is changed can be suppressed.
  • the resistance change type memory element shown in FIG. 2 has a 1S1R (1 (Selector 1 Resistor) type memory cell MC in which a resistance change type element VR and a selection element SE are connected in series.
  • FIG. 2 shows the structure of a 1D1R (1 Diode 1 Resistor) type memory cell MC using a diode as the selection element SE as the 1S1R type memory cell MC.
  • a cross-point type memory device By arranging such 1D1R type memory cells MC at the intersections of the plurality of bit lines BL and the plurality of word lines WL, a cross-point type memory device is configured.
  • the bit line BL is connected to one end of the variable resistance element VR
  • the word line WL is connected to one end of the selection element SE.
  • Wiring resistances R BL and R WL exist in the bit line BL and the word line WL, respectively.
  • Parasitic capacitances C BL and C WL also exist in the bit line BL and the word line WL, respectively.
  • the resistance state of the resistance change type element VR changes between a high resistance state and a low resistance state, and the stored data value is, for example, “0” if the resistance state is high, and the low resistance state. And “1”.
  • a 2-terminal selection element SE is often used as a selection element SE instead of a 3-terminal MOS transistor TE as in the 1D1R type. . Therefore, the selection element SE does not have a function for limiting the current.
  • the voltage Vth for flowing a current necessary for inverting the resistance state of the resistance change type element VR in the low resistance state and the resistance change type element VR are high during the erase (reset) operation.
  • the voltage Vhrs_limit in a certain range necessary to stabilize the characteristics of the high resistance state.
  • the voltage Vhrs_limit in a predetermined range for stabilizing the characteristics in the high resistance state has a resistance value of the resistance variable element VR lower than desired at a voltage lower than the predetermined range. It causes deterioration and destruction of VR.
  • a voltage outside the above predetermined range may be applied to the resistance variable element VR after changing to the high resistance state.
  • the voltage range necessary to stabilize the characteristics in the high resistance state has various variations due to variations in the temperature characteristics of the memory cells MC, other characteristics, variations in applied voltage, etc. It is necessary to apply a voltage within a limited voltage range that is satisfied.
  • the resistance change type memory element As described above, there is a voltage range necessary for stabilizing the characteristics of the high resistance state after the memory cell MC changes to the high resistance state during the reset operation.
  • an element having a snap characteristic is used for the SE, it is generally necessary to apply a higher voltage to the memory cell MC in order to snap the selected element SE due to the snap characteristic in the operation process.
  • the voltage range has various variations due to variations in characteristics of the memory cells MC, temperature characteristics of the memory cells MC, variations in applied voltage, and the like. When an element having characteristics is used, it is necessary to control the voltage within a narrower range.
  • FIG. 3 shows an example of the overall configuration of the nonvolatile memory device 1 according to the first embodiment of the present disclosure.
  • the nonvolatile memory device 1 includes a current control unit 3, a control circuit 10, a memory cell array 11, a bit line decoder 12, a word line decoder 13, and a read / write circuit 15.
  • the current control unit 3 includes a current compliance circuit 14 and a timing control circuit 20.
  • the memory cell array 11 includes a memory cell MC in which a nonvolatile variable resistance element VR and a two-terminal type selection element SE are connected in series, and a plurality of intersections between a plurality of bit lines BL and a plurality of word lines WL.
  • This is a cross-point type memory cell array arranged perpendicular to the memory cell array.
  • FIG. 4 shows an equivalent circuit diagram thereof.
  • FIG. 4 shows an example in which the memory cells MC are arranged at the intersections of the three bit lines BL0, BL1, and BL2 and the three word lines WL0, WL1, and WL2.
  • the number of lines WL and memory cells MC is not limited to the illustrated example.
  • data can be written in the memory cell MC specified by an address input from the outside. Further, the data stored in the memory cell MC designated by the address input can be read.
  • the data value stored in the memory cell MC is distinguished by the resistance state of the resistance variable element VR. For example, “0” is distinguished in a high resistance state, and “1” is distinguished in a low resistance state.
  • the control circuit 10 receives an external control signal and a signal indicating an address. Further, read data and write data are input / output between the control circuit 10 and the read / write circuit 15. The read / write circuit 15 performs writing of data stored in the memory cell array 11 and reading operation of data stored in the memory cell array 11.
  • the bit line decoder 12 is connected to each bit line BL of the memory cell array 11 and selects a corresponding bit line BL according to a column address input from the address line (selected bit line). In addition, all the bit lines BL not selected at this time are referred to as non-selected bit lines.
  • the word line decoder 13 is connected to each word line WL of the memory cell array 11, and selects a corresponding word line WL according to a row address input from the address line (selected word line). Further, all the word lines WL not selected at this time are called unselected word lines.
  • the read / write circuit 15 performs an operation of writing data “1”, that is, changes the resistance variable element VR of the memory cell MC from the first resistance state (high resistance state) to the second resistance state (low resistance state).
  • the circuit includes a circuit for driving the bit line BL for writing the data “1” to a predetermined voltage (set voltage) necessary for the set operation when the write (set) operation to be changed to (1) is performed.
  • the current control unit 3 is caused to flow through the bit line BL so that the current that flows through the first wiring (bit line BL) by the read / write circuit 15 when data is written is limited to a predetermined limit current value.
  • the current is controlled.
  • the current control unit 3 sets a predetermined limit current value as a first limit current value (initial limit current value Iset_ini described later) in a period before the resistance variable element VR changes to a low resistance state, and changes the resistance variable element After VR changes to the low resistance state, the predetermined limit current value is changed from the first limit current value to the second limit current value (a set current value Iset described later).
  • the timing control circuit 20 sends a timing control signal for changing the limit current value to the current compliance circuit 14 so as to change the predetermined limit current value to the second limit current value when a predetermined time has elapsed after the start of the set operation. Circuit.
  • the current compliance circuit 14 is a circuit for limiting the current flowing through the bit line BL to a predetermined limit current value.
  • a circuit example of the current compliance circuit 14 is shown in FIG.
  • the current compliance circuit 14 includes PMOS type transistors T ⁇ b> 11 and T ⁇ b> 12 whose gate terminals are connected to each other, and a constant current source 33.
  • the transistor T11 is connected to the bit line BL.
  • the transistors T11 and T12 and the constant current source 33 constitute a current mirror circuit.
  • the constant current of the constant current source 33 is supplied to the bit line BL as the compliance current Icomp that is a predetermined limit current.
  • the upper stage shows a voltage waveform with the horizontal axis representing time and the vertical axis representing voltage value.
  • the lower row shows a current waveform with the horizontal axis representing time and the vertical axis representing the current value.
  • the read / write circuit 15 first drives all the bit lines BL and the word lines WL to the common voltage Vcommon before the set operation via the bit line decoder 12 and the word line decoder 13 (FIG. 8).
  • the current compliance circuit 14 sets the limit current value to the initial limit current value.
  • the read / write circuit 15 and the word line decoder 13 drive the selected word line to the ground potential Vss.
  • the read / write circuit 15 and the bit line decoder 12 drive the selected bit line to the set voltage Vset.
  • the driving of the bit line BL is driven by the current by the current compliance circuit 14, and the current value is limited.
  • the charge charged in the bit line BL moves to the word line WL through the memory cell MC as the resistance value decreases.
  • the voltage of the bit line BL up to the moment of changing to the low resistance state rises at a low slew rate accordingly because the current compliance circuit 14 limits the initial current as a compliance current Icomp.
  • the initial limit current value of the compliance current Icomp is Iset_ini (first limit current value) and the bit line capacitance is Cbl
  • the change to the low resistance state is performed slowly, and the charge of the bit line BL that moves to the word line WL through the memory cell MC when changing to the low resistance state.
  • the peak value of the current due to is smaller than when the current is not limited or when it is limited to a higher current value.
  • the timing control circuit 20 sends a timing control signal to the current compliance circuit 14 so as to change the compliance current Icomp as the limit current. Based on the timing control signal, the current compliance circuit 14 sets the limit current value to the resistance value in the low resistance state in the set operation and the set current value Iset (second limit current value) necessary for stabilization thereof. . Thereafter, the set current value Iset necessary for stabilizing the low resistance state is applied for a necessary time, and the set operation is terminated.
  • FIG. 7 shows characteristics when the limit current value as the compliance current Icomp is set to Icomp1 and when the limit current value is set to Icomp2 smaller than Icomp1.
  • FIG. 7 shows the voltage of the bit line BL when the limiting current value is Icomp1 as BL (1) and the current flowing through the memory cell MC as Icell (1). Further, the voltage of the bit line BL when the limit current value is set to Icomp2 is indicated as BL (2), and the current flowing through the memory cell MC is indicated as Icell (2).
  • the rate of voltage increase when the bit line BL changes from the high resistance state to the low resistance state increases when the limit current value is increased (Icomp1), and the peak of the current flowing through the memory cell MC also increases.
  • Icomp1 limit current value
  • Icomp2 limit current value
  • the rate of increase in voltage when changing to the low resistance state decreases, and the change to the low resistance state becomes gradual, so that the peak of the current flowing through the memory cell MC also increases. Get smaller.
  • an initial limit current value Iset_ini (first limit current value) is set as the limit current value, and the set operation is started. This suppresses the peak current when changing to the low resistance state (Icell_1 in FIG. 8).
  • the limit current value is reset to the set current value Iset (second limit current value) necessary for the original set operation.
  • the set current value Iset necessary for the set operation can be supplied to the memory cell MC (Icell_2 in FIG. 8).
  • the current flowing through the bit line BL is appropriately limited. Therefore, stabilization during the set operation can be achieved.
  • the peak value of the transient current flowing in the memory cell MC can be reduced by lowering the slew rate of the voltage of the bit line BL before the resistance change. It is possible to prevent characteristic deterioration and destruction of the memory cell MC. Further, since a predetermined set current value Iset can be flowed after the resistance change, stable characteristics can be obtained.
  • FIG. 9 illustrates an example of the overall configuration of the nonvolatile memory device 1-1 according to the first modification example of the first embodiment of the present disclosure.
  • the nonvolatile memory device 1-1 includes a current including a current compliance circuit 14A and a timing control circuit 20A instead of the current control unit 3 including the current compliance circuit 14 and the timing control circuit 20 in the nonvolatile memory device 1 of FIG. A control unit 3A is provided.
  • the current compliance circuit 14 and the timing control circuit 20 in FIG. 3 are for controlling the current flowing through the bit line BL.
  • the current compliance circuit 14A and the timing control circuit 20A in this modification flow through the word line WL. This is for controlling the current.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1 of FIG.
  • the configuration of the memory cell MC will be described by taking the case of the above-described 1D1R type as an example.
  • the current control unit 3A is caused to flow through the word line WL so that the current that flows through the second wiring (word line WL) by the read / write circuit 15 when data is written is limited to a predetermined limit current value.
  • the current is controlled.
  • the timing control circuit 20A is a circuit that sends a timing control signal for changing the limit current value to the current compliance circuit 14A so as to change the limit current value to the second limit current value when a predetermined time has elapsed after the start of the set operation. is there.
  • the current compliance circuit 14A is a circuit for limiting the current flowing through the word line WL to a predetermined limit current value.
  • a circuit example of the current compliance circuit 14A is shown in FIG.
  • the current compliance circuit 14A includes NMOS transistors T11A and T12A whose gate terminals are connected to each other, and a constant current source 33A.
  • the transistor T11A is connected to the word line WL.
  • the transistors T11A and T12A and the constant current source 33A constitute a current mirror circuit.
  • the constant current of the constant current source 33A is supplied to the word line WL as the compliance current Icomp that is a predetermined limit current.
  • the read / write circuit 15 first drives all the bit lines BL and the word lines WL to the common voltage Vcommon before the set operation via the bit line decoder 12 and the word line decoder 13.
  • the read / write circuit 15 and the word line decoder 13 drive the selected word line to the ground potential Vss.
  • the read / write circuit 15 and the bit line decoder 12 drive the selected bit line to the set voltage Vset.
  • the driving of the word line WL is driven by the current by the current compliance circuit 14A, and the current value is limited.
  • the charge charged in the bit line BL moves to the word line WL through the memory cell MC as the resistance value decreases.
  • the voltage of the word line WL until the moment of changing to the low resistance state decreases at a low slew rate accordingly, because the current compliance circuit 14A limits the initial current as the compliance current Icomp.
  • the peak value of the current due to is smaller than when the current is not limited or when it is limited to a higher current value.
  • the timing control circuit 20A sends a timing control signal to the current compliance circuit 14A so as to change the compliance current Icomp as a limit current. Based on the timing control signal, the current compliance circuit 14A sets the limit current value to the resistance value in the low resistance state in the set operation and the set current value Iset (second limit current value) necessary for stabilization thereof. . Thereafter, the set current value Iset necessary for stabilizing the low resistance state is applied for a necessary time, and the set operation is terminated.
  • the operation example shown in FIG. 11 is different from the operation example shown in FIG. 8 in that the bit line BL is voltage driven by the set voltage Vset and the word line WL is current driven by control of the current compliance circuit 14A. .
  • the current flowing through the word line WL is appropriately limited when performing the set operation, so that stabilization during the set operation can be achieved.
  • the peak value of the transient current flowing in the memory cell MC can be reduced by lowering the slew rate of the voltage of the word line WL before the resistance change during the set operation. It is possible to prevent the characteristic deterioration and destruction of the cell MC. Further, since a predetermined set current value Iset can be flowed after the resistance change, stable characteristics can be obtained.
  • FIG. 12 illustrates an example of the entire configuration of the nonvolatile memory device 1-2 according to the second modification example of the first embodiment of the present disclosure.
  • the nonvolatile memory device 1-2 includes a current compliance circuit 14 and a current detection circuit 22 instead of the current control unit 3 including the current compliance circuit 14 and the timing control circuit 20 in the nonvolatile memory device 1 of FIG.
  • a control unit 3B is provided.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1 of FIG.
  • the configuration of the memory cell MC will be described by taking the case of the above-described 1D1R type as an example.
  • the current control unit 3B detects whether or not a current required for the resistance variable element VR to change to the second resistance state (low resistance state) flows to the first wiring (bit line BL). Then, the predetermined limit current value is changed to the second limit current value in accordance with the detection result.
  • the current detection circuit 22 detects a current flowing through the bit line BL and outputs a detection result to the current compliance circuit 14. A circuit example of the current detection circuit 22 is shown in FIG.
  • the current detection circuit 22 may include inverters INV1 and INV2, a comparator CP1, NMOS transistors T1 and T2, and a current detection resistor R1.
  • the bit line BL connected to the current detection resistor R1 is connected to the non-inverting input terminal (+) of the comparator CP1.
  • the reference current Iref is input to the inverting input terminal ( ⁇ ) of the comparator CP1.
  • the comparator CP1 is a current detection circuit that outputs high as a detection signal when the current value of the bit line BL is larger than the reference current Iref, and outputs low as the detection signal when it is smaller.
  • the initialization pulse int_pls is applied to the gate of the transistor T2 in advance to initialize the latch composed of the inverters INV1 and INV2.
  • the output Iini_en is high and the output Iset_en is low.
  • the transistor T1 connects the current detection circuit and the latch when the latch is in an initialized state, and when the current detection circuit outputs high as the detection signal, the output Iini_en becomes low, thereby connecting the current detection circuit and the latch. Turn off. By doing so, an increase in the current of the bit line BL is detected only once during one set operation.
  • the upper stage shows voltage waveforms of the bit line BL and the word line WL with the horizontal axis representing time and the vertical axis representing voltage values.
  • the middle stage shows the current waveform of the bit line BL with the horizontal axis representing time and the vertical axis representing the current value.
  • the lower stage shows the voltage waveform of the detection signal of the current detection circuit 22 with the vertical axis representing the voltage value.
  • the read / write circuit 15 first drives all the bit lines BL and the word lines WL to the common voltage Vcommon before the set operation via the bit line decoder 12 and the word line decoder 13.
  • the current detection circuit 22 detects that the current necessary for the change to the low resistance state has flowed to the bit line BL, using the reference current Iref as a threshold current.
  • the current compliance circuit 14 changes the compliance current Icomp as limit current.
  • the current compliance circuit 14 sets the limit current value to the resistance value in the low resistance state in the set operation and the set current value Iset (second limit current value) necessary for stabilization thereof. Thereafter, the set current value Iset necessary for stabilizing the low resistance state is applied for a necessary time, and the set operation is terminated.
  • an initial limit current value Iset_ini (first limit current value) is set as the limit current value, and the set operation is started. This suppresses the peak current when changing to the low resistance state (Icell_1 in FIG. 14).
  • the limit current value is reset to the set current value Iset (second limit current value) necessary for the original set operation. Thereby, the set current value Iset necessary for the set operation can be supplied to the memory cell MC (Icell_2 in FIG. 14).
  • the current flowing through the bit line BL is appropriately limited when performing the set operation, so that stabilization during the set operation can be achieved. According to this modification, it is possible to control the current after setting with higher accuracy by detecting the current flowing through the bit line BL.
  • FIG. 15 illustrates an example of the overall configuration of the nonvolatile memory device 2 according to the second embodiment of the present disclosure.
  • the non-volatile memory device 2 includes a voltage control unit 4 including a timing control circuit 20B instead of the current control unit 3 with respect to the configuration of the non-volatile memory device 1 of FIG.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 1 of FIG.
  • the configuration of the memory cell MC will be described by taking the case of the above-described 1D1R type as an example.
  • an operation of writing data “0” in the memory cell MC is described as an example of a reset operation for erasing data.
  • An example will be described in which the reset operation is performed by changing the resistance variable element VR of the memory cell MC from the second resistance state (low resistance state) to the first resistance state (high resistance state).
  • the voltage controller 4 applies the voltage to the word line WL so that the voltage applied to the second wiring (word line WL) by the read / write circuit 15A when the data is erased is limited to a predetermined limit voltage value.
  • the voltage to be controlled is controlled.
  • the voltage control unit 4 sets the predetermined limit voltage value as a first limit voltage value (initial reset voltage Vreset1 described later), and changes the resistance variable element VR. Is changed to the high resistance state, the predetermined limit voltage value is changed from the first limit voltage value to the second limit voltage value (late reset voltage Vreset2 described later).
  • the timing control circuit 20B changes the voltage for driving the word line WL to the read / write circuit 15A so as to change the predetermined limit voltage value to the second limit voltage value after a predetermined time has elapsed after the reset operation is started.
  • This is a circuit for sending a timing control signal.
  • the read / write circuit 15A includes a circuit that drives the word line WL to which data “0” is written (reset) to a predetermined voltage Vreset ((initial reset voltage Vreset1 or late reset voltage Vreset2) necessary for resetting.
  • the circuit has a function of switching the voltage applied to the word line WL, and a circuit example of the voltage switching circuit 23 is shown in FIG.
  • the voltage switching circuit 23 may have a configuration including PMOS transistors T3 and T4, an NMOS transistor T5, and an AND circuit AND1.
  • the gate terminal of the transistor T5 is connected to the output terminal of the AND circuit AND1.
  • the transistor T3 when the first reset enable signal / reset_en1 is high, the transistor T3 is turned on, and the voltage of the word line WL is set to the initial reset voltage Vreset1. Further, when the second reset enable signal / reset_en2 is high, the transistor T4 is turned on, and the voltage of the word line WL is set to the late reset voltage Vreset2.
  • the first reset enable signal / reset_en1 and the second reset enable signal / reset_en2 are not allowed to be high at the same time.
  • the AND circuit AND1 outputs high, the transistor T5 is turned on, and the transistors T3 and T4 are turned off. In this case, the word line WL is not selected, and the voltage becomes the common voltage Vcommon.
  • FIG. 17 shows a voltage waveform with the horizontal axis representing time and the vertical axis representing voltage value.
  • Vcell represents a voltage applied to the selected memory cell MC.
  • the read / write circuit 15A first drives all the bit lines BL and the word lines WL to the common voltage Vcommon before the reset operation via the bit line decoder 12 and the word line decoder 13.
  • the read / write circuit 15A and the bit line decoder 12 drive the selected bit line to the ground potential Vss.
  • the read / write circuit 15A and the word line decoder 13 drive the selected word line to the reset voltage Vreset with a predetermined limit voltage.
  • the memory cell MC changes to the high resistance state. To do. Thereafter, when the word line WL reaches the reset voltage Vreset and a necessary time elapses, the reset operation ends.
  • the reason why the reset voltage Vreset is higher than the voltage Vth ′ is that the minimum necessary voltage in consideration of variations in the resistance value of the memory cell MC in the low resistance state and variations in the current of the selection element SE. Is the reset voltage Vreset.
  • the voltage Vcell applied to the memory cell MC changed to the high resistance state exceeds the voltage Vhrs_limit in a predetermined range required for the stability of the characteristics. Therefore, in this case, there is a possibility that the memory cell MC in the high resistance state may deteriorate in characteristics, or in the worst case, the memory cell MC may be destroyed.
  • FIG. 18 shows a reset operation in the present embodiment.
  • the read / write circuit 15A and the bit line decoder 12 drive the selected bit line to the ground potential Vss.
  • the read / write circuit 15A and the word line decoder 13 drive the selected word line to the initial reset voltage Vreset1 with a predetermined limit voltage.
  • the operation is the same as the operation example of FIG. 17 until the memory cell MC in the low resistance state changes to the high resistance state.
  • the voltage applied to the word line WL by the read / write circuit 15A and the word line decoder 13 at the time t1 based on the timing control signal from the timing control circuit 20B is set to the initial reset voltage Vreset1.
  • Vreset1-Vreset2 second limit voltage value
  • the voltage Vcell applied to the memory cell MC that has finally changed to the high resistance state falls within a predetermined range of voltage Vhrs_limit required for stabilizing the characteristics of the high resistance state, and The characteristics can be stabilized.
  • Vhrs_limit required for stabilizing the characteristics of the high resistance state
  • the voltage applied to the word line WL is appropriately limited. Therefore, stabilization during the reset operation can be achieved.
  • the present embodiment by applying timing control to the applied voltage applied to the word line WL after the start of the reset operation, the characteristics in the high resistance state are stabilized regardless of variations in the characteristics of the memory cells MC. A voltage necessary for the memory cell MC can be applied to the memory cell MC.
  • FIG. 19 shows an example of the overall configuration of a nonvolatile memory device 2-1 according to a modification of the second embodiment of the present disclosure.
  • the nonvolatile memory device 2-1 includes a voltage control unit 4A including a current detection circuit 22A in place of the voltage control unit 4 including the timing control circuit 20B in contrast to the configuration of the nonvolatile memory device 2 in FIG. Yes.
  • Other configurations may be substantially the same as the configuration of the nonvolatile memory device 2 of FIG.
  • the configuration of the memory cell MC will be described by taking the case of the above-described 1D1R type as an example.
  • the voltage control unit 4A detects whether or not a current required for the variable resistance element VR to change to the first resistance state (high resistance state) flows to the first wiring (bit line BL). Then, the predetermined limit voltage value is changed to the second limit voltage value according to the detection result.
  • the current detection circuit 22A detects a current flowing through the bit line BL and outputs a detection result to the read / write circuit 15A. A circuit example of the current detection circuit 22A is shown in FIG.
  • the current detection circuit 22A may have a configuration including inverters INV1 and INV2, a comparator CP1, NMOS transistors T1 and T2, and a current detection resistor R1.
  • the bit line BL connected to the current detection resistor R1 is connected to the non-inverting input terminal (+) of the comparator CP1.
  • the reference current Iref ′ is input to the inverting input terminal ( ⁇ ) of the comparator CP1.
  • the comparator CP1 is a current detection circuit that outputs high as a detection signal when the current value of the bit line BL is larger than the reference current Iref ', and outputs low as the detection signal when it is smaller.
  • the initialization pulse int_pls is applied to the gate of the transistor T2 in advance to initialize the latch composed of the inverters INV1 and INV2.
  • the output reset_en1 becomes high and the output reset_en2 becomes low.
  • the transistor T1 connects the current detection circuit and the latch when the latch is in an initialized state, and when the current detection circuit outputs high as the detection signal, the output reset_en1 becomes low, thereby connecting the current detection circuit and the latch. Turn off. By doing so, an increase in the current of the bit line BL is detected only once during one reset operation.
  • the upper stage shows voltage waveforms of the bit line BL and the word line WL with the horizontal axis representing time and the vertical axis representing voltage value.
  • the middle stage shows the current waveform of the bit line BL with the horizontal axis representing time and the vertical axis representing the current value.
  • the lower stage shows the voltage waveform of the detection signal of the current detection circuit 22A with the vertical axis representing the voltage value.
  • the read / write circuit 15A first drives all the bit lines BL and the word lines WL to the common voltage Vcommon before the reset operation via the bit line decoder 12 and the word line decoder 13.
  • the read / write circuit 15A and the bit line decoder 12 drive the selected bit line to the ground potential Vss.
  • the read / write circuit 15A and the word line decoder 13 drive the selected word line to the initial reset voltage Vreset1 with a predetermined limit voltage.
  • the memory cell MC changes to the high resistance state. To do. At this time, the current detection circuit 22A detects that the current necessary for the change to the high resistance state has flowed, using the reference current Iref ′ as the threshold current. When the current detection circuit 22A detects that the current I BL of the bit line BL is greater than the reference current Iref ', by a read / write circuit 15A and the word line decoder 13, the initial reset voltage the voltage applied to the word line WL Vreset1 Switching from (first limit voltage value) to late reset voltage Vreset2 (second limit voltage value). As a result, the voltage Vcell applied to the memory cell MC that has changed to the high resistance state drops by Vreset1-Vreset2 as in the second embodiment.
  • the voltage Vcell applied to the memory cell MC that has finally changed to the high resistance state falls within a predetermined range of voltage Vhrs_limit required for stabilizing the characteristics of the high resistance state, and The characteristics can be stabilized.
  • the voltage applied to the word line WL is immediately switched to the late reset voltage Vreset2 in response to the moment when the memory cell MC in the low resistance state changes to the high resistance state, so that the voltage Vcell is within a predetermined range. It is considered that there is no time for exceeding the voltage Vhrs_limit or that it is significantly shorter than that in the second embodiment.
  • the timing of switching to the late reset voltage Vreset2 functions with extremely high accuracy in order to compensate for variations in characteristics of the memory cells MC in the low resistance state, temperature changes, and the like.
  • the voltage applied to the word line WL is appropriately limited, so that stabilization during the reset operation can be achieved.
  • the applied voltage applied to the word line WL after the start of the reset operation is controlled by detecting the current flowing through the bit line BL, so that the memory cell MC after the start of the reset operation is controlled. It is possible to control the applied voltage Vcell with higher accuracy.
  • the nonvolatile memory device according to the present technology can be applied to memory devices other than the resistance change type memory device (ReRAM), such as CBRAM, PCRAM, MRAM, and STTRAM.
  • ReRAM resistance change type memory device
  • the configuration related to the set operation has been described.
  • the configuration related to the reset operation has been described.
  • the configuration related to the set operation in the first embodiment, and the second operation described above A configuration combining the configuration related to the reset operation in the embodiment is also possible.
  • this technique can take the following composition.
  • a memory cell including a resistance variable element disposed at an intersection of the first wiring and the second wiring and having a resistance state that changes between a first resistance state and a second resistance state;
  • a write circuit for writing data to the memory cell by changing the resistance variable element from the first resistance state to the second resistance state;
  • the first wiring or the second wiring so that a current flowing through the first wiring or the second wiring by the writing circuit when the data is written is limited to a predetermined limit current value.
  • a current control unit for controlling the current flowing through The current control unit sets the predetermined limited current value as a first limited current value in a period before the variable resistance element changes to the second resistance state, and the variable resistance element includes the second variable current element.
  • a non-volatile memory device that changes the predetermined limit current value from the first limit current value to the second limit current value after changing to the resistance state of the first limit current value.
  • the nonvolatile memory device according to (1) wherein the first limited current value is lower than the second limited current value.
  • the current control unit changes the predetermined limit current value to the second limit current value after a predetermined period has elapsed since the write circuit started the data write operation. ).
  • the current control unit detects whether or not a current required for the resistance variable element to change to the second resistance state flows in the first wiring or the second wiring; The non-volatile memory device according to (1) or (2), wherein the predetermined limit current value is changed to the second limit current value in accordance with the detection result.
  • a memory cell including a resistance variable element disposed at an intersection of the first wiring and the second wiring and having a resistance state that changes between a first resistance state and a second resistance state;
  • a write circuit for erasing data stored in the memory cell by changing the resistance variable element from the second resistance state to the first resistance state;
  • a voltage controller for controlling the voltage applied to the second wiring so that the voltage applied to the second wiring by the write circuit is limited to a predetermined limit voltage value when erasing the data.
  • the voltage control unit sets the predetermined limit voltage value as a first limit voltage value during a period before the variable resistance element changes to the first resistance state, and the variable resistance element is the first variable voltage element.
  • a non-volatile memory device that changes the predetermined limit voltage value from the first limit voltage value to the second limit voltage value after changing to the resistance state.
  • the voltage control unit changes the predetermined limit voltage value to the second limit voltage value after a predetermined period has elapsed since the write circuit started the data erasing operation. ).
  • the voltage control unit detects whether or not a current required for the resistance variable element to change to the first resistance state flows through the first wiring, and according to the detection result
  • (11) For a memory cell including a resistance variable element that is arranged at an intersection of a first wiring and a second wiring and whose resistance state changes between a first resistance state and a second resistance state, Writing the data by changing the resistance variable element from the first resistance state to the second resistance state;
  • the first wiring or the second wiring is controlled so that a current flowing through the first wiring or the second wiring by the writing circuit when the data is written is limited to a predetermined limit current value. Controlling the current flowing in the wiring, and As the current control, in a period before the variable resistance element changes to the second resistance state, the predetermined limited current value is set as the first limited current value, and the variable resistance element is the second variable current element.
  • a control method for a non-volatile memory device wherein the predetermined limited current value is changed from the first limited current value to the second limited current value after changing to the resistance state of the non-volatile memory device.
  • the predetermined limited voltage value is set to the first limited voltage value, and the variable resistance element is the first variable voltage element.
  • a control method for a non-volatile memory device wherein the predetermined limit voltage value is changed from the first limit voltage value to the second limit voltage value after changing to the resistance state.

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Abstract

　本開示の不揮発性メモリ装置は、第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、抵抗変化型素子を第１の抵抗状態から第２の抵抗状態へと変化させることでメモリセルにデータの書き込みを行う書き込み回路と、データの書き込みを行う際に書き込み回路によって第１の配線または第２の配線に流される電流が所定の制限電流値に制限されるよう、第１の配線または第２の配線に流される電流を制御する電流制御部とを備える。電流制御部は、抵抗変化型素子が第２の抵抗状態へと変化する前の期間では所定の制限電流値を第１の制限電流値とし、抵抗変化型素子が第２の抵抗状態へと変化した後に、所定の制限電流値を第１の制限電流値から第２の制限電流値へと変更する。

Description

不揮発性メモリ装置、および不揮発性メモリ装置の制御方法
　本開示は、不揮発性記憶素子として抵抗変化型素子を用いた不揮発性メモリ装置、および不揮発性メモリ装置の制御方法に関する。
　不揮発性メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory：抵抗変化型メモリ）、ＣＢＲＡＭ（Conduction Bridge Random Access Memory：導電性ブリッジメモリ）、ＰＣＲＡＭ（Phase-Change Random Access Memory：相変化メモリ）、ＭＲＡＭ（Magnetoresistive Random Access Memory：磁気抵抗メモリ）、ＳＴＴＲＡＭ（Spin Transfer Torque Random Access Memory：スピン注入メモリ）などが知られている。ＲｅＲＡＭは、抵抗状態の変化によってデータを記憶する抵抗変化型素子を不揮発性記憶素子として用いている（例えば特許文献１，２参照）。
　また、上記不揮発性メモリを用いたメモリセルの構成として、１Ｒ（１ Resistor）タイプや１Ｄ１Ｒ（１ Diode １ Resistor）タイプが知られている。そのようなメモリセルを複数のビット線と複数のワード線との交差部に配置したクロスポイント型のメモリ装置が知られている。
特開２０１３－５８７７９号公報 特開２００９－２１７９０８号公報
　メモリセルに抵抗変化型素子を用いたクロスポイント型のメモリ装置において、データの書き込みは、例えばメモリセルに書き込みに必要な電圧を印加して抵抗変化型素子を高抵抗状態から低抵抗状態へと変化させることで行われる。このデータの書き込みは「セット」と呼ばれる。データの消去は、例えばメモリセルに消去に必要な電圧を印加して抵抗変化型素子を低抵抗状態から高抵抗状態へと変化させることで行われる。このデータの消去は「リセット」と呼ばれる。
　上記したデータの書き込みを行う際には、メモリセルの特性や書き込み特性の安定化を図るために、メモリセルに流れる電流を適切に制御する必要がある。また、上記したデータの消去を行う際には、メモリセルの特性や消去特性の安定化を図るために、メモリセルに印加する電圧を適切に制御する必要がある。
　上記特許文献１には、データ書き換え時に抵抗変化させるための電圧とは逆の極性のプレ電圧パルスをメモリセルに印加することで、書き換え回数が増加した場合の特性の安定化を図ることが提案されている。しかしながら、上記特許文献１では、１回１回のデータ書き換え時に生ずる瞬間的な電流または電圧の特性の乱れを安定化させることについては考慮されていない。
　また、上記特許文献２には、データの書き込み時にメモリセルに流れる電流値を所定のリミット値に制限することや、データの消去時にメモリセルに印加される電圧値を所定のリミット値に制限することなどが提案されている。上記特許文献２には、抵抗状態変化時に瞬間的に電流または電圧を制御することが提案されているが、抵抗状態変化時だけでなく抵抗状態変化後の状態の安定化を図るためには十分な制御ではない。
　従って、抵抗変化を伴う動作の安定化を図ることができるようにした不揮発性メモリ装置、および不揮発性メモリ装置の制御方法を提供することが望ましい。
　本開示の一実施の形態に係る不揮発性メモリ装置は、第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、抵抗変化型素子を第１の抵抗状態から第２の抵抗状態へと変化させることでメモリセルにデータの書き込みを行う書き込み回路と、データの書き込みを行う際に書き込み回路によって第１の配線または第２の配線に流される電流が所定の制限電流値に制限されるよう、第１の配線または第２の配線に流される電流を制御する電流制御部とを備えたものである。電流制御部は、抵抗変化型素子が第２の抵抗状態へと変化する前の期間では所定の制限電流値を第１の制限電流値とし、抵抗変化型素子が第２の抵抗状態へと変化した後に、所定の制限電流値を第１の制限電流値から第２の制限電流値へと変更する。
　本開示の一実施の形態に係る不揮発性メモリ装置の制御方法は、第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、抵抗変化型素子を第１の抵抗状態から第２の抵抗状態へと変化させることでデータの書き込みを行うことと、データの書き込みを行う際に書き込み回路によって第１の配線または第２の配線に流される電流が所定の制限電流値に制限されるよう、第１の配線または第２の配線に流される電流を制御することとを含み、電流の制御として、抵抗変化型素子が第２の抵抗状態へと変化する前の期間では所定の制限電流値を第１の制限電流値とし、抵抗変化型素子が第２の抵抗状態へと変化した後に、所定の制限電流値を第１の制限電流値から第２の制限電流値へと変更するものである。
　本開示の一実施の形態に係る不揮発性メモリ装置またはその制御方法では、書き込み回路によって、抵抗変化型素子を第１の抵抗状態から第２の抵抗状態へと変化させることでデータの書き込みが行われる。データの書き込みを行う際に書き込み回路によって第１の配線または第２の配線に流される電流は、抵抗変化型素子が第２の抵抗状態へと変化する前の期間では第１の制限電流値に制限され、抵抗変化型素子が第２の抵抗状態へと変化した後に、第２の制限電流値へと変更される。
　本開示の他の一実施の形態に係る不揮発性メモリ装置は、第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、抵抗変化型素子を第２の抵抗状態から第１の抵抗状態へと変化させることでメモリセルに記憶されたデータの消去を行う書き込み回路と、データの消去を行う際に書き込み回路によって第２の配線に印加される電圧が所定の制限電圧値に制限されるよう、第２の配線に印加される電圧を制御する電圧制御部とを備えたものである。電圧制御部は、抵抗変化型素子が第１の抵抗状態へと変化する前の期間では所定の制限電圧値を第１の制限電圧値とし、抵抗変化型素子が第１の抵抗状態へと変化した後に、所定の制限電圧値を第１の制限電圧値から第２の制限電圧値へと変更する。
　本開示の他の一実施の形態に係る不揮発性メモリ装置の制御方法は、第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、抵抗変化型素子を第２の抵抗状態から第１の抵抗状態へと変化させることでデータの消去を行うことと、データの消去を行う際に書き込み回路によって第２の配線に印加される電圧が所定の制限電圧値に制限されるよう、第２の配線に印加される電圧を制御することとを含み、電圧の制御として、抵抗変化型素子が第１の抵抗状態へと変化する前の期間では所定の制限電圧値を第１の制限電圧値とし、抵抗変化型素子が第１の抵抗状態へと変化した後に、所定の制限電圧値を第１の制限電圧値から第２の制限電圧値へと変更するものである。
　本開示の他の一実施の形態に係る不揮発性メモリ装置またはその制御方法では、書き込み回路によって、抵抗変化型素子を第２の抵抗状態から第１の抵抗状態へと変化させることでデータの消去が行われる。データの消去を行う際に書き込み回路によって第２の配線に印加される電圧は、抵抗変化型素子が第１の抵抗状態へと変化する前の期間では第１の制限電圧値に制限され、抵抗変化型素子が第１の抵抗状態へと変化した後に、第２の制限電圧値へと変更される。
　本開示の一実施の形態に係る不揮発性メモリ装置またはその制御方法によれば、書き込み回路によってデータの書き込みを行う際に、第１の配線または第２の配線に流される電流を適切に制限するようにしたので、書き込み動作時の安定化を図ることができる。
　本開示の他の一実施の形態に係る不揮発性メモリ装置またはその制御方法によれば、書き込み回路によってデータの消去を行う際に、第２の配線に印加される電圧を適切に制限するようにしたので、消去動作時の安定化を図ることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
不揮発性記憶素子として抵抗変化型素子を用いた抵抗変化型メモリ素子の第１の例を示す回路図である。 不揮発性記憶素子として抵抗変化型素子を用いたメモリ素子の第２の例を示す回路図である。 本開示の第１の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 メモリセルアレイの一構成例を示す回路図である。 図３に示した不揮発性メモリ装置における電流コンプライアンス回路の一構成例を示す回路図である。 選択素子の電圧－電流特性の一例を示す説明図である。 セット動作時における制限電流値を変えた場合のメモリセルを流れる電流のピークの違いを示す説明図である。 図３に示した不揮発性メモリ装置におけるセット動作の一例を示すタイミングチャートである。 第１の実施の形態の第１の変形例に係る不揮発性メモリ装置の一構成例を示す構成図である。 図９に示した不揮発性メモリ装置における電流コンプライアンス回路の一構成例を示す回路図である。 図９に示した不揮発性メモリ装置におけるセット動作の一例を示すタイミングチャートである。 第１の実施の形態の第２の変形例に係る不揮発性メモリ装置の一構成例を示す構成図である。 図１２に示した不揮発性メモリ装置における電流検出回路の一構成例を示す回路図である。 図１２に示した不揮発性メモリ装置におけるセット動作の一例を示すタイミングチャートである。 第２の実施の形態に係る不揮発性メモリ装置の一構成例を示す構成図である。 図１５に示した不揮発性メモリ装置における電圧切り替え回路の一構成例を示す回路図である。 図１５に示した不揮発性メモリ装置に対する比較例のリセット動作の一例を示すタイミングチャートである。 図１５に示した不揮発性メモリ装置におけるリセット動作の一例を示すタイミングチャートである。 第２の実施の形態の変形例に係る不揮発性メモリ装置の一構成例を示す構成図である。 図１９に示した不揮発性メモリ装置における電流検出回路の一構成例を示す回路図である。 図１９に示した不揮発性メモリ装置におけるリセット動作の一例を示すタイミングチャートである。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　０．抵抗変化型メモリ素子の説明
　　０．１　構成（図１、図２）
　　０．２　課題
　１．第１の実施の形態（ビット線に流れる電流を制御することによりセット動作を安定化させる不揮発性メモリ装置）（図３～図８）
　　１．１　構成
　　　１．１．１　不揮発性メモリ装置の全体構成例（図３、図４）
　　　１．１．２　電流コンプライアンス回路の構成例（図５）
　　１．２　動作
　　　１．２．１　セット動作（図６～図８）
　　１．３　効果
　２．第１の実施の形態の第１の変形例（ワード線に流れる電流を制御することによりセット動作を安定化させる不揮発性メモリ装置）（図９～図１１）
　　２．１　構成
　　　２．１．１　不揮発性メモリ装置の全体構成例（図９）
　　　２．１．２　電流コンプライアンス回路の構成例（図１０）
　　２．２　動作
　　　２．２．１　セット動作（図１１）
　　２．３　効果
　３．第１の実施の形態の第２の変形例（電流検出制御によりセット動作を安定化させる不揮発性メモリ装置）（図１２～図１４）
　　３．１　構成
　　　３．１．１　不揮発性メモリ装置の全体構成例（図１２）
　　　３．１．２　電流検出回路の構成例（図１３）
　　３．２　動作
　　　３．２．１　セット動作（図１４）
　　３．３　効果
　４．第２の実施の形態（タイミング制御によりリセット動作を安定化させる不揮発性メモリ装置）（図１５～図１８）
　　４．１　構成
　　　４．１．１　不揮発性メモリ装置の全体構成例（図１５）
　　　４．１．２　電圧切り替え回路の構成例（図１６）
　　４．２　動作
　　　４．２．１　リセット動作（図１７、図１８）
　　４．３　効果
　５．第２の実施の形態の変形例（電流検出制御によりリセット動作を安定化させる不揮発性メモリ装置）（図１９～図２１）
　　５．１　構成
　　　５．１．１　不揮発性メモリ装置の全体構成例（図１９）
　　　５．１．２　電流検出回路の構成例（図２０）
　　５．２　動作
　　　５．２．１　リセット動作（図２１）
　　５．３　効果
　６．その他の実施の形態
＜０．抵抗変化型メモリ素子の説明＞
［０．１　構成］
　図１は、不揮発性記憶素子として抵抗変化型素子ＶＲを用いた抵抗変化型メモリ素子の第１の例を示している。図２は、抵抗変化型メモリ素子の第２の例を示している。
　図１に示した抵抗変化型メモリ素子は、抵抗変化型素子ＶＲと３端子のＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＥとからなる１Ｔ１Ｒ（１ Transistor １ Resistor）タイプのメモリセルＭＣを有する構造となっている。ＭＯＳトランジスタＴＥのゲート端子はワード線ＷＬに接続され、ドレイン端子はビット線ＢＬに接続され、ソース端子は抵抗変化型素子ＶＲを介してソース線ＳＬに接続されている。ビット線ＢＬおよびソース線ＳＬにはそれぞれ、配線抵抗ＲBL，ＲSLが存在する。ビット線ＢＬおよびソース線ＳＬにはまた、それぞれ寄生容量ＣBL，ＣSLが存在する。
　１Ｔ１Ｒタイプの抵抗変化型メモリ素子を用いてメモリセルアレイを構成する場合、ビット線ＢＬ、ワード線ＷＬ、およびソース線ＳＬの３本の配線が必要となり、クロスポイント型のメモリ装置の長所であるメモリセルＭＣの高密度配置が困難となる。１Ｔ１Ｒタイプでは、ワード線ＷＬによってメモリセルＭＣの電流値を制御できる。これによって抵抗変化型素子ＶＲの抵抗変化時のビット線ＢＬとワード線ＷＬとの電圧変化を抑制できる。
　図２に示した抵抗変化型メモリ素子は、抵抗変化型素子ＶＲと選択素子ＳＥとを直列接続した１Ｓ１Ｒ（１ Selector １ Resistor）タイプのメモリセルＭＣを有する構造となっている。なお、図２では１Ｓ１ＲタイプのメモリセルＭＣとして、選択素子ＳＥにダイオードを用いた１Ｄ１Ｒ（１ Diode １ Resistor）タイプのメモリセルＭＣの構造を示す。
　このような１Ｄ１ＲタイプのメモリセルＭＣを、複数のビット線ＢＬと複数のワード線ＷＬとの交差部に配置することでクロスポイント型のメモリ装置が構成される。そのようなクロスポイント型のメモリ装置において、ビット線ＢＬは抵抗変化型素子ＶＲの一端に接続され、ワード線ＷＬは選択素子ＳＥの一端に接続される。ビット線ＢＬおよびワード線ＷＬにはそれぞれ、配線抵抗ＲBL，ＲWLが存在する。ビット線ＢＬおよびワード線ＷＬにはまた、それぞれ寄生容量ＣBL，ＣWLが存在する。
　抵抗変化型メモリ素子において、抵抗変化型素子ＶＲの抵抗状態は高抵抗状態と低抵抗状態とに変化し、記憶されるデータ値は例えば高抵抗状態であれば“０”、低抵抗状態であれば“１”と区別される。
［０．２　課題］
　クロスポイント型のメモリ装置においては、高密度なメモリセルアレイを実現するために、１Ｄ１Ｒタイプのように選択素子ＳＥに３端子のＭＯＳトランジスタＴＥではなく、２端子の選択素子ＳＥが用いられることが多い。そのため、選択素子ＳＥが電流を制限するための機能を持たない。
（セット動作時の課題）
　１Ｄ１Ｒタイプでは、１Ｔ１ＲタイプのメモリセルＭＣで一般的に行われてきたような書き込み（セット）動作時に必要な電流の制御を、選択素子ＳＥで行うことができない。従って、１Ｄ１Ｒタイプでは、電流の制御はビット線ＢＬまたはワード線ＷＬの末端で行う必要がある。そのため、１Ｄ１Ｒタイプでは、抵抗変化型素子ＶＲが高抵抗状態から低抵抗状態へと変化する際に、ビット線ＢＬまたはワード線ＷＬの容量に蓄積された電荷の移動がメモリセルＭＣを通して行われる。この際、抵抗変化型素子ＶＲに過度な過渡電流が流れ、抵抗変化型素子ＶＲの破壊や特性の劣化を引き起こす可能性がある。
（リセット動作時の課題）
　抵抗変化型メモリ素子においては、消去（リセット）動作時に、低抵抗状態の抵抗変化型素子ＶＲの抵抗状態を反転させるために必要な電流を流すための電圧Ｖｔｈと、抵抗変化型素子ＶＲが高抵抗状態へ変化した後、その高抵抗状態の特性を安定させるために必要なある一定の範囲の電圧Ｖhrs＿limitとの２種類の電圧が存在する。
　高抵抗状態の特性を安定させるための所定範囲の電圧Ｖhrs＿limitは、所定の範囲よりも低い電圧では抵抗変化型素子ＶＲの抵抗値が所望よりも低いものになってしまい、高いと抵抗変化型素子ＶＲの劣化や破壊をもたらす。リセット動作時にメモリセルＭＣに、ある一定の電圧を印可した場合、高抵抗状態へ変化した後の抵抗変化型素子ＶＲに上記の所定の範囲外の電圧が印可される可能性がある。また、高抵抗状態の特性を安定させるために必要な電圧の範囲は、メモリセルＭＣの温度特性やそのほかの特性のばらつき、印可電圧のばらつき、などにより多様なばらつきを持つので、そのばらつきをすべて満たした限られた電圧範囲内の電圧を印可する必要がある。
　抵抗変化型メモリ素子においては、上記のように、リセット動作時に、メモリセルＭＣが高抵抗状態へ変化した後、高抵抗状態の特性を安定させるために必要な電圧範囲が存在するが、選択素子ＳＥにスナップ特性を持つような素子を使用した場合、その動作過程においてそのスナップ特性により、一般に選択素子ＳＥをスナップさせるためメモリセルＭＣに、より高い電圧を印可する必要がある。
　選択素子ＳＥがスナップ電圧に達するとメモリセルＭＣに流れる電流は急増し、抵抗変化型素子ＶＲに印可される電圧が瞬時に上昇するため、リセット後の高抵抗状態のメモリセルＭＣに過度な電圧が印可される可能性がある。
　さらに上記と同様に、その電圧範囲はメモリセルＭＣの特性ばらつき、メモリセルＭＣの温度特性、印可電圧のばらつき、などにより多様なばらつきを持つため、クロスポイント型のメモリ装置において選択素子ＳＥにスナップ特性を持つ素子を使用した場合には、より狭い範囲で電圧を制御する必要がある。
＜１．第１の実施の形態＞
　本実施の形態では、上述の１Ｄ１Ｒタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。
［１．１　構成］
（１．１．１　不揮発性メモリ装置の全体構成例）
　図３は、本開示の第１の実施の形態に係る不揮発性メモリ装置１の全体構成の一例を示している。この不揮発性メモリ装置１は、電流制御部３と、制御回路１０と、メモリセルアレイ１１と、ビット線デコーダ１２と、ワード線デコーダ１３と、読み出し／書き込み回路１５とを備えている。電流制御部３は、電流コンプライアンス回路１４と、タイミング制御回路２０とを含んでいる。
　メモリセルアレイ１１は、不揮発性の抵抗変化型素子ＶＲと、２端子型の選択素子ＳＥとを直列に接続したメモリセルＭＣを、複数のビット線ＢＬと複数のワード線ＷＬとの複数の交差部に垂直に配置したクロスポイント型のメモリセルアレイである。図４に、その等価回路図を示す。図４には、３本のビット線ＢＬ０，ＢＬ１，ＢＬ２と３本のワード線ＷＬ０，ＷＬ１，ＷＬ２との交差部にメモリセルＭＣが配置された例を示しているが、ビット線ＢＬとワード線ＷＬ、およびメモリセルＭＣの数は図示した例に限定されない。
　メモリセルアレイ１１では、外部からのアドレス入力によって指定されるメモリセルＭＣにデータを書き込むことができる。また、アドレス入力により指定されるメモリセルＭＣに記憶されたデータを読み出すことができる。メモリセルＭＣに記憶されるデータ値は抵抗変化型素子ＶＲの抵抗状態で区別される。例えば高抵抗状態であれば“０”、低抵抗状態であれば“１”と区別される。
　制御回路１０には、外部からの制御信号やアドレスを示す信号が入力される。また、制御回路１０と読み出し／書き込み回路１５とには、読み出しデータと書き込みデータとが入出力される。読み出し／書き込み回路１５は、メモリセルアレイ１１に記憶するデータの書き込みと、メモリセルアレイ１１に記憶されたデータの読み出し動作を行う。
　ビット線デコーダ１２は、メモリセルアレイ１１の各ビット線ＢＬに接続され、アドレス線から入力された列アドレスによって、対応するビット線ＢＬを選択する（選択ビット線）。また、この際選択されなかったビット線ＢＬをすべて非選択ビット線と呼ぶ。
　ワード線デコーダ１３は、メモリセルアレイ１１の各ワード線ＷＬに接続され、アドレス線から入力された行アドレスによって、対応するワード線ＷＬを選択する（選択ワード線）。また、この際選択されなかったワード線ＷＬをすべて非選択ワード線と呼ぶ。
　読み出し／書き込み回路１５は、データ「１」を書き込む動作を行う際、すなわち、メモリセルＭＣの抵抗変化型素子ＶＲを第１の抵抗状態（高抵抗状態）から第２の抵抗状態（低抵抗状態）へと変化させる書き込み（セット）動作を行う際に、データ「１」を書き込むビット線ＢＬをセット動作に必要な所定の電圧（セット電圧）にドライブする回路を含んでいる。
　電流制御部３は、データの書き込みを行う際に読み出し／書き込み回路１５によって第１の配線（ビット線ＢＬ）に流される電流が所定の制限電流値に制限されるよう、ビット線ＢＬに流される電流を制御するものである。電流制御部３は、抵抗変化型素子ＶＲが低抵抗状態へと変化する前の期間では所定の制限電流値を第１の制限電流値（後述の初期制限電流値Ｉset＿ini）とし、抵抗変化型素子ＶＲが低抵抗状態へと変化した後に、所定の制限電流値を第１の制限電流値から第２の制限電流値（後述のセット電流値Ｉｓｅｔ）へと変更する。
　タイミング制御回路２０は、セット動作開始後、一定時間経過すると、所定の制限電流値を第２の制限電流値へと変更するよう、電流コンプライアンス回路１４に制限電流値を変更するタイミング制御信号を送る回路である。
（１．１．２　電流コンプライアンス回路の構成例）
　電流コンプライアンス回路１４は、ビット線ＢＬに流れる電流を所定の制限電流値に制限するための回路である。電流コンプライアンス回路１４の回路例を図５に示す。
　電流コンプライアンス回路１４は、図５に示したように、互いのゲート端子が接続されたＰＭＯＳ型のトランジスタＴ１１，Ｔ１２と、定電流源３３とを有している。トランジスタＴ１１はビット線ＢＬに接続されている。
　トランジスタＴ１１，Ｔ１２と定電流源３３は、カレントミラー回路を構成している。トランジスタＴ１１が飽和領域で動作する場合、所定の制限電流となるコンプライアンス電流Ｉｃｏｍｐとして、定電流源３３の定電流をビット線ＢＬに供給する。
［１．２　動作］
（１．２．１　セット動作）
　次に、図７および図８を参照して、本実施の形態におけるセット動作の一例を説明する。図７および図８において、上段には横軸を時間、縦軸を電圧値とした電圧波形を示す。下段には横軸を時間、縦軸を電流値とした電流波形を示す。
　読み出し／書き込み回路１５は、最初に、ビット線デコーダ１２とワード線デコーダ１３とを介して、セット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｃｏｍｍｏｎにドライブする（図８）。また、電流コンプライアンス回路１４は、その制限電流値を初期制限電流値に設定する。
　セット動作が開始されると、読み出し／書き込み回路１５とワード線デコーダ１３は、選択ワード線を接地電位Ｖｓｓにドライブする。同時に、読み出し／書き込み回路１５とビット線デコーダ１２は、選択ビット線をセット電圧Ｖｓｅｔにドライブする。このとき、ビット線ＢＬのドライブは、電流コンプライアンス回路１４によりその電流によってドライブされ、その電流値が制限される。
　メモリセルＭＣ内の選択素子ＳＥに印可される電圧が上昇すると、図６に示されるような選択素子ＳＥの特性によって、メモリセルＭＣに電流が流れるようになる。その時点において、もしくは、さらにメモリセルＭＣに印可される電圧が上昇し、メモリセルＭＣ内の高抵抗状態の抵抗変化型素子ＶＲに低抵抗状態への変化に必要な所定の電圧Ｖｔｈが印可されると、抵抗変化型素子ＶＲは低抵抗状態へと変化する（図８の時刻ｔ０）。
　そのときビット線ＢＬに充電されていた電荷は、抵抗値の低下とともにメモリセルＭＣを通してワード線ＷＬへと移動する。一方、低抵抗状態へ変化する瞬間までのビット線ＢＬの電圧は、電流コンプライアンス回路１４が、コンプライアンス電流Ｉｃｏｍｐとして、初期電流を小さく制限しているため、それに応じて低いスルーレートで上昇する。このとき、コンプライアンス電流Ｉｃｏｍｐの初期制限電流値をＩset＿ini（第１の制限電流値）、ビット線容量をＣｂｌとすると、スルーレートはΔｔ／Δｖ＝Ｃｂｌ／Ｉset＿iniで表される。
　ビット線ＢＬの電圧上昇が緩やかに行われることにより、低抵抗状態への変化は緩やかに行われ、低抵抗状態へ変化する際の、メモリセルＭＣを通してワード線ＷＬに移動するビット線ＢＬの電荷による電流のピーク値は、電流を制限しない場合や、より高い電流値に制限している場合に比較して小さくなる。
　メモリセルＭＣが低抵抗状態へ変化したのち、タイミング制御回路２０は電流コンプライアンス回路１４に制限電流としてのコンプライアンス電流Ｉｃｏｍｐを変更するよう、タイミング制御信号を送る。電流コンプライアンス回路１４は、タイミング制御信号に基づいて、制限電流値を、セット動作のうち低抵抗状態の抵抗値とその安定化に必要なセット電流値Ｉｓｅｔ（第２の制限電流値）に設定する。その後、上記の低抵抗状態の安定に必要なセット電流値Ｉｓｅｔを必要な時間印可して、セット動作を終了する。
　ここで、図７を参照して、ビット線ＢＬの電圧を電流駆動で上昇させたときの制限電流値によるピーク電流の違いを説明する。図７には、コンプライアンス電流Ｉｃｏｍｐとしての制限電流値をＩｃｏｍｐ１にした場合と、制限電流値をＩｃｏｍｐ１よりも小さいＩｃｏｍｐ２にした場合の特性を示す。
　図７には、制限電流値をＩｃｏｍｐ１にした場合のビット線ＢＬの電圧をＢＬ（１）、メモリセルＭＣを流れる電流をＩｃｅｌｌ（１）として示す。また、制限電流値をＩｃｏｍｐ２にした場合のビット線ＢＬの電圧をＢＬ（２）、メモリセルＭＣを流れる電流をＩｃｅｌｌ（２）として示す。
　ビット線ＢＬが高抵抗状態から低抵抗状態へと変化する際の電圧の上昇率は制限電流値を大きくした場合（Ｉｃｏｍｐ１）の方が大きくなり、メモリセルＭＣを流れる電流のピークも大きくなる。制限電流値を小さくした場合（Ｉｃｏｍｐ２）、低抵抗状態へと変化する際の電圧の上昇率が小さくなり、低抵抗状態への変化が緩やかになることによって、メモリセルＭＣを流れる電流のピークも小さくなる。
　図８に示した動作例では、まず、制限電流値として初期制限電流値Ｉset＿ini（第１の制限電流値）を設定し、セット動作を開始する。それによって低抵抗状態へ変化する際のピーク電流を抑えている（図８のＩcell＿1）。次に時刻ｔ１において制限電流値を本来のセット動作に必要なセット電流値Ｉｓｅｔ（第２の制限電流値）に設定しなおす。それにより、メモリセルＭＣにはセット動作に必要なセット電流値Ｉｓｅｔを流すことができる（図８のＩcell＿2）。
［１．３　効果］
　本実施の形態によれば、セット動作を行う際に、ビット線ＢＬに流される電流を適切に制限するようにしたので、セット動作時の安定化を図ることができる。本実施の形態によれば、セット動作時において、抵抗変化前のビット線ＢＬの電圧のスルーレートを低くすることにより、メモリセルＭＣに流れる過渡的な電流のピーク値を減少させることができ、メモリセルＭＣの特性劣化や破壊を防ぐことができる。また、抵抗変化後は所定のセット電流値Ｉｓｅｔを流すことができるので、安定した特性を得ることが可能である。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。以降の他の実施の形態および変形例についても同様である。
＜２．第１の実施の形態の第１の変形例＞
　次に、本開示の第１の実施の形態の第１の変形例について説明する。以下では、上記第１の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［２．１　構成］
（２．１．１　不揮発性メモリ装置の全体構成例）
　図９は、本開示の第１の実施の形態の第１の変形例に係る不揮発性メモリ装置１－１の全体構成の一例を示している。この不揮発性メモリ装置１－１は、図３の不揮発性メモリ装置１における電流コンプライアンス回路１４およびタイミング制御回路２０を含む電流制御部３に代えて、電流コンプライアンス回路１４Ａおよびタイミング制御回路２０Ａを含む電流制御部３Ａを備えている。図３における電流コンプライアンス回路１４およびタイミング制御回路２０は、ビット線ＢＬに流れる電流を制御するためのものであるが、本変形例における電流コンプライアンス回路１４Ａおよびタイミング制御回路２０Ａは、ワード線ＷＬに流れる電流を制御するためのものである。その他の構成は、図３の不揮発性メモリ装置１の構成と略同様であってもよい。また、メモリセルＭＣの構成は、上述の１Ｄ１Ｒタイプである場合を例に説明する。
　電流制御部３Ａは、データの書き込みを行う際に読み出し／書き込み回路１５によって第２の配線（ワード線ＷＬ）に流される電流が所定の制限電流値に制限されるよう、ワード線ＷＬに流される電流を制御するものである。タイミング制御回路２０Ａは、セット動作開始後、一定時間経過すると、制限電流値を第２の制限電流値へと変更するよう、電流コンプライアンス回路１４Ａに制限電流値を変更するタイミング制御信号を送る回路である。
（２．１．２　電流コンプライアンス回路の構成例）
　電流コンプライアンス回路１４Ａは、ワード線ＷＬに流れる電流を所定の制限電流値に制限するための回路である。電流コンプライアンス回路１４Ａの回路例を図１０に示す。
　電流コンプライアンス回路１４Ａは、図１０に示したように、互いのゲート端子が接続されたＮＭＯＳ型のトランジスタＴ１１Ａ，Ｔ１２Ａと、定電流源３３Ａとを有している。トランジスタＴ１１Ａはワード線ＷＬに接続されている。
　トランジスタＴ１１Ａ，Ｔ１２Ａと定電流源３３Ａは、カレントミラー回路を構成している。トランジスタＴ１１Ａが飽和領域で動作する場合、所定の制限電流となるコンプライアンス電流Ｉｃｏｍｐとして、定電流源３３Ａの定電流をワード線ＷＬに供給する。
［２．２　動作］
（２．２．１　セット動作）
　次に、図１１を参照して、本変形例におけるセット動作の一例を説明する。図１１において、上段には横軸を時間、縦軸を電圧値とした電圧波形を示す。下段には横軸を時間、縦軸を電流値とした電流波形を示す。
　読み出し／書き込み回路１５は、最初に、ビット線デコーダ１２とワード線デコーダ１３とを介して、セット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｃｏｍｍｏｎにドライブする。
　セット動作が開始されると、読み出し／書き込み回路１５とワード線デコーダ１３は、選択ワード線を接地電位Ｖｓｓにドライブする。同時に、読み出し／書き込み回路１５とビット線デコーダ１２は、選択ビット線をセット電圧Ｖｓｅｔにドライブする。このとき、ワード線ＷＬのドライブは、電流コンプライアンス回路１４Ａによりその電流によってドライブされ、その電流値が制限される。
　メモリセルＭＣ内の選択素子ＳＥに印可される電圧が上昇すると図６に示されるような選択素子ＳＥの特性によって、メモリセルＭＣに電流が流れるようになる。その時点において、もしくは、さらにメモリセルＭＣに印可される電圧が上昇し、メモリセルＭＣ内の高抵抗状態の抵抗変化型素子ＶＲに低抵抗状態への変化に必要な所定の電圧Ｖｔｈが印可されると、抵抗変化型素子ＶＲは低抵抗状態へと変化する（図１１の時刻ｔ０）。
　そのときビット線ＢＬに充電されていた電荷は、抵抗値の低下とともにメモリセルＭＣを通してワード線ＷＬへと移動する。一方、低抵抗状態へ変化する瞬間までのワード線ＷＬの電圧は、電流コンプライアンス回路１４Ａが、コンプライアンス電流Ｉｃｏｍｐとして、初期電流を小さく制限しているため、それに応じて低いスルーレートで下降する。このとき、コンプライアンス電流Ｉｃｏｍｐの初期制限電流値をＩset＿ini（第１の制限電流値）、ワード線容量をＣｗｌとすると、スルーレートはΔｔ／Δｖ＝Ｃｗｌ／Ｉset＿iniで表される。
　ワード線ＷＬの電圧下降が緩やかに行われることにより、低抵抗状態への変化は緩やかに行われ、低抵抗状態へ変化する際の、メモリセルＭＣを通してワード線ＷＬに移動するビット線ＢＬの電荷による電流のピーク値は、電流を制限しない場合や、より高い電流値に制限している場合に比較して小さくなる。
　メモリセルＭＣが低抵抗状態へ変化したのち、タイミング制御回路２０Ａは電流コンプライアンス回路１４Ａに制限電流としてのコンプライアンス電流Ｉｃｏｍｐを変更するよう、タイミング制御信号を送る。電流コンプライアンス回路１４Ａは、タイミング制御信号に基づいて、制限電流値を、セット動作のうち低抵抗状態の抵抗値とその安定化に必要なセット電流値Ｉｓｅｔ（第２の制限電流値）に設定する。その後、上記の低抵抗状態の安定に必要なセット電流値Ｉｓｅｔを必要な時間印可して、セット動作を終了する。
　図１１に示した動作例では、ビット線ＢＬがセット電圧Ｖｓｅｔによる電圧駆動、ワード線ＷＬが電流コンプライアンス回路１４Ａの制御による電流駆動になる点が、図８に示した動作例とは異なっている。
［２．３　効果］
　本変形例によれば、セット動作を行う際に、ワード線ＷＬに流される電流を適切に制限するようにしたので、セット動作時の安定化を図ることができる。本変形例によれば、セット動作時において、抵抗変化前のワード線ＷＬの電圧のスルーレートを低くすることにより、メモリセルＭＣに流れる過渡的な電流のピーク値を減少させることができ、メモリセルＭＣの特性劣化や破壊を防ぐことができる。また、抵抗変化後は所定のセット電流値Ｉｓｅｔを流すことができるので、安定した特性を得ることが可能である。
＜３．第１の実施の形態の第２の変形例＞
　次に、本開示の第１の実施の形態の第２の変形例について説明する。以下では、上記第１の実施の形態または第１の実施の形態の第１の変形例と同様の構成および作用を有する部分については、適宜説明を省略する。
［３．１　構成］
（３．１．１　不揮発性メモリ装置の全体構成例）
　図１２は、本開示の第１の実施の形態の第２の変形例に係る不揮発性メモリ装置１－２の全体構成の一例を示している。この不揮発性メモリ装置１－２は、図３の不揮発性メモリ装置１における電流コンプライアンス回路１４およびタイミング制御回路２０を含む電流制御部３に代えて、電流コンプライアンス回路１４および電流検出回路２２を含む電流制御部３Ｂを備えている。その他の構成は、図３の不揮発性メモリ装置１の構成と略同様であってもよい。また、メモリセルＭＣの構成は、上述の１Ｄ１Ｒタイプである場合を例に説明する。
（３．１．２　電流検出回路の構成例）
　電流制御部３Ｂは、抵抗変化型素子ＶＲが第２の抵抗状態（低抵抗状態）へと変化するのに必要とされる電流が第１の配線（ビット線ＢＬ）に流れたか否かを検出し、その検出結果に応じて所定の制限電流値を第２の制限電流値へと変更するものである。電流検出回路２２は、ビット線ＢＬに流れる電流を検出し、電流コンプライアンス回路１４へと検出結果を出力する。電流検出回路２２の回路例を図１３に示す。
　電流検出回路２２は、図１３に示したように、インバータＩＮＶ１，ＩＮＶ２と、コンパレータＣＰ１と、ＮＭＯＳ型のトランジスタＴ１，Ｔ２と、電流検出抵抗Ｒ１とを備えた構成であってもよい。
　コンパレータＣＰ１の非反転入力端子（＋）には、電流検出抵抗Ｒ１に接続されたビット線ＢＬが接続されている。コンパレータＣＰ１の反転入力端子（－）には、基準電流Ｉｒｅｆが入力される。コンパレータＣＰ１は、ビット線ＢＬの電流値が基準電流Ｉｒｅｆよりも大きいときには検出信号としてｈｉｇｈを出力し、小さいときには検出信号としてｌｏｗを出力する電流検知回路となっている。
　セット動作を開始する場合には事前にトランジスタＴ２のゲートに初期化パルスｉｎｔ＿ｐｌｓを印加し、インバータＩＮＶ１，ＩＮＶ２からなるラッチを初期化する。ラッチが初期化されると、出力Ｉｉｎｉ＿ｅｎはｈｉｇｈとなり、出力Ｉｓｅｔ＿ｅｎはｌｏｗとなる。
　トランジスタＴ１は、ラッチが初期化状態にあるときは電流検知回路とラッチを接続し、電流検知回路が検出信号としてｈｉｇｈを出力すると、出力Ｉｉｎｉ＿ｅｎがｌｏｗとなることで、電流検知回路とラッチの接続をオフにする。そうすることにより、１回のセット動作中には１回だけビット線ＢＬの電流の上昇が検出される。
［３．２　動作］
（３．２．１　セット動作）
　次に、図１４を参照して、本変形例におけるセット動作の一例を説明する。図１４において、上段には横軸を時間、縦軸を電圧値としたビット線ＢＬおよびワード線ＷＬの電圧波形を示す。中段には横軸を時間、縦軸を電流値としたビット線ＢＬの電流波形を示す。下段には縦軸を電圧値とした電流検出回路２２の検出信号の電圧波形を示す。
　読み出し／書き込み回路１５は、最初に、ビット線デコーダ１２とワード線デコーダ１３とを介して、セット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｃｏｍｍｏｎにドライブする。
　次に、セット動作が開始され、メモリセルＭＣ内の高抵抗状態の抵抗変化型素子ＶＲに低抵抗状態への変化に必要な所定の電圧Ｖｔｈが印可されると、抵抗変化型素子ＶＲが低抵抗状態へと変化する（図１４の時刻ｔ０）。ここまでの動作は上記図８の動作例と同様である。
　ここで、電流検出回路２２は、低抵抗状態への変化に必要な電流がビット線ＢＬに流れたことを基準電流Ｉｒｅｆをしきい値電流として検出する。電流検出回路２２がビット線ＢＬの電流ＩBLが基準電流Ｉｒｅｆを超えたことを検出すると、電流コンプライアンス回路１４は制限電流としてのコンプライアンス電流Ｉｃｏｍｐを変更する。電流コンプライアンス回路１４は、制限電流値を、セット動作のうち低抵抗状態の抵抗値とその安定化に必要なセット電流値Ｉｓｅｔ（第２の制限電流値）に設定する。その後、上記の低抵抗状態の安定に必要なセット電流値Ｉｓｅｔを必要な時間印可して、セット動作を終了する。
　図１４に示した動作例では、まず、制限電流値として初期制限電流値Ｉset＿ini（第１の制限電流値）を設定し、セット動作を開始する。それによって低抵抗状態へ変化する際のピーク電流を抑えている（図１４のＩcell＿1）。次に電流検出回路２２によって低抵抗状態への変化が検出されたタイミングで、制限電流値を本来のセット動作に必要なセット電流値Ｉｓｅｔ（第２の制限電流値）に設定しなおす。それにより、メモリセルＭＣにはセット動作に必要なセット電流値Ｉｓｅｔを流すことができる（図１４のＩcell＿2）。
［３．３　効果］
　本変形例によれば、セット動作を行う際に、ビット線ＢＬに流される電流を適切に制限するようにしたので、セット動作時の安定化を図ることができる。本変形例によれば、ビット線ＢＬに流れる電流を検出することにより、セット後の電流をより高精度に制御することが可能になる。
＜４．第２の実施の形態＞
　次に、本開示の第２の実施の形態について説明する。以下では、上記第１の実施の形態およびその変形例と同様の構成および作用を有する部分については、適宜説明を省略する。
［４．１　構成］
（４．１．１　不揮発性メモリ装置の全体構成例）
　図１５は、本開示の第２の実施の形態に係る不揮発性メモリ装置２の全体構成の一例を示している。この不揮発性メモリ装置２は、図３の不揮発性メモリ装置１の構成に対して、電流制御部３に代えてタイミング制御回路２０Ｂを含む電圧制御部４を備えている。その他の構成は、図３の不揮発性メモリ装置１の構成と略同様であってもよい。また、メモリセルＭＣの構成は、上述の１Ｄ１Ｒタイプである場合を例に説明する。
　また、本実施の形態では、データの消去を行うリセット動作として、メモリセルＭＣにデータ「０」を書き込む動作を例に説明する。また、メモリセルＭＣの抵抗変化型素子ＶＲを第２の抵抗状態（低抵抗状態）から第１の抵抗状態（高抵抗状態）へと変化させることでリセット動作を行う場合を例に説明する。
　電圧制御部４は、データの消去を行う際に読み出し／書き込み回路１５Ａによって第２の配線（ワード線ＷＬ）に印加される電圧が所定の制限電圧値に制限されるよう、ワード線ＷＬに印加される電圧を制御するものである。電圧制御部４は、抵抗変化型素子ＶＲが高抵抗状態へと変化する前の期間では所定の制限電圧値を第１の制限電圧値（後述の初期リセット電圧Ｖｒｅｓｅｔ１）とし、抵抗変化型素子ＶＲが高抵抗状態へと変化した後に、所定の制限電圧値を第１の制限電圧値から第２の制限電圧値（後述の後期リセット電圧Ｖｒｅｓｅｔ２）へと変更する。
　タイミング制御回路２０Ｂは、リセット動作開始後、一定時間経過すると、所定の制限電圧値を第２の制限電圧値へと変更するよう、読み出し／書き込み回路１５Ａにワード線ＷＬをドライブする電圧を変更するためのタイミング制御信号を送る回路である。
（４．１．２　電圧切り替え回路の構成例）
　読み出し／書き込み回路１５Ａは、データ「０」を書き込む（リセット）ワード線ＷＬをリセットに必要な所定の電圧Ｖｒｅｓｅｔ（（初期リセット電圧Ｖｒｅｓｅｔ１または後期リセット電圧Ｖｒｅｓｅｔ２）にドライブする回路を含んでいる。この回路はワード線ＷＬに印可する電圧を切り替える機能を持つ。図１６に、その電圧切り替え回路２３の回路例を示す。
　電圧切り替え回路２３は、図１６に示したように、ＰＭＯＳ型のトランジスタＴ３，Ｔ４と、ＮＭＯＳ型のトランジスタＴ５と、ＡＮＤ回路ＡＮＤ１とを備えた構成であってもよい。トランジスタＴ５のゲート端子はＡＮＤ回路ＡＮＤ１の出力端子に接続されている。
　電圧切り替え回路２３では、第１のリセットイネーブル信号／ｒｅｓｅｔ＿ｅｎ１がｈｉｇｈのとき、トランジスタＴ３がオンとなり、ワード線ＷＬの電圧を初期リセット電圧Ｖｒｅｓｅｔ１にする。また、第２のリセットイネーブル信号／ｒｅｓｅｔ＿ｅｎ２がｈｉｇｈのときトランジスタＴ４がオンとなり、ワード線ＷＬの電圧を後期リセット電圧Ｖｒｅｓｅｔ２にする。第１のリセットイネーブル信号／ｒｅｓｅｔ＿ｅｎ１と第２のリセットイネーブル信号／ｒｅｓｅｔ＿ｅｎ２は同時にｈｉｇｈになることは許されない。第１のリセットイネーブル信号／ｒｅｓｅｔ＿ｅｎ１と第２のリセットイネーブル信号／ｒｅｓｅｔ＿ｅｎ２とが同時にｌｏｗの場合、ＡＮＤ回路ＡＮＤ１はｈｉｇｈを出力し、トランジスタＴ５がオンとなり、トランジスタＴ３，Ｔ４はオフとなる。この場合、ワード線ＷＬは非選択となり、その電圧は共通電圧Ｖｃｏｍｍｏｎとなる。
［４．２　動作］
（４．２．１　リセット動作）
　本実施の形態におけるリセット動作を説明する前に、図１７を参照して本実施の形態に対する比較例のリセット動作を説明する。図１７には、横軸を時間、縦軸を電圧値とした電圧波形を示す。図１７において、Ｖｃｅｌｌは選択されたメモリセルＭＣに印可される電圧を表す。
　読み出し／書き込み回路１５Ａは、最初に、ビット線デコーダ１２とワード線デコーダ１３とを介して、リセット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｃｏｍｍｏｎにドライブする。
　リセット動作が開始されると、読み出し／書き込み回路１５Ａとビット線デコーダ１２は、選択ビット線を接地電位Ｖｓｓにドライブする。同時に、読み出し／書き込み回路１５Ａとワード線デコーダ１３は、選択ワード線を所定の制限電圧としてリセット電圧Ｖｒｅｓｅｔにドライブする。
　低抵抗状態のメモリセルＭＣに対して、高抵抗状態への変化に必要な電流を流すことのできる所定の電圧Ｖｔｈ’が時刻ｔ０において印可されると、メモリセルＭＣは高抵抗状態へと変化する。その後、ワード線ＷＬがリセット電圧Ｖｒｅｓｅｔに到達し必要な時間が経過するとリセット動作は終了する。ここで、リセット電圧Ｖｒｅｓｅｔが電圧Ｖｔｈ’よりも高くなっている理由として、低抵抗状態のメモリセルＭＣの抵抗値のばらつきや選択素子ＳＥの電流のばらつきなどを考慮した上で必要最小限の電圧をリセット電圧Ｖｒｅｓｅｔにしている。図１７の動作例では、高抵抗状態へ変化したメモリセルＭＣに印可される電圧Ｖｃｅｌｌが、その特性の安定に必要とされる所定範囲の電圧Ｖhrs＿limitを超えている。従って、この場合には高抵抗状態のメモリセルＭＣは特性の劣化や、最悪の場合にはメモリセルＭＣの破壊が起こる可能性がある。
　その解決方法として図１８に本実施の形態におけるリセット動作を示す。
　リセット動作が開始されると、読み出し／書き込み回路１５Ａとビット線デコーダ１２は、選択ビット線を接地電位Ｖｓｓにドライブする。同時に、読み出し／書き込み回路１５Ａとワード線デコーダ１３は、選択ワード線を所定の制限電圧として初期リセット電圧Ｖｒｅｓｅｔ１にドライブする。
　リセット動作開始後、低抵抗状態のメモリセルＭＣが高抵抗状態へと変化するまでは図１７の動作例と同様である。本実施の形態では、その後、タイミング制御回路２０Ｂからのタイミング制御信号に基づいて、時刻ｔ１において、読み出し／書き込み回路１５Ａとワード線デコーダ１３とによるワード線ＷＬに印可する電圧を、初期リセット電圧Ｖｒｅｓｅｔ１（第１の制限電圧値）から後期リセット電圧Ｖｒｅｓｅｔ２（第２の制限電圧値）へと切り替える。それによって、高抵抗状態へ変化したメモリセルＭＣに印可される電圧Ｖｃｅｌｌは、Ｖｒｅｓｅｔ１－Ｖｒｅｓｅｔ２だけ下降する。
　この手法により、最終的に高抵抗状態へ変化したメモリセルＭＣに印可される電圧Ｖｃｅｌｌは、高抵抗状態の特性の安定に必要とされる所定範囲の電圧Ｖhrs＿limitの中に入り、高抵抗状態の特性を安定させることができる。なお、この過程において、時刻ｔ１の前後に、電圧Ｖｃｅｌｌが所定範囲の電圧Ｖhrs＿limitを超えてしまう期間が生じることが考えられるが、このような短時間であればメモリセルＭＣの特性に与える影響は少ない。
［４．３　効果］
　本実施の形態によれば、データのリセットを行う際に、ワード線ＷＬに印加される電圧を適切に制限するようにしたので、リセット動作時の安定化を図ることができる。本実施の形態によれば、リセット動作開始後のワード線ＷＬに印加される印可電圧をタイミング制御することにより、メモリセルＭＣの特性のばらつき等によらず、高抵抗状態の特性を安定させるために必要な電圧をメモリセルＭＣに印可することができる。
＜５．第２の実施の形態の変形例＞
　次に、本開示の第２の実施の形態の変形例について説明する。以下では、上記第１の実施の形態およびその変形例、ならびに上記第２の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
［５．１　構成］
（５．１．１　不揮発性メモリ装置の全体構成例）
　図１９は、本開示の第２の実施の形態の変形例に係る不揮発性メモリ装置２－１の全体構成の一例を示している。この不揮発性メモリ装置２－１は、図１５の不揮発性メモリ装置２の構成に対して、タイミング制御回路２０Ｂを含む電圧制御部４に代えて電流検出回路２２Ａを含む電圧制御部４Ａを備えている。その他の構成は、図１５の不揮発性メモリ装置２の構成と略同様であってもよい。また、メモリセルＭＣの構成は、上述の１Ｄ１Ｒタイプである場合を例に説明する。
（５．１．２　電流検出回路の構成例）
　電圧制御部４Ａは、抵抗変化型素子ＶＲが第１の抵抗状態（高抵抗状態）へと変化するのに必要とされる電流が第１の配線（ビット線ＢＬ）に流れたか否かを検出し、その検出結果に応じて所定の制限電圧値を第２の制限電圧値へと変更するものである。電流検出回路２２Ａは、ビット線ＢＬに流れる電流を検出し、読み出し／書き込み回路１５Ａへと検出結果を出力する。電流検出回路２２Ａの回路例を図２０に示す。
　電流検出回路２２Ａは、図２０に示したように、インバータＩＮＶ１，ＩＮＶ２と、コンパレータＣＰ１と、ＮＭＯＳ型のトランジスタＴ１，Ｔ２と、電流検出抵抗Ｒ１とを備えた構成であってもよい。
　コンパレータＣＰ１の非反転入力端子（＋）には、電流検出抵抗Ｒ１に接続されたビット線ＢＬが接続されている。コンパレータＣＰ１の反転入力端子（－）には、基準電流Ｉｒｅｆ’が入力される。コンパレータＣＰ１は、ビット線ＢＬの電流値が基準電流Ｉｒｅｆ’よりも大きいときには検出信号としてｈｉｇｈを出力し、小さいときには検出信号としてｌｏｗを出力する電流検知回路となっている。
　リセット動作を開始する場合には事前にトランジスタＴ２のゲートに初期化パルスｉｎｔ＿ｐｌｓを印加し、インバータＩＮＶ１，ＩＮＶ２からなるラッチを初期化する。ラッチが初期化されると、出力ｒｅｓｅｔ＿ｅｎ１はｈｉｇｈとなり、出力ｒｅｓｅｔ＿ｅｎ２はｌｏｗとなる。
　トランジスタＴ１は、ラッチが初期化状態にあるときは電流検知回路とラッチを接続し、電流検知回路が検出信号としてｈｉｇｈを出力すると、出力ｒｅｓｅｔ＿ｅｎ１がｌｏｗとなることで、電流検知回路とラッチの接続をオフにする。そうすることにより、１回のリセット動作中には１回だけビット線ＢＬの電流の上昇が検出される。
［５．２　動作］
（５．２．１　リセット動作）
　次に、図２１を参照して、本変形例におけるリセット動作の一例を説明する。図２１において、上段には横軸を時間、縦軸を電圧値としたビット線ＢＬおよびワード線ＷＬの電圧波形を示す。中段には横軸を時間、縦軸を電流値としたビット線ＢＬの電流波形を示す。下段には縦軸を電圧値とした電流検出回路２２Ａの検出信号の電圧波形を示す。
　読み出し／書き込み回路１５Ａは、最初に、ビット線デコーダ１２とワード線デコーダ１３とを介して、リセット動作前にすべてのビット線ＢＬとワード線ＷＬを共通電圧Ｖｃｏｍｍｏｎにドライブする。
　リセット動作が開始されると、読み出し／書き込み回路１５Ａとビット線デコーダ１２は、選択ビット線を接地電位Ｖｓｓにドライブする。同時に、読み出し／書き込み回路１５Ａとワード線デコーダ１３は、選択ワード線を所定の制限電圧として初期リセット電圧Ｖｒｅｓｅｔ１にドライブする。
　低抵抗状態のメモリセルＭＣに対して、高抵抗状態への変化に必要な電流を流すことのできる所定の電圧Ｖｔｈ’が時刻ｔ０において印可されると、メモリセルＭＣは高抵抗状態へと変化する。その際に、高抵抗状態への変化に必要な電流が流れたことを電流検出回路２２Ａによって基準電流Ｉｒｅｆ’をしきい値電流として検出する。電流検出回路２２Ａがビット線ＢＬの電流ＩBLが基準電流Ｉｒｅｆ’を超えたことを検出すると、読み出し／書き込み回路１５Ａとワード線デコーダ１３とによって、ワード線ＷＬに印可する電圧を初期リセット電圧Ｖｒｅｓｅｔ１（第１の制限電圧値）から後期リセット電圧Ｖｒｅｓｅｔ２（第２の制限電圧値）へと切り替える。それによって、高抵抗状態へ変化したメモリセルＭＣに印可される電圧Ｖｃｅｌｌは、上記第２の実施の形態と同様に、Ｖｒｅｓｅｔ１－Ｖｒｅｓｅｔ２だけ下降する。
　この手法により、最終的に高抵抗状態へ変化したメモリセルＭＣに印可される電圧Ｖｃｅｌｌは、高抵抗状態の特性の安定に必要とされる所定範囲の電圧Ｖhrs＿limitの中に入り、高抵抗状態の特性を安定させることができる。
　また、この手法では、低抵抗状態のメモリセルＭＣが高抵抗状態へと変化する瞬間に対応して即時にワード線ＷＬへの印可電圧が後期リセット電圧Ｖｒｅｓｅｔ２に切り替わるため、電圧Ｖｃｅｌｌが所定範囲の電圧Ｖhrs＿limitを超えてしまう時間は、まったくないか、上記第２の実施の形態よりも大幅に短くなると考えられる。また、この後期リセット電圧Ｖｒｅｓｅｔ２へと切り替わるタイミングは、低抵抗状態のメモリセルＭＣの特性のばらつきや温度変化などを補償するため、非常に高精度に機能する。
［５．３　効果］
　本変形例によれば、データのリセットを行う際に、ワード線ＷＬに印加される電圧を適切に制限するようにしたので、リセット動作時の安定化を図ることができる。本変形例によれば、リセット動作開始後のワード線ＷＬに印加される印可電圧を、ビット線ＢＬに流れる電流を検出することにより制御するようにしたので、リセット動作開始後のメモリセルＭＣに印可される電圧Ｖｃｅｌｌをより高精度に制御することが可能になる。
＜６．その他の実施の形態＞
　本開示による技術は、上記各実施の形態およびその変形例の説明に限定されず種々の変形実施が可能である。
　例えば、本技術による不揮発性メモリ装置は、抵抗変化型メモリ装置（ＲｅＲＡＭ）以外のメモリ装置、例えばＣＢＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、およびＳＴＴＲＡＭなどにも適用可能である。
　また、上記第１の実施の形態ではセット動作に関する構成、上記第２の実施の形態ではリセット動作に関する構成を説明したが、上記第１の実施の形態におけるセット動作に関する構成と、上記第２の実施の形態におけるリセット動作に関する構成とを組み合わせた構成も可能である。
　また例えば、本技術は以下のような構成を取ることができる。
（１）
　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
　前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行う書き込み回路と、
　前記データの書き込みを行う際に前記書き込み回路によって前記第１の配線または前記第２の配線に流される電流が所定の制限電流値に制限されるよう、前記第１の配線または前記第２の配線に流される電流を制御する電流制御部と
　を備え、
　前記電流制御部は、前記抵抗変化型素子が前記第２の抵抗状態へと変化する前の期間では前記所定の制限電流値を第１の制限電流値とし、前記抵抗変化型素子が前記第２の抵抗状態へと変化した後に、前記所定の制限電流値を前記第１の制限電流値から第２の制限電流値へと変更する
　不揮発性メモリ装置。
（２）
　前記第１の制限電流値は前記第２の制限電流値よりも低い値である
　上記（１）に記載の不揮発性メモリ装置。
（３）
　前記電流制御部は、前記書き込み回路が前記データの書き込み動作を開始してから所定期間経過後に、前記所定の制限電流値を前記第２の制限電流値へと変更する
　上記（１）または（２）に記載の不揮発性メモリ装置。
（４）
　前記電流制御部は、前記抵抗変化型素子が前記第２の抵抗状態へと変化するのに必要とされる電流が前記第１の配線または前記第２の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電流値を前記第２の制限電流値へと変更する
　上記（１）または（２）に記載の不揮発性メモリ装置。
（５）
　前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は低抵抗状態である
　上記（１）ないし（４）のいずれか１つに記載の不揮発性メモリ装置。
（６）
　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
　前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることで前記メモリセルに記憶されたデータの消去を行う書き込み回路と、
　前記データの消去を行う際に前記書き込み回路によって前記第２の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第２の配線に印加される電圧を制御する電圧制御部と
　を備え、
　前記電圧制御部は、前記抵抗変化型素子が前記第１の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第１の制限電圧値とし、前記抵抗変化型素子が前記第１の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第１の制限電圧値から第２の制限電圧値へと変更する
　不揮発性メモリ装置。
（７）
　前記第１の制限電圧値は前記第２の制限電圧値よりも高い値である
　上記（６）に記載の不揮発性メモリ装置。
（８）
　前記電圧制御部は、前記書き込み回路が前記データの消去動作を開始してから所定期間経過後に、前記所定の制限電圧値を前記第２の制限電圧値へと変更する
　上記（６）または（７）に記載の不揮発性メモリ装置。
（９）
　前記電圧制御部は、前記抵抗変化型素子が前記第１の抵抗状態へと変化するのに必要とされる電流が前記第１の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電圧値を前記第２の制限電圧値へと変更する
　上記（６）または（７）に記載の不揮発性メモリ装置。
（１０）
　前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は低抵抗状態である
　上記（６）ないし（９）のいずれか１つに記載の不揮発性メモリ装置。
（１１）
　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることでデータの書き込みを行うことと、
　前記データの書き込みを行う際に前記書き込み回路によって前記第１の配線または前記第２の配線に流される電流が所定の制限電流値に制限されるよう、前記前記第１の配線または前記第２の配線に流される電流を制御することと
　を含み、
　前記電流の制御として、前記抵抗変化型素子が前記第２の抵抗状態へと変化する前の期間では前記所定の制限電流値を第１の制限電流値とし、前記抵抗変化型素子が前記第２の抵抗状態へと変化した後に、前記所定の制限電流値を前記第１の制限電流値から第２の制限電流値へと変更する
　不揮発性メモリ装置の制御方法。
（１２）
　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることでデータの消去を行うことと、
　前記データの消去を行う際に前記書き込み回路によって前記第２の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第２の配線に印加される電圧を制御することと
　を含み、
　前記電圧の制御として、前記抵抗変化型素子が前記第１の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第１の制限電圧値とし、前記抵抗変化型素子が前記第１の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第１の制限電圧値から第２の制限電圧値へと変更する
　不揮発性メモリ装置の制御方法。
　本出願は、日本国特許庁において２０１４年１１月６日に出願された日本特許出願番号第２０１４－２２５９２４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. 　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
    　前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行う書き込み回路と、
    　前記データの書き込みを行う際に前記書き込み回路によって前記第１の配線または前記第２の配線に流される電流が所定の制限電流値に制限されるよう、前記第１の配線または前記第２の配線に流される電流を制御する電流制御部と
    　を備え、
    　前記電流制御部は、前記抵抗変化型素子が前記第２の抵抗状態へと変化する前の期間では前記所定の制限電流値を第１の制限電流値とし、前記抵抗変化型素子が前記第２の抵抗状態へと変化した後に、前記所定の制限電流値を前記第１の制限電流値から第２の制限電流値へと変更する
    　不揮発性メモリ装置。
  2. 　前記第１の制限電流値は前記第２の制限電流値よりも低い値である
    　請求項１に記載の不揮発性メモリ装置。
  3. 　前記電流制御部は、前記書き込み回路が前記データの書き込み動作を開始してから所定期間経過後に、前記所定の制限電流値を前記第２の制限電流値へと変更する
    　請求項１に記載の不揮発性メモリ装置。
  4. 　前記電流制御部は、前記抵抗変化型素子が前記第２の抵抗状態へと変化するのに必要とされる電流が前記第１の配線または前記第２の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電流値を前記第２の制限電流値へと変更する
    　請求項１に記載の不揮発性メモリ装置。
  5. 　前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は低抵抗状態である
    　請求項１に記載の不揮発性メモリ装置。
  6. 　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
    　前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることで前記メモリセルに記憶されたデータの消去を行う書き込み回路と、
    　前記データの消去を行う際に前記書き込み回路によって前記第２の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第２の配線に印加される電圧を制御する電圧制御部と
    　を備え、
    　前記電圧制御部は、前記抵抗変化型素子が前記第１の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第１の制限電圧値とし、前記抵抗変化型素子が前記第１の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第１の制限電圧値から第２の制限電圧値へと変更する
    　不揮発性メモリ装置。
  7. 　前記第１の制限電圧値は前記第２の制限電圧値よりも高い値である
    　請求項６に記載の不揮発性メモリ装置。
  8. 　前記電圧制御部は、前記書き込み回路が前記データの消去動作を開始してから所定期間経過後に、前記所定の制限電圧値を前記第２の制限電圧値へと変更する
    　請求項６に記載の不揮発性メモリ装置。
  9. 　前記電圧制御部は、前記抵抗変化型素子が前記第１の抵抗状態へと変化するのに必要とされる電流が前記第１の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電圧値を前記第２の制限電圧値へと変更する
    　請求項６に記載の不揮発性メモリ装置。
  10. 　前記第１の抵抗状態は高抵抗状態であり、前記第２の抵抗状態は低抵抗状態である
    　請求項６に記載の不揮発性メモリ装置。
  11. 　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第１の抵抗状態から前記第２の抵抗状態へと変化させることでデータの書き込みを行うことと、
    　前記データの書き込みを行う際に前記書き込み回路によって前記第１の配線または前記第２の配線に流される電流が所定の制限電流値に制限されるよう、前記前記第１の配線または前記第２の配線に流される電流を制御することと
    　を含み、
    　前記電流の制御として、前記抵抗変化型素子が前記第２の抵抗状態へと変化する前の期間では前記所定の制限電流値を第１の制限電流値とし、前記抵抗変化型素子が前記第２の抵抗状態へと変化した後に、前記所定の制限電流値を前記第１の制限電流値から第２の制限電流値へと変更する
    　不揮発性メモリ装置の制御方法。
  12. 　第１の配線と第２の配線との交差部に配置され、抵抗状態が第１の抵抗状態と第２の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第２の抵抗状態から前記第１の抵抗状態へと変化させることでデータの消去を行うことと、
    　前記データの消去を行う際に前記書き込み回路によって前記第２の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第２の配線に印加される電圧を制御することと
    　を含み、
    　前記電圧の制御として、前記抵抗変化型素子が前記第１の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第１の制限電圧値とし、前記抵抗変化型素子が前記第１の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第１の制限電圧値から第２の制限電圧値へと変更する
    　不揮発性メモリ装置の制御方法。
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