WO2007074504A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその書き込み方法 Download PDF

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memory
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Yoshihiro Sato
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Fujitsu Limited
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    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • Nonvolatile semiconductor memory device and writing method thereof are nonvolatile semiconductor memory devices and writing method thereof.
  • the present invention relates to a nonvolatile semiconductor memory device and a writing method thereof, and more particularly to a nonvolatile semiconductor memory device using a resistance memory element having a plurality of resistance states having different resistance values and a writing method thereof.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • a memory cell In a flash memory mounted on an SoC (System On a Chip) or the like, a memory cell is configured by a transistor having a floating gate and a control gate. For this reason, in the manufacturing process, there is a difficulty in that the process of forming the memory cell transistor and the process of forming the CMOS transistor in the peripheral circuit affect the characteristics of each other transistor. Therefore, development of non-volatile memory to replace flash memory is required.
  • RRAM Resistance Random Access Memory
  • Non-Patent Document 1 a nonvolatile semiconductor memory device called RRAM (Resistance Random Access Memory) has attracted attention as a new memory element (for example, see Non-Patent Document 1).
  • RRAM uses a resistance memory element that has a plurality of resistance states with different resistance values and changes its resistance state by applying an electrical stimulus from the outside.
  • a resistance memory element can be divided into a high resistance state and a low resistance state. It can be used as a memory device by associating it with information “0” or “1.”
  • RRAM has a high potential due to its high speed, large capacity, low power consumption, etc. Sex is expected.
  • a resistance memory element is obtained by sandwiching a resistance memory material whose resistance state is changed by application of a voltage between a pair of electrodes.
  • Typical resistance memory materials include transition metals Oxide materials containing are known.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-50424
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2004-185756
  • Non-Patent Document 1 1. G. Baek, S. Lee, S. Seo, MJ Lee, DH Seo, D.-S. Suh, J. C. Park, SO Park, HS Kim, IK Yoo, U_In Chung and JT Moon, "Highly Scala ole Non-volatile Resistive Memory using simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses, Electron Devices Meeting, 2004. IEDM Technical Digest. IEEE International, pp. 587-590
  • the resistance memory material is changed from the high resistance state to the low resistance state simply by applying a voltage to the resistance memory element, the resistance value of the resistance memory element suddenly decreases to a low resistance. As a result, excessive current flows through the resistance memory element. Such an excessive current may destroy the resistive memory element.
  • An object of the present invention is to prevent excessive current from flowing through a resistance memory element without requiring complex control when the resistance memory element is rewritten from a high resistance state to a low resistance state. It is an object of the present invention to provide a nonvolatile semiconductor memory device that can shorten the writing time and a writing method thereof.
  • a resistance memory element that stores a high resistance state and a low resistance state, a voltage generation circuit that generates a write voltage for writing the high resistance state in the resistance memory element, A current generation circuit for generating a write current for writing the low resistance state to the resistance memory element; and applying the write voltage to the resistance memory element when writing the high resistance state to the resistance memory element;
  • a non-volatile semiconductor memory device having a control circuit for applying the write current to the resistance memory element when the low resistance state is written to the resistance memory element.
  • a resistance storage element that stores a high resistance state and a low resistance state, and one end of the resistance storage element is connected to one end of the resistance storage element.
  • Selection transition A plurality of memory cells arranged in a matrix, and a plurality of signal lines extending in the first direction and arranged in parallel, each signal line being the first A plurality of first signal lines connected to a gate electrode of the selection transistor of the memory cell, and a plurality of signals extending in a second direction intersecting the first direction and arranged in parallel A plurality of second signal lines connected to the other end side of the resistance memory element of the memory cells arranged in the second direction, and the plurality of memory cells.
  • a voltage generation circuit for generating a write voltage for writing the high resistance state in the resistance memory element of the memory cell to be written, and the low resistance state in the resistance memory element of the memory cell to be written To generate a write current for writing
  • the write voltage is applied to the resistance memory element of the write target memory cell via the second signal line.
  • a control circuit that applies the write current to the resistance memory element via the second signal line when the low resistance state is written to the resistance memory element of the memory cell to be written.
  • a non-volatile semiconductor storage device is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and a write voltage for writing the high resistance state in the resistance memory element.
  • a non-volatile semiconductor memory device writing method comprising: a voltage generating circuit for generating; and a current generating circuit for generating a write current for writing the low resistance state in the resistance memory element, When writing a high resistance state, the write voltage is applied to the resistance memory element, and when writing the low resistance state to the resistance memory element, the write current is applied to the resistance memory element.
  • a method for writing to a source semiconductor memory device is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and one end of the resistance memory element are connected to one end of the resistance memory element.
  • a non-volatile semiconductor memory device comprising: a voltage generation circuit for generating a write voltage for writing; and a current generation circuit for generating a write current for writing the low-resistance state in the resistance memory element of the memory cell to be written
  • the write voltage is applied to the write target memory cell via the second signal line. Record
  • the low resistance state is written to the resistance memory element of the write target memory cell by applying the write current to the resistance memory element, the write current is supplied to the write target memory cell via the second signal line.
  • the resistance memory element is rewritten from the high resistance state to the low resistance state by applying a current rather than applying a voltage, so that the resistance memory element is not required to be complicatedly controlled. It is possible to prevent an excessive current from flowing. Therefore, when the resistance memory element is rewritten from the high resistance state to the low resistance state, it is possible to reliably prevent the resistance memory element from being destroyed by an excessive current. Furthermore, according to the present invention, when the resistance memory element is rewritten from the high resistance state to the low resistance state, complicated control is not required, so the rewriting operation from the high resistance state to the low resistance state is accelerated. be able to.
  • FIG. 1 is a graph showing current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • FIG. 2 is a schematic diagram showing the configuration of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 shows resistances in the nonvolatile semiconductor memory device according to the first embodiment of the present invention. It is a graph which shows the current voltage characteristic of a memory element.
  • FIG. 4 is a graph illustrating a voltage applied to the resistance memory element by the voltage generation circuit in the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 5 is a graph illustrating a current applied to a resistance memory element by a current generation circuit in the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 6 is a circuit diagram (part 1) showing the structure of the nonvolatile semiconductor memory device according to the second embodiment of the invention.
  • FIG. 7 is a circuit diagram (part 2) showing the structure of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 8 is a flowchart for explaining a writing method of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a third embodiment of the present invention.
  • FIG. 10 is a flowchart for explaining a writing method of the nonvolatile semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a fourth embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a fifth embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a sixth embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a seventh embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to an eighth embodiment of the present invention.
  • FIG. 1 is a diagram showing a current-voltage characteristic of a resistance memory element using a unipolar resistance memory material.
  • FIG. 2 is a schematic diagram showing a configuration of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 4 is a graph showing a current-voltage characteristic of the resistance memory element in the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 4 illustrates a voltage applied to the resistance memory element by the voltage generating circuit in the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 5 is a graph for explaining the current applied to the resistance memory element by the current generating circuit in the nonvolatile semiconductor memory device according to the present embodiment.
  • a resistance memory material is sandwiched between a pair of electrodes. Resistance Most of the memory materials are oxide materials containing transition metals, and can be roughly classified into two categories based on the difference in electrical characteristics.
  • a resistance memory material that requires a voltage having the same polarity to rewrite the resistance state is referred to as a unipolar resistance memory material.
  • the other uses voltages of different polarities to change the resistance state between a high resistance state and a low resistance state.
  • SrTiO doped with a trace amount of impurities such as chromium (Cr) SrZrO or CMR (Colossal Magneto- Resistance)
  • Examples include Pr Ca MnO and La Ca MnO. Hereafter, it is extremely important to rewrite the resistance state
  • Such a resistance memory material that requires different voltages is called a bipolar resistance memory material.
  • FIG. 1 is a graph showing current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • the resistance memory element In the initial state, the resistance memory element is considered to be in a high resistance state.
  • the force S described for the case of a positive applied voltage, and the same current-voltage characteristics are obtained for a negative applied voltage.
  • the current changes along the curve a in the direction of the arrow, and its absolute value gradually increases.
  • the resistance memory element switches from the high resistance state to the low resistance state.
  • the operation of changing the resistance memory element from the high resistance state to the low resistance state is referred to as “set”.
  • the absolute value of the current increases rapidly, and the current-voltage characteristics transition from point A to point B.
  • the reason why the current value at point B in Fig. 1 is constant is that the current is limited to prevent the device from being destroyed by a sudden increase in current.
  • the current changes along the curve c in the direction of the arrow, and the absolute value thereof gradually increases.
  • the resistance memory element changes from a low resistance state to a high resistance state. Switch to state.
  • the operation of changing the resistance memory element from the low resistance state to the high resistance state is referred to as “reset”.
  • the absolute value of the current sharply decreases, and the current-voltage characteristics transition from point C to point D.
  • Each resistance state is stable below a predetermined voltage value, and is maintained even when the power is turned off. That is, in the high resistance state, if the applied voltage is lower than the voltage at point A, the current-voltage characteristic changes linearly along curve a, and the high resistance state is maintained. Similarly, in the low resistance state, if the applied voltage is lower than the voltage at point C, the current-voltage characteristic changes along curve c and the low resistance state is maintained.
  • a control circuit for controlling current compliance is provided in a configuration in which the resistance memory element is set from a high resistance state to a low resistance state by voltage application. It was necessary to be equipped. Furthermore, due to the control for current compliance, there is a disadvantage that the switch from the high resistance state to the low resistance state may be delayed. As described above, when writing from the low resistance state to the high resistance state and writing from the high resistance state to the low resistance state by voltage application, there are many disadvantages.
  • the nonvolatile semiconductor memory device and the writing method thereof according to the present embodiment set the resistance memory element from the high resistance state to the low resistance state by applying a current to the resistance memory element. This prevents excessive current from flowing through the resistance memory element without requiring complicated control.
  • the nonvolatile semiconductor memory device As shown in FIG. 2, the nonvolatile semiconductor memory device according to the present embodiment is a resistive memory element.
  • a voltage generation circuit 12 for applying a voltage to the resistance memory element 10
  • a current generation circuit 14 for applying a current to the resistance memory element 10
  • a control circuit 16 is provided to select and operate the generation circuit 12 and to select and operate the current generation circuit 14 when a low resistance state is written in the resistance memory element 10.
  • the resistance memory element 10 is formed by sandwiching a unipolar resistance memory material layer 22 between a pair of electrodes 18 and 20.
  • the unipolar resistance memory material layer 22 is made of a transition metal oxide such as TiO.
  • One electrode 20 is connected to a voltage generation circuit 12 and a current generation circuit 14, respectively.
  • the other electrode 18 is connected to a reference potential, for example, 0 V which is a ground potential.
  • FIG. 3 shows a current-voltage characteristic of the resistance memory element 10 when the resistance state of the resistance memory element 10 is changed by applying a voltage, and a case where the resistance state of the resistance memory element 10 is changed by applying a current.
  • 3 is a graph showing current-voltage characteristics of the resistance memory element 10; These will be described later.
  • a voltage generation circuit 12 and a current generation circuit 14 are connected to the control circuit 16.
  • the control circuit 16 is a voltage for applying a voltage to the resistance memory element 10 when a high resistance state is written to the resistance memory element 10 from the voltage generation circuit 12 and the current generation circuit 14 connected to the control circuit 16. Select generator 12 to operate. Further, when a low resistance state is written in the resistance memory element 10, the current generation circuit 14 for applying a current to the resistance memory element 10 is selected and operated.
  • the voltage generation circuit 12 When selected by the control circuit 16, the voltage generation circuit 12 generates a voltage for writing the high resistance state in the resistance memory element 10 and applies the voltage to the resistance memory element 10.
  • FIG. 4 is a graph for explaining the voltage applied to the resistance memory element 10 by the voltage generation circuit 12.
  • the horizontal axis represents the voltage applied to the resistance memory element 10, and the vertical axis represents the current flowing through the resistance memory element 10.
  • the voltage generation circuit 12 uses the resistance memory element 10 as a voltage to be applied to the resistance memory element 10. Set the resistance memory element 10 higher than the voltage required for reset (reset voltage V)
  • a voltage lower than the voltage required for setting (set voltage V) is generated, and this voltage is applied to the resistance memory element 10 set.
  • the voltage generator circuit 12 is continuously increased from a low voltage to V or more.
  • a voltage of a voltage less than V may be applied to the resistance memory element 10, or set
  • the resistance memory element 10 in the low resistance state is connected to the voltage generation circuit 12 by V or less.
  • the resistance state is rewritten to the high resistance state.
  • the resistance memory element 10 in the high resistance state before voltage application is connected to the voltage generation circuit 12 by V
  • the resistance memory element 10 When a voltage of less than V is applied, the resistance memory element 10 becomes eset set as shown by line b in FIG.
  • the high resistance state is maintained.
  • the graph indicated by the broken line in FIG. 3 shows the current-voltage characteristics of the resistance memory element 10 when the high-resistance state write operation is performed by applying a voltage from the voltage generation circuit 12, as described above. It is shown.
  • the current generation circuit 14 When selected by the control circuit 16, the current generation circuit 14 generates a current for writing a low resistance state in the resistance memory element 10 and applies the current to the resistance memory element 10.
  • FIG. 5 is a graph for explaining the current applied to the resistance memory element 10 by the current generation circuit 14.
  • the horizontal axis represents the voltage applied to the resistance memory element 10, and the vertical axis represents the current applied to the resistance memory element 10.
  • the current generation circuit 14 resets the resistance memory element 10 more than the current (set current I) required to set the resistance memory element 10 as the current applied to the resistance memory element 10. A current less than the required current (reset current I) is generated, and this current is generated in the resistance memory element 10.
  • the current generation circuit 14 may be a circuit that continuously increases from a low current and applies a current that is greater than or equal to I and less than I set reset to the resistance memory element 10, or that is greater than or equal to I and less than I set re. It may be one that applies a current with amplitude to the resistance memory element 10 set
  • a resistance memory element in a low resistance state before voltage application is connected to I or less by the current generation circuit 14.
  • the resistance memory element When a current lower than I on set is applied, the resistance memory element is reset to low as shown by the d-line in Fig. 5.
  • the graph indicated by the solid line in FIG. 3 shows the current-voltage characteristics of the resistance memory element 10 when the write operation in the low resistance state is performed by applying a current by the current generation circuit 14, as described above. It is shown.
  • the current generation circuit 14 applies a current by the resistance memory element 10.
  • the low resistance state is written in the resistance memory element 10. Specifically, when a low resistance state of 500 ⁇ , for example, is written to the resistance memory element 10, the current generation circuit 14 causes a current of I, for example, 0.5 mA or more, and I, for example, less than 1. OmA.
  • a current is applied to the resistance memory element 10.
  • the nonvolatile semiconductor memory device includes the current generation circuit 14 that applies a current to the resistance memory element 10 when the resistance memory element 10 is rewritten from the high resistance state to the low resistance state.
  • the current generation circuit 14 that applies a current to the resistance memory element 10 when the resistance memory element 10 is rewritten from the high resistance state to the low resistance state.
  • the resistance memory element 10 is rewritten from the high resistance state to the low resistance state.
  • it is possible to write the resistive memory element 10 from the high resistance state to the low resistance state while avoiding excessive current flowing through the resistive memory element 10 without requiring complicated control such as current compliance.
  • the ability to change s since complicated control is not required when the resistance memory element 10 is rewritten from the high resistance state to the low resistance state, the rewriting operation from the high resistance state to the low resistance state can be speeded up.
  • control circuit 16 selects and operates the voltage generation circuit 12 out of the voltage generation circuit 12 and the current generation circuit 14.
  • the voltage generation circuit 12 selected by the control circuit 16 causes the voltage to be not less than V and less than V.
  • control circuit 16 selects and operates the current generation circuit 14 out of the voltage generation circuit 12 and the current generation circuit 14.
  • the current generation circuit 14 selected by the control circuit 16 causes the current I to be less than I and less than I.
  • a low resistance state is written in the resistance memory element 10 by applying a current to the resistance memory element 10 by the current generation circuit 14.
  • the current generation circuit 14 causes the current to be greater than or equal to I and less than I.
  • the resistance memory element 10 is rewritten from the high-resistance state to the low-resistance state by applying, so that the resistance memory element does not require complicated control such as current compliance. It is possible to prevent an excessive current from flowing through 10. Therefore, when the resistance memory element 10 is rewritten from the high resistance state to the low resistance state, it is possible to reliably prevent the resistance memory element 10 from being destroyed by an excessive current. Furthermore, according to the present embodiment, complicated control is not required when rewriting the resistance memory element 10 from the high resistance state to the low resistance state, so the rewriting operation from the high resistance state to the low resistance state is accelerated. can do
  • FIGS. 6 and 7 are circuit diagrams showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 8 is a flowchart for explaining the writing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the first embodiment are denoted by the same reference numerals, and the description thereof is omitted or simplified.
  • the nonvolatile semiconductor memory device according to the present embodiment includes a resistance memory element 10.
  • the memory cell 24 of the nonvolatile semiconductor memory device has a resistance memory element 10 and a cell selection transistor 26.
  • the resistance memory element 10 has one end connected to the drain terminal of the cell selection transistor 26 and the other end connected to the bit line BL.
  • the gate terminal of the cell selection transistor 26 is connected to the word line WL, and the source terminal is connected to the source line (not shown).
  • the resistance memory element 10 has a unipolar resistance memory material layer made of, for example, TiO sandwiched between a pair of electrodes.
  • the memory cell 24 is configured by the resistance memory element 10 and the cell selection transistor 26 connected in series to the resistance memory element 10. As a result, the low resistance state or the high resistance state can be efficiently written into the resistance memory element 10 in the memory cell 24 selected as the write target.
  • FIG. 7 is a circuit diagram showing a peripheral circuit together with the memory cell 24 shown in FIG.
  • a plurality of memory cells 24 are formed in a matrix adjacent to the force column direction (vertical direction in the drawing) and row direction (horizontal direction in the drawing) to constitute a memory cell array.
  • a plurality of bit lines BL0, BL1,... are arranged in the column direction, and a common signal line is configured and connected to the memory cells 24 arranged in the column direction.
  • a plurality of word lines WLO, WL1,... are arranged in the row direction, and a common signal line is configured for the memory cells 24 arranged in the row direction.
  • the plurality of word lines WLO, WL1, ... are memory cells to be written to be written.
  • the load driver 28 applies a predetermined voltage to the selected word line WL, and turns on the cell selection transistor 26 of the memory cell 24 connected to the selected word line WL.
  • the plurality of bit lines BLO, BL1,... are connected to a column switch 30 that selects the bit line BL to which the memory cell 24 to be written is connected.
  • the column switch 30 switches the switch so that a voltage or current can be applied to the selected bit line BL from a master bit line MBL described later.
  • the memory cell 24 to be written is selected by the row driver 28 and the column switch 30.
  • a column bit 30 is connected to a master bit line MBL.
  • a voltage generation circuit 12 that generates a voltage for writing a high resistance state to the resistance memory element 10 in the memory cell 24 to be written is connected to the master bit line MBL.
  • the voltage generation circuit 12 applies a voltage from the master bit line MBL to the resistance memory element 10 in the write target memory cell 24 via the column switch 30.
  • the voltage applied to the resistance memory element 10 by the voltage generation circuit 12 is a voltage not less than V and less than V.
  • a current generation circuit 14 that generates a current for writing a low resistance state to the resistance memory element 10 in the memory cell 24 to be written is connected to the master bit line MBL.
  • the current generation circuit 14 applies a current from the master bit line MBL to the resistance memory element 10 in the memory cell 24 to be written through the column switch 30.
  • the current applied to the resistance memory element 10 by the current generation circuit 14 is a current not less than I and less than I.
  • the voltage generation circuit 12 is selected and operated when a high resistance state is written in the resistance memory element 10 in the memory cell 24 to be written.
  • a control circuit 16 for selecting and operating the current generation circuit 14 when writing the low resistance state is connected.
  • the row driver 28, the column switch 30, and the control circuit 16 are connected to a control circuit 32 that controls operations of peripheral circuits including the row driver 28, the column switch 30, and the control circuit 16.
  • the nonvolatile semiconductor memory device is constituted.
  • the nonvolatile semiconductor memory device generates a voltage for writing a high resistance state in the resistance memory element 10 in the memory cell 24 to be written, and applies a voltage to the resistance memory element 10.
  • Control circuit 16 selects and operates the voltage generation circuit 12 when writing the high resistance state to the resistance memory element 10 in 24, and selects and operates the current generation circuit 14 when writing the low resistance state 16 It has the main feature in having.
  • the current generation circuit 14 does not apply a voltage to the resistance memory element 10 in the memory cell 24 to be written, and the current I
  • the resistance memory element 10 is reset from the high resistance state to the low resistance reset.
  • the write method of the nonvolatile semiconductor memory device according to the present embodiment is a method of performing a write operation on an arbitrary memory cell 24, that is, a write method capable of random access.
  • the rewriting operation from the low resistance state to the high resistance state that is, the resetting operation will be described. It is assumed that the memory cell 24 to be written is a memory cell 24 connected to the word line WL0 and the bit line BL0. Further, it is assumed that the resistance memory element 10 in the memory cell 24 to be written is in a low resistance state.
  • a write command for rewriting the resistance memory element 10 in the memory cell 24 to be written from the low resistance state to the high resistance state by the control circuit 32 is sent to the column switch 30, the low driver 28, and the control circuit 16. Enter each ( Figure 8: Step S11).
  • bit line BL0 is selected by the column switch 30 to which the write command is input from the control circuit 32 so that a voltage can be applied from the master bit line MBL to the bit line BL0 (FIG. 8: Step S12). .
  • a predetermined voltage is applied to the word line WL0 by the row driver 28 to which a write command is input from the control circuit 32, and the cell selection transistor 26 is turned on.
  • step S 14 the memory cell 24 to be written is selected (FIG. 8: step S 14).
  • control circuit 16 to which the write command is input from the control circuit 32 selects and operates the voltage generation circuit 12 (FIG. 8: Step S 15).
  • the master bit line M is generated by the voltage generation circuit 12 selected by the control circuit 16.
  • the memory cell 24 to be written is a memory cell 24 connected to the word line WL0 and the bit line BLO. It is assumed that the resistance memory element 10 in the memory cell 24 to be written is in a high resistance state.
  • a write command for rewriting the resistance memory element 10 in the memory cell 24 to be written from the high resistance state to the low resistance state is sent to the column switch 30, the low driver 28, and the control circuit 16 by the control circuit 32. Enter each ( Figure 8: Step S11).
  • bit line BL0 is selected by the column switch 30 to which the write command is input from the control circuit 32 so that current can be applied from the master bit line MBL to the bit line BL0 (FIG. 8: Step S12). .
  • a predetermined voltage is applied to the word line WL0 by the row driver 28 to which a write command is input from the control circuit 32, and the cell selection transistor 26 is turned on.
  • step S 14 the memory cell 24 to be written is selected (FIG. 8: step S 14).
  • the current generation circuit 14 is selected and operated by the control circuit 16 to which the write command is input from the control circuit 32 (FIG. 8: Step S15).
  • the master bit line M is generated by the current generation circuit 14 selected by the control circuit 16.
  • the resistance memory element 10 changes from the high resistance state to the low resistance state.
  • the target memory cell 24 has a resistance Data “0” corresponding to the low resistance state of the memory element 10 is written.
  • the read method of the nonvolatile semiconductor memory device according to the present embodiment is a method of performing a read operation on an arbitrary memory cell 24, that is, a read method capable of random access.
  • the memory cell 24 to be read is a memory cell 24 connected to the word line WLO and the bit line BLO.
  • a read command for reading the resistance state of the resistance memory element 10 in the memory cell 24 to be read is read by the control circuit 32, and the read is connected to the column switch 30, the load driver 28, and the master bit line MBL. Input each into a circuit (not shown).
  • bit line BLO is selected by the column switch 30 to which the read command is input from the control circuit 32 so that a voltage can be applied from the master bit line MBL to the bit line BLO.
  • a predetermined voltage is applied to the word line WLO by the row driver 28 to which a read command is input from the control circuit 32, and the cell selection transistor 26 is turned on.
  • the memory cell 24 to be read is selected.
  • a predetermined voltage is applied from the master bit line MBL to the bit line BLO via the column switch 30 by the read circuit to which the read command is input. This voltage is set such that no set or reset is caused by the applied voltage when the resistance memory element 10 is in any resistance state.
  • the current generation circuit 14 does not apply a voltage to the resistance memory element 10 in the memory cell 24 to be written, and the current between I and I is less than I.
  • the resistance memory element 10 By applying a current, the resistance memory element 10 is rewritten from the high resistance state to the low resistance state, so that excessive current flows through the resistance memory element 10 without requiring complicated control such as current compliance. Can be prevented. Therefore, when the resistance memory element 10 in the memory cell 24 to be written is rewritten from the high resistance state to the low resistance state, the resistance memory element 10 can be reliably prevented from being destroyed by an excessive current. Furthermore, according to the present embodiment, complicated control is not required when the resistance memory element 10 in the memory cell 24 to be written is rewritten from the high resistance state to the low resistance state, so that the high resistance state is changed to the low resistance state. The rewrite operation can be speeded up.
  • FIG. 9 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 10 is a flowchart for explaining the writing method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the nonvolatile semiconductor memory device according to the present embodiment is substantially the same as that of the nonvolatile semiconductor memory device according to the second embodiment shown in FIGS.
  • the nonvolatile semiconductor memory device according to the present embodiment further includes a precharge circuit 34 connected to the master bit line MBL.
  • the master bit line MBL is precharged to ground the bit line BL to which the memory cell 24 selected as the write target or read target is connected before the write or read operation. Circuit 34 is connected.
  • the nonvolatile semiconductor memory device grounds the bit line BL to which the memory cell 24 selected as the write target or the read target is connected before the write operation or the read operation.
  • the main feature is that it has a precharge circuit 34 that performs the same.
  • the precharge circuit 34 causes the bit line BL to which the memory cell 24 selected as the write target or the read target is connected via the master bit line MBL and the column switch 30. By grounding, the charge accumulated in the bit line BL can be removed. As a result, a write malfunction and a read malfunction due to charges accumulated in the bit line BL can be reliably prevented.
  • the memory cell 24 to be written is a memory cell 24 connected to the word line WL0 and the bit line BL0.
  • a memory cell 24 to be written is selected (FIG. 10: steps S21 to S24).
  • the precharge circuit 34 grounds the bit line BL0 via the master bit line MBL and the column switch 30 (FIG. 10: step S25).
  • step S26 After the bit line BL0 is grounded for a predetermined time, the grounding of the bit line BL0 by the precharge circuit 34 is terminated (FIG. 10: step S26).
  • Step S27 and S28 a reset operation is performed (FIG. 10: Steps S27 and S28) or a set operation is performed in the same manner as the writing method of the nonvolatile semiconductor memory device according to the first embodiment shown in FIG. 8 (FIG. 10: Step S27, S29).
  • the memory cell 24 to be read is a memory cell 24 connected to the word line WL0 and the bit line BL0.
  • the memory cell 24 to be read is selected.
  • the precharge circuit 34 connects the master bit line MBL and the column switch 30. Via this, the bit line BLO is grounded.
  • bit line BL0 is grounded for a predetermined time, the grounding of the bit line BL0 by the precharge circuit 34 is terminated.
  • the resistance state of the resistance memory element 10 in the memory cell 24 to be read is read in the same manner as in the reading method of the nonvolatile semiconductor memory device according to the first embodiment.
  • the precharge circuit 34 is connected to the master bit line MBL. However, the precharge circuit 34 may be directly connected to each bit line BL0, BL1,.
  • the force precharge circuit 34 in which the bit line BL to which the memory cell 24 selected as the write target or the read target is connected is grounded by the precharge circuit 34 before the write operation or the read operation. Can also be used to precharge the bit line BL connected to the selected memory cell 24 to a predetermined potential.
  • the resistance state of the resistance memory element 10 in the selected memory cell 24 does not change, that is, within a range where no set or reset occurs.
  • the bit line BL to which the memory cell 24 is connected is precharged to a predetermined potential. Thereby, the write operation or the read operation can be speeded up.
  • FIG. 11 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment. Note that the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the nonvolatile semiconductor memory device according to the present embodiment is substantially the same as that of the nonvolatile semiconductor memory device according to the second embodiment.
  • the nonvolatile semiconductor memory device according to the present embodiment includes the sense circuit 36 that reads the resistance state of the resistance memory element 10 in the memory cell 24 to be written before the write operation, and the resistance state read by the sense circuit 36. And a determination circuit 38 for determining whether the state and the resistance state to be written are the same.
  • a sense circuit 36 that reads the resistance state of the resistance memory element 10 in the memory cell 24 to be written before the write operation is connected to the master bit line MBL.
  • the sense circuit 36 includes a gain-coupled sense amplifier circuit, a current mirror type sense amplifier circuit, and the like.
  • the sense circuit 36 includes a determination circuit 38 that determines whether or not the resistance state of the resistance memory element 10 read by the sense circuit 36 is the same as the resistance state to be written to the resistance memory element 10. It is connected.
  • a control circuit 16 is connected to the determination circuit 38.
  • the control circuit 16 selects and operates the voltage generation circuit 12 or the current generation circuit 14 as necessary based on the determination result by the determination circuit 38. That is, in the nonvolatile semiconductor memory device according to the present embodiment, a write operation is performed as necessary based on the determination result by the determination circuit 38.
  • the control circuit 16 does not operate either the voltage generation circuit 12 or the current generation circuit 14, and the write operation is not performed.
  • the control circuit 16 selects and operates the voltage generation circuit 12 or the current generation circuit 14 to perform the write operation. That is, when the resistance memory element 10 in the memory cell 24 to be written is rewritten from the low resistance state to the high resistance state, the control circuit 16 selects and operates the voltage generation circuit 12 to perform the reset operation. When the resistance memory element 10 in the memory cell 24 to be written is rewritten from the high resistance state to the low resistance state, the control circuit 16 selects and operates the current generation circuit 14 to perform the set operation.
  • the nonvolatile semiconductor memory device performs the write before the write operation.
  • a sense circuit 36 that reads the resistance state of the resistance memory element 10 in the memory cell 24 to be programmed, and a determination circuit 38 that determines whether or not the resistance state read by the sense circuit 36 and the resistance state to be written are the same. And has a main feature of performing a write operation based on the determination result by the determination circuit 38.
  • the write operation before the write operation, it is determined whether the resistance state of the resistance memory element 10 in the memory cell 24 to be written is the same as the resistance state to be written, and the write operation is performed based on the determination result. Because of the control, it is possible to omit the write operation to the same resistance state that does not need to be performed, that is, the write operation from the low resistance state to the low resistance state and the write operation from the high resistance state to the high resistance state. As a result, the time required for the write operation can be shortened, and the power consumption during the write operation can be reduced.
  • the sense circuit 36 and the determination circuit 38 are further provided in the configuration of the nonvolatile semiconductor memory device according to the second embodiment.
  • the configuration of the nonvolatile semiconductor memory device according to the third embodiment Further, a sense circuit 36 and a determination circuit 38 may be further provided.
  • FIG. 12 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment. Note that the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the nonvolatile semiconductor memory device according to the present embodiment is substantially the same as that of the nonvolatile semiconductor memory device according to the second embodiment.
  • the nonvolatile semiconductor memory device according to the present embodiment generates a voltage for collectively writing a high resistance state in the resistance memory element 10 in the plurality of memory cells 24 instead of the voltage generation circuit 12 in the second embodiment.
  • the integrated voltage writing circuit 40 is provided.
  • the master bit line MBL has a collective voltage write that generates a voltage for collectively writing a high resistance state to the resistance storage element 10 in the plurality of memory cells 24.
  • Built-in circuit 40 is connected.
  • a control circuit 16 is connected to the overall voltage writing circuit 40.
  • the control circuit 16 selects and operates the collective voltage write circuit 40 when collectively writing the high resistance state to the resistance memory element 10 in the plurality of memory cells 24. In addition, after the batch writing by the batch voltage writing circuit 40, the control circuit 16 changes the resistance storage element 10 in the memory cell 24 to be written selected from the plurality of memory cells 24 from the high resistance state to the low resistance state. When rewriting to, select the current generation circuit 14 to operate.
  • the nonvolatile semiconductor memory device has a collective voltage write circuit 40 that generates a voltage for collectively writing a high resistance state to the resistance storage element 10 in the plurality of memory cells 24. After the high resistance state is written to the resistance memory element 10 in the memory cell 24 of the current batch, the current generation circuit 14 rewrites the resistance memory element 10 in the memory cell 24 to be written from the high resistance state to the low resistance state.
  • a collective voltage write circuit 40 that generates a voltage for collectively writing a high resistance state to the resistance storage element 10 in the plurality of memory cells 24. After the high resistance state is written to the resistance memory element 10 in the memory cell 24 of the current batch, the current generation circuit 14 rewrites the resistance memory element 10 in the memory cell 24 to be written from the high resistance state to the low resistance state.
  • the resistance memory element 10 in the memory cell 24 to be written is changed from the high resistance state to the low resistance state.
  • the entire writing time can be reduced.
  • the resistance memory elements 10 in all the memory cells 24 are mixed in a low resistance state and a high resistance state.
  • control circuit 32 uses a column switch 30, a row driver to write a command to write the high resistance state to the resistance memory elements 10 in all the memory cells 24 at once. Input to 28 and control circuit 16 respectively.
  • bit lines BL0, BL1, ... are selected by the column switch 32 to which a write command is input from the control circuit 32, and all bit lines BL0, BL1 are selected from the master bit line MBL.
  • the overall voltage writing circuit 40 is selected and operated by the control circuit 16 to which a write command is input from the control circuit 32.
  • the collective voltage write circuit 40 selected by the control circuit 16 causes the master bit line MBL to be applied to all bit lines BL0, BL1,.
  • the resistance memory element 10 in the low resistance state increases in resistance value and changes from the low resistance state to the high resistance state.
  • the resistance memory element 10 in the high resistance state is maintained in the high resistance state.
  • the rewrite operation from the high resistance state to the low resistance state is performed on the memory cell 24 to be written.
  • the rewriting operation from the high resistance state to the low resistance state can be performed in the same manner as the writing method of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 13 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment. Note that the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the nonvolatile semiconductor memory device according to the present embodiment is substantially the same as that of the nonvolatile semiconductor memory device according to the second embodiment.
  • the nonvolatile semiconductor memory device according to the present embodiment generates a current for collectively writing the low resistance state in the resistance memory element 10 in the plurality of memory cells 24 instead of the current generation circuit 14 in the second embodiment.
  • the integrated current writing circuit 42 is provided.
  • the master bit line MBL is connected to a collective current write circuit 42 that generates a current for collectively writing the low resistance state to the resistance memory element 10 in the plurality of memory cells 24. It has been done.
  • control circuit 16 is connected to the collective current write circuit 42.
  • the control circuit 16 selects and operates the collective current write circuit 40 when collectively writing the low resistance state to the resistance memory element 10 in the plurality of memory cells 24. In addition, after the batch write by the batch current write circuit 42, the control circuit 16 changes the resistance memory element 10 in the write target memory cell 24 selected from the plurality of memory cells 24 from the low resistance state to the high resistance state. When rewriting to, select the voltage generation circuit 12 to operate.
  • the nonvolatile semiconductor memory device has a collective current write circuit 42 that generates a current for collectively writing a low resistance state to the resistance storage element 10 in the plurality of memory cells 24.
  • the resistance memory element 10 in the memory cell 24 to be written is rewritten from the low resistance state to the high resistance state by the voltage generation circuit 12.
  • the resistance memory element 10 in the memory cell 24 to be written is changed from the low resistance state to the high resistance state.
  • the resistance memory element 10 in all the memory cells 24 has both a low resistance state and a high resistance state.
  • control circuit 32 sends a write command for writing the low resistance state to the resistance memory elements 10 in all the memory cells 24 collectively to the column switch 30, the low driver 28, and the control circuit 16, respectively. input.
  • bit lines BL0, BL1, ... are selected by the column switch 32 to which a write command is input from the control circuit 32, and all bit lines BL0, BL1 are selected from the master bit line MBL.
  • a predetermined voltage is applied to all the word lines WL0, WL1,...
  • the low driver 28 to which a write command is input from the control circuit 32, and the cell selection transistors 26 in all the memory cells 24 are turned on.
  • the overall current write circuit 42 is selected and operated by the control circuit 16 to which the write command is input from the control circuit 32.
  • the collective current write circuit 42 selected by the control circuit 16 causes the current from the master bit line MBL to all bit lines BL0, BL1, ... via the column switch 30 to be greater than or equal to I and less than I set reset. Apply.
  • a current of not less than I and less than I is applied.
  • the resistance of all the memory cells 24 is reset.
  • the resistance memory element 10 in the high resistance state decreases in resistance value and changes from the high resistance state to the low resistance state.
  • the resistance memory element 10 in the low resistance state is maintained in the low resistance state.
  • the memory cell 24 to be written is rewritten from the low resistance state to the high resistance state.
  • the rewrite operation from the low resistance state to the high resistance state can be performed in the same manner as the writing method of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIG. 14 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment. Note that the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the fifth embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the basic configuration of the nonvolatile semiconductor memory device according to the present embodiment is the same as that of the nonvolatile semiconductor memory device according to the fifth embodiment.
  • the nonvolatile semiconductor memory device according to the present embodiment after the batch write operation in the high resistance state by the batch voltage write circuit 40, the resistance state of the resistance storage element 10 in the plurality of memory cells 24 in which the batch write operation has been performed is detected. And a post-collection post-check circuit 44.
  • the master bit line MBL includes a plurality of memories in which a batch write operation is performed after the batch write operation in a high resistance state by the batch voltage write circuit 40. Inspection circuit after batch writing to inspect the resistance state of the resistance memory element 10 in the cell 24
  • the control circuit 16 is connected to the inspection circuit 44 after batch writing.
  • the control circuit 16 determines whether or not the resistance state of the resistance memory element 10 in the plurality of memory cells 24 is aligned with the high resistance state based on the detection result by the batch write detection circuit 44.
  • control circuit 16 determines that the resistance states are not uniform, it selects the collective voltage write circuit 40 again and operates it. Thus, the batch write operation by the batch voltage write circuit 40 is repeated until the resistance states of the resistance memory elements 10 in the plurality of memory cells 24 are aligned to the high resistance state.
  • control circuit 16 determines that the resistance states of the resistance memory elements 10 in the plurality of memory cells 24 are aligned, the write operation by the current generation circuit 14 is appropriately performed as in the fifth embodiment. .
  • the nonvolatile semiconductor memory device includes the post-batch write inspection circuit 44 that checks the resistance state of the resistance memory element 10 in the plurality of memory cells 24 in which the batch write operation is performed. Based on the inspection result by the post-inspection circuit 44, the main feature is that the batch write operation by the batch voltage write circuit 40 is repeatedly performed until the resistance state of the resistance memory element 10 in the plurality of memory cells 24 is in a high resistance state. .
  • FIG. 15 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • the same constituent elements as those of the nonvolatile semiconductor memory device and the writing method thereof according to the sixth and seventh embodiments are designated by the same reference numerals, and the description thereof is omitted or simplified.
  • the basic configuration of the nonvolatile semiconductor memory device according to the present embodiment is the same as that of the nonvolatile semiconductor memory device according to the sixth embodiment.
  • the nonvolatile semiconductor memory device After the batch write operation in the low resistance state by the batch current write circuit 42, the resistance state of the resistance memory element 10 in the plurality of memory cells 24 in which the batch write operation has been performed is detected. And a post-collection post-check circuit 44.
  • the master bit line MBL is connected to the resistance memory element 10 in the plurality of memory cells 24 in which the batch write operation is performed after the batch write operation in the low resistance state by the batch current write circuit 42.
  • a batch write post-detection circuit 44 that detects the resistance state is connected.
  • the control circuit 16 is connected to the post-batch detection circuit 44.
  • the control circuit 16 determines whether or not the resistance state of the resistance memory element 10 in the plurality of memory cells 24 is aligned with the low resistance state based on the detection result by the batch write detection circuit 44.
  • control circuit 16 determines that the resistance states are not complete, it selects the batch current write circuit 42 again and operates it. Thus, the batch write operation by the batch current write circuit 42 is repeated until the resistance states of the resistance memory elements 10 in the plurality of memory cells 24 are aligned to the low resistance state.
  • the nonvolatile semiconductor memory device has a post-batch test circuit 44 that checks the resistance state of the resistance memory element 10 in the plurality of memory cells 24 in which the batch write operation has been performed.
  • the main feature is that the batch write operation by the batch current write circuit 42 is repeated until the resistance state of the resistance memory element 10 in the plurality of memory cells 24 is aligned to the low resistance state based on the test result by the post-write test circuit 44. is there.
  • the resistance state of the resistance memory element 10 in the plurality of memory cells 10 is confirmed to be a low resistance state. It is possible to achieve a highly reliable and write operation.
  • the unipolar resistance memory material layer of the resistance memory element 10 is made of Ti, but the unipolar resistance memory material layer is not limited to this. Absent.
  • a material made of NiO or the like it is possible to apply a material made of NiO or the like. The applied voltage and applied current at the time of setting and resetting are preferably set as appropriate according to the type of the resistance memory material, the structure of the resistance memory element, and the like.
  • the force that configures the memory cell 24 by one resistance memory element 10 and one cell selection transistor 26, and the configuration of the memory cell 24 are limited to this. It is not a thing.
  • the configuration of the memory cell 24 may be a cross-point type without the cell selection transistor 26.
  • the memory sensor 24 having the cell selection transistor 26 is advantageous in terms of operation characteristics, operation speed, and the like as compared with a cross-point type memory cell.
  • the batch write operation is performed on all the memory cells 24 of the memory cell array. However, the batch write operation is performed on a plurality of memory cells 24 in a predetermined sector of the memory cell array. You may go.
  • the present invention relates to a nonvolatile semiconductor memory device using a memory element in which a plurality of resistance states are associated with information storage states, such as PRAM (Phase Change Random Access Memory), MRAM (Magnetic Random Access Memory), and the like. Can be widely applied.
  • PRAM Phase Change Random Access Memory
  • MRAM Magnetic Random Access Memory
  • the nonvolatile semiconductor memory device and the writing method thereof according to the present invention when the resistance memory element is rewritten from the high resistance state to the low resistance state, an excessive current flows through the resistance memory element and the resistance memory element is destroyed. Can be surely prevented. Therefore, the nonvolatile semiconductor memory device and the writing method thereof according to the present invention are a nonvolatile semiconductor memory device. It is extremely useful for improving the reliability of the device.

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Abstract

　高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子１０と、抵抗記憶素子１０に高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路１２と、抵抗記憶素子に低抵抗状態を書き込むための書き込み電流を発生する電流発生回路１４と、抵抗記憶素子１０に高抵抗状態を書き込む際に書き込み電圧を抵抗記憶素子１０に印加し、抵抗記憶素子１０に低抵抗状態を書き込む際に書き込み電流を抵抗記憶素子１０に印加する制御回路１６とを有している。

Description

明 細 書
不揮発性半導体記憶装置及びその書き込み方法
技術分野
[0001] 本発明は、不揮発性半導体記憶装置及びその書き込み方法に係り、特に、抵抗値 が異なる複数の抵抗状態を有する抵抗記憶素子を用いた不揮発性半導体記憶装置 及びその書き込み方法に関する。
背景技術
[0002] 半導体メモリにおいて現在主流となっている DRAM (Dynamic Random Access Me mory)、 SRAM (Static Random Access Memory)は高速動作が可能である、書き換 え回数が無限である等の特徴を有しているが、電源を切ると記憶状態が消失する揮 発性メモリである。これに対し、フラッシュメモリは、電源を切っても記憶状態が消失し なレヽ不揮発メモリであるとレヽぅ特徴を有してレヽる。
[0003] SoC (System On a Chip)等に搭載されるフラッシュメモリは、フローティングゲートと コントロールゲートとを有するトランジスタによりメモリセルが構成される。このため、そ の製造過程においては、メモリセルのトランジスタの形成プロセスと周辺回路の CM〇 Sトランジスタの形成プロセスとが互いのトランジスタの特性に影響を与えてしまうとレヽ う難点があった。そこで、フラッシュメモリにかわる不揮発性メモリの開発が求められて いる。
[0004] 近年、新たなメモリ素子として、 RRAM (Resistance Random Access Memory)と呼 ばれる不揮発性半導体記憶装置が注目されている（例えば非特許文献 1参照）。 RR AMは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えること により抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低 抵抗状態とを例えば情報の" 0"ど ' 1"とに対応づけることにより、メモリ素子として利用 するものである。 RRAMは、高速性、大容量性、低消費電力性等、そのポテンシャル の高さから、その将来性が期待されている。
[0005] 抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の 電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属 を含む酸化物材料が知られている。
特許文献 1 :特開 2005— 50424号公報
特許文献 2 :特開 2004— 185756号公報
非特許文献 1 : 1. G. Baek, Μ· S. Lee, S. Seo， M. J. Lee, D. H. Seo, D .-S. Suh, J. C . Park, S. O. Park, H. S. Kim, I. K. Yoo, U_In Chung and J. T. Moon, "Highly Scala ole Non-volatile Resistive Memory using simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses, Electron Devices Meeting, 2004. IEDM Technical Digest . IEEE International, pp. 587-590
発明の開示
発明が解決しょうとする課題
[0006] し力、しながら、単に抵抗記憶素子に電圧を印加して抵抗記憶材料を高抵抗状態か ら低抵抗状態に変化させたのでは、抵抗記憶素子の抵抗値が急激に低抵抗に変化 するため、過剰な電流が抵抗記憶素子に流れてしまう。このような過剰な電流により、 抵抗記憶素子が破壊される虞がある。
[0007] 本発明の目的は、抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える際、複 雑な制御を必要とすることなぐ抵抗記憶素子に過剰な電流が流れるのを防止すると ともに、その書き込み時間を短縮しうる不揮発性半導体記憶装置及びその書き込み 方法を提供することにある。
課題を解決するための手段
[0008] 本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と 、前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する 電圧発生回路と、前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み 電流を発生する電流発生回路と、前記抵抗記憶素子に前記高抵抗状態を書き込む 際に前記書き込み電圧を前記抵抗記憶素子に印加し、前記抵抗記憶素子に前記低 抵抗状態を書き込む際に前記書き込み電流を前記抵抗記憶素子に印加する制御 回路とを有する不揮発性半導体記憶装置が提供される。
[0009] また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶する抵抗記 憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択トランジ スタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第 1の方向に延 在して並行に配された複数の信号線であって、各信号線が、前記第 1の方向に並ぶ 前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第 1の信号 線と、第 1の方向と交差する第 2の方向に延在して並行に配された複数の信号線で あって、各信号線が、前記第 2の方向に並ぶ前記メモリセルの前記抵抗記憶素子の 他方の端部側に接続された複数の第 2の信号線と、前記複数のメモリセルのうちの書 き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むための 書き込み電圧を発生する電圧発生回路と、前記書き込み対象のメモリセルの前記抵 抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生 回路と、前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を 書き込む際に、前記第 2の信号線を介して前記書き込み電圧を前記書き込み対象の メモリセルの前記抵抗記憶素子に印加し、前記書き込み対象のメモリセルの前記抵 抗記憶素子に前記低抵抗状態を書き込む際に、前記第 2の信号線を介して前記書 き込み電流を前記抵抗記憶素子に印加する制御回路とを有する不揮発性半導体記 憶装置が提供される。
[0010] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶する抵 抗記憶素子と、前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電 圧を発生する電圧発生回路と、前記抵抗記憶素子に前記低抵抗状態を書き込むた めの書き込み電流を発生する電流発生回路とを有する不揮発性半導体記憶装置の 書き込み方法であって、前記抵抗記憶素子に前記高抵抗状態を書き込む際には、 前記書き込み電圧を前記抵抗記憶素子に印加し、前記抵抗記憶素子に前記低抵 抗状態を書き込む際には、前記書き込み電流を前記抵抗記憶素子に印加する不揮 発性半導体記憶装置の書き込み方法が提供される。
[0011] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶する抵 抗記憶素子と、前記抵抗記憶素子の一方の端部に一方の端部が接続された選択ト ランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと；第 1の方 向に延在して並行に配された複数の信号線であって、各信号線が、前記第 1の方向 に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第 1 の信号線と；第 1の方向と交差する第 2の方向に延在して並行に配された複数の信号 線であって、各信号線が、前記第 2の方向に並ぶ前記メモリセルの前記抵抗記憶素 子の他方の端部側に接続された複数の第 2の信号線と；前記複数のメモリセルのうち の書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むた めの書き込み電圧を発生する電圧発生回路と；前記書き込み対象のメモリセルの前 記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流 発生回路とを有する不揮発性半導体記憶装置の書き込み方法であって、前記書き 込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む際には、 前記第 2の信号線を介して前記書き込み電圧を前記書き込み対象のメモリセルの前 記抵抗記憶素子に印加し、前記書き込み対象のメモリセルの前記抵抗記憶素子に 前記低抵抗状態を書き込む際には、前記第 2の信号線を介して前記書き込み電流 を前記書き込み対象のメモリセルの前記抵抗記憶素子に印加する不揮発性半導体 記憶装置の書き込み方法が提供される。
発明の効果
[0012] 本発明によれば、電圧を印加するのではなぐ電流を印加することにより抵抗記憶 素子を高抵抗状態から低抵抗状態に書き換えるので、複雑な制御を必要とすること なく抵抗記憶素子に過剰な電流が流れるのを防止することができる。したがって、抵 抗記憶素子を高抵抗状態から低抵抗状態に書き換える際に、過剰な電流により抵抗 記憶素子が破壊されるのを確実に防止することができる。さらに、本発明によれば、 抵抗記憶素子を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要と しなレ、ので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができ る。
図面の簡単な説明
[0013] [図 1]図 1は、単極性抵抗記憶材料を用レ、た抵抗記憶素子の電流 電圧特性を示す グラフである。
[図 2]図 2は、本発明の第 1実施形態による不揮発性半導体記憶装置の構成を示す 概略図である。
[図 3]図 3は、本発明の第 1実施形態による不揮発性半導体記憶装置における抵抗 記憶素子の電流 電圧特性を示すグラフである。
[図 4]図 4は、本発明の第 1実施形態による不揮発性半導体記憶装置における電圧 発生回路により抵抗記憶素子に印加する電圧を説明するグラフである。
[図 5]図 5は、本発明の第 1実施形態による不揮発性半導体記憶装置における電流 発生回路により抵抗記憶素子に印加する電流を説明するグラフである。
[図 6]図 6は、本発明の第 2実施形態による不揮発性半導体記憶装置の構造を示す 回路図（その 1)である。
[図 7]図 7は、本発明の第 2実施形態による不揮発性半導体記憶装置の構造を示す 回路図（その 2)である。
[図 8]図 8は、本発明の第 2実施形態による不揮発性半導体記憶装置の書き込み方 法を説明するフローチャートである。
[図 9]図 9は、本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す 回路図である。
[図 10]図 10は、本発明の第 3実施形態による不揮発性半導体記憶装置の書き込み 方法を説明するフローチャートである。
[図 11]図 11は、本発明の第 4実施形態による不揮発性半導体記憶装置の構造を示 す回路図である。
[図 12]図 12は、本発明の第 5実施形態による不揮発性半導体記憶装置の構造を示 す回路図である。
[図 13]図 13は、本発明の第 6実施形態による不揮発性半導体記憶装置の構造を示 す回路図である。
[図 14]図 14は、本発明の第 7実施形態による不揮発性半導体記憶装置の構造を示 す回路図である。
[図 15]図 15は、本発明の第 8実施形態による不揮発性半導体記憶装置の構造を示 す回路図である。
符号の説明
10…抵抗記憶素子
12…電圧発生回路 14·' ··電流発生回路
16·' ··制御回路
18、 20…電極
22-· ·-単極性抵抗記憶材料層
24-· '-メモリセノレ
26-· '-セル選択トランジスタ
28-· .·ロードライバー
30-· '-コラムスィッチ
32-· ·-コントロール回路
34-· ··プリチャージ回路
36-· ·-センス回路
38-· ··判定回路
40·· '·一括電圧書き込み回路
42·· '·一括電流書き込み回路
44·· ··一括書き込み後検査回路
発明を実施するための最良の形態
[0015] [第 1実施形態]
本発明の第 1実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 1乃至図 5を用いて説明する。
[0016] 図 1は単極性抵抗記憶材料を用レ、た抵抗記憶素子の電流一電圧特性を示すダラ フ、図 2は本実施形態による不揮発性半導体記憶装置の構成を示す概略図、図 3は 本実施形態による不揮発性半導体記憶装置における抵抗記憶素子の電流一電圧 特性を示すグラフ、図 4は本実施形態による不揮発性半導体記憶装置における電圧 発生回路により抵抗記憶素子に印加する電圧を説明するグラフ、図 5は本実施形態 による不揮発性半導体記憶装置における電流発生回路により抵抗記憶素子に印加 する電流を説明するグラフである。
[0017] はじめに、抵抗記憶素子の基本動作について図 1を用いて説明する。
[0018] 抵抗記憶素子は、一対の電極間に抵抗記憶材料が挟持されたものである。抵抗記 憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違レ、から大 きく 2つに分類することができる。
[0019] 1つは、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ 電圧を必要とする材料であり、例えば NiOや TiOのような単一の遷移金属の酸化 物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような 抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
[0020] 他方は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異な る極性の電圧を用いるものであり、クロム（Cr)等の不純物を微量にドープした SrTiO や SrZrO、或いは超巨大磁気抵抗（CMR : Colossal Magneto- Resistance)を示す
3 3
Pr Ca MnOや La Ca MnO等が該当する。以下、抵抗状態の書き換えに極
1 3 1 3
性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
[0021] 図 1は、単極性抵抗記憶材料を用レ、た抵抗記憶素子の電流一電圧特性を示すグ ラフである。
[0022] 初期状態において、抵抗記憶素子は高抵抗状態であると考える。なお、以下では、 正の印加電圧の場合について説明する力 S、負の印加電圧の場合も同様の電流ー電 圧特性が得られる。
[0023] 印加電圧を 0Vから徐々に増加していくと、電流は曲線 aに沿って矢印の方向に変 化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり所定の値を超えると 、抵抗記憶素子が高抵抗状態から低抵抗状態にスィッチする。なお、以下の説明で は、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。 これに伴い、電流の絶対値が急激に増加し、電流 電圧特性は点 Aから点 Bに遷移 する。図 1において点 Bにおける電流値が一定になっているのは、急激な電流の増 加による素子の破壊を防止するために電流制限を施しているためである。
[0024] 点 Bの状態から徐々に電圧を減少していくと、電流は曲線 bに沿って矢印の方向に 変化し、その絶対値は徐々に減少する。印加電圧が 0Vに戻ると、電流も OAとなる。
[0025] 次に、電流制限を解除して、印加電圧を 0Vから再度徐々に増加していくと、電流 は曲線 cに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する電 圧が更に大きくなり所定の値を超えると、抵抗記憶素子が低抵抗状態から高抵抗状 態にスィッチする。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗 状態へ変化する動作を「リセット」と呼ぶ。これに伴い、電流の絶対値が急激に減少し 、電流 電圧特性は点 Cから点 Dに遷移する。
[0026] 点 Dの状態から徐々に電圧を減少していくと、電流の絶対値は徐々に減少する。印 加電圧が 0Vに戻ると、電流も OAとなる。
[0027] それぞれの抵抗状態は、所定の電圧値以下で安定であり、電源を切っても保たれ る。すなわち、高抵抗状態では、印加電圧が点 Aの電圧よりも低ければ、電流一電圧 特性は曲線 aに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗 状態では、印加電圧が点 Cの電圧よりも低ければ、電流—電圧特性は曲線 cに沿つ て変化し、低抵抗状態が維持される。
[0028] 上述のように、電圧を印加することにより抵抗記憶素子を高抵抗状態から低抵抗状 態にセットする場合、過剰な電流によって抵抗記憶素子が破壊されるのを防止する ため、抵抗状態の変化直後に抵抗記憶素子に流れる電流を制限する操作、いわゆ る電流コンプライアンスを必要としていた。この電流コンプライアンスにおいては、高 抵抗状態から低抵抗状態に抵抗記憶素子が変化した瞬間に電流を制限することが 必要となる。
[0029] このため、抵抗記憶素子を用いた不揮発性半導体記憶装置において、電圧印加 により抵抗記憶素子を高抵抗状態から低抵抗状態にセットする構成では、電流コン プライアンスを制御するための制御回路が備えられている必要があった。さらには、 電流コンプライアンスのための制御に起因して、高抵抗状態から低抵抗状態へのス イッチが遅くなつてしまう可能性がある等の不都合があった。このように、低抵抗状態 から高抵抗状態への書き込み及び高抵抗状態から低抵抗状態への書き込みをとも に電圧印加により行ったのでは、不都合な点が多かった。
[0030] 本実施形態による不揮発性半導体記憶装置及びその書き込み方法は、抵抗記憶 素子に電流を印加することにより抵抗記憶素子を高抵抗状態から低抵抗状態にセッ トすることで、電流コンプライアンスのような複雑な制御を必要とすることなぐ抵抗記 憶素子に過剰な電流が流れるのを防止するものである。
[0031] まず、本実施形態による不揮発性半導体記憶装置の構成について図 2乃至図 5を 用いて説明する。
[0032] 本実施形態による不揮発性半導体記憶装置は、図 2に示すように、抵抗記憶素子
10と、抵抗記憶素子 10に電圧を印加するための電圧発生回路 12と、抵抗記憶素子 10に電流を印加するための電流発生回路 14と、抵抗記憶素子 10に高抵抗状態を 書き込む場合に電圧発生回路 12を選択して動作させ、また、抵抗記憶素子 10に低 抵抗状態を書き込む場合に電流発生回路 14を選択して動作させる制御回路 16とを 有している。
[0033] 抵抗記憶素子 10は、一対の電極 18、 20間に、単極性抵抗記憶材料層 22が挟持 されてなるものである。単極性抵抗記憶材料層 22は、遷移金属酸化物、例えば TiO よりなるものである。一方の電極 20には、電圧発生回路 12及び電流発生回路 14が それぞれ接続されている。他方の電極 18は、基準電位、例えば接地電位である 0V に接続されている。
[0034] 図 3は、電圧印加により抵抗記憶素子 10の抵抗状態を変化させた場合の抵抗記憶 素子 10の電流 電圧特性、及び電流印加により抵抗記憶素子 10の抵抗状態を変 化させた場合の抵抗記憶素子 10の電流 電圧特性をそれぞれ示すグラフである。 これらについては後述する。
[0035] 制御回路 16には、電圧発生回路 12及び電流発生回路 14が接続されている。制 御回路 16は、制御回路 16に接続された電圧発生回路 12及び電流発生回路 14から 、抵抗記憶素子 10に高抵抗状態を書き込む場合に、抵抗記憶素子 10に電圧を印 加するための電圧発生回路 12を選択して動作させる。また、抵抗記憶素子 10に低 抵抗状態を書き込む場合に、抵抗記憶素子 10に電流を印加するための電流発生回 路 14を選択して動作させる。
[0036] 電圧発生回路 12は、制御回路 16により選択されると、抵抗記憶素子 10に高抵抗 状態を書き込むための電圧を発生し、抵抗記憶素子 10に電圧を印加する。
[0037] 図 4は、電圧発生回路 12により抵抗記憶素子 10に印加する電圧を説明するグラフ である。横軸は抵抗記憶素子 10に印加する電圧、縦軸は抵抗記憶素子 10に流れる 電流を示している。
[0038] 電圧発生回路 12は、抵抗記憶素子 10に印加する電圧として、抵抗記憶素子 10を リセットするのに要する電圧（リセット電圧 V )以上、抵抗記憶素子 10をセットする
reset
のに要する電圧（セット電圧 V )未満の電圧を発生し、この電圧を抵抗記憶素子 10 set
に印加する。なお、電圧発生回路 12は、低電圧から連続的に増加させて V 以上
reset
V 未満の電圧の電圧を抵抗記憶素子 10に印加するものであってもよいし、或いは set
、V 以上 V 未満の振幅を有するパルス電圧を抵抗記憶素子 10に印加するもの reset set
であってもよい。
[0039] 電圧印加前に低抵抗状態の抵抗記憶素子 10に、電圧発生回路 12により V 以
reset 上 V 未満の電圧が印加されると、抵抗記憶素子 10は、図 4中 a線に示すように、低 set
抵抗状態から高抵抗状態に書き換えられる。
[0040] 他方、電圧印加前に高抵抗状態の抵抗記憶素子 10に、電圧発生回路 12により V
以上 V 未満の電圧が印加されると、抵抗記憶素子 10は、図 4中 b線に示すように eset set
、高抵抗状態のまま維持される。
[0041] 図 3に破線で示すグラフは、上述のように、電圧発生回路 12により電圧を印加する ことにより高抵抗状態の書き込み動作を行った場合の抵抗記憶素子 10の電流ー電 圧特性を示したものである。
[0042] このように、電圧印加前の抵抗記憶素子 10の抵抗状態が低抵抗状態及び高抵抗 状態のいずれの場合においても、電圧発生回路 12により電圧を抵抗記憶素子 10に 印加することにより、抵抗記憶素子 10には高抵抗状態が書き込まれる。具体的には 、例えば数 10k Qの高抵抗状態を抵抗記憶素子 10に書き込む場合には、電圧発生 回路 12により、 V である例えば 0. 5V以上、 V である例えば 1. 0V未満の電圧を
reset set
抵抗記憶素子 10に印加する。
[0043] 電流発生回路 14は、制御回路 16により選択されると、抵抗記憶素子 10に低抵抗 状態を書き込むための電流を発生し、抵抗記憶素子 10に電流を印加する。
[0044] 図 5は、電流発生回路 14により抵抗記憶素子 10に印加する電流を説明するグラフ である。横軸は抵抗記憶素子 10にかかる電圧、縦軸は抵抗記憶素子 10に印加する 電流を示している。
[0045] 電流発生回路 14は、抵抗記憶素子 10に印加する電流として、抵抗記憶素子 10を セットするのに要する電流（セット電流 I )以上、抵抗記憶素子 10をリセットするのに 要する電流（リセット電流 I )未満の電流を発生し、この電流を抵抗記憶素子 10に
reset
印加する。なお、電流発生回路 14は、低電流から連続的に増加させて I 以上 I set reset 未満の電流を抵抗記憶素子 10に印加するものであってもよいし、或いは、 I 以上 I set re 未満の振幅を有するノ^レス電流を抵抗記憶素子 10に印加するものであってもよい set
[0046] 電流印加前に高抵抗状態の抵抗記憶素子 10に、電流発生回路 14により I 以上 I set r 未満の電流が印加されると、抵抗記憶素子 10は、図 5中 c線に示すように、高抵抗 eset
状態から低抵抗状態に書き換えられる。
[0047] 他方、電圧印加前に低抵抗状態の抵抗記憶素子に、電流発生回路 14により I 以
set 上 I 未満の電流が印加されると、抵抗記憶素子は、図 5中 d線に示すように、低抵 reset
抗状態のまま維持される。
[0048] 図 3に実線で示すグラフは、上述のように、電流発生回路 14により電流を印加する ことにより低抵抗状態の書き込み動作を行った場合の抵抗記憶素子 10の電流ー電 圧特性を示したものである。
[0049] このように、電圧印加前の抵抗記憶素子 10の抵抗状態が高抵抗状態及び低抵抗 状態のいずれの場合においても、電流発生回路 14により電流を抵抗記憶素子 10に より印加することにより、抵抗記憶素子 10には低抵抗状態が書き込まれる。具体的に は、例えば 500 Ωの低抵抗状態を抵抗記憶素子 10に書き込む場合には、電流発生 回路 14により、 I である例えば 0. 5mA以上、 I である例えば 1. OmA未満の電
set reset
流を抵抗記憶素子 10に印加する。
[0050] 上述のように、本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子 10を 高抵抗状態から低抵抗状態に書き換える際に、抵抗記憶素子 10に電流を印加する 電流発生回路 14を有することに主たる特徴の一つがある。
[0051] 本実施形態による不揮発性半導体記憶装置では、抵抗記憶素子 10に電圧を印加 するのではなぐ電流発生回路 14により I 以上 I 未満の電流を印加することにより
set reset
、抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換える。これにより、電流コ ンプライアンスのような複雑な制御を必要とすることなく抵抗記憶素子 10に過剰な電 流が流れるのを回避しつつ、抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き 換えること力 sできる。さらに、抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き 換える際に複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換 え動作を高速化することができる。
[0052] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 2を 用いて説明する。
[0053] まず、抵抗記憶素子 10に高抵抗状態を書き込む場合について説明する。抵抗記 憶素子 10は、初期状態として低抵抗状態又は高抵抗状態にあるものとする。
[0054] この場合、制御回路 16により、電圧発生回路 12及び電流発生回路 14のうち、電圧 発生回路 12を選択して動作させる。
[0055] 次いで、制御回路 16により選択された電圧発生回路 12により、 V 以上 V 未満
reset set の電圧を抵抗記憶素子 10に印加する。これにより、電圧印加前に低抵抗状態の抵 抗記憶素子 10は、低抵抗状態から高抵抗状態に書き換えられる。電圧印加前に高 抵抗状態の抵抗記憶素子 10は、高抵抗状態のまま維持される。
[0056] こうして、電圧発生回路 12により電圧を抵抗記憶素子 10に印加することにより、抵 抗記憶素子 10に高抵抗状態が書き込まれる。
[0057] 次に、抵抗記憶素子 10に低抵抗状態を書き込む場合について説明する。抵抗記 憶素子 10は、初期状態として、高抵抗状態又は低抵抗状態にあるものとする。
[0058] この場合、制御回路 16により、電圧発生回路 12及び電流発生回路 14のうち、電流 発生回路 14を選択して動作させる。
[0059] 次いで、制御回路 16により選択された電流発生回路 14により、 I 以上 I 未満の
set reset 電流を抵抗記憶素子 10に印加する。これにより、電流印加前に高抵抗状態の抵抗 記憶素子 10は、高抵抗状態から低抵抗状態に書き換えられる。電流印加前に低抵 抗状態の抵抗記憶素子 10は、低抵抗状態のまま維持される。
[0060] こうして、電流発生回路 14により電流を抵抗記憶素子 10に印加することにより、抵 抗記憶素子 10に低抵抗状態が書き込まれる。
[0061] このように、本実施形態によれば、電流発生回路 14により I 以上 I 未満の電流
set reset
を印加することにより、抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換える ので、電流コンプライアンスのような複雑な制御を必要とすることなぐ抵抗記憶素子 10に過剰な電流が流れるのを防止することができる。したがって、抵抗記憶素子 10 を高抵抗状態から低抵抗状態に書き換える際に、過剰な電流により抵抗記憶素子 1 0が破壊されるのを確実に防止することができる。さらに、本実施形態によれば、抵抗 記憶素子 10を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要とし なレ、ので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる
[0062] [第 2実施形態]
本発明の第 2実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 6乃至図 8を用いて説明する。図 6及び図 7は本実施形態による不揮発性 半導体記憶装置の構造を示す回路図、図 8は本実施形態による不揮発性半導体記 憶装置の書き込み方法を説明するフローチャートである。なお、第 1実施形態による 不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素については同 一の符号を付し説明を省略し或いは簡略にする。
[0063] まず、本実施形態による不揮発性半導体記憶装置の構造について図 6及び図 7を 用いて説明する。本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子 10
[0064] 本実施形態による不揮発性半導体記憶装置のメモリセル 24は、図 6に示すように、 抵抗記憶素子 10と、セル選択トランジスタ 26とを有している。抵抗記憶素子 10は、そ の一端がセル選択トランジスタ 26のドレイン端子に接続され、他端がビット線 BLに接 続されている。セル選択トランジスタ 26のゲート端子はワード線 WLに接続され、ソー ス端子はソース線（図示せず）に接続されてレ、る。
[0065] 抵抗記憶素子 10は、一対の電極間に例えば TiOよりなる単極性抵抗記憶材料層 が挟持されたものである。
[0066] このように、本実施形態では、抵抗記憶素子 10と、抵抗記憶素子 10に直列に接続 されたセル選択トランジスタ 26とによりメモリセル 24が構成されている。これにより、書 き込み対象として選択されたメモリセル 24における抵抗記憶素子 10に効率よく低抵 抗状態又は高抵抗状態を書き込むことができる。
[0067] 図 7は、図 6に示すメモリセル 24とともに周辺回路を示す回路図である。 [0068] 複数のメモリセル 24力 列方向（図面縦方向）及び行方向（図面横方向）に隣接し てマトリクス状に形成され、メモリセルアレイを構成してレ、る。
[0069] 列方向には、複数のビット線 BL0、 BL1、…が配されており、列方向に並ぶメモリセ ル 24に共通の信号線を構成してレ、る。
[0070] 行方向には、複数のワード線 WLO、 WL1、…が配されており、行方向に並ぶメモリ セル 24に共通の信号線を構成している。
[0071] 複数のワード線 WLO、 WL1、…は、書き込みを行うべき書き込み対象のメモリセル
24が接続されたワード線 WLを選択するロードライバー 28に接続されている。ロード ライバー 28は、選択したワード線 WLに所定の電圧を印加し、選択したワード線 WL に接続されたメモリセル 24のセル選択トランジスタ 26をオン状態とする。複数のビット 線 BLO、 BL1、…は、書き込み対象のメモリセル 24が接続されたビット線 BLを選択 するコラムスィッチ 30に接続されている。コラムスィッチ 30は、選択したビット線 BLに 後述のマスタービット線 MBLから電圧又は電流を印加することができるようにスィッチ を切り替える。ロードライバー 28及びコラムスィッチ 30により、書き込み対象のメモリ セル 24が選択される。
[0072] コラムスィッチ 30には、マスタービット線 MBLが接続されている。
[0073] マスタービット線 MBLには、書き込み対象のメモリセル 24における抵抗記憶素子 1 0に高抵抗状態を書き込むための電圧を発生する電圧発生回路 12が接続されてい る。電圧発生回路 12は、マスタービット線 MBLからコラムスィッチ 30を介して、書き 込み対象のメモリセル 24における抵抗記憶素子 10に電圧を印加する。電圧発生回 路 12により抵抗記憶素子 10に印加される電圧は、 V 以上 V 未満の電圧である
reset set
[0074] また、マスタービット線 MBLには、書き込み対象のメモリセル 24における抵抗記憶 素子 10に低抵抗状態を書き込むための電流を発生する電流発生回路 14が接続さ れている。電流発生回路 14は、マスタービット線 MBLからコラムスィッチ 30を介して 、書き込み対象のメモリセル 24における抵抗記憶素子 10に電流を印加する。電流発 生回路 14により抵抗記憶素子 10に印加される電流は、 I 以上 I 未満の電流であ
set reset
る。 [0075] 電圧発生回路 12及び電流発生回路 14には、書き込み対象のメモリセル 24におけ る抵抗記憶素子 10に、高抵抗状態を書き込む場合に電圧発生回路 12を選択して 動作させ、また、低抵抗状態を書き込む場合に電流発生回路 14を選択して動作させ る制御回路 16が接続されている。
[0076] ロードライバー 28、コラムスィッチ 30、及び制御回路 16には、ロードライバー 28、コ ラムスイッチ 30、及び制御回路 16を含む周辺回路の動作を制御するコントロール回 路 32が接続されている。
[0077] こうして、本実施形態による不揮発性半導体記憶装置が構成されている。
[0078] 本実施形態による不揮発性半導体記憶装置は、書き込み対象のメモリセル 24にお ける抵抗記憶素子 10に高抵抗状態を書き込むための電圧を発生し、抵抗記憶素子 10に電圧を印加する電圧発生回路 12と、書き込み対象のメモリセル 24における抵 抗記憶素子 10に低抵抗状態を書き込むための電流を発生し、抵抗記憶素子 10に 電流を印加する電流発生回路 14と、書き込み対象のメモリセル 24における抵抗記 憶素子 10に、高抵抗状態を書き込む場合に電圧発生回路 12を選択して動作させ、 また、低抵抗状態を書き込む場合に電流発生回路 14を選択して動作させる制御回 路 16とを有することに主たる特徴がある。
[0079] 本実施形態による不揮発性半導体記憶装置では、書き込み対象のメモリセル 24に おける抵抗記憶素子 10に電圧を印加するのではなぐ電流発生回路 14により I 以
set 上 I 未満の電流を印加することにより、抵抗記憶素子 10を高抵抗状態から低抵抗 reset
状態に書き換える。これにより、電流コンプライアンスのような複雑な制御を必要とす ることなく抵抗記憶素子 10に過剰な電流が流れるのを回避しつつ、抵抗記憶素子 1 0を高抵抗状態から低抵抗状態に書き換えることができる。したがって、書き込み対 象のメモリセル 24における抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換 える際に、過剰な電流により抵抗記憶素子 10が破壊されるのを確実に防止すること 力 Sできる。さらに、抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換える際に 複雑な制御を必要としないので、高抵抗状態から低抵抗状態への書き換え動作を高 速ィ匕すること力 Sできる。
[0080] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 6 乃至図 8を用いて説明する。本実施形態による不揮発性半導体記憶装置の書き込 み方法は任意のメモリセル 24について書き込み動作を行う方法、すなわちランダム アクセスが可能な書き込み方法である。
[0081] はじめに、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作 について説明する。書き込み対象のメモリセル 24は、ワード線 WL0及びビット線 BL 0に接続されたメモリセル 24であるものとする。また、書き込み対象のメモリセル 24に おける抵抗記憶素子 10は、低抵抗状態にあるものとする。
[0082] まず、コントロール回路 32により、書き込み対象のメモリセル 24における抵抗記憶 素子 10を低抵抗状態から高抵抗状態に書き換えるための書き込み命令を、コラムス イッチ 30、ロードライバー 28、及び制御回路 16にそれぞれ入力する（図 8 :ステップ S 11)。
[0083] 次いで、コントロール回路 32から書き込み命令が入力されたコラムスィッチ 30により ビット線 BL0を選択し、マスタービット線 MBLからビット線 BL0に電圧を印加できるよ うにする（図 8 :ステップ S 12)。
[0084] 次いで、コントロール回路 32から書き込み命令が入力されたロードライバー 28によ り、ワード線 WL0に所定の電圧を印加し、セル選択トランジスタ 26をオン状態にする
(図 8 :ステップ S 13)。
[0085] こうして、書き込み対象のメモリセル 24を選択する（図 8 :ステップ S 14)。
[0086] 次いで、コントロール回路 32から書き込み命令が入力された制御回路 16により、電 圧発生回路 12を選択して動作させる（図 8 :ステップ S 15)。
[0087] 次いで、制御回路 16により選択された電圧発生回路 12により、マスタービット線 M
BLからコラムスィッチ 30を介して、ビット線 BL0に、 V 以上 V 未満の電圧を印加
reset set
する（図 8 :ステップ SI 6)。
[0088] こうして、書き込み対象のメモリセル 24における抵抗記憶素子 10に、ビット線 BL0 力 V 以上 V 未満の電圧が印加される。これにより、抵抗記憶素子 10の抵抗値 reset set
は上昇し、抵抗記憶素子 10は、低抵抗状態から高抵抗状態に変化する。
[0089] 次いで、電圧発生回路 12の動作を停止してビット線 BL0に印加する電圧をゼロに 戻した後、ロードライバー 28の動作を停止してワード線 WL0に印加する電圧をオフ にするする。こうして、リセットの動作を完了する。書き込み対象のメモリセル 24には、 抵抗記憶素子 10の高抵抗状態に対応するデーダ T'が書き込まれる。
[0090] 次に、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作につ いて説明する。書き込み対象のメモリセル 24は、ワード線 WL0及びビット線 BLO 接続されたメモリセル 24であるものとする。また、書き込み対象のメモリセル 24におけ る抵抗記憶素子 10は、高抵抗状態にあるものとする。
[0091] まず、コントロール回路 32により、書き込み対象のメモリセル 24における抵抗記憶 素子 10を高抵抗状態から低抵抗状態に書き換えるための書き込み命令を、コラムス イッチ 30、ロードライバー 28、及び制御回路 16にそれぞれ入力する（図 8 :ステップ S 11)。
[0092] 次いで、コントロール回路 32から書き込み命令が入力されたコラムスィッチ 30により ビット線 BL0を選択し、マスタービット線 MBLからビット線 BL0に電流を印加できるよ うにする（図 8 :ステップ S 12)。
[0093] 次いで、コントロール回路 32から書き込み命令が入力されたロードライバー 28によ り、ワード線 WL0に所定の電圧を印加し、セル選択トランジスタ 26をオン状態にする
(図 8 :ステップ S 13)。
[0094] こうして、書き込み対象のメモリセル 24を選択する（図 8 :ステップ S 14)。
[0095] 次いで、コントロール回路 32から書き込み命令が入力された制御回路 16により、電 流発生回路 14を選択して動作させる（図 8：ステップ S 15)。
[0096] 次いで、制御回路 16により選択された電流発生回路 14により、マスタービット線 M
BLからコラムスィッチ 30を介して、ビット線 BL0に、 I 以上 I 未満の電流を印加す
set reset
る（図 8 :ステップ SI 7)。
[0097] こうして、書き込み対象のメモリセル 24における抵抗記憶素子 10に、ビット線 BL0 力 I 以上 I 未満の電流が印加される。これにより、抵抗記憶素子 10の抵抗値は set reset
減少し、抵抗記憶素子 10は、高抵抗状態から低抵抗状態に変化する。
[0098] 次いで、電流発生回路 14の動作を停止してビット線 BL0に印加する電流をゼロに 戻した後、ロードライバー 28の動作を停止してワード線 WL0に印加する電圧をオフ にする。こうして、セットの動作を完了する。書き込み対象のメモリセル 24には、抵抗 記憶素子 10の低抵抗状態に対応するデーダ '0"が書き込まれる。
[0099] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図 6及 び図 7を用いて説明する。本実施形態による不揮発性半導体記憶装置の読み出し 方法は任意のメモリセル 24について読み出し動作を行う方法、すなわちランダムァク セスが可能な読み出し方法である。
[0100] 読み出し対象のメモリセル 24は、ワード線 WLO及びビット線 BLOに接続されたメモ リセル 24であるものとする。
[0101] まず、コントロール回路 32により、読み出し対象のメモリセル 24における抵抗記憶 素子 10の抵抗状態を読み出すための読み出し命令を、コラムスィッチ 30、ロードライ バー 28、及びマスタービット線 MBLに接続された読み出し回路（図示せず）にそれ ぞれ入力する。
[0102] 次いで、コントロール回路 32から読み出し命令が入力されたコラムスィッチ 30により ビット線 BLOを選択し、マスタービット線 MBLからビット線 BLOに電圧を印加できるよ うにする。
[0103] 次いで、コントロール回路 32から読み出し命令が入力されたロードライバー 28によ り、ワード線 WLOに所定の電圧を印加し、セル選択トランジスタ 26をオン状態にする
[0104] こうして、読み出し対象のメモリセル 24を選択する。
[0105] 次いで、読み出し命令が入力された読み出し回路により、マスタービット線 MBLか らコラムスィッチ 30を介して、ビット線 BLOに所定の電圧を印加する。この電圧は、抵 抗記憶素子 10がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが 生じないように設定する。
[0106] ビット線 BLOにこのような電圧を印加すると、ビット線 BLOには、読み出し対象のメモ リセル 24における抵抗記憶素子 10の抵抗値に応じた電流が流れる。したがって、ビ ット線 BLOに流れるこの電流値を読み出し回路により検出することにより、抵抗記憶 素子 12がどのような抵抗状態にあるかを読み出すことができる。すなわち、読み出し 対象のメモリセル 24に保持されたデータが、低抵抗状態に対応する" 0"なの力、、高 抵抗状態に対応する "1 "なのかを読み出すことができる。 [0107] このように、本実施形態によれば、書き込み対象のメモリセル 24における抵抗記憶 素子 10に電圧を印加するのではなぐ電流発生回路 14により I 以上 I 未満の電
set reset
流を印加することにより、抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換え るため、電流コンプライアンスのような複雑な制御を必要とすることなぐ抵抗記憶素 子 10に過剰な電流が流れるのを防止することができる。したがって、書き込み対象の メモリセル 24における抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換える 際に、過剰な電流により抵抗記憶素子 10が破壊されるのを確実に防止することがで きる。さらに、本実施形態によれば、書き込み対象のメモリセル 24における抵抗記憶 素子 10を高抵抗状態から低抵抗状態に書き換える際に複雑な制御を必要としない ので、高抵抗状態から低抵抗状態への書き換え動作を高速化することができる。
[0108] [第 3実施形態]
本発明の第 3実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 9及び図 10を用いて説明する。図 9は本実施形態による不揮発性半導体 記憶装置の構造を示す回路図、図 10は本実施形態による不揮発性半導体記憶装 置の書き込み方法を説明するフローチャートである。なお、第 2実施形態による不揮 発性半導体記憶装置及びその書き込み方法と同様の構成要素については同一の 符号を付し説明を省略し或いは簡略にする。
[0109] 本実施形態による不揮発性半導体記憶装置の基本的構成は、図 6及び図 7に示 す第 2実施形態による不揮発性半導体記憶装置とほぼ同様である。本実施形態によ る不揮発性半導体記憶装置は、マスタービット線 MBLに接続されたプリチャージ回 路 34を更に有している。
[0110] 図 9に示すように、マスタービット線 MBLには、書き込み動作又は読み出し動作の 前に、書き込み対象又は読み出し対象として選択されたメモリセル 24が接続された ビット線 BLを接地するプリチャージ回路 34が接続されている。
[0111] このように、本実施形態による不揮発性半導体記憶装置は、書き込み動作又は読 み出し動作の前に、書き込み対象又は読み出し対象として選択されたメモリセル 24 が接続されたビット線 BLを接地するプリチャージ回路 34を有することに主たる特徴が ある。 [0112] 書き込み動作又は読み出し動作の前に、プリチャージ回路 34により、マスタービット 線 MBL及びコラムスィッチ 30を介して、書き込み対象又は読み出し対象として選択 されたメモリセル 24が接続されたビット線 BLを接地することで、ビット線 BLに蓄積さ れた電荷を除去することができる。これにより、ビット線 BLに蓄積された電荷による書 き込み誤動作、読み出し誤動作を確実に防止することができる。
[0113] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 9 及び図 10を用いて説明する。
[0114] 書き込み対象のメモリセル 24は、ワード線 WL0及びビット線 BL0に接続されたメモ リセル 24であるものとする。
[0115] まず、図 8に示す第 1実施形態による不揮発性半導体記憶装置の書き込み方法と 同様に、書き込み対象のメモリセル 24を選択する（図 10 :ステップ S21〜S24)。
[0116] 次いで、プリチャージ回路 34により、マスタービット線 MBL及びコラムスィッチ 30を 介して、ビット線 BL0を接地する（図 10 :ステップ S25)。
[0117] 所定の時間ビット線 BL0を接地した後、プリチャージ回路 34によるビット線 BL0の 接地を終了する（図 10 :ステップ S26)。
[0118] こうして、プリチャージ回路 34により書き込み対象のメモリセル 34が接続されたビッ ト線 BL0を接地することにより、書き込み動作前に、ビット線 BL0に蓄積された電荷を 除去する。これにより、書き込み誤動作を確実に防止することができる。
[0119] 以後、図 8に示す第 1実施形態による不揮発性半導体記憶装置の書き込み方法と 同様にして、リセット動作を行い（図 10 :ステップ S27、 S28)、又はセット動作を行う（ 図 10 :ステップ S27、 S29)。
[0120] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図 9を 用いて説明する。
[0121] 読み出し対象のメモリセル 24は、ワード線 WL0及びビット線 BL0に接続されたメモ リセル 24であるものとする。
[0122] まず、第 1実施形態による不揮発性半導体記憶装置の読み出し方法と同様に、読 み出し対象のメモリセル 24を選択する。
[0123] 次いで、プリチャージ回路 34により、マスタービット線 MBL及びコラムスィッチ 30を 介して、ビット線 BLOを接地する。
[0124] 所定の時間ビット線 BL0を接地した後、プリチャージ回路 34によるビット線 BL0の 接地を終了する。
[0125] こうして、プリチャージ回路 34により読み出し対象のメモリセル 34が接続されたビッ ト線 BLOを接地することにより、読み出し動作前に、ビット線 BLOに蓄積された電荷を 除去する。これにより、読み出し誤動作を確実に防止することができる。
[0126] 以後、第 1実施形態による不揮発性半導体記憶装置の読み出し方法と同様にして 、読み出し対象のメモリセル 24における抵抗記憶素子 10の抵抗状態を読み出す。
[0127] なお、上記では、マスタービット線 MBLにプリチャージ回路 34が接続されていたが 、各ビット線 BL0、 BL1、…にプリチャージ回路 34が直接接続されていてもよい。
[0128] また、上記では、書き込み動作前又は読み出し動作前に、書き込み対象又は読み 出し対象として選択されたメモリセル 24が接続されたビット線 BLをプリチャージ回路 34により接地した力 プリチャージ回路 34は、選択されたメモリセル 24が接続された ビット線 BLを所定の電位にプリチャージするために用いることもできる。
[0129] 具体的には、書き込み動作前又は読み出し動作前に、選択されたメモリセル 24に おける抵抗記憶素子 10の抵抗状態が変化しなレ、、すなわちセット又はリセットが発生 しない範囲内で、メモリセル 24が接続されたビット線 BLを所定の電位にプリチャージ する。これにより、書き込み動作又は読み出し動作を高速化することができる。
[0130] [第 4実施形態]
本発明の第 4実施形態による不揮発性半導体記憶装置及びその書き込み方法に っレ、て図 11を用いて説明する。図 11は本実施形態による不揮発性半導体記憶装 置の構造を示す回路図である。なお、第 2実施形態による不揮発性半導体記憶装置 及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略 し或いは簡略にする。
[0131] 本実施形態による不揮発性半導体記憶装置の基本的構成は、第 2実施形態による 不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記 憶装置は、書き込み動作前に書き込み対象のメモリセル 24における抵抗記憶素子 1 0の抵抗状態を読み出すセンス回路 36と、センス回路 36により読み出された抵抗状 態と書き込むべき抵抗状態とが同じか否力を判定する判定回路 38を更に有している
[0132] 図 11に示すように、マスタービット線 MBLには、書き込み動作前に書き込み対象 のメモリセル 24における抵抗記憶素子 10の抵抗状態を読み出すセンス回路 36が接 続されている。センス回路 36は、利得結合型のセンスアンプ回路、カレントミラー型の センスアンプ回路等により構成されている。
[0133] センス回路 36には、センス回路 36により読み出された抵抗記憶素子 10の抵抗状 態と、抵抗記憶素子 10に書き込むべき抵抗状態とが同じか否かを判定する判定回 路 38が接続されている。
[0134] 判定回路 38には、制御回路 16が接続さている。
[0135] 制御回路 16は、判定回路 38による判定結果に基づき、必要に応じて電圧発生回 路 12又は電流発生回路 14を選択して動作させる。すなわち、本実施形態による不 揮発性半導体記憶装置では、判定回路 38による判定結果に基づき、必要に応じて 書き込み動作が行われる。
[0136] 具体的には、判定回路 38により、書き込み動作前の抵抗記憶素子 10の抵抗状態 と、抵抗記憶素子 10に書き込むべき抵抗状態とが同じであると判定された場合には 、制御回路 16は電圧発生回路 12及び電流発生回路 14のいずれも動作させず、書 き込み動作は行われない。
[0137] 他方、判定回路 38により、書き込み動作前の抵抗記憶素子 10の抵抗状態と、抵抗 記憶素子 10に書き込むべき抵抗状態とが異なると判定された場合には、書き込むベ き抵抗状態に応じて、制御回路 16は電圧発生回路 12又は電流発生回路 14を選択 して動作させ、書き込み動作が行われる。すなわち、書き込み対象のメモリセル 24に おける抵抗記憶素子 10を低抵抗状態から高抵抗状態に書き換える場合には、制御 回路 16は電圧発生回路 12を選択して動作させ、リセット動作が行われる。また、書き 込み対象のメモリセル 24における抵抗記憶素子 10を高抵抗状態から低抵抗状態に 書き換える場合には、制御回路 16は電流発生回路 14を選択して動作させ、セット動 作が行われる。
[0138] このように、本実施形態による不揮発性半導体記憶装置は、書き込み動作前に書 き込み対象のメモリセル 24における抵抗記憶素子 10の抵抗状態を読み出すセンス 回路 36と、センス回路 36により読み出された抵抗状態と書き込むべき抵抗状態とが 同じか否かを判定する判定回路 38を有し、判定回路 38による判定結果に基づき、 書き込み動作を行うことに主たる特徴がある。
[0139] 本実施形態では、書き込み動作前に、書き込み対象のメモリセル 24における抵抗 記憶素子 10の抵抗状態と書き込むべき抵抗状態とが同じか否かを判定し、この判定 結果に基づき書き込み動作を制御するため、行う必要のない同じ抵抗状態への書き 込み動作、すなわち、低抵抗状態から低抵抗状態への書き込み動作及び高抵抗状 態から高抵抗状態への書き込み動作を省くことができる。これにより、書き込み動作 に要する時間を短縮することができるとともに、書き込み動作時の消費電力を低減す ること力 Sできる。
[0140] なお、上記では、第 2実施形態による不揮発性半導体記憶装置の構成にセンス回 路 36及び判定回路 38を更に設ける場合について説明したが、第 3実施形態による 不揮発性半導体記憶装置の構成にセンス回路 36及び判定回路 38を更に設けても よい。
[0141] [第 5実施形態]
本発明の第 5実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 12を用いて説明する。図 12は本実施形態による不揮発性半導体記憶装 置の構造を示す回路図である。なお、第 2実施形態による不揮発性半導体記憶装置 及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略 し或いは簡略にする。
[0142] 本実施形態による不揮発性半導体記憶装置の基本的構成は、第 2実施形態による 不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記 憶装置は、第 2実施形態における電圧発生回路 12に代えて、複数のメモリセル 24に おける抵抗記憶素子 10に高抵抗状態を一括して書き込むための電圧を発生する一 括電圧書き込み回路 40を有してレ、る。
[0143] 図 12に示すように、マスタービット線 MBLには、複数のメモリセル 24における抵抗 記憶素子 10に高抵抗状態を一括して書き込むための電圧を発生する一括電圧書き 込み回路 40が接続されてレ、る。
[0144] —括電圧書き込み回路 40には、制御回路 16が接続されている。
[0145] 制御回路 16は、複数のメモリセル 24における抵抗記憶素子 10に高抵抗状態を一 括して書き込む場合に、一括電圧書き込み回路 40を選択して動作させる。また、制 御回路 16は、一括電圧書き込み回路 40による一括書き込み後、複数のメモリセル 2 4の中から選択された書き込み対象のメモリセル 24における抵抗記憶素子 10を高抵 抗状態から低抵抗状態に書き換える場合に、電流発生回路 14を選択して動作させ る。
[0146] 本実施形態による不揮発性半導体記憶装置は、複数のメモリセル 24における抵抗 記憶素子 10に高抵抗状態を一括して書き込むための電圧を発生する一括電圧書き 込み回路 40を有し、複数のメモリセル 24における抵抗記憶素子 10に高抵抗状態を 一括して書き込んだ後に、電流発生回路 14により、書き込み対象のメモリセル 24に おける抵抗記憶素子 10を高抵抗状態から低抵抗状態に書き換えることに主たる特 徴がある。
[0147] このように、複数のメモリセル 24における抵抗記憶素子 10に高抵抗状態を一括し て書き込んだ後に、書き込み対象のメモリセル 24における抵抗記憶素子 10を高抵 抗状態から低抵抗状態に書き換えることで、低抵抗状態から高抵抗状態への書き換 えに要する時間が比較的長い場合であっても、全体として書き込み時間を短縮する こと力 Sできる。
[0148] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 12 を用いて説明する。
[0149] まず、複数のメモリセル 24について行う高抵抗状態の一括書き込み動作について 説明する。以下では、メモリセルアレイにおける全メモリセル 24について、高抵抗状 態の一括書き込み動作を行う場合について説明する。
[0150] 全メモリセル 24における抵抗記憶素子 10には、低抵抗状態のものと高抵抗状態の ものとが混在してレ、るものとする。
[0151] まず、コントロール回路 32により、全メモリセル 24における抵抗記憶素子 10に高抵 抗状態を一括して書き込むための書き込み命令を、コラムスィッチ 30、ロードライバ 一 28、及び制御回路 16にそれぞれ入力する。
[0152] 次いで、コントロール回路 32から書き込み命令が入力されたコラムスィッチ 32により 全ビット線 BL0、 BL1、…を選択し、マスタービット線 MBLから全ビット線 BL0、 BL1
、…に電圧を印加できるようにする。
[0153] 次いで、コントロール回路 32から書き込み命令が入力されたロードライバー 28によ り、全ワード線 WL0、 WL1、…に所定の電圧を印加し、全メモリセル 24におけるセル 選択トランジスタ 26をオン状態にする。
[0154] こうして、全メモリセル 24を選択する。
[0155] 次いで、コントロール回路 32から書き込み命令が入力された制御回路 16により、一 括電圧書き込み回路 40を選択して動作させる。
[0156] 次いで、制御回路 16により選択された一括電圧書き込み回路 40により、マスタービ ット線 MBLからコラムスィッチ 30を介して、全ビット線 BL0、 BL1、…に、 V 以上 V
reset s 未満の電圧を印加する。
et
[0157] こうして、全メモリセル 24における抵抗記憶素子 10に、各ビット線 BL0、 BL1、…か ら V 以上 V 未満の電圧が印加される。これにより、全メモリセル 24における抵抗 reset set
記憶素子 10のうち、低抵抗状態にある抵抗記憶素子 10は、抵抗値が上昇し低抵抗 状態から高抵抗状態に変化する。他方、高抵抗状態にある抵抗記憶素子 10は、高 抵抗状態が維持される。
[0158] 次いで、一括電圧書き込み回路 40の動作を停止して全ビット線 BL0、 BL1、…に 印加する電圧をゼロに戻した後、ロードライバー 28の動作を停止して全ワード線 WL 0、 WL1、…に印加する電圧をオフにする。こうして、高抵抗状態の一括書き込み動 作を完了する。
[0159] 以上のようにして、高抵抗状態の一括書き込み動作を行った後、書き込み対象のメ モリセル 24について、高抵抗状態から低抵抗状態への書き換え動作を行う。高抵抗 状態から低抵抗状態への書き換え動作は、第 2実施形態による不揮発性半導体記 憶装置の書き込み方法と同様に行うことができる。
[0160] なお、上記では、第 2実施形態における電圧発生回路 12に代えて一括電圧書き込 み回路 40を設ける場合について説明したが、第 3及び第 4実施形態における電圧発 生回路 12に代えて一括電圧書き込み回路 40を設けてもよい。
[0161] [第 6実施形態]
本発明の第 6実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 13を用いて説明する。図 13は本実施形態による不揮発性半導体記憶装 置の構造を示す回路図である。なお、第 2実施形態による不揮発性半導体記憶装置 及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略 し或いは簡略にする。
[0162] 本実施形態による不揮発性半導体記憶装置の基本的構成は、第 2実施形態による 不揮発性半導体記憶装置とほぼ同様である。本実施形態による不揮発性半導体記 憶装置は、第 2実施形態における電流発生回路 14に代えて、複数のメモリセル 24に おける抵抗記憶素子 10に低抵抗状態を一括して書き込むための電流を発生する一 括電流書き込み回路 42を有してレ、る。
[0163] 図 13に示すように、マスタービット線 MBLには、複数のメモリセル 24における抵抗 記憶素子 10に低抵抗状態を一括して書き込むための電流を発生する一括電流書き 込み回路 42が接続されてレ、る。
[0164] 一括電流書き込み回路 42には、制御回路 16が接続されている。
[0165] 制御回路 16は、複数のメモリセル 24における抵抗記憶素子 10に低抵抗状態を一 括して書き込む場合に、一括電流書き込み回路 40を選択して動作させる。また、制 御回路 16は、一括電流書き込み回路 42による一括書き込み後、複数のメモリセル 2 4の中から選択された書き込み対象のメモリセル 24における抵抗記憶素子 10を低抵 抗状態から高抵抗状態に書き換える場合に、電圧発生回路 12を選択して動作させ る。
[0166] 本実施形態による不揮発性半導体記憶装置は、複数のメモリセル 24における抵抗 記憶素子 10に低抵抗状態を一括して書き込むための電流を発生する一括電流書き 込み回路 42を有し、複数のメモリセル 24における抵抗記憶素子 10に低抵抗状態を 一括して書き込んだ後に、電圧発生回路 12により、書き込み対象のメモリセル 24に おける抵抗記憶素子 10を低抵抗状態から高抵抗状態に書き換えることに主たる特 徴がある。 [0167] このように、複数のメモリセル 24における抵抗記憶素子 10に低抵抗状態を一括し て書き込んだ後に、書き込み対象のメモリセル 24における抵抗記憶素子 10を低抵 抗状態から高抵抗状態に書き換えることで、高抵抗状態から低抵抗状態への書き換 えに要する時間が比較的長い場合であっても、全体として書き込み時間を短縮する こと力 Sできる。
[0168] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 13 を用いて説明する。
[0169] まず、複数のメモリセル 24について行う低抵抗状態の一括書き込み動作について 説明する。以下では、メモリセルアレイにおける全メモリセル 24について、低抵抗状 態の一括書き込み動作を行う場合について説明する。
[0170] 全メモリセル 24における抵抗記憶素子 10には、低抵抗状態のものと高抵抗状態の ものとが混在してレ、るものとする。
[0171] まず、コントロール回路 32により、全メモリセル 24における抵抗記憶素子 10に低抵 抗状態を一括して書き込むための書き込み命令を、コラムスィッチ 30、ロードライバ 一 28、及び制御回路 16にそれぞれ入力する。
[0172] 次いで、コントロール回路 32から書き込み命令が入力されたコラムスィッチ 32により 全ビット線 BL0、 BL1、…を選択し、マスタービット線 MBLから全ビット線 BL0、 BL1
、…に電流を印加できるようにする。
[0173] 次いで、コントロール回路 32から書き込み命令が入力されたロードライバー 28によ り、全ワード線 WL0、 WL1、…に所定の電圧を印加し、全メモリセル 24におけるセル 選択トランジスタ 26をオン状態にする。
[0174] こうして、全メモリセル 24を選択する。
[0175] 次いで、コントロール回路 32から書き込み命令が入力された制御回路 16により、一 括電流書き込み回路 42を選択して動作させる。
[0176] 次いで、制御回路 16により選択された一括電流書き込み回路 42により、マスタービ ット線 MBLからコラムスィッチ 30を介して、全ビット線 BL0、 BL1、…に、 I 以上 I set reset 未満の電流を印加する。
[0177] こうして、全メモリセル 24における抵抗記憶素子 10に、各ビット線 BL0、 BL1、…か ら I 以上 I 未満の電流が印加される。これにより、全メモリセル 24における抵抗記 set reset
憶素子 10のうち、高抵抗状態にある抵抗記憶素子 10は、抵抗値が減少し高抵抗状 態から低抵抗状態に変化する。他方、低抵抗状態にある抵抗記憶素子 10は、低抵 抗状態が維持される。
[0178] 次いで、一括電流書き込み回路 42の動作を停止して全ビット線 BL0、 BL1、…に 印加する電流をゼロに戻した後、ロードライバー 28の動作を停止して全ワード線 WL 0、 WL1、…に印加する電圧をオフにする。こうして、低抵抗状態の一括書き込み動 作を完了する。
[0179] 以上のようにして、低抵抗状態の一括書き込み動作を行った後、書き込み対象のメ モリセル 24について、低抵抗状態から高抵抗状態への書き換え動作を行う。低抵抗 状態から高抵抗状態への書き換え動作は、第 2実施形態による不揮発性半導体記 憶装置の書き込み方法と同様に行うことができる。
[0180] なお、上記では、第 2実施形態における電流発生回路 14に代えて一括電流書き込 み回路 42を設ける場合について説明したが、第 3及び第 4実施形態における電流発 生回路 14に代えて一括電流書き込み回路 42を設けてもよい。
[0181] [第 7実施形態]
本発明の第 7実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 14を用いて説明する。図 14は本実施形態による不揮発性半導体記憶装 置の構造を示す回路図である。なお、第 5実施形態による不揮発性半導体記憶装置 及びその書き込み方法と同様の構成要素については同一の符号を付し説明を省略 し或いは簡略にする。
[0182] 本実施形態による不揮発性半導体記憶装置の基本的構成は、第 5実施形態による 不揮発性半導体記憶装置と同様である。本実施形態による不揮発性半導体記憶装 置は、一括電圧書き込み回路 40による高抵抗状態の一括書き込み動作後に、一括 書き込み動作が行われた複数のメモリセル 24における抵抗記憶素子 10の抵抗状態 を検查する一括書き込み後検查回路 44を更に有してレ、る。
[0183] 図 14に示すように、マスタービット線 MBLには、一括電圧書き込み回路 40による 高抵抗状態の一括書き込み動作後に、一括書き込み動作が行われた複数のメモリ セル 24における抵抗記憶素子 10の抵抗状態を検査する一括書き込み後検査回路
44が接続されている。
[0184] 一括書き込み後検査回路 44には、制御回路 16が接続されている。
[0185] 制御回路 16は、一括書き込み検查回路 44による検查結果に基づき、複数のメモリ セル 24における抵抗記憶素子 10の抵抗状態が高抵抗状態に揃っているか否かを 判断する。
[0186] 制御回路 16は、抵抗状態が揃っていないと判断すると、一括電圧書き込み回路 40 を再度選択して動作させる。こうして、複数のメモリセル 24における抵抗記憶素子 10 の抵抗状態が高抵抗状態に揃うまで、一括電圧書き込み回路 40による一括書き込 み動作を繰り返して行う。
[0187] 制御回路 16により複数のメモリセル 24における抵抗記憶素子 10の抵抗状態が揃 つていると判断されると、第 5実施形態と同様に、電流発生回路 14による書き込み動 作が適宜行われる。
[0188] 本実施形態による不揮発性半導体記憶装置は、一括書き込み動作が行われた複 数のメモリセル 24における抵抗記憶素子 10の抵抗状態を検査する一括書き込み後 検査回路 44を有し、一括書き込み後検査回路 44による検査結果に基づき、複数の メモリセル 24における抵抗記憶素子 10の抵抗状態が高抵抗状態に揃うまで、一括 電圧書き込み回路 40による一括書き込み動作を繰り返して行うことに主たる特徴が ある。
[0189] このように、一括電圧書き込み回路 40による一括書き込み動作を繰り返して行うこ とにより、複数のメモリセル 10における抵抗記憶素子 10の抵抗状態を高抵抗状態に 確実に揃えることができ、信頼性の高レ、書き込み動作を実現することができる。
[0190] [第 8実施形態]
本発明の第 8実施形態による不揮発性半導体記憶装置及びその書き込み方法に ついて図 15を用いて説明する。図 15は本実施形態による不揮発性半導体記憶装 置の構造を示す回路図である。なお、第 6及び第 7実施形態による不揮発性半導体 記憶装置及びその書き込み方法と同様の構成要素については同一の符号を付し説 明を省略し或いは簡略にする。 [0191] 本実施形態による不揮発性半導体記憶装置の基本的構成は、第 6実施形態による 不揮発性半導体記憶装置と同様である。本実施形態による不揮発性半導体記憶装 置は、一括電流書き込み回路 42による低抵抗状態の一括書き込み動作後に、一括 書き込み動作が行われた複数のメモリセル 24における抵抗記憶素子 10の抵抗状態 を検查する一括書き込み後検查回路 44を更に有してレ、る。
[0192] 図 15に示すように、マスタービット線 MBLには、一括電流書き込み回路 42による 低抵抗状態の一括書き込み動作後に、一括書き込み動作が行われた複数のメモリ セル 24における抵抗記憶素子 10の抵抗状態を検查する一括書き込み後検查回路 44が接続されている。
[0193] 一括書き込み後検查回路 44には、制御回路 16が接続されている。
[0194] 制御回路 16は、一括書き込み検查回路 44による検查結果に基づき、複数のメモリ セル 24における抵抗記憶素子 10の抵抗状態が低抵抗状態に揃っているか否かを 判断する。
[0195] 制御回路 16は、抵抗状態が揃っていないと判断すると、一括電流書き込み回路 42 を再度選択して動作させる。こうして、複数のメモリセル 24における抵抗記憶素子 10 の抵抗状態が低抵抗状態に揃うまで、一括電流書き込み回路 42による一括書き込 み動作を繰り返して行う。
[0196] 制御回路 16により複数のメモリセル 24における抵抗記憶素子 10の抵抗状態が揃 つていると判断されると、第 6実施形態と同様に、電圧発生回路 12による書き込み動 作が適宜行われる。
[0197] 本実施形態による不揮発性半導体記憶装置は、一括書き込み動作が行われた複 数のメモリセル 24における抵抗記憶素子 10の抵抗状態を検查する一括書き込み後 検査回路 44を有し、一括書き込み後検査回路 44による検査結果に基づき、複数の メモリセル 24における抵抗記憶素子 10の抵抗状態が低抵抗状態に揃うまで、一括 電流書き込み回路 42による一括書き込み動作を繰り返して行うことに主たる特徴が ある。
[0198] このように、一括電流書き込み回路 42による一括書き込み動作を繰り返して行うこ とより、複数のメモリセル 10における抵抗記憶素子 10の抵抗状態を低抵抗状態に確 実に揃えることができ、信頼性の高レ、書き込み動作を実現することができる。
[0199] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0200] 例えば、上記実施形態では、抵抗記憶素子 10の単極性抵抗記憶材料層として Ti oよりなるものを用いた場合を示したが、単極性抵抗記憶材料層はこれに限定され るものではない。例えば、単極性抵抗記憶材料層としては、 Ni〇等よりなるものを適 用すること力 Sできる。セット及びリセットの際の印加電圧、印加電流については、抵抗 記憶材料の種類、抵抗記憶素子の構造等に応じて適宜設定することが望ましい。
[0201] また、上記第 2乃至第 8実施形態では、 1つの抵抗記憶素子 10と 1つのセル選択ト ランジスタ 26とによりメモリセル 24を構成した力、メモリセル 24の構成はこれに限定さ れるものではない。例えば、メモリセル 24の構成を、セル選択トランジスタ 26を有さな レ、クロスポイント型のものとしてもよレ、。なお、セル選択トランジスタ 26を有するメモリセ ノレ 24は、クロスポイント型のメモリセルと比較して、動作特性、動作速度等の観点から 有利である。
[0202] また、上記第 5及び第 6実施形態では、メモリセルアレイの全メモリセル 24について 一括書き込み動作を行ったが、一括書き込み動作は、メモリセルアレイの所定のセク タにおける複数のメモリセル 24について行ってもよい。
[0203] また、上記実施形態では、本発明を、遷移金属を含む酸化物材料よりなる抵抗記 憶素子を用いた不揮発性半導体記憶装置に適用する場合について説明したが、本 発明の適用範囲はこれに限定されるものではない。本発明は、複数の抵抗状態が情 報の記憶状態に対応づけられたメモリ素子を用いた不揮発性半導体記憶装置、例 えば PRAM (Phase Change Random Access Memory)、 MRAM (Magnetic Random Access Memory)等に広く適用することができる。
産業上の利用可能性
[0204] 本発明による不揮発性半導体記憶装置及びその書き込み方法は、抵抗記憶素子 を高抵抗状態から低抵抗状態に書き換える際に、抵抗記憶素子に過剰な電流が流 れ抵抗記憶素子が破壊されるのを確実に防止しうるものである。したがって、本発明 による不揮発性半導体記憶装置及びその書き込み方法は、不揮発性半導体記憶装 置の信頼性を向上するうえで極めて有用である。

Claims

請求の範囲
[1] 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、
前記抵抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する 電圧発生回路と、
前記抵抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する 電流発生回路と、
前記抵抗記憶素子に前記高抵抗状態を書き込む際に前記書き込み電圧を前記抵 抗記憶素子に印加し、前記抵抗記憶素子に前記低抵抗状態を書き込む際に前記書 き込み電流を前記抵抗記憶素子に印加する制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
[2] 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子の一 方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状 に配置された複数のメモリセルと、
第 1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記 第 1の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された 複数の第 1の信号線と、
第 1の方向と交差する第 2の方向に延在して並行に配された複数の信号線であつ て、各信号線が、前記第 2の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方 の端部側に接続された複数の第 2の信号線と、
前記複数のメモリセルのうちの書き込み対象のメモリセルの前記抵抗記憶素子に前 記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、 前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込 むための書き込み電流を発生する電流発生回路と、
前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込 む際に、前記第 2の信号線を介して前記書き込み電圧を前記書き込み対象のメモリ セルの前記抵抗記憶素子に印加し、前記書き込み対象のメモリセルの前記抵抗記 憶素子に前記低抵抗状態を書き込む際に、前記第 2の信号線を介して前記書き込 み電流を前記抵抗記憶素子に印加する制御回路と を有することを特徴とする不揮発性半導体記憶装置。
[3] 請求の範囲第 2項記載の不揮発性半導体記憶装置において、
前記書き込み対象のメモリセルの前記抵抗記憶素子の抵抗状態を第 1の抵抗状態 として読み出す読み出し回路と、
前記読み出し回路により読み出された前記第 1の抵抗状態と、前記書き込み対象 のメモリセルの前記抵抗記憶素子に書き込むべき第 2の抵抗状態とが同じか否かを 判定する判定回路とを更に有し、
前記制御回路は、前記第 1の抵抗状態と前記第 2の抵抗状態とが同じでないと前 記判定回路が判定した場合に、前記書き込み対象のメモリセルの前記抵抗記憶素 子に前記書き込み電圧又は前記書き込み電流を印加する
ことを特徴とする不揮発性半導体記憶装置。
[4] 請求の範囲第 2項又は第 3項記載の不揮発性半導体記憶装置において、
前記書き込み対象のメモリセルに接続された前記第 2の信号線を所定の電位にプ リチャージするプリチャージ回路を更に有する
ことを特徴とする不揮発性半導体記憶装置。
[5] 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子に前 記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生回路と、前記抵 抗記憶素子に前記低抵抗状態を書き込むための書き込み電流を発生する電流発生 回路とを有する不揮発性半導体記憶装置の書き込み方法であって、
前記抵抗記憶素子に前記高抵抗状態を書き込む際には、前記書き込み電圧を前 記抵抗記憶素子に印加し、
前記抵抗記憶素子に前記低抵抗状態を書き込む際には、前記書き込み電流を前 記抵抗記憶素子に印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[6] 高抵抗状態と低抵抗状態とを記憶する抵抗記憶素子と、前記抵抗記憶素子の一 方の端部に一方の端部が接続された選択トランジスタとをそれぞれ有し、マトリクス状 に配置された複数のメモリセルと；第 1の方向に延在して並行に配された複数の信号 線であって、各信号線が、前記第 1の方向に並ぶ前記メモリセルの前記選択トランジ スタのゲート電極に接続された複数の第 1の信号線と；第 1の方向と交差する第 2の 方向に延在して並行に配された複数の信号線であって、各信号線が、前記第 2の方 向に並ぶ前記メモリセルの前記抵抗記憶素子の他方の端部側に接続された複数の 第 2の信号線と；前記複数のメモリセルのうちの書き込み対象のメモリセルの前記抵 抗記憶素子に前記高抵抗状態を書き込むための書き込み電圧を発生する電圧発生 回路と；前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書 き込むための書き込み電流を発生する電流発生回路とを有する不揮発性半導体記 憶装置の書き込み方法であって、
前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込 む際には、前記第 2の信号線を介して前記書き込み電圧を前記書き込み対象のメモ リセルの前記抵抗記憶素子に印加し、
前記書き込み対象のメモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込 む際には、前記第 2の信号線を介して前記書き込み電流を前記書き込み対象のメモ リセルの前記抵抗記憶素子に印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[7] 請求の範囲第 6項記載の不揮発性半導体記憶装置の書き込み方法において、 前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記 低抵抗状態を書き込む前に、前記書き込み対象のメモリセルの前記抵抗記憶素子 の抵抗状態を第 1の抵抗状態として読み出し、
読み出した前記第 1の抵抗状態と、前記書き込み対象のメモリセルの前記抵抗記 憶素子に書き込むべき第 2の抵抗状態とが同じか否かを判定し、
前記第 1の抵抗状態と前記第 2の抵抗状態とが同じでないと判定した場合に、前記 書き込み対象のメモリセルの前記抵抗記憶素子に前記書き込み電圧又は前記書き 込み電流を印加する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[8] 請求の範囲第 6項記載の不揮発性半導体記憶装置の書き込み方法において、 前記書き込み電圧を前記複数のメモリセルの前記抵抗記憶素子に印加することに より、前記複数のメモリセルの前記抵抗記憶素子に前記高抵抗状態を一括して書き 込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[9] 請求の範囲第 6項記載の不揮発性半導体記憶装置の書き込み方法において、 前記書き込み電流を前記複数のメモリセルの前記抵抗記憶素子に印加することに より、前記複数のメモリセルの前記抵抗記憶素子に前記低抵抗状態を一括して書き 込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[10] 請求の範囲第 8項又は第 9項記載の不揮発性半導体記憶装置の書き込み方法に おいて、
前記複数のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記低抵抗状 態を一括して書き込んだ後に、前記複数のメモリセルの前記抵抗記憶素子の抵抗状 態を検査し、
前記複数のメモリセルの前記抵抗記憶素子の前記抵抗状態を検査した結果に基 づき、前記複数のメモリセルの前記抵抗記憶素子の前記抵抗状態が前記高抵抗状 態又は前記低抵抗状態に揃うまで、前記複数のメモリセルの前記抵抗記憶素子に前 記高抵抗状態又は前記低抵抗状態を一括して書き込む動作を繰り返して行う ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[11] 請求の範囲第 6項乃至第 10項のいずれか 1項に記載の不揮発性半導体記憶装置 の書き込み方法にぉレ、て、
前記書き込み対象のメモリセルの前記抵抗記憶素子に前記高抵抗状態又は前記 低抵抗状態を書き込む前に、前記書き込み対象のメモリセルに接続された前記第 2 の信号線を所定の電位にプリチャージする
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
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