JP2005025914A - 不揮発性半導体記憶装置及びその制御方法 - Google Patents

不揮発性半導体記憶装置及びその制御方法 Download PDF

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Abstract

【課題】 書き込みまたは消去時の消費電流の増大を抑制しつつ、確実にメモリセルの書き込み及び消去を実現できる、メモリセルに電圧印加により電気抵抗の変化する可変抵抗素子と選択トランジスタを備えて構成される不揮発性半導体記憶装置を提供する。
【解決手段】 メモリアレイ１０１の内の書き込みまたは消去対象のメモリセルに接続されたビット線とソース線に電圧スイッチ回路１１０を介してビット線とソース線の夫々に対応した書き込み電圧または消去電圧Ｖｐｐが印加されている状態で、そのメモリセルに接続された選択トランジスタのゲート電極に接続するワード線に書き込み用または消去用の電圧パルスを印加するパルス電圧印加回路１０８を備える。
【選択図】 図１

Description

本発明は、半導体基板上に電圧印加による電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイを備えてなる不揮発性半導体記憶装置及びその制御方法に関し、より具体的には、書き込みまたは消去時におけるメモリセルへの電圧印加方法に関する。
近年、情報を何時でも、何処でも入手して、自由に携帯する時代になりつつある。携帯電話やＰＤＡ（個人向け携帯型情報通信機器）に代表されるモバイル機器の普及により、場所や時間を気にせず様々な情報にアクセスすることが可能になっている。しかしながら、モバイル機器の電池寿命、情報へのアクセススピード等、モバイル機器の性能はまだ充分とは言えず、その性能向上への要求は際限がない。特に、電池寿命はモバイル機器の使い勝手を決める主要な性能の一つであり、そのためにモバイル機器の構成要素に対する低消費電力化が強く求められている。
そのキーデバイスの一つとして不揮発性半導体メモリが益々重要になっている。モバイル機器は、アクティブな動作状態では論理機能を実行する論理回路の消費電力が支配的であるが、スタンバイ状態ではメモリデバイスの消費電力が支配的なる。このスタンバイ状態での消費電力がモバイル機器の電池による駆動時間の長時間化において重要になってきている。不揮発性半導体メモリを用いることでこのスタンバイ状態は不揮発性半導体メモリへ電力を供給する必要がなくなるため消費電力を極限まで小さくすることが可能である。
不揮発性半導体メモリには、フラッシュメモリ、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等、既に実用化されているものが多いが、これらは高速性、書き換え耐性、消費電力等の点に関してトレードオフの関係を有しており、すべての要求仕様を満たす理想的な不揮発性半導体メモリを求めた研究開発が行われている。既に新しい材料を用いた不揮発性半導体メモリが幾つか提案されており、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はその有望な候補の一つである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
ＲＲＡＭは、下記の非特許文献１によると、Ｐｒ１−ＸＣａＸＭｎＯ３（０＜ｘ＜１, 以下「ＰＣＭＯ」と略す）という超巨大磁気抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）や高温超伝導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）を示すペロブスカイト型結晶構造を有するマンガンを含有する酸化物材料に電圧パルスを印加することで抵抗値の変化することが詳述されている。
具体的な特性は、縦軸に抵抗値、横軸にパルス印加回数をとり、膜厚１００ｎｍのＰＣＭＯに±５Ｖの電圧を１００ナノ秒のパルスを印加したときの抵抗値の変化を図１３に示す。パルス印加により、抵抗値が１ｋΩと１ＭΩの間で変化し、３桁に及ぶ大きな抵抗値の変化が１００回以上可逆的に起こる。更に、上記可変抵抗素子は、縦軸に抵抗値、横軸に４Ｖ、５ナノ秒のパルス印加回数を取ると、パルス印加回数に応じて抵抗値がアナログ的に変化することが図１４に示されおり、低抵抗状態（例えば１ｋΩ以下）と高抵抗状態（１００ｋΩ以上）の２つの状態だけでなく、その間で任意の抵抗状態にすることが可能である。そのため、例えば１０ｋΩから１ＭΩの間で、例えば、図１７に示すような範囲で抵抗値を４つの状態に分けることで多値化が可能であり、ビットコストの低減が可能と成る。このような可変抵抗素子をメモリ担体に用いることで理想的な高速で大容量の不揮発性半導体メモリが実現できると期待されている。
しかし、上記可変抵抗素子の電気伝導特性が、下記の非特許文献２によると、図１５、図１６に示すように、高抵抗状態と低抵抗状態の各状態における電流（Ｉ）−電圧（Ｖ）特性を、縦軸に電流の対数値（ＬｏｇＩ）、横軸に電圧の平方根（√Ｖ）をとりプロットすると、ほぼ線形の特性を示す。この結果から、高抵抗状態と低抵抗状態の電導は、プール−フレンケル（Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌｅ）型の非線形電導特性を示すことが言える。
Ｚｈｕａｎｇ，Ｈ．Ｈ．ほか、"Ｎｏｖｅｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"，ＩＥＤＭ，論文番号７．５，２００２年１２月 Ｈｓｕ，Ｓ．Ｔ．ほか、"Ｃｈａｒｇｅ Ｔｒａｎｓｐｏｒｔ Ｐｒｏｐｅｒｔｙ ｉｎ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"，Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ ２００３，ｐｐ．９７−９８ ２００３年２月）
上記可変抵抗素子におけるプール−フレンケル型の電導特性は、電流値Ｉと電圧Ｖの関係が、Ｉ∝Ｅｘｐ（√Ｖ） で表される。このことは、電流―電圧特性に非常に大きな非線形性があり、少しの電圧変化で大きな電流量の変化があることを示している。即ち、可変抵抗素子の低抵抗状態（以下、ＲＬと表記する）から高抵抗状態（以下、ＲＨと表記する）に変化する書き込み閾値電圧、または、高抵抗状態から低抵抗状態に変化する消去閾値電圧にバラツキがあると、同一電圧を可変抵抗素子に印加して書き込みまたは消去するとき、可変抵抗素子を流れる電流量に非常に大きなバラツキが生じ、書き込みまたは消去時の消費電流が増大する。
本発明は、上記問題点に鑑みてなされたもので、その目的は、書き込みまたは消去時の消費電流の増大を抑制しつつ、確実にメモリセルの書き込み及び消去を実現できる、メモリセルが電圧印加による電気抵抗の変化により情報を記憶する可変抵抗素子を備えて構成される不揮発性半導体記憶装置及びその制御方法を提供することにある。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体基板上に電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイと、同一行にある複数の前記メモリセルの前記選択トランジスタのゲートと接続するワード線と、同一行または同一列にある複数の前記メモリセルの前記選択トランジスタのソースと接続するソース線と、同一列にある複数の前記メモリセルの前記可変抵抗素子の他方端と接続するビット線と、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ソース線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路とを少なくとも備えてなる不揮発性半導体記憶装置において、前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線と前記ソース線に前記電圧スイッチ回路を介して前記ビット線と前記ソース線の夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記ワード線に書き込み用または消去用の電圧パルスを印加するパルス電圧印加回路を備えたことを特徴とする。
また、上記目的を達成するための本発明に係る不揮発性半導体記憶装置の制御方法は、半導体基板上に電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイと、同一行にある複数の前記メモリセルの前記選択トランジスタのゲートと接続するワード線と、同一行または同一列にある複数の前記メモリセルの前記選択トランジスタのソースと接続するソース線と、同一列にある複数の前記メモリセルの前記可変抵抗素子の他方端と接続するビット線と、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ソース線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路とを少なくとも備えてなる不揮発性半導体記憶装置の制御方法において、前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線と前記ソース線に前記電圧スイッチ回路を介して前記ビット線と前記ソース線の夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記ワード線に書き込み用または消去用の電圧パルスを印加して、書き込みまたは消去動作を行うことを特徴とする。
好ましくは、上記特徴の本発明に係る不揮発性半導体記憶装置及びその制御方法において、前記ワード線に書き込み用または消去用の電圧パルスを印加する場合に、書き込み時は、書き込み用に調整された電圧値の電圧パルスを発生し、消去時は、消去用に調整された電圧値の電圧パルスを発生する。
更に好ましくは、上記特徴の本発明に係る不揮発性半導体記憶装置及びその制御方法において、前記電圧パルスの電圧値は、前記書き込みまたは消去対象の前記メモリセルの前記選択トランジスタのゲートに印加された場合に、当該選択トランジスタのドレイン−ソース間電圧を前記ビット線と前記ソース線に印加された前記書き込み電圧または前記消去電圧の電圧差の絶対値から差し引いた電圧値が、前記可変抵抗素子を書き込むのに必要な書き込み閾値電圧または消去するのに必要な消去閾値電圧より大きくなるように設定されている。
更に好ましくは、上記特徴の本発明に係る不揮発性半導体記憶装置及びその制御方法において、前記電圧パルスの電圧値は、前記書き込みまたは消去対象の前記メモリセルの前記選択トランジスタのゲートに印加された場合に、当該選択トランジスタが、前記電圧パルス印加期間中の少なくとも一時期において飽和領域で動作するように設定されている。
上記各特徴の本発明に係る不揮発性半導体記憶装置及びその制御方法において、前記ビット線と前記ソース線に印加する前記書き込み電圧または前記消去電圧を、前記ビット線または前記ソース線、及び、前記ワード線に印加し、前記ワード線に印加する電圧パルスを、前記書き込み電圧または前記消去電圧を印加しない前記ソース線または前記ビット線に印加するようにして、書き込みまたは消去時において、前記ビット線と前記ワード線の関係、或いは、前記ソース線と前記ワード線の関係を入れ替えても、上記各特徴の本発明に係る不揮発性半導体記憶装置及びその制御方法と同様の効果を奏することができる。
本発明に係る不揮発性半導体記憶装置とその制御方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
〈第１実施形態〉
図１は、本発明装置１００のブロック図を示すものである。本発明装置１００は、メモリアレイ１０１内に情報が記憶され、メモリアレイ１０１はメモリアセルを複数配置した構成を用い、メモリアレイ１０１内のメモリセルに情報を記憶し、読み出すことができる。
アドレス線１０２から入力されたアドレスに対応したメモリアレイ１０１内の特定のメモリセルに情報が記憶され、その情報はデータ線１０３を通り、外部装置に出力される。ワード線デコーダ１０４は、アドレス線１０２に入力された信号に対応するメモリアレイ１０１のワード線を選択し、ビット線デコーダ１０５は、アドレス線１０２に入力されたアドレス信号に対応するメモリアレイ１０１のビット線を選択し、更に、ソース線デコーダ１０６は、アドレス線１０２に入力されたアドレス信号に対応するメモリアレイ１０１のソース線を選択する。制御回路１０９は、メモリアレイ１０１の書き込み、消去、読み出しの制御を行う。制御回路１０９は、アドレス線１０２から入力されたアドレス信号、データ線１０３から入力されたデータ入力（書き込み時）、制御信号線１１１から入力された制御入力信号に基づいて、ワード線デコーダ１０４、ビット線デコーダ１０５、ソース線デコーダ１０６、電圧スイッチ回路１１０、パルス電圧印加回路１０８を制御して、メモリアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０９は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路１１０は、メモリアレイ１０１の読み出し、書き込み、消去時に必要なビット線とソース線の電圧を与える。Ｖｃｃはデバイスの供給電圧、Ｖｓｓはグランド電圧、Ｖｐｐは書き込みまたは消去用の電圧である。パルス電圧印加回路１０８は、ワード線デコーダに選択されたワード線にパルス電圧を与える。パルス電圧印加回路１０８は、更に、１本以上のワード線に同時に同じパルス電圧を印加できる機能を有し、また、２本以上のワード線に同時に異なる電圧レベルのパルス電圧を印加できる機能を有する。また、データの読み出しは、メモリアレイ１０１からビット線デコーダ１０５、読み出し回路１０７を通って行われる。読み出し回路１０７は、データの状態を判定し、その結果を制御回路１０９に送り、データ線１０３へ出力する。
図２にメモリアレイ１０１を構成するメモリセル１１の断面の模式図を示す。図２に示すように、メモリセル１１は、半導体基板１上に作製したソース領域２、ドレイン領域３、ゲート酸化膜４上に形成されたゲート電極５からなる選択トランジスタ６と、電圧印加によって抵抗値が変化する可変抵抗材料８を下部電極７と上部電極９間に挟持してなる可変抵抗素子１０を、ドレイン領域３と下部電極７を電気的に接続して直列に接続して形成されている。また、上部電極９は、ビット線となる金属配線１２に接続され、ゲート電極５はワード線に接続され、ソース領域は、ソース線となる拡散層または金属配線１３に接続される。
また、可変抵抗素子１０は、電圧印加により電気抵抗が変化し、電圧印加解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子で、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されているＣＭＲ（Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）メモリ素子であり、可変抵抗材料８としては、例えば、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）、または、Ｌａ１−ｘ―ｙＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成されたものを用いる。
更に、可変抵抗素子１０は、抵抗変化が３桁以上と大きいので、抵抗値を複数の領域に分割し、領域毎に異なる情報を定義しても各情報を十分判別可能なため、１ビット（２値）以上の多値情報を記憶できる。また、上記列挙の可変抵抗材料は、非線形な電流―電圧特性を有する。具体的には、従来技術の欄で説明したプール−フレンケル（Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌｅ）型の非線形電導特性を示す。
図３および図４にメモリアレイ１０１の構成を模式的に示す。両構成において、メモリアレイ１０１はビット線ｍ本（ＢＬ１〜ＢＬｍ）とワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１１がｍ×ｎ個配置した構成になる。図３は、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成であり、図４は、ソース線がｍ本（ＳＬ１〜ＳＬｍ）でビット線と平行に配置される構成である。図５は、図３に示すソース線がワード線に平行なメモリアレイ１０１の一部分（４セル）のレイアウトの概略図であり、図６は、図４に示すソース線がビット線に平行なメモリアレイの一部分（２セル）のレイアウトの概略図であり、図５、図６は、セル数は異なるが略同じ面積となっている。尚、図２にメモリセルの断面構造は、図５、図６の何れのレイアウトにも直接対応していないが、図２に示すメモリセルの断面構造を基本としてビット線またはソース線の配線を変更することで、図５、図６の各メモリセルのレイアウトに適合することができる。
メモリセル１１を一般的なＭＯＳ集積回路製造方法を用いて作製する場合、ソース線ＳＬがワード線ＷＬに平行なメモリアレイ（図５）は、ソース線ＳＬを拡散層で形成することができる。一方、ソース線ＳＬがビット線ＢＬに平行なメモリアレイ（図６）は、ソース線ＳＬを拡散層で形成することができず、ソース拡散領域にコンタクトを設け、金属層のソース線ＳＬと２セル毎に接続する必要があり、ビット線ＢＬとビット線ＢＬの間にソース線ＳＬを形成する必要があり、セル面積が大きくなる。
しかしながら、ソース線ＳＬとビット線ＢＬが平行なメモリアレイ（図６）は、書き込みと消去時に、選択セルのビット線ＢＬとソース線ＳＬの何れか一方に書き込みまたは消去電圧Ｖｐｐを、他方にグランド電圧Ｖｓｓを印加し、ワード線に後述するパルス電圧を印加するだけでよいので、書き込みと消去時で同じ制御方法が適用でき、書き込みと消去用の周辺回路を共用できるという利点がある。
図３のメモリアレイを用い、選択セルのソース線にＶｐｐを印加して消去を行う場合、ワード線が共通の同じ行の非選択セルの選択トランジスタ６がオン状態となり、そのソース領域２にＶｐｐが印加されるので、非選択セルのビット線の全てにＶｐｐを印加して可変抵抗素子１０が電圧印加されないようにする必要が生じ、制御が複雑となる。メモリアレイの構成は何れを用いてもよいが、セル面積の小さい図３のアレイを用いる方が製造コスト上好ましい。尚、ソース線の延長方向に拘わらず、メモリアレイの構成は図３、図４に例示する構成に限らず、上記２つの構成を変形した構成を用いても構わない。
次に、本発明装置１００の制御方法について説明する。表１にメモリセル１１の書き込み、消去時の各端子の電圧条件を示す。書き込み時は、上部電極にＶｐｐ、ソース領域にＶｓｓ、ゲート電極に後述する電圧振幅Ｖｗｐの電圧パルスを印加すると、選択トランジスタ６をオン状態にしたとき、可変抵抗素子１０に低抵抗状態から高抵抗状態に変化する書き込み閾値電圧スイッチング電圧以上の正の電圧が印加され、低抵抗状態から高抵抗状態に変化する（上部電極が下部電極より高電圧の場合の電圧極性を正とする）。消去時は、書き込み時とは逆に、上部電極にＶｓｓ、ソース領域にＶｐｐ、ゲート電極に電圧振幅Ｖｗｅの電圧パルスを印加し、選択トランジスタ６をオン状態にしたとき、可変抵抗素子１０に絶対値が消去閾値電圧以上の負電圧が印加され、高抵抗状態から低抵抗状態に変化する。
Figure 2005025914
本発明装置１００の制御方法を、更に、図７に示すメモリセル１１の等価回路を用いて説明する。選択トランジスタ６と可変抵抗素子１０が直列に接続され、選択トランジスタ６のソース領域２と可変抵抗素子１０の上部電極９が夫々図２の電圧スイッチ回路１１０に接続されており、書き込みまたは消去時に、Ｖｐｐ（書き込みまたは消去電圧）とＶｓｓ（グランド電圧）が選択的に印加される。また、選択トランジスタ６のゲート電極５にはパルス電圧印加回路１０８が接続しており、ゲート電極５にパルス幅がｔ秒、電圧振幅がＶｗｐまたはＶｗｅのパルス電圧を印加することができる。
選択トランジスタ６がオンしている状態では、選択トランジスタ６は、等価的にオン抵抗値Ｒｏｎの抵抗素子１７として扱うことができ、図８に示す等価回路で表すことができる。図８において、可変抵抗素子１０の抵抗値がＲｒとして表記されており、選択トランジスタ６である抵抗素子１７とを夫々ＶｄｓとＶｒと表記している。
素子抵抗１７は、選択トランジスタ６が飽和領域で動作しているときは、ソース−ドレイン電圧Ｖｄｓの変化に対してドレイン電流が大きな変化を示さず定電流素子として近似的に扱うことができ、線形領域（非飽和領域）で動作しているときソース−ドレイン電圧の変化に追従してドレイン電流が変化する。
メモリセル１１への書き込みは、先ず、上部電極９に書き込み電圧Ｖｐｐ、ソース領域２にグランド電圧Ｖｓｓを夫々印加する。上部電極９にＶｐｐを印加すると、抵抗素子１７に印加される電圧Ｖｒは数１で示され、選択トランジスタ６のドレイン−ソース間に印加される電圧Ｖｄｓは数２で示され、上部電極９とソース領域２間の電圧差（Ｖｐｐ−Ｖｓｓ）は、ＶｒとＶｄｓに分圧される。
（数１）
Ｖｒ＝Ｖｐｐ×Ｒｒ／（Ｒｒ＋Ｒｏｎ）
（数２）
Ｖｄｓ＝Ｖｐｐ×Ｒｏｎ／（Ｒｒ＋Ｒｏｎ）
数１及び数２のオン抵抗Ｒｏｎをゲート電極５に印加するパルス電圧の電圧振幅Ｖｗｐによって調整することで、数１に示すように可変抵抗素子１０に印加される電圧Ｖｒを制御できるので、可変抵抗素子１０に書き込み閾値電圧以上で且つできるだけ書き込み閾値電圧に近い電圧が印加されるように調整された電圧振幅Ｖｗｐの電圧パルスをゲート電極５に印加する。Ｖｒは、選択トランジスタ６に流れるドレイン電流と同じ電流が可変抵抗素子６に流れるときに上部電極９と下部電極７間に印加される電圧である。ここで、電圧振幅Ｖｗｐを無用に高くしてオン抵抗Ｒｏｎが過度に低下すると、可変抵抗素子１０に書き込み閾値電圧を更に超過した電圧が印加されるだけではなく、書き込み時のドレイン電流が増加して書き込み時の消費電流を増加させる結果となる。
メモリセル１１の消去の場合も、基本的な考え方は書き込みの場合と同じである。しかし、消去に係るメモリセル１１の可変抵抗素子１０の抵抗値は高抵抗状態にあるため、書き込み時に比べて小さなドレイン電流で可変抵抗素子１０に消去閾値電圧が印加できる。そのため、選択トランジスタ６のオン抵抗Ｒｏｎは書き込み時より大きく設定でき、ゲート電極５に印加するパルス電圧の電圧振幅Ｖｗｅは書き込み時の電圧振幅Ｖｗｐより低く設定する必要がある。
以下、選択トランジスタ６のゲート電極５に印加するパルス電圧の書き込み時の電圧振幅Ｖｗｐと消去時の電圧振幅Ｖｗｅの夫々の調整に関し、図９〜図１２を用いて具体的に説明する。図９は、書き込み時における図７のメモリセル１１の各端子の印加電圧Ｖｐｐ、Ｖｓｓ、Ｖｗｐと、選択トランジスタ６のドレイン−ソース電圧Ｖｄｓ、ドレイン電流、及び、オン抵抗Ｒｏｎと、可変抵抗素子１０の低抵抗状態での抵抗Ｒｒ０及び両端電圧Ｖｒ０を夫々示している。メモリセル１１の書き込み・消去試験に使用したサンプル例として、電圧Ｖｐｐ、Ｖｓｓ、Ｖｗｐは夫々５Ｖ、０Ｖ、５．５Ｖで、選択トランジスタ６のＶｄｓ、ドレイン電流、オン抵抗Ｒｏｎは夫々３．６Ｖ、１．９５ｍＡ、１．８ｋΩ、可変抵抗素子１０の抵抗Ｒｒ０、両端電圧Ｖｒ０は夫々７２０Ω、１．４Ｖである。このサンプル例では、パルス電圧の電圧振幅Ｖｗｐが５．５Ｖのときに可変抵抗素子１０に書き込み閾値電圧を越える電圧１．４Ｖが印加され抵抗値が７２０Ωから高抵抗状態に変化した。
書き込み動作における電圧振幅Ｖｗｐの依存性を図１０に示す。図中、左端から右方向に向けて書き込み・消去動作を繰り返した場合のメモリセル１１の合成抵抗値（Ｒｒ＋Ｒｏｎ）の変化を示している。但し、ビット線には、１Ｖ以下の所定の読み出し電圧を印加して、不要な書き込み及び消去動作を排除して上記合成抵抗値の測定を行っている。図中、Ｐ１〜Ｐ８は書き込み動作を、Ｅ１〜Ｅ３は消去動作を示している。何れもＶｐｐ、Ｖｓｓは５Ｖと０Ｖで、パルス電圧のパルス幅は１００ナノ秒である。図中、各動作におけるパルス電圧の電圧振幅Ｖｗｐ、Ｖｗｅの電圧値をＰ１〜Ｐ８、Ｅ１〜Ｅ３の各表記の下に括弧書きで示してある。Ｐ１、Ｅ１、Ｐ２、Ｅ２は、書き込み・消去試験に使用したサンプルが書き込み・消去が正常にできるかの動作確認である。Ｐ３〜Ｐ７の書き込み動作において、順次、電圧振幅Ｖｗｐを３．０Ｖから５．５Ｖまで０．５Ｖ刻みに段階的に増加させながらパルス電圧の印加を行った結果、電圧振幅Ｖｗｐが５．５Ｖで書き込みを確認できた。Ｅ３とＰ８は電圧振幅Ｖｗｐ依存性調査後の動作確認である。これより、電圧振幅Ｖｗｐが５Ｖ以下では、可変抵抗素子１０に書き込み閾値電圧を越える電圧１．４Ｖが印加されず、抵抗値が低抵抗状態（７２０Ω）から高抵抗状態に変化しないことが分かる。但し、電圧振幅Ｖｗｐが５Ｖで中間的な書き込みが確認されるので、後述のように電圧振幅Ｖｗｐを精度良く制御することで、多値記憶が可能となる。
図１１は、消去時における図７のメモリセル１１の各端子の印加電圧Ｖｐｐ、Ｖｓｓ、Ｖｗｅと、選択トランジスタ６のドレイン−ソース電圧Ｖｄｓ、ドレイン電流、及び、オン抵抗Ｒｏｎと、可変抵抗素子１０の高抵抗状態での抵抗Ｒｒ１及び両端電圧Ｖｒ１を夫々示している。メモリセル１１の書き込み・消去試験に使用したサンプル例として、電圧Ｖｐｐ、Ｖｓｓ、Ｖｗｅは夫々５Ｖ、０Ｖ、３．５Ｖで、選択トランジスタ６のＶｄｓ、ドレイン電流、オン抵抗Ｒｏｎは夫々３．７Ｖ、６４５μＡ、５．７ｋΩ、可変抵抗素子１０の抵抗Ｒｒ１、両端電圧Ｖｒ１（絶対値）は夫々１．９５ｋΩ、１．３Ｖである。このサンプル例では、パルス電圧の電圧振幅Ｖｗｅが３．５Ｖのときに可変抵抗素子１０に消去閾値電圧を越える電圧１．４Ｖ（絶対値）が印加され抵抗値が１．９５ｋΩから低抵抗状態に変化した。
消去動作における電圧振幅Ｖｗｅの依存性を図１２に示す。図中、左端から右方向に向けて書き込み・消去動作を繰り返した場合のメモリセル１１の合成抵抗値（Ｒｒ＋Ｒｏｎ）の変化を示している。但し、ビット線には、１Ｖ以下の所定の読み出し電圧を印加して、不要な書き込み及び消去動作を排除して上記合成抵抗値の測定を行っている。図中、Ｐ１〜Ｐ３は書き込み動作を、Ｅ１〜Ｅ７は消去動作を示している。何れもＶｐｐ、Ｖｓｓは５Ｖと０Ｖで、パルス電圧のパルス幅は１００ナノ秒である。図中、各動作におけるパルス電圧の電圧振幅Ｖｗｐ、Ｖｗｅの電圧値をＰ１〜Ｐ３、Ｅ１〜Ｅ７の各表記の下に括弧書きで示してある。Ｐ１、Ｅ１、Ｐ２は、書き込み・消去試験に使用したサンプルが書き込み・消去が正常にできるかの動作確認である。Ｅ２〜Ｐ７の消去動作において、順次、電圧振幅Ｖｗｅを１．０Ｖから３．５Ｖまで０．５Ｖ刻みに段階的に増加させながらパルス電圧の印加を行った結果、電圧振幅Ｖｗｅが３．５Ｖで消去を確認できた。Ｐ３は電圧振幅Ｖｗｅ依存性調査後の書き込み動作確認である。これより、電圧振幅Ｖｗｅが３Ｖ以下では、可変抵抗素子１０に消去閾値電圧を越える電圧１．３Ｖ（絶対値）が印加されず、抵抗値が高抵抗状態（１．９５ｋΩ）から低抵抗状態に変化しないことが分かる。
ここで、パルス電圧の印加された選択トランジスタ６が仮に飽和領域で動作しているとすると、ゲート電圧が支配的となり、ドレイン−ソース電圧Ｖｄｓが変化しても略一定のドレイン電流が流れるので、定電流書き込みになり、パルス電圧の電圧振幅ＶｗｐまたはＶｗｅでドレイン電流を調整して可変抵抗素子６に加わるＶｒの電圧値を変化させることができる。一方、選択トランジスタ６が非飽和領域で動作している場合は、ドレイン−ソース電圧Ｖｄｓが支配的となり、定電流書き込みとはならないが、ドレイン−ソース電圧Ｖｄｓがある程度大きいと線形性が崩れゲート電圧の変化によりドレイン電流が変化するため、パルス電圧の電圧振幅ＶｗｐまたはＶｗｅでドレイン電流を調整して可変抵抗素子６に加わるＶｒの電圧値を変化させることができる。
従って、選択トランジスタ６のゲート電極５へのパルス電圧印加時の動作領域は、飽和領域が望ましいと言える。特に、図１１に示す消去時では、消去動作に伴い、可変抵抗素子１０の抵抗値が低くなり、ドレイン電流が初期状態よりも増加するため、定電流動作により消費電流の増加を抑制できるのが好ましい。このため、たとえ消去動作開始時において飽和領域になくても、可変抵抗素子１０の抵抗値の変化とともに、ドレイン−ソース電圧Ｖｄｓが増加して、飽和状態となり定電流動作により消去時の電流消費を抑制できる。
ところで、ゲート長Ｌ＜１μｍ以下の短チャネルトランジスタにおいては、「ＥａｒｌｙＳａｔｕｒａｔｉｏｎ」と言われる従来の長チャネルトランジスタの非線形領域でキャリア速度が飽和し、当該非線形領域でもドレイン−ソース電圧Ｖｄｓの変化に対してドレイン電流の変化が少ない領域が存在することが知られており、上述の飽和状態には、当該ＥａｒｌｙＳａｔｕｒａｔｉｏｎ領域も実質的に含まれると考えて良い。
尚、パルス電圧のパルス幅としては、図１０、図１２のサンプル例では、１００ナノ秒とした。当該パルス幅は、可変抵抗素子１０の特性に応じて最適な値を採用すべきであるが、前掲の非特許文献１のデータを参考にすれば、例えば１００ナノ秒が好ましく、１０ナノ秒以上１００μ秒以下の範囲で適宜選択すればよい。また、１００μ秒以下のパルス幅で書き込み、消去動作が完了するのであれば、現状のフラッシュメモリの書き込み時間より十分に速い。
以上、本発明装置及び本発明方法において、書き込み及び消去時において、メモリセル１１の選択トランジスタ６のゲート電極５に印加するパルス電圧の電圧振幅ＶｗｐとＶｗｅを、夫々独立して調整することにより、書き込み及び消去動作が行えることを説明した。ここで、パルス電圧の電圧振幅を書き込み及び消去時において同電圧として、ビット線またはソース線に印加する書き込みまたは消去電圧Ｖｐｐを調整して、書き込み及び消去時の夫々において適切な電圧が可変抵抗素子１０に印加されるように制御する方法も考えられる。
しかしながら、当該別の制御方法では、選択トランジスタ６が飽和領域で動作している場合、Ｖｐｐを変化させても可変抵抗素子１０を流れる電流量が大きく変化しないので、可変抵抗素子１０に印加される電圧はあまり変化しない。かかるＶｐｐ制御による書き込み方法では、可変抵抗素子１０の書き込み及び消去閾値電圧のバラツキによって、書き込みや消去が行われない可能性がある。
従って、本発明方法は、選択トランジスタ６のゲート電圧を制御して、選択トランジスタ６のドレイン電流を変化させるため、可変抵抗素子１０に印加されるべき必要な電圧を適切に制御することができる。そのため、メモリセル１１に必要以上の電流が流れず、且つ、可変抵抗素子１０に書き込み及び消去閾値電圧以上のできるだけ書き込み及び消去閾値電圧に近い電圧を精度良く印加するようパルス電圧の電圧振幅ＶｗｐとＶｗｅを制御することができる。
また、本発明方法は、上述のように可変抵抗素子１０に印加されるべき必要な電圧を高精度に制御できるため、電流―電圧特性が非線形特性を有する可変抵抗素子に対して特に有効である。更に、本発明方法は、書き込み時のパルス電圧の電圧振幅Ｖｗｐの大きさを変化させることで、可変抵抗素子１０に印加される電圧を高精度に調節できるため、抵抗値のバラツキに対して制約の大きい１つのメモリセルに１ビット以上の多値情報を書き込む多値メモリセルに対し、特に有効な書き込み方法を提供する。
次に、図１に示す本発明装置１００のメモリアレイ１０１に対する書き込み及び消去時のビット線、ソース線、ワード線への電圧印加条件について説明する。
メモリアレイ１０１が図３に示すメモリアレイ構成の場合の書き込み時は、先ず、選択したビット線に書き込み電圧Ｖｐｐ、非選択のビット線にグランド電圧Ｖｓｓをビット線デコーダ１０５と電圧スイッチ回路１１０を介して印加し、全ソース線にソース線デコーダ１０６と電圧スイッチ回路１１０を介してグランド電圧Ｖｓｓを印加する。その後、選択したワード線に電圧振幅Ｖｗｐのパルス電圧をパルス電圧印加回路１０８からワード線デコーダ１０４を介して印加する。
同じ図３に示すメモリアレイ構成の消去時は、先ず、選択したビット線にグランド電圧Ｖｓｓ、非選択のビット線に消去電圧Ｖｐｐをビット線デコーダ１０５と電圧スイッチ回路１１０を介して印加し、選択したソース線に消去電圧Ｖｐｐ、非選択のソース線にグランド電圧Ｖｓｓをソース線デコーダ１０６と電圧スイッチ回路１１０を使って印加する。その後、選択したワード線に電圧振幅Ｖｗｅのパルス電圧をパルス電圧印加回路１０８からワード線デコーダ１０４を介して印加する。
メモリアレイ１０１が図４に示すメモリアレイ構成の場合の書き込み時は、先ず、選択したビット線に書き込み電圧Ｖｐｐ、非選択のビット線にグランド電圧Ｖｓｓをビット線デコーダ１０５と電圧スイッチ回路１１０を介して印加し、全ソース線にソース線デコーダ１０６と電圧スイッチ回路１１０を介してグランド電圧Ｖｓｓを印加する。その後、選択したワード線に電圧振幅Ｖｗｐのパルス電圧をパルス電圧印加回路１０８からワード線デコーダ１０４を介して印加する。
同じ図４に示すメモリアレイ構成の消去時は、まず全ビット線にグランド電圧Ｖｓｓをビット線デコーダ１０５と電圧スイッチ回路１１０を介して印加し、選択したソース線に消去電圧Ｖｐｐ、非選択のソース線にグランド電圧Ｖｓｓをソース線デコーダ１０６と電圧スイッチ回路１１０を介して印加する。その後、選択したワード線に電圧振幅Ｖｗｅのパルス電圧をパルス電圧印加回路１０８からワード線デコーダ１０４を介して印加する。
以上、図３、図４に示すソース線の配置方法の異なる２種類のメモリアレイ構成の何れであっても、本発明装置のメモリアレイ１０１に対して、書き込み及び消去ができることを示した。ここで、パルス電圧を印加するワード線は、１本でもよいが、本発明装置の書き込み速度（書き込みスループット）を上げるために、２本以上のワード線に同時に印加してもよい。また、パルス電圧を印加するワード線が２本以上の場合、パルス電圧の電圧振幅Ｖｗｐを変化させて印加することで、同時に異なるレベルの情報を、上記多値メモリセルに書き込むことができる。
次に、選択トランジスタ６のゲート電圧を制御して、可変抵抗素子１０に印加されるべき必要な電圧を適切に制御する具体的な方法について説明する。
図１８のフローチャートに示すように、メモリアレイ１０１内の任意のメモリセル１１にデータを書き込む場合、先ず、ステップＷ１において、メモリセル１１に接続されたビット線にＶｐｐ、ソース線にＶｓｓを印加する。次に、ステップＷ２において、メモリセル１１に接続されたワード線にＶｗｐのパルス電圧を印加した後、メモリセル１１の電流値または抵抗値（可変抵抗素子とトランジスタの合成抵抗）を読み出し、所定の電流値（Ｉｗ）以下または抵抗値（Ｒｗ）以上であるか検証（ベリファイ）し（ステップＷ３）、可変抵抗素子１０の電気抵抗が所定の範囲内（書き込み状態）に達しているかどうかを間接的に判定する。前記範囲内に達していれば書き込みは終了となる（ステップＷ５）。しかし、上記条件に達していない場合、ワード線電圧ＶｗｐをΔＶだけ増加させ（ステップＷ４）、再度パルス電圧の印加を行い（ステップＷ２）、その後同様のベリファイを行う（ステップＷ３）。この動作を繰り返し、所定の範囲内に達するまで、電圧パルスの印加（ステップＷ２）とベリファイ（ステップＷ３）を行うことにより、書き込み動作が終了となる。
上記方法について、図１０の測定結果（Ｐ４〜Ｐ７）を用いて具体的に説明する。図１０は選択トランジスタ６のゲート電極５に印加するパルス電圧の書き込み時の電圧振幅Ｖｗｐと印加後の読み出し抵抗値の関係を示している。
先ず、ビット線電圧Ｖｐｐ＝５．０Ｖ、ソース線電圧Ｖｓｓ＝０Ｖを印加した後、ワード線にパルス電圧Ｖｗｐ＝４．０Ｖを印加する。その後、抵抗値（可変抵抗素子と選択トランジスタの合成抵抗）の読み出しを行い、所定の抵抗値（例えば、Ｒｗ＝５０ｋΩ）以上に達していないので、Ｖｗｐを０．５Ｖだけ増加させて、Ｖｗｐ＝４．５Ｖで再度印加する。所定の抵抗値に達していないため、Ｖｗｐ＝５．０Ｖにして再々度印加するが、所定の抵抗値（Ｒｗ＝５０ｋΩ）以上に達していないため、Ｖｗｐ＝５．５Ｖを印加すると所定の抵抗値に達したため、書き込み終了となる。
消去動作についても書き込みと同様の手順で行うことができる。図１９のフローチャートに示すように、メモリアレイ１０１内の任意のメモリセル１１のデータを消去する場合、先ず、ステップＥ１において、メモリセル１１に接続されたビット線にＶｓｓ、ソース線にＶｐｐを印加する。次に、ステップＥ２において、メモリセル１１に接続されたワード線にＶｗｅのパルス電圧を印加した後、メモリセル１１の電流値または抵抗値（可変抵抗素子と選択トランジスタの合成抵抗）を読み出し、所定の電流値（Ｉｅ）以上または抵抗値（Ｒｅ）以下であるか検証（ベリファイ）し（ステップＥ３）、可変抵抗素子１０の電気抵抗が所定の範囲内（消去状態）に達しているかどうかを間接的に判定する。前記範囲内に達していれば消去は終了となる（ステップＥ５）。上記条件に達していない場合、ワード線電圧ＶｗｅをΔＶだけ増加させ（ステップＥ４）、再度パルス電圧の印加を行い（ステップＥ２）、その後同様のベリファイを行う（ステップＥ３）。この動作を繰り返し所定の範囲内に達するまで、電圧パルスの印加（ステップＥ２）とベリファイ（ステップＥ３）を行うことにより、消去動作が終了となる。
上記方法について、図１２の測定結果（Ｅ５〜Ｅ７）を用いて具体的に説明する。図１２は選択トランジスタ６のゲート電極５に印加するパルス電圧の消去時の電圧振幅Ｖｗeと印加後の読み出し抵抗値の関係を示している。
先ず、ビット線電圧Ｖｓｓ＝０Ｖ、ソース線Ｖｐｐ＝５．０Ｖを印加した後、ワード線にパルス電圧Ｖｗｅ＝２．５Ｖを印加する。その後、抵抗値（可変抵抗素子と選択トランジスタの合成抵抗）の読み出しを行い、所定の抵抗値（Ｒｅ＝２０ｋΩ）以下に達していないので、Ｖｗｅを０．５Ｖだけ増加させて、Ｖｗｅ＝３．０Ｖで再度印加する。印加後の読み出し動作において、所定の抵抗値に達していないため、Ｖｗｅ＝３．５Ｖにして印加すると所定の抵抗値に達したため消去が終了となる。
〈第２実施形態〉
上記第１実施形態の本発明装置及び本発明方法では、書き込み及び消去時において、メモリセル１１の選択トランジスタ６のゲート電極５に印加するパルス電圧の電圧振幅ＶｗｐとＶｗｅを、夫々独立して調整することにより、書き込み及び消去動作が行えることを説明した。また、第１実施形態では、ゲート電極５に印加するパルス電圧のパルス幅で、メモリセル１１が書き込みまたは消去動作状態となる期間が規定される。これに対し、第２実施形態の本発明装置及び本発明方法では、書き込みまたは消去対象のメモリセルに接続するビット線とソース線の何れか一方にパルス電圧を印加することで、第１実施形態においてビット線とソース線間に印加される書き込み電圧または消去電圧がパルス状に印加されるようにし、その間に書き込みまたは消去対象のメモリセルに接続するワード線に所定のワード線電圧が印加され、ビット線とソース線の何れか一方に印加されるパルス電圧のパルス幅で、メモリセル１１が書き込みまたは消去動作状態となる期間が規定されるようにする。この場合、選択トランジスタ６のゲート電極５に最適な電圧（ワード線電圧）を印加した状態で、可変抵抗素子１０の上部電極９または選択トランジスタ６のソース領域２にパルス電圧を印加することになる。このパルス電圧が印加されている期間中において、各部（ワード線、ビット線、ソース線）の電圧条件を第１実施形態におけるパルス電圧印加中の電圧条件と同じにできるため、第１実施形態と同様の結果が得られることになる。但し、電圧パルスの立ち上がり時間を重視するケースでは、ワード線にパルス電圧を印加する第１実施形態より、負荷容量の小さいビット線にパルス電圧を印加する第２実施形態が望ましいと言える。
図２０に、第２実施形態に係る本発明装置２００のブロック図を示す。第２実施形態では、パルス電圧印加回路２０８が、ビット線デコーダ１０５に選択されたビット線、または、ソース線デコーダ１０６により選択されたソース線にパルス電圧を与える。パルス電圧印加回路２０８は、更に、１本以上のビット線またはソース線に同じパルス電圧を印加できる機能を有し、また、２本以上のビット線またはソース線に同時に異なる電圧レベルのパルス電圧を印加できる機能を有する。パルス電圧が印加されない方のビット線またはソース線には、パルス電圧印加回路２０８を経由して、電圧スイッチ回路１１０の書き込み電圧または消去電圧が印加される。また、ワード線には、電圧スイッチ回路１１０を介して、ワード線デコーダ１０４によって、所定のワード線電圧（書き込み時：Ｖｗｐ、消去時：Ｖｗｅ）が印加されるが、書き込みまたは消去期間を規定するパルス電圧としては印加されない。その他の回路構成は、第１実施形態と同じであり、同じ機能の回路には同じ符号を付している。尚、ワード線電圧用の電圧スイッチ回路は、ビット線及びソース線の書き込み電圧、消去電圧を切り替える電圧スイッチ回路と別回路で構成しても構わない。図２０は、簡易的に両回路を１つに纏めて記載している。
次に、図２０に示す本発明装置２００のメモリアレイ１０１に対する書き込み及び消去時のビット線、ソース線、ワード線への電圧印加条件について説明する。
メモリアレイ１０１が、図３に示すメモリアレイ構成の場合の書き込み時は、先ず、選択したワード線に書き込み電圧Ｖｗｐ、非選択のワード線にグランド電圧Ｖｓｓをワード線デコーダと電圧スイッチ回路１１０を介して印加し、全ソース線にソース線デコーダ１０６と電圧スイッチ回路１１０を介してグランド電圧Ｖｓｓを印加する。その後、選択したビット線に電圧振幅Ｖｐｐのパルス電圧をパルス電圧印加回路２０８からビット線デコーダを介して印加する。
同じ図３に示すメモリアレイ構成の消去時は、先ず、選択したビット線にグランド電圧Ｖｓｓ、非選択のビット線に消去電圧Ｖｐｐをビット線デコーダ１０５と電圧スイッチ回路１１０を介して印加し、選択したワード線に消去電圧Ｖｗｅ、非選択のワード線にグランド電圧Ｖｓｓをワード線デコーダ１０６と電圧スイッチ回路１１０を使って印加する。その後、選択したソース線に電圧振幅Ｖｐｐのパルス電圧をパルス電圧印加回路２０８からソース線デコーダ１０４を介して印加する。
メモリアレイ１０１が、図４に示すメモリアレイ構成の場合の書き込み時は、先ず、選択したワード線に書き込み電圧Ｖｗｐ、非選択のワード線にグランド電圧Ｖｓｓをワード線デコーダと電圧スイッチ回路１１０を介して印加し、全ソース線にソース線デコーダ１０６と電圧スイッチ回路１１０を介してグランド電圧Ｖｓｓを印加する。その後、選択したビット線に電圧振幅Ｖｐｐのパルス電圧をパルス電圧印加回路２０８からビット線デコーダ１０４を介して印加する。
同じ図４に示すメモリアレイ構成の消去時は、まず全ビット線にグランド電圧Ｖｓｓをビット線デコーダ１０５と電圧スイッチ回路１１０を介して印加し、選択したワード線に消去電圧Ｖｗｅ、非選択のワード線にグランド電圧Ｖｓｓをワード線デコーダと電圧スイッチ回路１１０を介して印加し、非選択のソース線にグランド電圧Ｖｓｓをソース線デコーダ１０６と電圧スイッチ回路１１０を介して印加する。その後、選択したソース線に電圧振幅Ｖｐｐのパルス電圧をパルス電圧印加回路２０８からソース線デコーダ１０４を介して印加する。
以上、図３、図４に示すソース線の配置方法の異なる２種類のメモリアレイ構成の何れであっても、本発明装置のメモリアレイ１０１に対して、書き込み及び消去ができることを示した。ここで、パルス電圧を印加するビット線またはソース線は、１本でもよいが、本発明装置の書き込み速度（書き込みスループット）を上げるために、２本以上のビット線またはソース線に同時に印加してもよい。また、書き込み時において、ワード線電圧を印加するワード線が２本以上の場合、ワード線電圧の電圧振幅Ｖｗｐを変化させて印加することで、同時に異なるレベルの情報を、上記多値メモリセルに書き込むことができる。
次に、第２実施形態の本発明方法において、書き込みまたは消去対象のメモリセルに接続するビット線またはソース線に印加するパルス電圧を制御して、可変抵抗素子１０に印加されるべき必要な電圧を適切に制御する具体的な方法について説明する。
図２１のフローチャートに示すように、メモリアレイ１０１内の任意のメモリセル１１にデータを書き込む場合、先ず、ステップＷ１において、メモリセル１１に接続されたワード線にＶｗｐ、ソース線にＶｓｓを印加する。次に、ステップＷ２において、メモリセル１１に接続されたビット線にＶｐｐのパルス電圧を印加した後、メモリセル１１の電流値または抵抗値（可変抵抗素子とトランジスタの合成抵抗）を読み出し、所定の電流値（Iｗ）以下または抵抗値（Ｒｗ）以上であるか検証（ベリファイ）し（ステップＷ３）、可変抵抗素子１０の電気抵抗が所定の範囲内（書き込み状態）に達しているかどうかを間接的に判定する。前記範囲内に達していれば書き込みは終了となる（ステップＷ５）。しかし、上記条件に達していない場合、ステップＷ４においてワード線電圧ＶｗｐをΔＶだけ増加させた電圧をステップＷ１においてワード線に印加した後、再度ビット線にパルス電圧の印加を行い（ステップＷ２）、その後同様ベリファイを行う（ステップＷ３）。この動作を繰り返し、所定の範囲内に達するまで、ワード線電圧の印加（ステップＷ１）と電圧パルスの印加（ステップＷ２）とベリファイ（ステップＷ３）を行うことにより、書き込み動作が終了となる。
消去動作についても書き込みと同様の手順で行うことができる。図２２のフローチャートに示すように、メモリアレイ１０１内の任意のメモリセル１１のデータを消去する場合、先ず、ステップＥ１において、メモリセル１１に接続されたワード線にＶｗｅ、ビット線にＶｓｓを印加する。次に、ステップＥ２において、メモリセル１１に接続されたソース線にＶｐｐのパルス電圧を印加した後、メモリセル１１の電流値または抵抗値（可変抵抗素子と選択トランジスタの合成抵抗）を読み出し、所定の電流値（Ｉｅ）以下または抵抗値（Ｒｅ）以上であるか検証（ベリファイ）し（ステップＥ３）、可変抵抗素子１０の電気抵抗が所定の範囲内（消去状態）に達しているかどうかを間接的に判定する。前記範囲内に達していれば消去は終了となる（ステップＥ５）。しかし、上記条件に達していない場合、ステップＥ４でワード線電圧ＶｗｅをΔＶだけ増加させた電圧をステップＥ１においてワード線に印加した後、再度ソース線にパルス電圧の印加を行い（ステップＥ２）、その後同様のベリファイを行う（ステップＥ３）。この動作を繰り返し、所定の範囲内に達するまで、ワード線電圧の印加（ステップＥ１）と電圧パルスの印加（ステップＥ２）とベリファイ（ステップＥ３）を行うことにより、消去動作が終了となる。
〈別実施形態〉
上記各実施形態では、メモリセル１１は図２及び図７に示すように構成されていたが、メモリセル１１の構成において、選択トランジスタ６のソース領域２と可変抵抗素子１０の下部電極７を電気的に接続し、上部電極９をソース線に、ドレイン領域３をビット線に接続して、選択トランジスタ６と可変抵抗素子１０の配置を入れ替えた構成としても構わない。当該配置の入れ替えによって、上部電極９とドレイン領域３間の電圧差（Ｖｐｐ−Ｖｓｓ）が可変抵抗素子１０の両端にかかる電圧Ｖｒとソース−ドレイン電圧Ｖｄｓに分圧される状況は、定常状態において図２及び図７に示すメモリセル構成と同じである。
尚、本発明装置及び本発明方法は、上記した可変抵抗材料としてＰＣＭＯ等のマンガンを含有するペロブスカイト型結晶構造の酸化物を用いたＲＲＡＭに限らず、電圧印加によって抵抗値が変化する素子をメモリ担体に用いてメモリセルを構成する不揮発性半導体記憶装置にも容易に適用することができる。
また、上記実施の形態で具体的に例示した電圧値、抵抗値、電流値はあくまでも一サンプル例を提示したもので、当該電圧値、抵抗値、電流値はこれらの具体例に限定されるものではない。
以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置とその制御方法によれば、ビット線とソース線に電圧を印加した後、ワード線に印加するパルス電圧の電圧振幅を調節することで、可変抵抗素子に印加される電圧を高精度に調節することができる。その結果、書き込み、消去時に、必要以上の電圧を可変抵抗素子に印加せず、少ない電流量で書き込み、消去が可能となる。また、可変抵抗素子に印加される電圧を高精度に調整できることから、可変抵抗素子の抵抗値も高い精度で制御可能となり、抵抗値のバラツキに対して制約の大きな、１つのメモリセルに２ビット以上の多値情報を記憶させる多値メモリセルに用いて最適な不揮発性半導体記憶装置とその制御方法を提供できる。
更に、本発明に係る不揮発性半導体記憶装置とその制御方法によれば、ベリファイ動作を用いることにより、書き込み、消去時に印加されるワード線電圧振幅を容易に調整することができる。その結果、可変抵抗素子に印加される電圧を高精度に調節することができ、書き込み、消去時に、必要以上の電圧を可変抵抗素子に印加せず、少ない電流量で書き込み、消去が可能となる。
本発明に係る不揮発性半導体記憶装置の一実施形態における全体構成を示すブロック図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの構造を模式的に示す断面図 本発明に係る不揮発性半導体記憶装置に用いるメモリアレイの一構成例を示す回路図 本発明に係る不揮発性半導体記憶装置に用いるメモリアレイの別構成例を示す回路図 図３に示すメモリアレイの要部のレイアウトを示す概略図 図４に示すメモリアレイの要部のレイアウトを示す概略図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの書き込み・消去動作を説明する等価回路図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの書き込み・消去動作を説明する等価回路図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの書き込み動作を具体的に説明する等価回路図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの書き込み動作におけるゲート電圧依存性を示す説明図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの消去動作を具体的に説明する等価回路図 本発明に係る不揮発性半導体記憶装置に用いるメモリセルの消去動作におけるゲート電圧依存性を示す説明図 可変抵抗素子のスイッチング特性を示す特性図 可変抵抗素子のスイッチング特性を示す特性図 可変抵抗素子の低抵抗状態における非線形電流―電圧特性を示す特性図 可変抵抗素子の高抵抗状態における非線形電流―電圧特性を示す特性図 可変抵抗素子を多値メモリセルに応用した場合の多値レベルの範囲を示す説明図 本発明に係る不揮発性半導体記憶装置の制御方法の一実施形態におけるメモリセルの書き込み手順を示すフローチャート図 本発明に係る不揮発性半導体記憶装置の制御方法の一実施形態におけるメモリセルの消去手順を示すフローチャート図 本発明に係る不揮発性半導体記憶装置の他の実施形態における全体構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の制御方法の他の実施形態におけるメモリセルの書き込み手順を示すフローチャート図 本発明に係る不揮発性半導体記憶装置の制御方法の他の実施形態におけるメモリセルの消去手順を示すフローチャート図
符号の説明
１ 半導体基板
２ ソース領域
３ ドレイン領域
４ ゲート酸化膜
５ ゲート電極
６ 選択トランジスタ
７ 下部電極
８ 可変抵抗
９ 上部電極
１０ 可変抵抗素子
１１ メモリセル
１２ 金属配線（ビット線）
１３ 金属配線（ソース線）
１７ 抵抗素子
１００ 不揮発性半導体記憶装置
１０１ メモリアレイ
１０２ アドレス線
１０３ データ線
１０４ ワード線デコーダ
１０５ ビット線デコーダ
１０６ ソース線デコーダ
１０７ 読み出し回路
１０８ パルス電圧印加回路
１０９ 制御回路
１１０ 電圧スイッチ回路
１１１ 制御信号線
２００ 不揮発性半導体記憶装置
２０８ パルス電圧印加回路

Claims (29)

  1. 半導体基板上に電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイと、同一行にある複数の前記メモリセルの前記選択トランジスタのゲートと接続するワード線と、同一行または同一列にある複数の前記メモリセルの前記選択トランジスタのソースと接続するソース線と、同一列にある複数の前記メモリセルの前記可変抵抗素子の他方端と接続するビット線と、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ソース線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路とを少なくとも備えてなる不揮発性半導体記憶装置において、
    前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線と前記ソース線に前記電圧スイッチ回路を介して前記ビット線と前記ソース線の夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記ワード線に書き込み用または消去用の電圧パルスを印加するパルス電圧印加回路を備えたことを特徴とする不揮発性半導体記憶装置。
  2. 前記パルス電圧印加回路は、書き込み時は、書き込み用に調整された電圧値の電圧パルスを発生し、消去時は、消去用に調整された電圧値の電圧パルスを発生することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記パルス電圧印加回路が発生する前記電圧パルスの電圧値は、前記書き込みまたは消去対象の前記メモリセルの前記選択トランジスタのゲートに印加された場合に、当該選択トランジスタのドレイン−ソース間電圧を前記ビット線と前記ソース線に印加された前記書き込み電圧または前記消去電圧の電圧差の絶対値から差し引いた電圧値が、前記可変抵抗素子を書き込むのに必要な書き込み閾値電圧または消去するのに必要な消去閾値電圧より大きくなるように設定されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記電圧パルスの電圧値は、前記書き込みまたは消去対象の前記メモリセルの前記選択トランジスタのゲートに印加された場合に、当該選択トランジスタが、前記電圧パルス印加期間中の少なくとも一時期において飽和領域で動作するように設定されていることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
  5. 前記パルス電圧印加回路が、前記電圧パルスを１本以上の前記ワード線に同時に印加できる機能を有すること特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
  6. 前記パルス電圧印加回路が、書き込み時において、少なくとも２本の前記ワード線に夫々異なる電圧値の前記パルス電圧を同時に印加できる機能を有すること特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
  7. 半導体基板上に電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイと、同一行にある複数の前記メモリセルの前記選択トランジスタのゲートと接続するワード線と、同一行または同一列にある複数の前記メモリセルの前記選択トランジスタのソースと接続するソース線と、同一列にある複数の前記メモリセルの前記可変抵抗素子の他方端と接続するビット線と、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ワード線と前記ソース線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路とを少なくとも備えてなる不揮発性半導体記憶装置において、
    前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線及び前記ソース線の何れか一方と前記ワード線に前記電圧スイッチ回路を介して前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記書き込み電圧または消去電圧が印加されない前記ビット線または前記ソース線に書き込み用または消去用の電圧パルスを印加するパルス電圧印加回路を備えたことを特徴とする不揮発性半導体記憶装置。
  8. 前記パルス電圧印加回路が、前記電圧パルスを１本以上の前記ビット線または前記ソース線に同時に印加できる機能を有すること特徴とする請求項７に記載の不揮発性半導体記憶装置。
  9. 前記ワード線に前記書き込み電圧を印加する手段が、書き込み時において、少なくとも２本の前記ワード線に夫々異なる電圧値の前記書き込み電圧を同時に印加できる機能を有すること特徴とする請求項７または８に記載の不揮発性半導体記憶装置。
  10. 前記可変抵抗素子が、マンガンを含有するペロブスカイト型結晶構造の酸化物で形成されていることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
  11. 前記可変抵抗素子の電流−電圧特性が、プール−フレンケル型の非線形電導特性を有することを特徴とする請求項１〜１０の何れか１項に記載の不揮発性半導体記憶装置。
  12. 前記メモリセル内において、前記ソース線と前記ビット線が互いに平行に配置されていることを特徴とする請求項１〜１１の何れか１項に記載の不揮発性半導体記憶装置。
  13. 前記メモリセル内において、前記ソース線と前記ワード線が互いに平行に配置されていることを特徴とする請求項１〜１２の何れか１項に記載の不揮発性半導体記憶装置。
  14. 前記可変抵抗素子が、読み出し可能な２値以上の情報を記憶できることを特徴とする請求項１〜１３の何れか１項に記載の不揮発性半導体記憶装置。
  15. 半導体基板上に電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイと、同一行にある複数の前記メモリセルの前記選択トランジスタのゲートと接続するワード線と、同一行または同一列にある複数の前記メモリセルの前記選択トランジスタのソースと接続するソース線と、同一列にある複数の前記メモリセルの前記可変抵抗素子の他方端と接続するビット線と、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ソース線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路とを少なくとも備えてなる不揮発性半導体記憶装置の制御方法において、
    前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線と前記ソース線に前記電圧スイッチ回路を介して前記ビット線と前記ソース線の夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記ワード線に書き込み用または消去用の電圧パルスを印加して、書き込みまたは消去動作を行うことを特徴とする不揮発性半導体記憶装置の制御方法。
  16. 前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線と前記ソース線に前記電圧スイッチ回路を介して前記ビット線と前記ソース線の夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記ワード線に書き込み用または消去用の電圧パルスを印加する第１工程と、前記メモリセル内の前記可変抵抗素子の電気抵抗が所定の範囲内に達しているかどうかを判定する第２工程と、前記電気抵抗が前記所定の範囲に達していない場合、再度、前記第１工程の電圧印加を前記第１工程と異なる電圧印加条件で行う第３工程と、前記電気抵抗が前記所定の範囲内に達するまで前記第２工程及び前記第３工程を繰り返す第４工程と、を有することを特徴とする請求項１５に記載の不揮発性半導体記憶装置の制御方法。
  17. 前記第３工程における前記電圧パルスの電圧振幅が、前記第１工程より大きいことを特徴とする請求項１６に記載の不揮発性半導体記憶装置の制御方法。
  18. 前記ワード線に書き込み用または消去用の電圧パルスを印加する場合に、書き込み時は、書き込み用に調整された電圧値の電圧パルスを発生し、消去時は、消去用に調整された電圧値の電圧パルスを発生することを特徴とする請求項１５〜１７の何れか１項に記載の不揮発性半導体記憶装置の制御方法。
  19. 前記電圧パルスの電圧値は、前記書き込みまたは消去対象の前記メモリセルの前記選択トランジスタのゲートに印加された場合に、当該選択トランジスタのドレイン−ソース間電圧を前記ビット線と前記ソース線に印加された前記書き込み電圧または前記消去電圧の電圧差の絶対値から差し引いた電圧値が、前記可変抵抗素子を書き込むのに必要な書き込み閾値電圧または消去するのに必要な消去閾値電圧より大きくなるように設定されていることを特徴とする請求項１８に記載の不揮発性半導体記憶装置の制御方法。
  20. 前記電圧パルスの電圧値は、前記書き込みまたは消去対象の前記メモリセルの前記選択トランジスタのゲートに印加された場合に、当該選択トランジスタが、前記電圧パルス印加期間中の少なくとも一時期において飽和領域で動作するように設定されていることを特徴とする請求項１８または１９に記載の不揮発性半導体記憶装置の制御方法。
  21. 前記ワード線に前記電圧パルスを印加する手段が、前記電圧パルスを１本以上の前記ワード線に同時に印加することを特徴とする請求項１５〜２０の何れか１項に記載の不揮発性半導体記憶装置の制御方法。
  22. 前記ワード線に前記電圧パルスを印加する手段が、書き込み時において、２本以上の前記ワード線に複数の電圧値の中から各別に選択された電圧値の前記パルス電圧を同時に印加することを特徴とする請求項１５〜２１の何れか１項に記載の不揮発性半導体記憶装置の制御方法。
  23. 半導体基板上に電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子の一方端と選択トランジスタのドレインを接続して形成されたメモリセルを行方向及び列方向に夫々複数配列したメモリアレイと、同一行にある複数の前記メモリセルの前記選択トランジスタのゲートと接続するワード線と、同一行または同一列にある複数の前記メモリセルの前記選択トランジスタのソースと接続するソース線と、同一列にある複数の前記メモリセルの前記可変抵抗素子の他方端と接続するビット線と、前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記ワード線と前記ソース線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧を切り替える電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路とを少なくとも備えてなる不揮発性半導体記憶装置の制御方法において、
    前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線及び前記ソース線の何れか一方と前記ワード線に前記電圧スイッチ回路を介して夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記書き込み電圧または消去電圧が印加されない前記ビット線または前記ソース線に書き込み用または消去用の電圧パルスを印加して、書き込みまたは消去動作を行うことを特徴とする不揮発性半導体記憶装置の制御方法。
  24. 前記ビット線または前記ソース線に前記電圧パルスを印加する手段が、前記電圧パルスを１本以上のビット線またはソース線に同時に印加することを特徴とする請求項２３に記載の不揮発性半導体記憶装置の制御方法。
  25. 前記ワード線に前記書き込み電圧を印加する手段が、書き込み時において、少なくとも２本の前記ワード線に複数の電圧値の中から各別に選択された電圧値の前記パルス電圧を同時に印加することを特徴とする請求項２３または２４に記載の不揮発性半導体記憶装置の制御方法。
  26. 前記メモリアレイの内の書き込みまたは消去対象の前記メモリセルに接続された前記ビット線及び前記ソース線の何れか一方と前記ワード線に前記電圧スイッチ回路を介して夫々に対応した前記書き込み電圧または消去電圧が印加されている状態で、そのメモリセルに接続された前記書き込み電圧または消去電圧が印加されない前記ビット線または前記ソース線に書き込み用または消去用の電圧パルスを印加する第１工程と、前記メモリセル内の前記可変抵抗素子の電気抵抗が所定の範囲内に達しているかどうかを判定する第２工程と、前記電気抵抗が前記所定の範囲に達していない場合、再度、前記第１工程の電圧印加を前記第１工程と異なる電圧印加条件で行う第３工程と、前記電気抵抗が前記所定の範囲内に達するまで前記第２工程及び前記第３工程を繰り返す第４工程と、を有することを特徴とする請求項２３〜２５の何れか１項に記載の不揮発性半導体記憶装置の制御方法。
  27. 前記第３工程における前記ワード線に印加される電圧が、前記第１工程より大きいことを特徴とする請求項２６に記載の不揮発性半導体記憶装置の制御方法。
  28. 前記可変抵抗素子が、読み出し可能な２値以上の情報を記憶できることを特徴とする請求項１５〜２７の何れか１項に記載の不揮発性半導体記憶装置の制御方法。
  29. 前記パルス電圧のパルス時間幅が、１００マイクロ秒以下、１０ナノ秒以上であることを特徴とする請求項１５〜２８の何れか１項に記載の不揮発性半導体記憶装置の制御方法。
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