JP5998059B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

この発明は、不揮発性半導体記憶装置に関する。
近年、電子機器（特に、携帯電話，携帯音楽プレーヤー，デジタルカメラなど）の需要の増加に伴い、不揮発性半導体記憶装置の需要が高まってきている。そのため、不揮発性半導体記憶装置の大容量化や小型化，書き換え速度や読み出し速度の高速化，書き換え動作や読み出し動作による消費電力の低減化のための技術開発が盛んに行われている。
また、現在、不揮発性半導体記憶装置としてフラッシュメモリが主力であるが、新規の不揮発性半導体記憶装置の開発も盛んに行われている。そのような新規の不揮発性半導体記憶装置の例として、抵抗変化型素子をメモリ素子として用いたＲｅＲＡＭ（Resistance Random Access Memory）が挙げられる。例えば、フラッシュメモリでは、書き換え時間がマイクロ秒オーダー（あるいは、ミリ秒オーダー）であり、１０Ｖ以上の電圧を用いて書き換え動作が行われるが、ＲｅＲＡＭでは、書き換え時間がナノ秒オーダーであり、１．８Ｖ程度の電圧を用いて書き換え動作を行うことが可能である。このように、ＲｅＲＡＭは、フラッシュメモリよりも書き換え動作を高速化できるとともに書き換え動作による消費電力を低減できる。このようなＲｅＲＡＭは、特許文献１，２などに記載されている。
特許文献１，２に記載された不揮発性半導体記憶装置では、複数個のメモリセルが行列状に配列されており、複数本のワード線および複数本のソース線が行方向に沿ってそれぞれ平行に配置され、複数本のビット線が列方向に沿ってそれぞれ平行に配置されている。また、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続され、１本のワード線に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されている。このような不揮発性半導体記憶装置では、ワード線を活性化することによって書き換え動作の対象となるメモリセルを選択し、書き換え動作の対象となるメモリセルに接続されたビット線およびソース線の間に電圧差が生じるようにビット線およびソース線の電圧を制御することにより、書き換え動作の対象となるメモリセルに含まれる抵抗変化型素子の抵抗状態を変化させる。これにより、書き換え動作の対象となるメモリセルに格納されたデータ値が書き換えられたことになる。
なお、上記のような新規の不揮発性半導体記憶装置として、ＲｅＲＡＭの他に、ＦｅＲＡＭ（Ferroelectric Random Access Memory），ＭＲＡＭ（Magnetoresistive Random Access Memory），およびＰＲＡＭ（Phase change Random Access Memory）なども開発されている。
特開２００８−６５９５３号公報 特開２００５−２１６３８７号公報
しかしながら、特許文献１，２に記載された不揮発性半導体記憶装置では、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されているので、１本のワード線が活性化された場合、そのワード線に共通に接続された複数個のメモリセルが同時に選択され、１本のソース線を介してそれらの複数個のメモリセルの各々に電圧（書き換え動作に必要な電圧）が供給されることになる。そのため、ソース線の寄生抵抗やソース線を駆動するソースドライバにおける電圧降下によってソース線の電圧が低下し、その結果、書き換え特性（書き換え動作の正確さなど）が劣化してしまうことになる。この書き換え特性の劣化は、１本のソース線によって電圧を伝達すべきメモリセルの個数が多くなるほど、顕著になる。
また、１本のワード線に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合、書き換え動作の対象ではないメモリセルにおいてソース線とビット線との間に電圧差が生じないようにするために、プリチャージ動作が必要となる場合がある。そのため、書き換え時間の短縮および消費電力の低減を実現することが困難である。
さらに、特許文献１，２に記載された不揮発性半導体記憶装置では、１本のソース線に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されているので、ソース線を駆動するためのドライバとビット線を駆動するためのドライバとを別々に設けなければならない。そのため、不揮発性半導体記憶装置の回路面積の削減が困難である。
そこで、この発明は、書き換え特性の劣化を抑制できるとともに書き換え時間の短縮，消費電力の低減，および回路規模の削減を実現可能な不揮発性半導体記憶装置を提供することを目的とする。
この発明の１つの局面に従うと、不揮発性半導体記憶装置は、ｍ行ｎ列（ｍ，ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、上記ｍ×ｎ個のメモリセルのメモリセル行毎にそれぞれｎ個のメモリセルに接続されるｍ本のワード線と、上記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、上記ｍ本のワード線を選択的に活性化させるワード線駆動回路と、書き換え電圧を供給するライトドライバと、基準電圧が印加される基準ノードと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、上記基準ノードと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、上記ライトドライバと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、上記ライトドライバと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを備える。
上記不揮発性半導体記憶装置では、１本のワード線に接続された複数個のメモリセルに対して複数本のビット線および複数本のソース線がそれぞれ独立して接続されているので、１本のワード線が活性化された場合、複数本のソース線の各々について、そのソース線に共通に接続された複数個のメモリセルのうち１個のメモリセルのみが選択され、そのソース線（１本のソース線）を介してその１個のメモリセルに電圧が伝達されることになる。このように、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている場合よりも、１本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。また、１本のワード線に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合であっても、プリチャージ動作を実行しなくても良いので、書き換え時間の短縮および消費電力の低減を実現できる。さらに、複数本のソース線の各々に対してソースドライバを設けなくても良いので、不揮発性半導体記憶装置の回路規模を削減できる。
なお、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第１の値から第２の値に書き換える書き換え動作の場合に、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第１のスイッチング素子は、オン状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第２のスイッチング素子は、オフ状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第３のスイッチング素子は、オフ状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第４のスイッチング素子は、オン状態となることが好ましい。
このように、第１および第４のスイッチング素子をオン状態にすることにより、書き換え動作の対象となるメモリセルに接続されたビット線およびソース線に基準電圧および書き換え電圧がそれぞれ印加される。これにより、書き換え動作の対象となるメモリセルに格納されたデータ値を書き換えることができる。また、第２および第３のスイッチング素子をオフ状態にすることにより、ライトドライバと基準ノードとの短絡を防止できる。
さらに、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応しないｎ−１個の第１のスイッチング素子は、オン状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応しないｎ−１個の第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応しないｎ−１個の第３のスイッチング素子は、オフ状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応しないｎ−１個の第４のスイッチング素子は、オフ状態となっても良い。
このように制御することにより、書き換え動作の対象となるメモリセルに接続されていないｎ−１本のビット線およびｎ−１本のソース線の各々には、基準電圧が印加される。これにより、書き換え動作の対象ではないメモリセルの各々に格納されたデータ値が書き換えられないようにすることができる。
また、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第２の値から第１の値に書き換える書き換え動作の場合に、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となることが好ましい。
このように、第２および第３のスイッチング素子をオン状態にすることにより、書き換え動作の対象となるメモリセルに接続されたビット線およびソース線に書き換え電圧および基準電圧がそれぞれ印加される。これにより、書き換え動作の対象となるメモリセルに格納されたデータ値を書き換えることができる。また、第１および第４のスイッチング素子をオフ状態にすることにより、ライトドライバと基準ノードとの短絡を防止できる。
また、上記書き換え動作が完了した後に、上記ｎ個の第１のスイッチング素子は、オン状態となり、上記ｎ個の第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子は、オフ状態となり、上記ｎ個の第４のスイッチング素子は、オフ状態となっても良い。
このように制御することにより、ｎ本のビット線およびｎ本のソース線の各々には、基準電圧が印加される。これにより、外乱ノイズなどによるビット線およびソース線の電圧変動を抑制できるので、メモリセルに格納されたデータ値が誤って書き換えられることを抑制できる。
なお、上記不揮発性半導体記憶装置は、センスアンプ回路をさらに備え、上記ｎ個の第３のスイッチング素子の一端は、上記ライトドライバおよび上記センスアンプに接続され、上記ｎ個の第３のスイッチング素子の他端は、上記ｎ個のビット線にそれぞれ接続され、上記ｎ個の第４のスイッチング素子の一端は、上記ライトドライバおよび上記センスアンプに接続され、上記ｎ個の第４のスイッチング素子の他端は、上記ｎ個のソース線にそれぞれ接続され、上記ライトドライバは、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を書き換える書き換え動作の場合に、上記書き換え電圧を供給し、上記センスアンプは、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、読み出し電圧を供給しても良い。
また、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となることが好ましい。
このように、第２および第３のスイッチング素子をオン状態にすることにより、読み出し動作の対象となるメモリセルに接続されたビット線およびソース線に読み出し電圧および基準電圧をそれぞれ印加できる。また、第１および第４のスイッチング素子をオフ状態にすることにより、センスアンプと基準ノードとの短絡を防止できる。
なお、上記ｍ×ｎ個のメモリセルの各々は、そのメモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、そのメモリセルに対応するビット線およびソース線の間に上記選択トランジスタとともに直列に接続されたメモリ素子とを含み、上記メモリ素子は、そのメモリ素子の両端に所定の閾値電圧よりも高いパルス電圧が印加されると、そのメモリ素子に格納されたデータ値を変化させるものであり、上記書き換え電圧と上記基準電圧との電圧差は、上記閾値電圧よりも大きくても良い。
また、上記ｍ×ｎ個のメモリセルの各々は、そのメモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、そのメモリセルに対応するビット線およびソース線の間に上記選択トランジスタとともに直列に接続された抵抗変化型素子とを含んでいても良い。または、上記ｍ×ｎ個のメモリセルの各々は、上記抵抗変化型素子に代えて、強誘電体型素子，磁気抵抗変化型素子，相変化型素子を含んでいても良い。
この発明のもう１つの局面に従うと、不揮発性半導体記憶装置は、複数個のメモリブロックと、ｍ本（ｍは、２以上の整数）のワード線と、ワード線駆動回路と、第１および第２の選択制御回路とを備え、上記複数個のメモリブロックの各々は、ｍ行ｎ列（ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、上記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、書き換え電圧を供給するライトドライバと、基準電圧が印加される基準ノードと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、上記基準ノードと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、上記ライトドライバと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、上記ライトドライバと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを含み、上記ｍ本のワード線は、それぞれ、上記複数個のメモリブロックの各々において上記ｍ×ｎ個のメモリセルのｍ個のメモリセル行に対応し、そのワード線に対応するメモリセル行に含まれるｎ個のメモリセルに接続され、上記ワード線駆動回路は、上記ｍ本のワード線を選択的に活性化させ、上記第１の選択制御回路は、上記複数個のメモリブロックの各々において上記第１の選択回路に含まれるｎ個の第１のスイッチング素子およびｎ個の第２のスイッチング素子を制御し、上記第２の選択制御回路は、上記複数個のメモリブロックの各々において上記第２の選択回路に含まれるｎ個の第３のスイッチング素子およびｎ個の第４のスイッチング素子を制御する。
上記不揮発性半導体記憶装置では、１本のワード線に接続された複数個のメモリセルに対して複数本のビット線および複数本のソース線がそれぞれ独立して接続されているので、１本のワード線が活性化された場合、複数本のソース線の各々では、そのソース線に共通に接続された複数個のメモリセルのうち１個のメモリセルのみが選択され、そのソース線（１本のソース線）を介してその１個のメモリセルに電圧が伝達されることになる。このように、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている場合よりも、１本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。また、１本のワード線に共通に接続された複数個のメモリセルに対して書き換え動作を同時に実行する場合、それらの複数個のメモリセルの各々には、そのメモリセルに対応する１本のソース線によって電圧が伝達される。そのため、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線ＳＬ１が共通に接続されている場合よりも、書き換え動作の対象となる複数個のメモリセルの間における書き換え特性のばらつきを抑制できる。また、１本のワード線に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合であっても、プリチャージ動作を実行しなくても良いので、書き換え時間の短縮および消費電力の低減を実現できる。さらに、複数本のソース線の各々に対してソースドライバを設けなくても良いので、不揮発性半導体記憶装置の回路規模を削減できる。
以上のように、１本のワード線に接続された複数個のメモリセルに対して複数本のビット線および複数本のソース線がそれぞれ独立して接続されているので、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている場合よりも、書き換え特性の劣化を抑制できるとともに書き換え時間の短縮，消費電力の低減，および回路規模の削減を実現できる。
不揮発性半導体記憶装置の構成例について説明するための図。 不揮発性半導体記憶装置の構成例について詳細に説明するための図。 メモリセルの構成例について説明するための回路図。 メモリセルの構成例について説明するための断面図。 メモリセルに対するリセット動作，セット動作，および読み出し動作について説明するための図。 不揮発性半導体記憶装置によるリセット動作の場合におけるメモリセルの接続状態について説明するための図。 不揮発性半導体記憶装置によるリセット動作の場合においてワード線，ビット線，およびソース線に印加される電圧について説明するための図。 不揮発性半導体記憶装置によるセット動作の場合におけるメモリセルの接続状態について説明するための図。 不揮発性半導体記憶装置によるセット動作の場合においてワード線，ビット線，およびソース線に印加される電圧について説明するための図。 不揮発性半導体記憶装置による読み出し動作の場合におけるメモリセルの接続状態について説明するための図。 不揮発性半導体記憶装置による読み出し動作の場合においてワード線，ビット線，およびソース線に印加される電圧について説明するための図。 図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作（複数ビット同時リセット動作）について説明するための図。 図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）について説明するための図。 図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）の場合におけるワード線，ビット線，およびソース線の電圧変化について説明するための図。 １本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置による複数ビット同時処理動作（複数ビット同時リセット動作）について説明するための図。 １本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）について説明するための図。 １本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）の場合におけるワード線，ビット線，およびソース線の電圧変化について説明するための図。
以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
（不揮発性半導体記憶装置）
図１は、不揮発性半導体記憶装置の構成例を示す。この不揮発性半導体記憶装置は、ｍ本（ｍは、２以上の整数）のワード線ＷＬ１〜ＷＬｍと、ワード線・デコーダ／ドライバ１０と、ディスチャージ・デコーダ／ドライバ１１と、カラム・デコーダ／ドライバ１２と、ｐ個（ｐは、１以上の整数）のメモリブロック１８１〜１８ｐとを備える。メモリブロック１８１〜１８ｐは、メモリセルアレイ１３と、ｎ本（ｎは、２以上の整数）のビット線ＢＬ１〜ＢＬｎと、ｎ本のソース線ＳＬ１〜ＳＬｎと、ディスチャージ回路１４と、カラムゲート回路１５と、ライトドライバ１６と、センスアンプ１７とを含む。すなわち、メモリブロック１８１〜１８ｐは、互いに同一の構成を有する。なお、ここでは、不揮発性半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory）であるものとして説明する。
次に、図２を参照して、不揮発性半導体記憶装置の構成例について詳しく説明する。なお、メモリブロック１８１〜１８ｐの構成は同一であるので、ここでは、メモリブロック１８１の構成例を例に挙げている。
〔デコーダ／ドライバ〕
ワード線・デコーダ／ドライバ１０（ワード線駆動回路）は、入力アドレス（図示せず）に応答して、ｍ本のワード線を選択的に活性化させる。ディスチャージ・デコーダ／ドライバ１１（第１の選択制御回路）は、入力アドレスに応答して、ｎ本のディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎおよびｎ本のディスチャージ制御信号ＤＳＳ１〜ＤＳＳｎを活性化／非活性化させることによってメモリブロック１８１〜１８ｐの各々に含まれるディスチャージ回路１４を制御する。カラム・デコーダ／ドライバ１２（第２の選択制御回路）は、入力アドレスに応答して、ｎ本のカラム制御信号ＣＢＳ１〜ＣＢＳｎおよびｎ本のカラム制御信号ＣＳＳ１〜ＣＳＳｎを活性化／非活性化させることによってメモリブロック１８１〜１８ｐの各々に含まれるカラムゲート回路１５を制御する。
〔メモリセルアレイ〕
メモリセルアレイ１３は、ｍ行ｎ列の行列状に配列されたｍ×ｎ個のメモリセルＭＣ１１〜ＭＣｍｎを含む。メモリブロック１８１〜１８ｐの各々において、ｍ本のワード線ＷＬ１〜ＷＬｍは、それぞれ、メモリセルＭＣ１１〜ＭＣｍｎのｍ個のメモリセル行に対応する。また、ワード線ＷＬ１〜ＷＬｍの各々は、そのワード線に対応するメモリセル行に含まれるｎ個のメモリセルに接続される。例えば、第１行目のワード線ＷＬ１は、メモリブロック１８１〜１８ｐの各々において第１行目のメモリセル行に含まれるｎ個のメモリセルＭＣ１１〜ＭＣ１ｎに接続される（すなわち、第１行目のワード線ＷＬ１には、ｎ×ｐ個のメモリセルが接続される）。ｎ本のビット線ＢＬ１〜ＢＬｎは、それぞれ、メモリセルＭＣ１１〜ＭＣｍｎのｎ個のメモリセル列に対応する。また、ビット線ＢＬ１〜ＢＬｎの各々は、そのビット線に対応するメモリセル列に含まれるｍ個のメモリセルに接続される。例えば、ビット線ＢＬ１は、第１列目のメモリセル列に含まれるｍ個のメモリセルＭＣ１１〜ＭＣｍ１に接続される。
このように、ワード線ＷＬ１〜ＷＬｍは、メモリセルＭＣ１１〜ＭＣｍｎの行方向に沿ってそれぞれ平行に配置され、ビット線ＢＬ１〜ＢＬｎおよびソース線ＳＬ１〜ＳＬｎは、メモリセルＭＣ１１〜ＭＣｍｎの列方向に沿ってそれぞれ平行に配置されている。すなわち、ビット線ＢＬ１〜ＢＬｎおよびソース線ＳＬ１〜ＳＬｎは、ワード線ＷＬ１〜ＷＬｍに対して直交するように配置されている。また、１本のワード線ＷＬ１に共通に接続されるｎ個のメモリセルＭＣ１１〜ＭＣ１ｎに対してｎ本のビット線ＢＬ１〜ＢＬｎおよびｎ本のソース線ＳＬ１〜ＳＬｎがそれぞれ独立して接続され、１本のソース線ＳＬ１に共通に接続されたｍ個のメモリセルＭＣ１１〜ＭＣｍ１に対して１本のビット線ＢＬ１が共通に接続されている。その他のワード線ＷＬ２〜ＷＬｍ，ソース線ＳＬ２〜ＳＬｎ，ビット線ＢＬ２〜ＢＬｎについても同様である。
〔ディスチャージ回路〕
ディスチャージ回路１４（第１の選択回路）は、ｎ個のディスチャージ・トランジスタＤＢ１〜ＤＢｎ（第１のスイッチング素子）と、ｎ個のディスチャージ・トランジスタＤＳ１〜ＤＳｎ（第２のスイッチング素子）とを含む。ｎ個のディスチャージ・トランジスタＤＢ１〜ＤＢｎは、それぞれ、ディスチャージ・デコーダ／ドライバ１１からのｎ本のディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎに応答して、基準電圧ＶＳＳが印加される基準ノード（例えば、接地電圧が印加される接地ノード）とｎ本のビット線ＢＬ１〜ＢＬｎとの接続状態を切り替える。ｎ個のディスチャージ・トランジスタＤＳ１〜ＤＳｎは、それぞれ、ディスチャージ・デコーダ／ドライバ１１からのディスチャージ制御信号ＤＳＳ１〜ＤＳＳｎに応答して、基準ノードとｎ個のソース線ＳＬ１〜ＳＬｎとの接続状態を切り替える。ディスチャージ・トランジスタＤＢ１〜ＤＢｎ，ＤＳ１〜ＤＳｎは、それぞれ、ディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎ，ＤＳＳ１〜ＤＳＳｎが活性化されている場合（例えば、ハイレベル電圧が印加されている場合）には、オン状態となり、ディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎ，ＤＳＳ１〜ＤＳＳｎが非活性化されている場合（例えば、ローレベル電圧が印加されている場合）には、オフ状態となる。
〔カラムゲート回路〕
カラムゲート回路１５は、ｎ個のカラム・トランジスタＣＢ１〜ＣＢｎ（第３のスイッチング素子）と、ｎ個のカラム・トランジスタＣＳ１〜ＣＳｎ（第４のスイッチング素子）とを含む。ｎ個のカラム・トランジスタＣＢ１〜ＣＢｎは、それぞれ、カラム・デコーダ／ドライバ１２からのｎ本のカラム制御信号ＣＢＳ１〜ＣＢＳｎに応答して、ライトドライバ１６とｎ本のビット線ＢＬ１〜ＢＬｎとの接続状態を切り替える。ｎ個のカラム・トランジスタＣＳ１〜ＣＳｎは、それぞれ、カラム・デコーダ／ドライバ１２からのｎ本のカラム制御信号ＣＳＳ１〜ＣＳＳｎに応答して、ライトドライバ１６とｎ本のソース線ＳＬ１〜ＳＬｎとの接続状態を切り替える。カラム・トランジスタＣＢ１〜ＣＢｎ，ＣＳ１〜ＣＳｎは、それぞれ、カラム制御信号ＣＢＳ１〜ＣＢＳｎ，ＣＳＳ１〜ＣＳＳｎが活性化されている場合には、オン状態となり、カラム制御信号ＣＢＳ１〜ＣＢＳｎ，ＣＳＳ１〜ＣＳＳｎが非活性化されている場合には、オフ状態となる。
〔ライトドライバ〕
ライトドライバ１６は、メモリセルＭＣ１１〜ＭＣｍｎに格納されたデータ値を書き換える書き換え動作を実行する場合に、書き換え電圧Ｖｗｒｉｔｅ（例えば、正の電圧）を供給する。例えば、ライトドライバ１６は、書き換え動作の対象となるメモリセルに格納されたデータ値が書き込みデータ値（そのメモリセルに書き込むべきデータ値）とは異なる場合（書き換え動作を実行する場合）には、書き換え電圧Ｖｗｒｉｔｅを供給し、書き換え動作の対象となるメモリセルに格納されたデータ値が書き込みデータ値と同一である場合（書き換え動作を実行しない場合）には、基準電圧ＶＳＳを出力する。
〔センスアンプ〕
センスアンプ１７は、メモリセルＭＣ１１〜ＭＣｍｎに格納されたデータ値を読み出す読み出し動作を実行する場合に、読み出し電圧Ｖｒｅａｄを供給する。また、センスアンプ１７は、読み出し電圧Ｖｒｅａｄの供給によって発生したメモリセル電流の電流値に基づいて、読み出し動作の対象となるメモリセルに格納されたデータ値を判定する。
〔メモリセルの構成例〕
次に、図３および図４を参照して、メモリセルＭＣ１１〜ＭＣｍｎの構成について説明する。なお、メモリセルＭＣ１１〜ＭＣｍｎの構成は同一であるので、メモリセルＭＣ１１を例に挙げて説明する。メモリセルＭＣ１１は、選択トランジスタＴＳと、抵抗変化型素子ＲＲ（メモリ素子）とを含む。選択トランジスタＴＳのゲートには、メモリセルＭＣ１１に対応するワード線ＷＬ１が接続される。選択トランジスタＴＳは、ワード線ＷＬ１が活性化されている場合には、オン状態となり、ワード線ＷＬ１が非活性化されている場合には、オフ状態となる。抵抗変化型素子ＲＲは、メモリセルＭＣ１１に対応するビット線ＢＬ１とメモリセルＭＣ１１に対応するソース線ＳＬ１との間に選択トランジスタＴＳとともに直列に接続される。このように、メモリセルＭＣ１１は、１つの選択トランジスタＴＳと１つの抵抗変化型素子ＲＲからなる１Ｔ１Ｒ型の抵抗変化型メモリセルによって構成されている。
例えば、図４のように、選択トランジスタＴＳは、半導体基板３０上に形成された拡散領域３１ａ，３１ｂと、酸化膜３２と、ゲート電極３３（すなわち、ワード線ＷＬ１）とによって構成される。酸化膜３２は、選択トランジスタＴＳのチャネル領域として作用する領域（拡散領域３１ａ，３１ｂの間の領域）上に形成される。ゲート電極３３は、ポリシリコンによって形成される。拡散領域３１ａ（すなわち、選択トランジスタＴＳのドレイン端子）は、ビア３４ａを介して第１配線層３５ａ（すなわち、ビット線ＢＬ１）に接続される。拡散領域３１ｂ（すなわち、選択トランジスタＴＳのソース端子）は、ビア３４ｂを介して第１配線層３５ｂに接続され、第１配線層３５ｂは、ビア３６を介して抵抗変化型素子ＲＲに接続される。抵抗変化型素子ＲＲは、下部電極３７と、抵抗変化層３８と、上部電極３９とによって構成される。また、抵抗変化型素子ＲＲは、ビア４０を介して第２配線層４１（すなわち、ソース線ＳＬ１）に接続される。
〔抵抗変化型素子〕
次に、抵抗変化型素子ＲＲについて説明する。抵抗変化型素子ＲＲの抵抗状態は、抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に印加されたパルス電圧に応じて変化する。ここでは、抵抗変化型素子ＲＲの抵抗状態は、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して正となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に所定の閾値電圧よりも高いパルス電圧が印加された場合に「低抵抗状態」から「高抵抗状態」に変化し、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して負となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加された場合に「高抵抗状態」から「低抵抗状態」へ変化する。また、抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に印加された電圧が閾値電圧よりも低い場合には、抵抗変化型素子ＲＲの抵抗状態は変化せずに、抵抗変化型素子ＲＲの抵抗状態に応じた電流が発生する。すなわち、抵抗変化型素子ＲＲの抵抗状態にデータ値を割り当てることにより、データ値を格納するメモリ素子として抵抗変化型素子ＲＲを利用できる。
なお、以下の説明では、説明の便宜上、抵抗変化型素子ＲＲの低抵抗状態に“１”（第１の値）が割り当てられ、抵抗変化型素子ＲＲの高抵抗状態に“０”（第２の値）が割り当てられており、メモリセルＭＣ１１〜ＭＣｍｎが１ビットのデータ値を格納しているものとする。また、書き換え電圧Ｖｗｒｉｔｅと基準電圧ＶＳＳとの電圧差は、抵抗変化型素子ＲＲの閾値電圧（抵抗変化型素子ＲＲの抵抗状態を変化させることができる最小電圧）よりも大きいものとし、読み出し電圧Ｖｒｅａｄと基準電圧ＶＳＳとの電圧差は、抵抗変化型素子ＲＲの閾値電圧よりも小さいものとする。
〔メモリセルに対する動作〕
次に、図５を参照して、メモリセルに対するリセット動作，セット動作，および読み出し動作について説明する。ここでは、説明の簡略化のために、メモリセルＭＣ１１〜ＭＣｍｎ，ワード線ＷＬ１〜ＷＬｍ，ビット線ＢＬ１〜ＢＬｎ，およびソース線ＳＬ１〜ＳＬｎの総称を、それぞれ、“メモリセルＭＣ”，“ワード線ＷＬ”，“ビット線ＢＬ”，“ソース線ＳＬ”と表記する。なお、リセット動作およびセット動作は、それぞれ、プログラム動作およびイレーズ動作と称されることもある。
《リセット動作（プログラム動作）》
リセット動作（プログラム動作）とは、メモリセルＭＣの抵抗変化型素子ＲＲの抵抗状態を低抵抗状態から高抵抗状態へ変化させること（高抵抗化）によってメモリセルＭＣに格納されたデータ値を“１”から“０”へ書き換える動作のことである。リセット動作の場合、メモリセルＭＣに接続されたワード線ＷＬに活性化電圧ＶＨ（選択トランジスタＴＳをオン状態にすることができる電圧、例えば、１．８Ｖ）が印加されることにより、メモリセルＭＣの選択トランジスタＴＳがオン状態となる。また、ビット線ＢＬおよびソース線ＳＬには、それぞれ、基準電圧ＶＳＳ（例えば、０Ｖ）および書き換え電圧Ｖｗｒｉｔｅ（例えば、１．８Ｖ）が印加される。これにより、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して正となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加されたことになるので、抵抗変化型素子ＲＲの抵抗状態が低抵抗状態から高抵抗状態へ変化する。したがって、メモリセルＭＣに格納されたデータ値は“１”から“０”へ書き換えられたことになる。
《セット動作（イレーズ動作）》
セット動作（イレーズ動作）とは、メモリセルＭＣの抵抗変化型素子ＲＲの抵抗状態を高抵抗状態から低抵抗状態へ変化させること（低抵抗化）によってメモリセルＭＣに格納されたデータ値を“０”から“１”へ書き換える動作のことである。セット動作の場合、メモリセルＭＣに接続されたワード線ＷＬに活性化電圧ＶＨが印加されることにより、メモリセルＭＣの選択トランジスタＴＳがオン状態となる。また、ビット線ＢＬおよびソース線ＳＬには、それぞれ、書き換え電圧Ｖｗｒｉｔｅおよび基準電圧ＶＳＳが印加される。これにより、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して負となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加されたことになるので、抵抗変化型素子ＲＲの抵抗状態が高抵抗状態から低抵抗状態へ変化する。したがって、メモリセルＭＣに格納されたデータ値は“０”から“１”へ書き換えられたことになる。
《読み出し動作》
読み出し動作とは、メモリセルＭＣの抵抗変化型素子ＲＲの抵抗状態に応じたメモリセル電流を発生させ、メモリセル電流の電流値に基づいてメモリセルＭＣに格納されたデータ値を判定する動作のことである。読み出し動作の場合、メモリセルＭＣに接続されたワード線ＷＬに活性化電圧ＶＨが印加されることにより、メモリセルＭＣの選択トランジスタＴＳがオン状態となる。また、ビット線ＢＬおよびソース線ＳＬには、それぞれ、読み出し電圧Ｖｒｅａｄ（例えば、０．４Ｖ）および基準電圧ＶＳＳが印加される。この場合、抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に印加される電圧は閾値電圧よりも低いので、ビット線ＢＬ１には、抵抗変化型素子ＲＲの抵抗状態に応じたメモリセル電流が発生する。メモリセル電流の電流値は、抵抗変化型素子ＲＲの抵抗状態が「低抵抗状態」である場合には予め設定された基準値よりも高く、抵抗変化型素子ＲＲの抵抗状態が「高抵抗状態」である場合には基準値よりも低くなる。したがって、メモリセル電流の電流値と基準値とを比較することにより、メモリセルＭＣに格納されたデータ値が“１”であるのか“０”であるのかを判定できる。例えば、メモリセルＭＣに格納されたデータ値は、メモリセル電流の電流値が基準値よりも高い場合には“１”であると判定され、メモリセル電流の電流値が基準値よりも低い場合には“０”であると判定される。
〔不揮発性半導体記憶装置による動作〕
次に、図６〜図１１を参照して、不揮発性半導体記憶装置による動作（メモリブロック毎に実行される動作）について説明する。ここでは、メモリセルＭＣ１１にアクセスする場合を例に挙げて説明する。
《リセット動作（プログラム動作）》
ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１に活性化電圧ＶＨを供給してメモリセルＭＣ１１の選択トランジスタＴＳをオン状態にする。また、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１を活性化させ、ディスチャージ制御信号ＤＳＳ１を非活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１を非活性化させ、カラム制御信号ＣＳＳ１を活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応するディスチャージ・トランジスタＤＢ１，カラム・トランジスタＣＢ１，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応するディスチャージ・トランジスタＤＳ１，カラム・トランジスタＣＳ１の各々のオン／オフは、次のようになる。
ディスチャージ・トランジスタＤＢ１：オン状態
ディスチャージ・トランジスタＤＳ１：オフ状態
カラム・トランジスタＣＢ１：オフ状態
カラム・トランジスタＣＳ１：オン状態
このように、ディスチャージ・トランジスタＤＢ１およびカラム・トランジスタＣＳ１がオン状態となることにより、図６のように、ビット線ＢＬ１が基準ノードに接続され、ソース線ＳＬ１がライトドライバ１６に接続される。また、ライトドライバ１６は、書き換え電圧Ｖｗｒｉｔｅを供給する。したがって、ビット線ＢＬ１には、基準電圧ＶＳＳが印加され、ソース線ＳＬ１には、書き換え電圧Ｖｗｒｉｔｅが印加されることになる。その結果、ソース線ＳＬ１とビット線ＢＬ１との間にパルス電圧（Ｖｗｒｉｔｅ−ＶＳＳ）が印加されたことになるので、メモリセルＭＣ１１に含まれる抵抗変化型素子ＲＲの抵抗状態が低抵抗状態から高抵抗状態に変化する。すなわち、メモリセルＭＣ１１のデータ値を“１”から“０”に書き換えることができる。また、ディスチャージ・トランジスタＤＳ１およびカラム・トランジスタＣＢ１がオフ状態となることにより、ライトドライバ１６と基準ノードとの短絡を防止できる。
また、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ２〜ＤＢＳｎ，ＤＳＳ２〜ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ２〜ＣＢＳｎ，ＣＳＳ２〜ＣＳＳｎを非活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応しないディスチャージ・トランジスタＤＢ２〜ＤＢｎ，カラム・トランジスタＣＢ２〜ＣＢｎ，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応しないディスチャージ・トランジスタＤＳ２〜ＤＳｎ，カラム・トランジスタＣＳ２〜ＣＳｎの各々のオン／オフは、次のようになる。
ディスチャージ・トランジスタＤＢ２〜ＤＢｎ：オン状態
ディスチャージ・トランジスタＤＳ２〜ＤＳｎ：オン状態
カラム・トランジスタＣＢ２〜ＣＢｎ：オフ状態
カラム・トランジスタＣＳ２〜ＣＳｎ：オフ状態
これにより、図７のように、メモリセルＭＣ１１に接続されていないビット線ＢＬ２〜ＢＬｎおよびソース線ＳＬ２〜ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。そのため、ワード線ＷＬ１に接続されたｎ−１個のメモリセルＭＣ１２〜ＭＣ１ｎでは、選択トランジスタＴＳがオン状態となるが抵抗変化型素子ＲＲの両端は同電圧となるので、メモリセルＭＣ１２〜ＭＣ１ｎの各々に格納されたデータ値は書き換えられない。このように、リセット動作の対象ではないメモリセルＭＣ１２〜ＭＣｍｎの各々に格納されたデータ値が書き換えられないようにすることができる。
さらに、リセット動作が完了すると、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎ，ＤＳＳ１〜ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１〜ＣＢＳｎ，ＣＳＳ１〜ＣＳＳｎを非活性化させる。したがって、ディスチャージ・トランジスタＤＢ１〜ＤＢｎ，ＤＳ１〜ＤＳｎおよびカラム・トランジスタＣＢ１〜ＣＢｎ，ＣＳ１〜ＣＳｎの各々のオン／オフは、次のようになる。
ディスチャージ・トランジスタＤＢ１〜ＤＢｎ：オン状態
ディスチャージ・トランジスタＤＳ１〜ＤＳｎ：オン状態
カラム・トランジスタＣＢ１〜ＣＢｎ：オフ状態
カラム・トランジスタＣＳ１〜ＣＳｎ：オフ状態
これにより、ビット線ＢＬ１〜ＢＬｎおよびソース線ＳＬ１〜ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。そのため、外乱ノイズなどによるビット線ＢＬ１〜ＢＬｎおよびソース線ＳＬ１〜ＳＬｎの電圧変動を抑制でき、その結果、メモリセルＭＣ１１〜ＭＣｍｎに格納されたデータ値が誤って書き換えられることを抑制できる。
《セット動作（イレーズ動作）》
ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１に活性化電圧ＶＨを供給してメモリセルＭＣ１１の選択トランジスタＴＳをオン状態にする。ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１を非活性化させ、ディスチャージ制御信号ＤＳＳ１を活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１を活性化させ、カラム制御信号ＣＳＳ１を非活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応するディスチャージ・トランジスタＤＢ１，カラム・トランジスタＣＢ１，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応するディスチャージ・トランジスタＤＳ１，カラム・トランジスタＣＳ１の各々のオン／オフは、次のようになる。
ディスチャージ・トランジスタＤＢ１：オフ状態
ディスチャージ・トランジスタＤＳ１：オン状態
カラム・トランジスタＣＢ１：オン状態
カラム・トランジスタＣＳ１：オフ状態
このように、ディスチャージ・トランジスタＤＳ１およびカラム・トランジスタＣＢ１がオン状態となることにより、図８のように、ビット線ＢＬ１がライトドライバ１６に接続され、ソース線ＳＬ１が基準ノードに接続される。また、ライトドライバ１６は、書き換え電圧Ｖｗｒｉｔｅを供給する。したがって、ビット線ＢＬ１には、書き換え電圧Ｖｗｒｉｔｅが印加され、ソース線ＳＬ１には、基準電圧ＶＳＳが印加されることになる。その結果、ソース線ＳＬ１とビット線ＢＬ１との間にパルス電圧（ＶＳＳ−Ｖｗｒｉｔｅ）が印加されたことになるので、メモリセルＭＣ１１に含まれる抵抗変化型素子ＲＲの抵抗状態が高抵抗状態から低抵抗状態に変化する。すなわち、メモリセルＭＣ１１のデータ値を“０”から“１”に書き換えることができる。また、ディスチャージ・トランジスタＤＢ１およびカラム・トランジスタＣＳ１をオフ状態にすることにより、ライトドライバ１６と基準ノードとの短絡を防止できる。
また、リセット動作の場合と同様に、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ２〜ＤＢＳｎ，ＤＳＳ２〜ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ２〜ＣＢＳｎ，ＣＳＳ２〜ＣＳＳｎを非活性化させる。その結果、図９のように、メモリセルＭＣ１１に接続されていないビット線ＢＬ２〜ＢＬｎおよびソース線ＳＬ２〜ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。これにより、セット動作の対象ではないメモリセルＭＣ１２〜ＭＣｍｎの各々に格納されたデータ値が書き換えられないようにすることができる。
さらに、リセット動作の完了後と同様に、セット動作が完了すると、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎ，ＤＳＳ１〜ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１〜ＣＢＳｎ，ＣＳＳ１〜ＣＳＳｎを非活性化させる。これにより、ビット線ＢＬ１〜ＢＬｎおよびソース線ＳＬ１〜ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。
《読み出し動作》
ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１に活性化電圧ＶＨを供給してメモリセルＭＣ１１の選択トランジスタＴＳをオン状態にする。ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１を非活性化させ、ディスチャージ制御信号ＤＳＳ１を活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１を活性化させ、カラム制御信号ＣＳＳ１を非活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応するディスチャージ・トランジスタＤＢ１，カラム・トランジスタＣＢ１，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応するディスチャージ・トランジスタＤＳ１，カラム・トランジスタＣＳ１の各々のオン／オフは、次のようになる。
ディスチャージ・トランジスタＤＢ１：オフ状態
ディスチャージ・トランジスタＤＳ１：オン状態
カラム・トランジスタＣＢ１：オン状態
カラム・トランジスタＣＳ１：オフ状態
このように、ディスチャージ・トランジスタＤＳ１およびカラム・トランジスタＣＢ１がオン状態となることにより、図１０のように、ビット線ＢＬ１がセンスアンプ１７に接続され、ソース線ＳＬ１が基準ノードに接続される。また、センスアンプ１７は、読み出し電圧Ｖｒｅａｄを供給する。したがって、ビット線ＢＬ１には、読み出し電圧Ｖｒｅａｄが印加され、ソース線ＳＬ１には、基準電圧ＶＳＳが印加されることになる。その結果、ビット線ＢＬ１には、メモリセルＭＣ１１に格納されたデータ値に応じたメモリセル電流（ここでは、抵抗変化型素子ＲＲの抵抗状態に応じたメモリセル電流）が発生し、センスアンプ１７は、メモリセル電流の電流値に基づいてメモリセルＭＣ１１に格納されたデータ値を判定する。例えば、センスアンプ１７は、ビット線ＢＬ１に発生したメモリセル電流の電流値が基準値よりも高い場合には、メモリセルＭＣ１１に格納されたデータ値が“１”であると判定し、ビット線ＢＬ１に発生したメモリセル電流の電流値が基準値よりも低い場合には、メモリセルＭＣ１１に格納されたデータ値が“０”であると判定する。また、ディスチャージ・トランジスタＤＢ１およびカラム・トランジスタＣＳ１をオフ状態にすることにより、センスアンプ１７と基準ノードとの短絡を防止できる。
また、リセット動作およびセット動作の場合と同様に、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ２〜ＤＢＳｎ，ＤＳＳ２〜ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ２〜ＣＢＳｎ，ＣＳＳ２〜ＣＳＳｎを非活性化させる。その結果、図１１のように、メモリセルＭＣ１１に接続されていないビット線ＢＬ２〜ＢＬｎおよびソース線ＳＬ２〜ＳＬｎには、基準電圧ＶＳＳが印加されることになる。そのため、ワード線ＷＬ１に接続されたｎ−１個のメモリセルＭＣ１２〜ＭＣ１ｎでは、選択トランジスタＴＳがオン状態となるが抵抗変化型素子ＲＲの両端は同電圧となるので、メモリセルＭＣ１２〜ＭＣ１ｎの各々に格納されたデータ値に応じたメモリセル電流は発生しない。このように、読み出し動作の対象ではないメモリセルＭＣ１２〜ＭＣｍｎの各々に格納されたデータ値に応じたメモリセル電流が発生しないようにすることができる。
さらに、リセット動作の完了後およびセット動作の完了後と同様に、読み出し動作が完了すると、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１〜ＤＢＳｎ，ＤＳＳ１〜ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１〜ＣＢＳｎ，ＣＳＳ１〜ＣＳＳｎを非活性化させる。これにより、ビット線ＢＬ１〜ＢＬｎおよびソース線ＳＬ１〜ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。
〔複数ビット同時処理動作〕
図１に示した不揮発性半導体記憶装置は、メモリブロック毎にリセット動作，セット動作，および読み出し動作を実行できる。すなわち、この不揮発性半導体記憶装置は、ｐ個のメモリブロック１８１〜１８ｐの各々に対して同時に処理動作（リセット動作，セット動作，および読み出し動作）を実行可能である。
次に、図１２および図１３を参照して、図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作について説明する。なお、図１２および図１３では、図示の簡略化のために、不揮発性半導体記憶装置による処理動作の対象となるメモリセルＭＣ１１，ワード線ＷＬ１，ビット線ＢＬ１，およびソース線ＳＬ１のみを図示し、カラムゲート回路１５およびセンスアンプ１７の図示を省略している。
《複数ビット同時リセット動作》
図１２は、図１に示した不揮発性半導体記憶装置においてメモリブロック１８１〜１８ｐの各々に含まれるメモリセルＭＣ１１に対してリセット動作を同時に実行する場合を示している。この場合、ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１を活性化させる（ワード線ＷＬ１に活性化電圧ＶＨを供給する）。また、メモリブロック１８１〜１８ｐの各々では、ビット線ＢＬ１およびソース線ＳＬ１が基準ノードおよびライトドライバ１６にそれぞれ接続され、ライトドライバ１６が書き換え電圧Ｖｗｒｉｔｅを供給する。したがって、メモリブロック１８１〜１８ｐの各々において、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられる。
《１ビットのみリセット動作》
図１３は、図１に示した不揮発性半導体記憶装置においてメモリブロック１８１に含まれるメモリセルＭＣ１１に対してリセット動作を実行する一方でメモリブロック１８２〜１８ｐの各々に含まれるメモリセルＭＣ１１に対して書き換え動作（リセット動作，セット動作）を実行しない場合を示している。この場合、ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１を活性化させる（ワード線ＷＬ１に活性化電圧ＶＨを供給する）。また、メモリブロック１８１〜１８ｐの各々では、ビット線ＢＬ１およびソース線ＳＬ１が基準ノードおよびライトドライバ１６にそれぞれ接続される。また、メモリブロック１８１では、ライトドライバ１６は、書き換え電圧Ｖｗｒｉｔｅを供給する。一方、メモリブロック１８２〜１８ｐの各々では、ライトドライバ１６は、基準電圧ＶＳＳを供給する。すなわち、図１４のように、リセット動作の対象となるメモリブロック１８１では、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅが印加されることになるが、書き換え動作の対象ではないメモリブロック１８２〜１８ｐでは、ソース線ＳＬ１には基準電圧ＶＳＳが印加されたままである。したがって、メモリブロック１８１では、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられるが、メモリブロック１８２〜１８ｐの各々では、メモリセルＭＣ１１に格納されたデータ値は書き換えられない。
〔比較例〕
ここで、図１５および図１６を参照して、図１に示した不揮発性半導体記憶装置の比較例（１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置）について説明する。なお、図１５および図１６では、図示の簡略化のために、複数本のワード線および複数本のソース線のうちワード線ＷＬ１およびソース線ＳＬ１のみを図示している。また、ｐ個のメモリブロック９５１〜９５ｐの各々において、複数本のビット線のうちビット線ＢＬ１のみを図示し、メモリセルアレイ９３に含まれる複数個のメモリセルのうちメモリセルＭＣ１１（ワード線ＷＬ１，ソース線ＳＬ１，およびビット線ＢＬ１に接続されたメモリセル）のみを図示している。さらに、メモリブロック９５１〜９５ｐの各々において、カラムゲート回路およびセンスアンプの図示を省略している。
図１５および図１６に示した不揮発性半導体記憶装置では、ワード線ドライバ９０は、複数本のワード線に活性化電圧ＶＨを選択的に供給する。ソースドライバ９１は、複数本のソース線に対して書き換え動作に必要な電圧（書き換え電圧Ｖｗｒｉｔｅ，接地電圧ＶＳＳ）を選択的に供給する。ｐ個のメモリブロック９５１〜９５ｐの各々は、メモリセルアレイ９３と、複数本のビット線と、カラムゲート回路と、ライトドライバ９４と、センスアンプとを含む。
メモリセルアレイ９３は、行列状に配列された複数個のメモリセルを含む。複数本のワード線および複数本のソース線は、それぞれ、メモリセルアレイ９３の複数個のメモリセル行にそれぞれ対応する。複数本のビット線は、それぞれ、メモリセルアレイ９３の複数個のメモリセル列に対応する。すなわち、複数本のソース線および複数本のワード線は、行方向に沿ってそれぞれ平行に配置され、複数本のビット線は、列方向に沿ってそれぞれ平行に配置されている。また、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている。例えば、第１行目のワード線ＷＬ１に接続された複数個のメモリセル（ここでは、第１行第１列のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１のみを図示している）には第１行目のソース線ＳＬ１が共通に接続されている。さらに、１本のワード線に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されている。例えば、第１列目の複数個のメモリセル（ここでは、メモリセルＭＣ１１のみを図示している）には第１列目のビット線ＢＬ１が共通に接続されている。
カラムゲート回路は、複数本のビット線のうちいずれか１本のビット線をライトドライバ９４（または、センスアンプ）に接続する。ライトドライバ９４は、書き換え動作に必要な電圧（書き換え電圧Ｖｗｒｉｔｅ，接地電圧ＶＳＳ）を選択的に供給する。
《複数ビット同時リセット動作》
図１５に示した不揮発性半導体記憶装置においてメモリブロック９５１〜９５ｐの各々に含まれるメモリセルＭＣ１１に対してリセット動作を同時に実行する場合、ワード線ドライバ９０は、ワード線ＷＬ１に活性化電圧ＶＨ（例えば、１．８Ｖ）を供給し、ソースドライバ９１は、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅ（例えば、１．８Ｖ）を供給する。また、メモリブロック９５１〜９５ｐの各々では、ライトドライバ９４は、基準電圧ＶＳＳ（例えば、０Ｖ）を供給する。これにより、メモリブロック９５１〜９５ｐの各々において、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられる。
《１ビットのみリセット動作》
また、図１６に示した不揮発性半導体記憶装置においてメモリブロック９５１に含まれるメモリセルＭＣ１１に対してリセット動作を実行する一方でメモリブロック９５２〜９５ｐの各々に含まれるメモリセルＭＣ１１に対して書き換え動作（リセット動作，セット動作）を実行しない場合、ワード線ドライバ９０は、ワード線ＷＬ１に活性化電圧ＶＨを供給し、ソースドライバ９１は、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅを供給する。また、メモリブロック９５１では、ライトドライバ９４は、基準電圧ＶＳＳを供給する。一方、メモリブロック９５２〜９５ｐの各々では、ライトドライバ９４は、書き換え電圧Ｖｗｒｉｔｅを供給する。これにより、メモリブロック９５１では、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられるが、メモリブロック９５２〜９５ｐの各々では、メモリセルＭＣ１１に格納されたデータ値は書き換えられない。
なお、図１７のように、ワード線ＷＬ１に活性化電圧ＶＨが供給される前に、ソースドライバ９１が、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅをプリチャージし、メモリブロック９５１〜９５ｐの各々に含まれるライトドライバ９４が、ビット線ＢＬ１に書き換え電圧Ｖｗｒｉｔｅをプリチャージし、ワード線ＷＬ１に活性化電圧ＶＨが供給された後に、リセット動作の対象となるメモリブロック９５１に含まれるライトドライバ９４が、ビット線ＢＬ１に供給する電圧を書き換え電圧Ｖｗｒｉｔｅから接地電圧ＶＳＳに切り替えることになる。これは、書き換え動作の対象ではないメモリブロック９５２〜９５ｐにおいてソース線ＳＬ１とビット線ＢＬ１との間に電圧差が生じないようにするためである。
〔比較例についての説明〕
しかしながら、図１５および図１６に示した不揮発性半導体記憶装置では、１本のワード線ＷＬ１に共通に接続された複数個のメモリセル（図１５および図１６では、メモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１のみを図示している）に対して１本のソース線ＳＬ１が共通に接続されているので、１本のワード線ＷＬ１が活性化された場合、そのワード線ＷＬ１に共通に接続された複数個のメモリセルが同時に選択され、１本のソース線ＳＬ１を介してそれらの複数個のメモリセルの各々に書き換え電圧Ｖｗｒｉｔｅが供給されることになる。そのため、ソース線ＳＬ１の寄生抵抗ＰＲやソースドライバ９１における電圧降下によってソース線ＳＬ１の電圧が低下し、その結果、書き換え特性（書き換え動作の正確さなど）が劣化してしまうことになる。この書き換え特性の劣化は、１本のソース線ＳＬ１によって電圧を伝達すべきメモリセルの個数が多くなるほど、顕著になる。このような書き換え特性の劣化を抑制するためには、ソース線の寄生抵抗における電圧降下が小さくなるようにソース線の配線幅を広くすることが考えられるが、メモリセルアレイ９３の回路面積が増加することになるので好ましくない。また、ソースドライバ９１のトランジスタサイズを大きくすることも考えられるが、ソースドライバ９１の回路面積が増加することになるので好ましくない。
特に、図１５のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１に対してリセット動作を同時に実行する場合、ソースドライバ９１から物理的に遠くなるほど、ソース線ＳＬ１の電圧低下が大きくなるので、書き換え特性の劣化が顕著になる。そのため、書き換え動作の対象となる複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１の間で書き換え特性がばらついてしまう。
また、図１６のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合、書き換え動作の対象ではないメモリセルにおいてソース線ＳＬ１とビット線ＢＬ１との間に電圧差が生じないようにするために、プリチャージ動作が必要となる。したがって、書き換え時間の短縮および消費電力の低減を実現することが困難である。
さらに、図１５および図１６に示した不揮発性半導体記憶装置では、１本のソース線ＳＬ１に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されているので、ソースドライバ９１（ソース線を駆動するためのドライバ）とライトドライバ９４（ビット線を駆動するためのドライバ）とを別々に設けなければならない。そのため、不揮発性半導体記憶装置の回路面積の削減が困難である。
〔本実施形態についての説明〕
一方、図１に示した不揮発性半導体記憶装置では、１本のワード線ＷＬ１に接続されたｎ個のメモリセルＭＣ１１，ＭＣ１２，…，ＭＣ１ｎに対してｎ本のビット線ＢＬ１，ＢＬ２，…，ＢＬｎおよびｎ本のソース線ＳＬ１，ＳＬ２，…，ＳＬｎがそれぞれ独立して接続されているので、１本のワード線ＷＬ１が活性化された場合、ソース線ＳＬ１〜ＳＬｎの各々について、そのソース線に共通に接続された複数個のメモリセルのうち１個のメモリセルのみが選択され、そのソース線（１本のソース線）を介してその１個のメモリセルに電圧が伝達されることになる。例えば、１本のソース線ＳＬ１に共通に接続されたｍ個のメモリセルＭＣ１１〜ＭＣｍ１のうち１個のメモリセルＭＣ１１のみが選択される。このように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルに対して１本のソース線ＳＬ１が共通に接続されている場合よりも、１本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。
また、図１２のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１に対して同時にリセット動作を同時に実行する場合、メモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１の各々には、そのメモリセルＭＣ１１に対応する１本のソース線ＳＬ１によって電圧が伝達される。そのため、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルに対して１本のソース線ＳＬ１が共通に接続されている場合よりも、書き換え動作の対象となる複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１の間における書き換え特性のばらつきを抑制できる。これにより、書き換え動作の対象として同時に選択されるメモリセルの個数（すなわち、１回の書き換え動作で書き換えることができるデータ値の個数）を増加させることができるので、書き換え時間を短縮できる。
さらに、図１３のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合であっても、プリチャージ動作を実行しなくても良いので、プリチャージ動作に要する時間と消費電力を削減できる。したがって、書き換え時間の短縮および消費電力の低減を実現できる。
また、図１に示した不揮発性半導体記憶装置では、１本のソース線（例えば，ソース線ＳＬ１）に共通に接続されたｍ個のメモリセルに対して１本のビット線（例えば、ビット線ＢＬ１）が共通に接続され、ディスチャージ回路１４がそれらのソース線およびビット線の一方を基準ノードに接続するとともにカラムゲート回路１５がそれらのソース線およびビット線の他方をライトドライバ１６に接続することによって書き換え動作が実行される。そのため、ソース線ＳＬ１〜ＳＬｎの各々に対してソースドライバを設けなくても良いので、不揮発性半導体記憶装置の回路規模を削減できる。
（その他の実施形態）
また、本発明は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更などを加えたものに対しても有効である。
〔抵抗変化型素子の種類〕
例えば、抵抗変化型素子ＲＲは、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して負となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加された場合に抵抗変化型素子ＲＲの抵抗状態が「低抵抗状態」から「高抵抗状態」に変化し、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して正となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加された場合に抵抗変化型素子ＲＲの抵抗状態が「高抵抗状態」から「低抵抗状態」へ変化するものであっても良い。
〔書き換え電圧，基準電圧，読み出し電圧〕
なお、書き換え電圧Ｖｗｒｉｔｅは、正電圧でも負電圧でも良い。基準電圧ＶＳＳは、接地電圧（０Ｖ）でなくても良く、正電圧でも負電圧でも良い。すなわち、書き換え電圧Ｖｗｒｉｔｅと基準電圧ＶＳＳの電圧差が閾値電圧（抵抗変化型素子ＲＲの抵抗状態を変化させることができる最小電圧）よりも大きければ良い。また、読み出し電圧Ｖｒｅａｄは、正電圧でも負電圧でも良い。すなわち、読み出し電圧Ｖｒｅａｄと基準電圧ＶＳＳとの電圧差が閾値電圧よりも小さければ良い。
〔不揮発性半導体記憶装置の種類〕
また、不揮発性半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory）に限らず、ＦｅＲＡＭ（Ferroelectric Random Access Memory），ＭＲＡＭ（Magnetoresistive Random Access Memory），およびＰＲＡＭ（Phase change Random Access Memory）のいずれかであっても良い。すなわち、メモリセルＭＣ１１〜ＭＣｍｎの各々は、抵抗変化型素子ＲＲに代えて、強誘電体型素子，磁気抵抗変化型素子，相変化型素子のいずれかを含んでいても良い。このように、メモリセルＭＣ１１〜ＭＣｍｎの各々は、メモリ素子の両端の電圧差が所定の閾値電圧よりも高くなるとそのメモリ素子に格納されたデータ値を変化させるようなメモリ素子を含んでいても良い。
以上説明したように、上述の不揮発性半導体記憶装置は、書き換え特性の劣化を抑制できるとともに書き換え時間の短縮，消費電力の低減，および回路規模の削減を実現できるので、携帯電話，携帯音楽プレーヤー，デジタルカメラなどの電子機器に好適である。
１０ ワード線・デコーダ／ドライバ（ワード線駆動回路）
１１ ディスチャージ・デコーダ／ドライバ（第１の選択制御回路）
１２ カラム・デコーダ／ドライバ（第２の選択制御回路）
１３ メモリセルアレイ
１４ ディスチャージ回路（第１の選択回路）
１５ カラムゲート回路（第２の選択回路）
１６ ライトドライバ
１７ センスアンプ
１８１〜１８ｐ メモリブロック
ＭＣ１１〜ＭＣｍｎ メモリセル
ＷＬ１〜ＷＬｍ ワード線
ＢＬ１〜ＢＬｎ ビット線
ＳＬ１〜ＳＬｎ ソース線
ＤＢ１〜ＤＢｎ ディスチャージ・トランジスタ（第１のスイッチング素子）
ＤＳ１〜ＤＳｎ ディスチャージ・トランジスタ（第２のスイッチング素子）
ＣＢ１〜ＣＢｎ カラム・トランジスタ（第３のスイッチング素子）
ＣＳ１〜ＣＳｎ カラム・トランジスタ（第４のスイッチング素子）
ＴＳ 選択トランジスタ
ＲＲ 抵抗変化型素子

Claims (16)

  1. ｍ行ｎ列（ｍ，ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、
    前記ｍ×ｎ個のメモリセルのメモリセル行毎にそれぞれｎ個のメモリセルに接続されるｍ本のワード線と、
    前記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、
    前記ｍ本のワード線を選択的に活性化させるワード線駆動回路と、
    書き換え電圧を供給するライトドライバと、
    基準電圧が印加される基準ノードと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、前記基準ノードと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、
    前記ライトドライバと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、前記ライトドライバと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを備え、
    前記ライトドライバと前記第１の選択回路と前記第２の選択回路は、前記ｍ×ｎ個のメモリセルからなるメモリセルアレイの列方向の一端側に配置され、前記メモリセルアレイの列方向において前記メモリセルアレイの列方向の一端から外方へ向けて前記第１の選択回路，前記第２の選択回路，前記ライトドライバの順番に配列されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 請求項１において、
    前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第１の値から第２の値に書き換える書き換え動作の場合に、
    前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第１のスイッチング素子は、オン状態となり、
    前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第２のスイッチング素子は、オフ状態となり、
    前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第３のスイッチング素子は、オフ状態となり、
    前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第４のスイッチング素子は、オン状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  3. 請求項２において、
    前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ−１個の第１のスイッチング素子は、オン状態となり、
    前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ−１個の第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ−１個の第３のスイッチング素子は、オフ状態となり、
    前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ−１個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  4. 請求項１において、
    前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第２の値から第１の値に書き換える書き換え動作の場合に、
    前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、
    前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、
    前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  5. 請求項４において、
    前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ−１個の第１のスイッチング素子は、オン状態となり、
    前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ−１個の第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ−１個の第３のスイッチング素子は、オフ状態となり、
    前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ−１個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  6. 請求項２〜５のいずれか１項において、
    前記書き換え動作が完了した後に、
    前記ｎ個の第１のスイッチング素子は、オン状態となり、
    前記ｎ個の第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子は、オフ状態となり、
    前記ｎ個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  7. 請求項１〜６のいずれか１項において、
    センスアンプ回路をさらに備え、
    前記ｎ個の第３のスイッチング素子の一端は、前記ライトドライバおよび前記センスアンプに接続され、前記ｎ個の第３のスイッチング素子の他端は、前記ｎ個のビット線にそれぞれ接続され、
    前記ｎ個の第４のスイッチング素子の一端は、前記ライトドライバおよび前記センスアンプに接続され、前記ｎ個の第４のスイッチング素子の他端は、前記ｎ個のソース線にそれぞれ接続され、
    前記ライトドライバは、前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を書き換える書き換え動作の場合に、前記書き換え電圧を供給し、
    前記センスアンプは、前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、読み出し電圧を供給する
    ことを特徴とする不揮発性半導体記憶装置。
  8. 請求項７において、
    前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、
    前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、
    前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、
    前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  9. 請求項８において、
    前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ−１個の第１のスイッチング素子は、オン状態となり、
    前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ−１個の第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ−１個の第３のスイッチング素子は、オフ状態となり、
    前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ−１個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  10. 請求項７〜９のいずれか１項において、
    前記読み出し動作が完了した後に、
    前記ｎ個の第１のスイッチング素子は、オン状態となり、
    前記ｎ個の第２のスイッチング素子は、オン状態となり、
    前記ｎ個の第３のスイッチング素子は、オフ状態となり、
    前記ｎ個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  11. 請求項１〜１０のいずれか１項において、
    前記ｍ×ｎ個のメモリセルの各々は、
    当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続されたメモリ素子とを含み、
    前記メモリ素子は、当該メモリ素子の両端に所定の閾値電圧よりも高いパルス電圧が印加されると、当該メモリ素子に格納されたデータ値を変化させるものであり、
    前記書き換え電圧と前記基準電圧との電圧差は、前記閾値電圧よりも大きい
    ことを特徴とする不揮発性半導体記憶装置。
  12. 請求項１〜１０のいずれか１項において、
    前記ｍ×ｎ個のメモリセルの各々は、
    当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された抵抗変化型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  13. 請求項１〜１０のいずれか１項において、
    前記ｍ×ｎ個のメモリセルの各々は、
    当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された強誘電体型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  14. 請求項１〜１０のいずれか１項において、
    前記ｍ×ｎ個のメモリセルの各々は、
    当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された磁気抵抗変化型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  15. 請求項１〜１０のいずれか１項において、
    前記ｍ×ｎ個のメモリセルの各々は、
    当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された相変化型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  16. 複数個のメモリブロックと、
    ｍ本（ｍは、２以上の整数）のワード線と、
    ワード線駆動回路と、
    第１および第２の選択制御回路とを備え、
    前記複数個のメモリブロックの各々は、
    ｍ行ｎ列（ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、
    前記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、
    書き換え電圧を供給するライトドライバと、
    基準電圧が印加される基準ノードと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、前記基準ノードと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、
    前記ライトドライバと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、前記ライトドライバと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを含み、
    前記複数個のメモリブロックの各々において、前記ライトドライバと前記第１の選択回路と前記第２の選択回路は、前記ｍ×ｎ個のメモリセルからなるメモリセルアレイの列方向の一端側に配置され、前記メモリセルアレイの列方向において前記メモリセルアレイの列方向の一端から外方へ向けて前記第１の選択回路，前記第２の選択回路，前記ライトドライバの順番に配列され、
    前記ｍ本のワード線は、それぞれ、前記複数個のメモリブロックの各々において前記ｍ×ｎ個のメモリセルのｍ個のメモリセル行に対応し、当該ワード線に対応するメモリセル行に含まれるｎ個のメモリセルに接続され、
    前記ワード線駆動回路は、前記ｍ本のワード線を選択的に活性化させ、
    前記第１の選択制御回路は、前記複数個のメモリブロックの各々において前記第１の選択回路に含まれるｎ個の第１のスイッチング素子およびｎ個の第２のスイッチング素子を制御し、
    前記第２の選択制御回路は、前記複数個のメモリブロックの各々において前記第２の選択回路に含まれるｎ個の第３のスイッチング素子およびｎ個の第４のスイッチング素子を制御する
    ことを特徴とする不揮発性半導体記憶装置。
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