WO2012105164A1 - 不揮発性半導体記憶装置 - Google Patents

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WO2012105164A1
WO2012105164A1 PCT/JP2012/000187 JP2012000187W WO2012105164A1 WO 2012105164 A1 WO2012105164 A1 WO 2012105164A1 JP 2012000187 W JP2012000187 W JP 2012000187W WO 2012105164 A1 WO2012105164 A1 WO 2012105164A1
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memory
memory cells
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河野　和幸
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パナソニック株式会社
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    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device.
  • ReRAM Resistance Random Access Memory
  • the rewrite time is on the order of microseconds (or on the order of milliseconds), and the rewrite operation is performed using a voltage of 10 V or more, whereas in ReRAM, the rewrite time is on the order of nanoseconds.
  • the rewriting operation can be performed using a voltage of about 8V.
  • the ReRAM can speed up the rewriting operation as compared with the flash memory and can reduce power consumption by the rewriting operation.
  • Such ReRAM is described in Patent Documents 1 and 2 and the like.
  • a plurality of memory cells are arranged in a matrix, and a plurality of word lines and a plurality of source lines are parallel to each other in the row direction.
  • a plurality of bit lines are arranged in parallel along the column direction.
  • one source line is commonly connected to a plurality of memory cells commonly connected to one word line, and a plurality of memory cells commonly connected to one word line is connected.
  • a plurality of bit lines are connected independently.
  • a memory cell to be rewritten is selected by activating a word line, and between a bit line and a source line connected to the memory cell to be rewritten.
  • the resistance state of the resistance variable element included in the memory cell to be rewritten is changed.
  • the data value stored in the memory cell to be rewritten is rewritten.
  • FeRAM Feroelectric Random Access Memory
  • MRAM Magneticoresistive Random Access Memory
  • PRAM Phase change Random Access Memory
  • a precharge operation may be required. For this reason, it is difficult to reduce the rewriting time and reduce the power consumption.
  • an object of the present invention is to provide a non-volatile semiconductor memory device that can suppress deterioration of rewrite characteristics and can realize a reduction in rewrite time, a reduction in power consumption, and a reduction in circuit scale.
  • a nonvolatile semiconductor memory device includes m ⁇ n memory cells arranged in a matrix of m rows and n columns (m and n are integers of 2 or more), and the m ⁇ n memory cell. n word lines connected to n memory cells for each memory cell row of n memory cells, and m memory cells connected to each of the memory cell columns of the m ⁇ n memory cells.
  • N bit lines and n source lines N bit lines and n source lines, a word line driving circuit for selectively activating the m word lines, a write driver for supplying a rewrite voltage, and a reference to which a reference voltage is applied N first switching elements that respectively switch connection states between the node and the n bit lines, and n second switching elements that respectively switch connection states between the reference node and the n source lines.
  • a second selection circuit including the fourth switching element.
  • the nonvolatile semiconductor memory device since a plurality of bits and a plurality of source lines are independently connected to a plurality of memory cells connected to one word line, one word When the line is activated, for each of the plurality of source lines, only one memory cell is selected from among the plurality of memory cells commonly connected to the source line, and the source line (one line) is selected. A voltage is transmitted to the one memory cell via the source line. As described above, the voltage should be transmitted by one source line as compared with the case where one source line is commonly connected to a plurality of memory cells commonly connected to one word line.
  • the circuit scale of the nonvolatile semiconductor memory device can be reduced.
  • the n first switching operations are performed.
  • the first switching element corresponding to the bit line connected to the memory cell among the elements is turned on, and the first switching element corresponding to the source line connected to the memory cell among the n second switching elements is turned on.
  • the second switching element is turned off, and the third switching element corresponding to the bit line connected to the memory cell among the n third switching elements is turned off and the n fourth switching elements are turned off.
  • the fourth switching element corresponding to the source line connected to the memory cell is preferably turned on.
  • the reference voltage and the rewrite voltage are respectively applied to the bit line and the source line connected to the memory cell to be rewritten.
  • the data value stored in the memory cell to be rewritten can be rewritten.
  • the short circuit between the write driver and the reference node can be prevented by turning off the second and third switching elements.
  • n ⁇ 1 first switching elements not corresponding to the bit line connected to the memory cell among the n first switching elements are turned on, and the n second switching elements are turned on.
  • N ⁇ 1 second switching elements not corresponding to the source line connected to the memory cell are turned on, and the bit line connected to the memory cell among the n third switching elements N ⁇ 1 third switching elements that do not correspond to n are turned off, and n ⁇ 1 fourth switching elements that do not correspond to the source line connected to the memory cell among the n fourth switching elements.
  • the switching element may be in an off state.
  • the n first switching operations are performed.
  • the first switching element corresponding to the bit line connected to the memory cell among the elements is turned off, and the first switching element corresponding to the source line connected to the memory cell among the n second switching elements.
  • the second switching element is turned on, and the third switching element corresponding to the bit line connected to the memory cell among the n third switching elements is turned on, and the n fourth switching elements are turned on.
  • the fourth switching element corresponding to the source line connected to the memory cell is preferably turned off.
  • the rewrite voltage and the reference voltage are applied to the bit line and the source line connected to the memory cell that is the target of the rewrite operation, respectively.
  • the data value stored in the memory cell to be rewritten can be rewritten.
  • a short circuit between the write driver and the reference node can be prevented.
  • the n first switching elements are turned on, the n second switching elements are turned on, and the n third switching elements are The n number of fourth switching elements may be turned off.
  • the nonvolatile semiconductor memory device further includes a sense amplifier circuit, and one end of the n number of third switching elements is connected to the write driver and the sense amplifier, and the n number of third switching elements. Are connected to the n bit lines, respectively, and one ends of the n fourth switching elements are connected to the write driver and the sense amplifier, and the n fourth switching elements are connected to the n bit lines. The other end is connected to each of the n source lines, and the write driver performs a rewrite operation of rewriting a data value stored in any one of the m ⁇ n memory cells. The rewrite voltage is supplied, and the sense amplifier outputs a data value stored in any one of the m ⁇ n memory cells. In the case of a read operation for reading, a read voltage may be supplied.
  • the memory cell In the read operation of reading the data value stored in any one of the m ⁇ n memory cells, the memory cell is connected to the memory cell of the n first switching elements.
  • the first switching element corresponding to the bit line is turned off, and the second switching element corresponding to the source line connected to the memory cell among the n second switching elements is turned on.
  • the third switching element corresponding to the bit line connected to the memory cell among the n third switching elements is turned on, and is connected to the memory cell among the n fourth switching elements.
  • the fourth switching element corresponding to the source line thus formed is preferably turned off.
  • the read voltage and the reference voltage can be applied to the bit line and the source line connected to the memory cell to be read. Further, by turning off the first and fourth switching elements, a short circuit between the sense amplifier and the reference node can be prevented.
  • Each of the m ⁇ n memory cells includes a selection transistor having a gate connected to a word line corresponding to the memory cell, and the selection transistor between a bit line and a source line corresponding to the memory cell. And a memory element connected in series with the memory element. When a pulse voltage higher than a predetermined threshold voltage is applied to both ends of the memory element, the memory element changes a data value stored in the memory element. The voltage difference between the rewrite voltage and the reference voltage may be larger than the threshold voltage.
  • Each of the m ⁇ n memory cells includes a selection transistor having a gate connected to a word line corresponding to the memory cell, and the selection transistor between a bit line and a source line corresponding to the memory cell.
  • a resistance variable element connected in series may be included.
  • each of the m ⁇ n memory cells may include a ferroelectric element, a magnetoresistive element, and a phase change element instead of the variable resistance element.
  • a nonvolatile semiconductor memory device includes a plurality of memory blocks, m (m is an integer of 2 or more) word lines, a word line driving circuit, first and first
  • Each of the plurality of memory blocks includes m ⁇ n memory cells arranged in a matrix of m rows and n columns (n is an integer of 2 or more), and the m X
  • n bit lines and n source lines connected to m memory cells, a write driver for supplying a rewrite voltage, and a reference voltage are applied.
  • N first switching elements that respectively switch connection states between a reference node and the n bit lines, and n second switching elements that respectively switch connection states between the reference node and the n source lines.
  • the first selection circuit the n third switching elements for switching the connection state between the write driver and the n bit lines, and the connection state between the write driver and the n source lines, respectively.
  • a second selection circuit including n number of fourth switching elements to be switched, wherein the m word lines are each m of the m ⁇ n memory cells in each of the plurality of memory blocks.
  • the memory cell row corresponds to n memory cell rows and is connected to n memory cells included in the memory cell row corresponding to the word line, and the word line driving circuit selectively activates the m word lines.
  • the first selection control circuit includes n first switching elements and n second switching elements included in the first selection circuit in each of the plurality of memory blocks.
  • the second selection control circuit controls n third switching elements and n fourth switching elements included in the second selection circuit in each of the plurality of memory blocks. To do.
  • the nonvolatile semiconductor memory device since a plurality of bits and a plurality of source lines are independently connected to a plurality of memory cells connected to one word line, one word When the line is activated, in each of the plurality of source lines, only one memory cell is selected from the plurality of memory cells commonly connected to the source line, and the source line (one line) is selected. A voltage is transmitted to the one memory cell via the source line. As described above, the voltage should be transmitted by one source line as compared with the case where one source line is commonly connected to a plurality of memory cells commonly connected to one word line.
  • each of the plurality of memory cells includes one memory cell corresponding to the memory cell.
  • the voltage is transmitted by the source line. Therefore, a plurality of memory cells to be subjected to a rewrite operation are more difficult than a case where one source line SL1 is commonly connected to a plurality of memory cells commonly connected to one word line. Variation in rewriting characteristics between the two can be suppressed.
  • FIG. 4A and 4B illustrate a structure example of a nonvolatile semiconductor memory device.
  • 4A and 4B are diagrams for explaining a configuration example of a nonvolatile semiconductor memory device in detail.
  • FIG. 7 is a circuit diagram for explaining a structural example of a memory cell. Sectional drawing for demonstrating the structural example of a memory cell. The figure for demonstrating the reset operation
  • 4A and 4B are diagrams for describing voltages applied to a word line, a bit line, and a source line in a reset operation by a nonvolatile semiconductor memory device.
  • 4A and 4B are diagrams for describing voltages applied to a word line, a bit line, and a source line in the case of a set operation by a nonvolatile semiconductor memory device.
  • 4A and 4B illustrate a connection state of memory cells in a read operation performed by a nonvolatile semiconductor memory device.
  • FIG. 4A and 4B are diagrams for explaining voltages applied to a word line, a bit line, and a source line in a read operation by a nonvolatile semiconductor memory device.
  • FIG. 4 is a diagram for explaining voltage changes of a word line, a bit line, and a source line in the case of a multi-bit simultaneous processing operation (only 1-bit reset operation) by the nonvolatile semiconductor memory device shown in FIG.
  • FIG. 6 is a diagram for explaining voltage changes of a word line, a bit line, and a source line in the case.
  • FIG. 1 shows a configuration example of a nonvolatile semiconductor memory device.
  • This nonvolatile semiconductor memory device includes m (m is an integer of 2 or more) word lines WL1 to WLm, a word line / decoder / driver 10, a discharge decoder / driver 11, and a column decoder / driver 12.
  • p is an integer of 1 or more) memory blocks 181 to 18p.
  • the memory blocks 181 to 18p include a memory cell array 13, n (n is an integer of 2 or more) bit lines BL1 to BLn, n source lines SL1 to SLn, a discharge circuit 14, and a column gate circuit 15.
  • the nonvolatile semiconductor memory device is assumed to be a ReRAM (Resistance Random Access Memory).
  • the word line / decoder / driver 10 (word line driving circuit) selectively activates m word lines in response to an input address (not shown).
  • the discharge decoder / driver 11 (first selection control circuit) activates / deactivates the n discharge control signals DBS1 to DBSn and the n discharge control signals DSS1 to DSSn in response to the input address.
  • the discharge circuit 14 included in each of the memory blocks 181 to 18p is controlled.
  • the column decoder / driver 12 (second selection control circuit) activates / deactivates n column control signals CBS1 to CBSn and n column control signals CSS1 to CSSn in response to the input address.
  • the column gate circuit 15 included in each of the memory blocks 181 to 18p is controlled.
  • Memory cell array 13 includes m ⁇ n memory cells MC11 to MCmn arranged in a matrix of m rows and n columns.
  • m word lines WL1 to WLm correspond to m memory cell rows of the memory cells MC11 to MCmn, respectively.
  • Each of word lines WL1 to WLm is connected to n memory cells included in a memory cell row corresponding to the word line.
  • the word line WL1 in the first row is connected to n memory cells MC11 to MC1n included in the first memory cell row in each of the memory blocks 181 to 18p (that is, the first row N ⁇ p memory cells are connected to the word line WL1).
  • bit lines BL1 to BLn correspond to n memory cell columns of the memory cells MC11 to MCmn, respectively.
  • Each of bit lines BL1 to BLn is connected to m memory cells included in the memory cell column corresponding to the bit line.
  • the bit line BL1 is connected to m memory cells MC11 to MCm1 included in the first memory cell column.
  • the word lines WL1 to WLm are arranged in parallel along the row direction of the memory cells MC11 to MCmn, and the bit lines BL1 to BLn and the source lines SL1 to SLn are arranged in the column direction of the memory cells MC11 to MCmn. Are arranged parallel to each other. That is, the bit lines BL1 to BLn and the source lines SL1 to SLn are arranged so as to be orthogonal to the word lines WL1 to WLm.
  • n bit lines BL1 to BLn and n source lines SL1 to SLn are independently connected to n memory cells MC11 to MC1n commonly connected to one word line WL1,
  • One bit line BL1 is commonly connected to m memory cells MC11 to MCm1 commonly connected to one source line SL1.
  • the discharge circuit 14 (first selection circuit) includes n discharge transistors DB1 to DBn (first switching elements) and n discharge transistors DS1 to DSn (second switching elements). Each of the n discharge transistors DB1 to DBn is responsive to n discharge control signals DBS1 to DBSn from the discharge decoder / driver 11, respectively, to which a reference node (for example, a ground voltage is applied) is applied. The connection state of the applied ground node) and the n bit lines BL1 to BLn is switched.
  • a reference node for example, a ground voltage is applied
  • the n discharge transistors DS1 to DSn switch the connection state between the reference node and the n source lines SL1 to SLn in response to the discharge control signals DSS1 to DSSn from the discharge decoder / driver 11, respectively.
  • the discharge transistors DB1 to DBn and DS1 to DSn are turned on when the discharge control signals DBS1 to DBSn and DSS1 to DSSn are activated (for example, when a high level voltage is applied).
  • the discharge control signals DBS1 to DBSn and DSS1 to DSSn are deactivated (for example, when a low level voltage is applied), the discharge control signals DBS1 to DBSn are turned off.
  • the column gate circuit 15 includes n column transistors CB1 to CBn (third switching element) and n column transistors CS1 to CSn (fourth switching element).
  • the n column transistors CB1 to CBn are connected to the write driver 16 and the n bit lines BL1 to BLn in response to n column control signals CBS1 to CBSn from the column decoder / driver 12, respectively.
  • the n column transistors CS1 to CSn are connected to the write driver 16 and the n source lines SL1 to SLn in response to n column control signals CSS1 to CSSn from the column decoder / driver 12, respectively. Switch state.
  • the column transistors CB1 to CBn and CS1 to CSn are turned on when the column control signals CBS1 to CBSn and CSS1 to CSSn are activated, respectively, and the column control signals CBS1 to CBSn and CSS1 to CSSn are not turned on. When activated, it is turned off.
  • the write driver 16 supplies a rewrite voltage Vwrite (for example, a positive voltage) when executing a rewrite operation for rewriting data values stored in the memory cells MC11 to MCmn.
  • Vwrite for example, a positive voltage
  • the write driver 16 When the rewrite voltage Vwrite is supplied and the data value stored in the memory cell to be rewritten is the same as the write data value (when the rewrite operation is not performed), the reference voltage VSS is output.
  • the sense amplifier 17 supplies a read voltage Vread when executing a read operation for reading the data values stored in the memory cells MC11 to MCmn.
  • the sense amplifier 17 determines the data value stored in the memory cell that is the target of the read operation, based on the current value of the memory cell current generated by the supply of the read voltage Vread.
  • Memory cell MC11 includes a select transistor TS and a resistance variable element RR (memory element).
  • a word line WL1 corresponding to the memory cell MC11 is connected to the gate of the selection transistor TS.
  • the selection transistor TS is turned on when the word line WL1 is activated, and is turned off when the word line WL1 is deactivated.
  • the resistance variable element RR is connected in series with the selection transistor TS between the bit line BL1 corresponding to the memory cell MC11 and the source line SL1 corresponding to the memory cell MC11.
  • the memory cell MC11 is configured by a 1T1R resistance change memory cell including one select transistor TS and one resistance change element RR.
  • the selection transistor TS is constituted by diffusion regions 31a and 31b formed on the semiconductor substrate 30, an oxide film 32, and a gate electrode 33 (that is, the word line WL1).
  • the oxide film 32 is formed on a region (region between the diffusion regions 31a and 31b) that functions as a channel region of the selection transistor TS.
  • the gate electrode 33 is formed of polysilicon.
  • the diffusion region 31a (that is, the drain terminal of the selection transistor TS) is connected to the first wiring layer 35a (that is, the bit line BL1) through the via 34a.
  • the diffusion region 31b (that is, the source terminal of the selection transistor TS) is connected to the first wiring layer 35b via the via 34b, and the first wiring layer 35b is connected to the resistance variable element RR via the via 36.
  • the resistance variable element RR includes a lower electrode 37, a resistance variable layer 38, and an upper electrode 39. Further, the resistance variable element RR is connected to the second wiring layer 41 (that is, the source line SL1) through the via 40.
  • the resistance state of the resistance variable element RR changes according to the pulse voltage applied between the upper electrode 39 and the lower electrode 37 of the resistance variable element RR.
  • the resistance state of the resistance variable element RR is between the upper electrode 39 and the lower electrode 37 of the resistance variable element RR so that the upper electrode 39 of the resistance variable element RR is positive with respect to the lower electrode 37.
  • a pulse voltage higher than a predetermined threshold voltage is applied to the transistor, the state changes from the “low resistance state” to the “high resistance state”, and the upper electrode 39 of the resistance variable element RR becomes negative with respect to the lower electrode 37.
  • the state changes from the “high resistance state” to the “low resistance state”. Further, when the voltage applied between the upper electrode 39 and the lower electrode 37 of the resistance variable element RR is lower than the threshold voltage, the resistance state of the resistance variable element RR does not change, and the resistance variable type A current corresponding to the resistance state of the element RR is generated. That is, by assigning a data value to the resistance state of the resistance variable element RR, the resistance variable element RR can be used as a memory element for storing the data value.
  • “1” (first value) is assigned to the low resistance state of the resistance variable element RR
  • “0” (second value) is assigned to the high resistance state of the resistance variable element RR.
  • the memory cells MC11 to MCmn store 1-bit data values.
  • the voltage difference between the rewrite voltage Vwrite and the reference voltage VSS is larger than the threshold voltage of the resistance variable element RR (the minimum voltage that can change the resistance state of the resistance variable element RR), and the read voltage Vread.
  • the reference voltage VSS are assumed to be smaller than the threshold voltage of the resistance variable element RR.
  • the memory cells MC11 to MCmn, the word lines WL1 to WLm, the bit lines BL1 to BLn, and the source lines SL1 to SLn are collectively referred to as “memory cell MC” and “word line”, respectively.
  • the reset operation and the set operation may be referred to as a program operation and an erase operation, respectively.
  • the reset operation means that the data value stored in the memory cell MC is changed by changing the resistance state of the resistance variable element RR of the memory cell MC from the low resistance state to the high resistance state (high resistance). This is an operation of rewriting from “1” to “0”.
  • an activation voltage VH (a voltage capable of turning on the selection transistor TS, for example, 1.8 V) is applied to the word line WL connected to the memory cell MC, so that the memory cell MC
  • the select transistor TS is turned on.
  • a reference voltage VSS for example, 0 V
  • a rewrite voltage Vwrite for example, 1.8 V
  • ⁇ Set operation (erase operation) In the set operation (erase operation), the data value stored in the memory cell MC is changed by changing the resistance state of the resistance variable element RR of the memory cell MC from the high resistance state to the low resistance state (lowering the resistance). This is an operation of rewriting from “0” to “1”.
  • the activation voltage VH is applied to the word line WL connected to the memory cell MC, so that the selection transistor TS of the memory cell MC is turned on. Further, the rewrite voltage Vwrite and the reference voltage VSS are applied to the bit line BL and the source line SL, respectively.
  • the read operation is an operation of generating a memory cell current corresponding to the resistance state of the resistance variable element RR of the memory cell MC and determining a data value stored in the memory cell MC based on the current value of the memory cell current. That is.
  • the activation voltage VH is applied to the word line WL connected to the memory cell MC, so that the selection transistor TS of the memory cell MC is turned on.
  • a read voltage Vread for example, 0.4 V
  • VSS reference voltage
  • the bit line BL1 has a memory corresponding to the resistance state of the resistance variable element RR.
  • Cell current is generated.
  • the current value of the memory cell current is higher than a preset reference value when the resistance state of the resistance change element RR is “low resistance state”, and the resistance state of the resistance change element RR is “high resistance state”. "Is lower than the reference value. Therefore, it is possible to determine whether the data value stored in the memory cell MC is “1” or “0” by comparing the current value of the memory cell current with the reference value. For example, the data value stored in the memory cell MC is determined to be “1” when the current value of the memory cell current is higher than the reference value, and the current value of the memory cell current is lower than the reference value. Is determined to be “0”.
  • the word line / decoder / driver 10 supplies the activation voltage VH to the word line WL1 to turn on the selection transistor TS of the memory cell MC11. Further, the discharge decoder / driver 11 activates the discharge control signal DBS1, deactivates the discharge control signal DSS1, and the column decoder / driver 12 deactivates the column control signal CBS1, and the column control signal Activates CSS1. Therefore, each of discharge transistor DB1, column transistor CB1, corresponding to bit line BL1 connected to memory cell MC11, and discharge transistor DS1, column transistor CS1, corresponding to source line SL1 connected to memory cell MC11. Is turned on / off as follows.
  • Discharge transistor DB1 ON state Discharge transistor DS1: OFF state
  • Column transistor CB1 OFF state
  • Column transistor CS1 ON state
  • the bit line BL ⁇ b> 1 is connected to the reference node
  • the source line SL ⁇ b> 1 is connected to the write driver 16.
  • the write driver 16 supplies a rewrite voltage Vwrite. Therefore, the reference voltage VSS is applied to the bit line BL1, and the rewrite voltage Vwrite is applied to the source line SL1.
  • the discharge decoder / driver 11 activates the discharge control signals DBS2 to DBSn, DSS2 to DSSn, and the column decoder / driver 12 deactivates the column control signals CBS2 to CBSn and CSS2 to CSSn. Therefore, the discharge transistors DB2 to DBn and the column transistors CB2 to CBn not corresponding to the bit line BL1 connected to the memory cell MC11, and the discharge transistors DS2 to DSn not corresponding to the source line SL1 connected to the memory cell MC11, Each of the column transistors CS2 to CSn is turned on / off as follows.
  • Discharge transistors DB2 to DBn ON state Discharge transistors DS2 to DSn: ON state Column transistors CB2 to CBn: OFF state Column transistors CS2 to CSn: OFF state
  • the reference voltage VSS is applied to each of the bit lines BL2 to BLn and the source lines SL2 to SLn that are not performed. Therefore, in the (n ⁇ 1) memory cells MC12 to MC1n connected to the word line WL1, the selection transistor TS is turned on, but both ends of the resistance variable element RR have the same voltage, so that the memory cells MC12 to MC1n have the same voltage.
  • the data value stored in each is not rewritten. In this way, it is possible to prevent the data value stored in each of the memory cells MC12 to MCmn that are not the target of the reset operation from being rewritten.
  • the discharge decoder / driver 11 activates the discharge control signals DBS1 to DBSn, DSS1 to DSSn, and the column decoder / driver 12 outputs the column control signals CBS1 to CBSn and CSS1 to CSSn. Deactivate. Accordingly, each of the discharge transistors DB1 to DBn, DS1 to DSn and the column transistors CB1 to CBn and CS1 to CSn is turned on / off as follows.
  • Discharge transistors DB1 to DBn On state Discharge transistors DS1 to DSn: On state Column transistors CB1 to CBn: Off state Column transistors CS1 to CSn: Off state Thereby, bit lines BL1 to BLn and source lines SL1 to SLn The reference voltage VSS is applied to each of these. Therefore, voltage fluctuations of the bit lines BL1 to BLn and the source lines SL1 to SLn due to disturbance noise or the like can be suppressed, and as a result, it is possible to suppress erroneous rewriting of data values stored in the memory cells MC11 to MCmn.
  • the word line / decoder / driver 10 supplies the activation voltage VH to the word line WL1 to turn on the selection transistor TS of the memory cell MC11.
  • the discharge decoder / driver 11 deactivates the discharge control signal DBS1 and activates the discharge control signal DSS1, and the column decoder / driver 12 activates the column control signal CBS1 and deactivates the column control signal CSS1. Activate. Therefore, each of discharge transistor DB1, column transistor CB1, corresponding to bit line BL1 connected to memory cell MC11, and discharge transistor DS1, column transistor CS1, corresponding to source line SL1 connected to memory cell MC11. Is turned on / off as follows.
  • Discharge transistor DB1 OFF state Discharge transistor DS1: ON state
  • Column transistor CB1 ON state
  • Column transistor CS1 OFF state
  • the bit line BL1 is connected to the write driver 16
  • the source line SL1 is connected to the reference node.
  • the write driver 16 supplies a rewrite voltage Vwrite. Therefore, the rewrite voltage Vwrite is applied to the bit line BL1, and the reference voltage VSS is applied to the source line SL1.
  • the pulse voltage (VSS-Vwrite) is applied between the source line SL1 and the bit line BL1, the resistance state of the resistance variable element RR included in the memory cell MC11 is changed from the high resistance state to the low resistance state. Change to resistance state. That is, the data value of the memory cell MC11 can be rewritten from “0” to “1”. Further, by turning off the discharge transistor DB1 and the column transistor CS1, a short circuit between the write driver 16 and the reference node can be prevented.
  • the discharge decoder / driver 11 activates the discharge control signals DBS2 to DBSn, DSS2 to DSSn, and the column decoder / driver 12 receives the column control signals CBS2 to CBSn, CSS2 to Inactivate CSSn.
  • the reference voltage VSS is applied to each of the bit lines BL2 to BLn and the source lines SL2 to SLn not connected to the memory cell MC11. Thereby, it is possible to prevent the data value stored in each of the memory cells MC12 to MCmn that are not the target of the set operation from being rewritten.
  • the discharge decoder / driver 11 activates the discharge control signals DBS1 to DBSn, DSS1 to DSSn, and the column decoder / driver 12 performs the column control. Signals CBS1 to CBSn and CSS1 to CSSn are deactivated. As a result, the reference voltage VSS is applied to each of the bit lines BL1 to BLn and the source lines SL1 to SLn.
  • the word line / decoder / driver 10 supplies the activation voltage VH to the word line WL1 to turn on the selection transistor TS of the memory cell MC11.
  • the discharge decoder / driver 11 deactivates the discharge control signal DBS1 and activates the discharge control signal DSS1, and the column decoder / driver 12 activates the column control signal CBS1 and deactivates the column control signal CSS1. Activate. Therefore, each of discharge transistor DB1, column transistor CB1, corresponding to bit line BL1 connected to memory cell MC11, and discharge transistor DS1, column transistor CS1, corresponding to source line SL1 connected to memory cell MC11. Is turned on / off as follows.
  • Discharge transistor DB1 OFF state Discharge transistor DS1: ON state
  • Column transistor CB1 ON state
  • Column transistor CS1 OFF state
  • the bit line BL1 is connected to the sense amplifier 17, and the source line SL1 is connected to the reference node.
  • the sense amplifier 17 supplies a read voltage Vread. Therefore, the read voltage Vread is applied to the bit line BL1, and the reference voltage VSS is applied to the source line SL1.
  • a memory cell current corresponding to the data value stored in the memory cell MC11 (here, a memory cell current corresponding to the resistance state of the resistance variable element RR) is generated on the bit line BL1, and the sense amplifier 17 Determines the data value stored in the memory cell MC11 based on the current value of the memory cell current. For example, when the current value of the memory cell current generated on the bit line BL1 is higher than the reference value, the sense amplifier 17 determines that the data value stored in the memory cell MC11 is “1”, and the bit line When the current value of the memory cell current generated in BL1 is lower than the reference value, it is determined that the data value stored in the memory cell MC11 is “0”. Further, by turning off the discharge transistor DB1 and the column transistor CS1, a short circuit between the sense amplifier 17 and the reference node can be prevented.
  • the discharge decoder / driver 11 activates the discharge control signals DBS2 to DBSn, DSS2 to DSSn, and the column decoder / driver 12 receives the column control signals CBS2 to CBSn. , CSS2 to CSSn are deactivated.
  • the reference voltage VSS is applied to the bit lines BL2 to BLn and the source lines SL2 to SLn that are not connected to the memory cell MC11.
  • the selection transistor TS is turned on, but both ends of the resistance variable element RR have the same voltage, so that the memory cells MC12 to MC1n have the same voltage.
  • the memory cell current corresponding to the data value stored in each is not generated. In this way, it is possible to prevent a memory cell current from being generated according to the data value stored in each of the memory cells MC12 to MCmn that are not the target of the read operation.
  • the discharge decoder / driver 11 activates the discharge control signals DBS1 to DBSn, DSS1 to DSSn, and the column decoder / driver The driver 12 deactivates the column control signals CBS1 to CBSn and CSS1 to CSSn.
  • the reference voltage VSS is applied to each of the bit lines BL1 to BLn and the source lines SL1 to SLn.
  • the nonvolatile semiconductor memory device shown in FIG. 1 can execute a reset operation, a set operation, and a read operation for each memory block. That is, this nonvolatile semiconductor memory device can simultaneously perform processing operations (reset operation, set operation, and read operation) on each of the p memory blocks 181 to 18p.
  • FIGS. 12 and 13 a multi-bit simultaneous processing operation by the nonvolatile semiconductor memory device shown in FIG. 1 will be described.
  • FIGS. 12 and 13 only the memory cell MC11, the word line WL1, the bit line BL1, and the source line SL1 to be processed by the nonvolatile semiconductor memory device are illustrated for simplification. Illustration of the column gate circuit 15 and the sense amplifier 17 is omitted.
  • FIG. 12 shows a case where the reset operation is simultaneously performed on the memory cell MC11 included in each of the memory blocks 181 to 18p in the nonvolatile semiconductor memory device shown in FIG.
  • the word line / decoder / driver 10 activates the word line WL1 (supplying the activation voltage VH to the word line WL1).
  • the bit line BL1 and the source line SL1 are connected to the reference node and the write driver 16, respectively, and the write driver 16 supplies the rewrite voltage Vwrite. Therefore, in each of the memory blocks 181 to 18p, the data value stored in the memory cell MC11 is rewritten from “1” to “0”.
  • FIG. 13 illustrates a reset operation performed on the memory cell MC11 included in the memory block 181 in the nonvolatile semiconductor memory device illustrated in FIG. 1, while the memory cell MC11 included in each of the memory blocks 182 to 18p is performed.
  • the word line / decoder / driver 10 activates the word line WL1 (supplying the activation voltage VH to the word line WL1).
  • the bit line BL1 and the source line SL1 are connected to the reference node and the write driver 16, respectively.
  • the write driver 16 supplies the rewrite voltage Vwrite.
  • the write driver 16 supplies the reference voltage VSS. That is, as shown in FIG. 14, in the memory block 181 that is the target of the reset operation, the rewrite voltage Vwrite is applied to the source line SL1, but in the memory blocks 182 to 18p that are not the target of the rewrite operation, The reference voltage VSS is still applied to SL1. Therefore, in the memory block 181, the data value stored in the memory cell MC11 is rewritten from “1” to “0”, but in each of the memory blocks 182 to 18p, the data value stored in the memory cell MC11 is rewritten. Absent.
  • FIG. 16 a comparative example of the nonvolatile semiconductor memory device shown in FIG. 1 (one source for a plurality of memory cells commonly connected to one word line) A nonvolatile semiconductor memory device in which lines are connected in common will be described. 15 and 16, only the word line WL1 and the source line SL1 among the plurality of word lines and the plurality of source lines are shown for the sake of simplicity of illustration. Further, in each of the p memory blocks 951 to 95p, only the bit line BL1 is shown among the plurality of bit lines, and the memory cell MC11 (word line WL1, WL1) among the plurality of memory cells included in the memory cell array 93 is illustrated. Only the memory cells connected to the source line SL1 and the bit line BL1 are illustrated. Further, in each of the memory blocks 951 to 95p, the column gate circuit and the sense amplifier are not shown.
  • the word line driver 90 selectively supplies the activation voltage VH to a plurality of word lines.
  • the source driver 91 selectively supplies voltages (rewrite voltage Vwrite, ground voltage VSS) necessary for the rewrite operation to a plurality of source lines.
  • Each of the p memory blocks 951 to 95p includes a memory cell array 93, a plurality of bit lines, a column gate circuit, a write driver 94, and a sense amplifier.
  • the memory cell array 93 includes a plurality of memory cells arranged in a matrix.
  • the plurality of word lines and the plurality of source lines correspond to the plurality of memory cell rows of the memory cell array 93, respectively.
  • the plurality of bit lines correspond to a plurality of memory cell columns of the memory cell array 93, respectively. That is, a plurality of source lines and a plurality of word lines are arranged in parallel along the row direction, and a plurality of bit lines are arranged in parallel along the column direction. Further, one source line is commonly connected to a plurality of memory cells commonly connected to one word line.
  • a plurality of memory cells connected to the word line WL1 in the first row (here, only the memory cells MC11, MC11,..., MC11 in the first row and the first column are illustrated)
  • the source lines SL1 in the rows are connected in common.
  • a plurality of bit lines are independently connected to a plurality of memory cells commonly connected to one word line.
  • the bit line BL1 in the first column is commonly connected to a plurality of memory cells in the first column (here, only the memory cell MC11 is illustrated).
  • the column gate circuit connects any one of the plurality of bit lines to the write driver 94 (or sense amplifier).
  • the write driver 94 selectively supplies voltages (rewrite voltage Vwrite, ground voltage VSS) necessary for the rewrite operation.
  • the word line driver 90 applies the activation voltage VH (for example, 1.8 V) is supplied, and the source driver 91 supplies a rewrite voltage Vwrite (for example, 1.8 V) to the source line SL1.
  • the write driver 94 supplies a reference voltage VSS (for example, 0 V).
  • the reset operation is performed on the memory cell MC11 included in the memory block 951, while the rewrite operation is performed on the memory cell MC11 included in each of the memory blocks 952 to 95p.
  • the word line driver 90 supplies the activation voltage VH to the word line WL1, and the source driver 91 supplies the rewrite voltage Vwrite to the source line SL1.
  • the write driver 94 supplies the reference voltage VSS.
  • the write driver 94 supplies the rewrite voltage Vwrite.
  • the data value stored in the memory cell MC11 is rewritten from “1” to “0”, but in each of the memory blocks 952 to 95p, the data value stored in the memory cell MC11 is rewritten. I can't.
  • the source driver 91 precharges the rewrite voltage Vwrite to the source line SL1 and is included in each of the memory blocks 951 to 95p.
  • the write driver 94 precharges the rewrite voltage Vwrite to the bit line BL1 and the activation voltage VH is supplied to the word line WL1, the write driver 94 included in the memory block 951 that is the target of the reset operation
  • the voltage supplied to BL1 is switched from the rewrite voltage Vwrite to the ground voltage VSS. This is to prevent a voltage difference between the source line SL1 and the bit line BL1 in the memory blocks 952 to 95p that are not the target of the rewrite operation.
  • the voltage of the source line SL1 is lowered due to the parasitic resistance PR of the source line SL1 and the voltage drop in the source driver 91, and as a result, the rewriting characteristics (accuracy of the rewriting operation, etc.) are deteriorated.
  • the deterioration of the rewrite characteristics becomes more prominent as the number of memory cells to which a voltage is to be transmitted by one source line SL1 increases.
  • it is conceivable to increase the wiring width of the source line so as to reduce the voltage drop in the parasitic resistance of the source line, but the circuit area of the memory cell array 93 increases. This is not preferable.
  • it is conceivable to increase the transistor size of the source driver 91 it is not preferable because the circuit area of the source driver 91 increases.
  • the source driver 91 when simultaneously performing a reset operation on a plurality of memory cells MC11, MC11,..., MC11 commonly connected to one word line WL1, the source driver 91 physically As the distance increases, the voltage drop of the source line SL1 increases, so that the deterioration of the rewrite characteristics becomes more prominent. Therefore, the rewriting characteristics vary among the plurality of memory cells MC11, MC11,.
  • a plurality of memory cells commonly connected to one word line WL1 include a memory cell that is a target of the rewrite operation and a memory cell that is not a target of the rewrite operation.
  • a precharge operation is necessary to prevent a voltage difference between the source line SL1 and the bit line BL1 in a memory cell that is not the target of the rewrite operation. Therefore, it is difficult to reduce the rewrite time and power consumption.
  • a plurality of bit lines are independently connected to a plurality of memory cells commonly connected to one source line SL1. Therefore, the source driver 91 (driver for driving the source line) and the write driver 94 (driver for driving the bit line) must be provided separately. For this reason, it is difficult to reduce the circuit area of the nonvolatile semiconductor memory device.
  • n bit lines BL1, BL2,..., N are connected to n memory cells MC11, MC12,..., MC1n connected to one word line WL1. Since BLn and n source lines SL1, SL2,..., SLn are independently connected to each other, when one word line WL1 is activated, each source line SL1 to SLn has its source line Only one memory cell is selected from a plurality of memory cells connected in common to each other, and a voltage is transmitted to the one memory cell via the source line (one source line). Become.
  • only one memory cell MC11 is selected from m memory cells MC11 to MCm1 commonly connected to one source line SL1.
  • the voltage is transmitted by one source line as compared with the case where one source line SL1 is commonly connected to a plurality of memory cells commonly connected to one word line WL1. Since the number of memory cells to be reduced is small, the voltage drop of the source line due to the voltage drop in the parasitic resistance of the source line can be suppressed, and as a result, the deterioration of the rewrite characteristics can be suppressed.
  • a plurality of memory cells commonly connected to one word line WL1 include a mixture of memory cells that are subject to rewrite operation and memory cells that are not subject to rewrite operation. Even in such a case, it is not necessary to execute the precharge operation, so that the time and power consumption required for the precharge operation can be reduced. Therefore, shortening of the rewriting time and reduction of power consumption can be realized.
  • one bit line (for example, bit line) is connected to m memory cells commonly connected to one source line (for example, source line SL1).
  • BL1 are commonly connected
  • the discharge circuit 14 connects one of the source lines and bit lines to the reference node
  • the column gate circuit 15 connects the other of the source lines and bit lines to the write driver 16. The rewrite operation is executed by. Therefore, it is not necessary to provide a source driver for each of the source lines SL1 to SLn, so that the circuit scale of the nonvolatile semiconductor memory device can be reduced.
  • the resistance variable element RR has a threshold voltage between the upper electrode 39 and the lower electrode 37 of the resistance variable element RR so that the upper electrode 39 of the resistance variable element RR is negative with respect to the lower electrode 37.
  • a high pulse voltage is applied, the resistance state of the resistance variable element RR changes from the “low resistance state” to the “high resistance state”, and the upper electrode 39 of the resistance variable element RR is changed with respect to the lower electrode 37.
  • a pulse voltage higher than the threshold voltage is applied between the upper electrode 39 and the lower electrode 37 of the resistance variable element RR so as to be positive, the resistance state of the resistance variable element RR changes from the “high resistance state”. It may change to a “low resistance state”.
  • the rewrite voltage Vwrite may be a positive voltage or a negative voltage.
  • the reference voltage VSS may not be the ground voltage (0 V), and may be a positive voltage or a negative voltage.
  • the voltage difference between the rewrite voltage Vwrite and the reference voltage VSS may be larger than the threshold voltage (the minimum voltage that can change the resistance state of the resistance variable element RR).
  • the read voltage Vread may be a positive voltage or a negative voltage. That is, it is sufficient that the voltage difference between the read voltage Vread and the reference voltage VSS is smaller than the threshold voltage.
  • the nonvolatile semiconductor memory device is not limited to ReRAM (Resistance Random Access Memory), but is any one of FeRAM (Ferroelectric Random Access Memory), MRAM (Magnetoresistive Random Access Memory), and PRAM (Phase change Random Access Memory). May be. That is, each of the memory cells MC11 to MCmn may include any of a ferroelectric element, a magnetoresistive variable element, and a phase change element instead of the variable resistance element RR. As described above, each of the memory cells MC11 to MCmn may include a memory element that changes the data value stored in the memory element when the voltage difference between both ends of the memory element becomes higher than a predetermined threshold voltage. good.
  • the above-described nonvolatile semiconductor memory device can suppress deterioration of rewriting characteristics and can realize a reduction in rewriting time, power consumption, and circuit size. Suitable for electronic devices such as digital cameras.
  • Word line decoder / driver (word line drive circuit) 11 Discharge decoder / driver (first selection control circuit) 12 Column decoder / driver (second selection control circuit) 13 Memory cell array 14 Discharge circuit (first selection circuit) 15 Column gate circuit (second selection circuit) 16 Write driver 17 Sense amplifiers 181-18p Memory blocks MC11-MCmn Memory cells WL1-WLm Word lines BL1-BLn Bit lines SL1-SLn Source lines DB1-DBn Discharge transistors (first switching elements) DS1 to DSn Discharge transistor (second switching element) CB1 to CBn Column transistor (third switching element) CS1 to CSn Column transistor (fourth switching element) TS selection transistor RR variable resistance element

Landscapes

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Abstract

　ワード線(WL1～WLm)は、それぞれ、メモリセル(MC11～MCmn)のメモリセル行に対応する。ビット線(BL1～BLn)およびソース線(SL1～SLn)は、それぞれ、メモリセル(MC11～MCmn)のメモリセル列に対応する。第１のスイッチング素子(DB1～DBn)および第２のスイッチング素子(DS1～DSn)は、それぞれ、基準電圧(VSS)が印加される基準ノードとビット線(BL1～BLn)およびソース線(SL1～SLn)との接続状態を切り替え、第３のスイッチング素子(CB1～CBn)および第４のスイッチング素子(CS1～CSn)は、それぞれ、書き換え電圧(Vwrite)を供給するライトドライバ(16)とビット線(BL1～BLn)およびソース線(SL1～SLn)との接続状態を切り替える。

Description

不揮発性半導体記憶装置
　この発明は、不揮発性半導体記憶装置に関する。
　近年、電子機器（特に、携帯電話，携帯音楽プレーヤー，デジタルカメラなど）の需要の増加に伴い、不揮発性半導体記憶装置の需要が高まってきている。そのため、不揮発性半導体記憶装置の大容量化や小型化，書き換え速度や読み出し速度の高速化，書き換え動作や読み出し動作による消費電力の低減化のための技術開発が盛んに行われている。
　また、現在、不揮発性半導体記憶装置としてフラッシュメモリが主力であるが、新規の不揮発性半導体記憶装置の開発も盛んに行われている。そのような新規の不揮発性半導体記憶装置の例として、抵抗変化型素子をメモリ素子として用いたＲｅＲＡＭ（Resistance Random Access Memory）が挙げられる。例えば、フラッシュメモリでは、書き換え時間がマイクロ秒オーダー（あるいは、ミリ秒オーダー）であり、１０Ｖ以上の電圧を用いて書き換え動作が行われるが、ＲｅＲＡＭでは、書き換え時間がナノ秒オーダーであり、１．８Ｖ程度の電圧を用いて書き換え動作を行うことが可能である。このように、ＲｅＲＡＭは、フラッシュメモリよりも書き換え動作を高速化できるとともに書き換え動作による消費電力を低減できる。このようなＲｅＲＡＭは、特許文献１，２などに記載されている。
　特許文献１，２に記載された不揮発性半導体記憶装置では、複数個のメモリセルが行列状に配列されており、複数本のワード線および複数本のソース線が行方向に沿ってそれぞれ平行に配置され、複数本のビット線が列方向に沿ってそれぞれ平行に配置されている。また、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続され、１本のワード線に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されている。このような不揮発性半導体記憶装置では、ワード線を活性化することによって書き換え動作の対象となるメモリセルを選択し、書き換え動作の対象となるメモリセルに接続されたビット線およびソース線の間に電圧差が生じるようにビット線およびソース線の電圧を制御することにより、書き換え動作の対象となるメモリセルに含まれる抵抗変化型素子の抵抗状態を変化させる。これにより、書き換え動作の対象となるメモリセルに格納されたデータ値が書き換えられたことになる。
　なお、上記のような新規の不揮発性半導体記憶装置として、ＲｅＲＡＭの他に、ＦｅＲＡＭ（Ferroelectric Random Access Memory），ＭＲＡＭ（Magnetoresistive Random Access Memory），およびＰＲＡＭ（Phase change Random Access Memory）なども開発されている。
特開２００８－６５９５３号公報 特開２００５－２１６３８７号公報
　しかしながら、特許文献１，２に記載された不揮発性半導体記憶装置では、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されているので、１本のワード線が活性化された場合、そのワード線に共通に接続された複数個のメモリセルが同時に選択され、１本のソース線を介してそれらの複数個のメモリセルの各々に電圧（書き換え動作に必要な電圧）が供給されることになる。そのため、ソース線の寄生抵抗やソース線を駆動するソースドライバにおける電圧降下によってソース線の電圧が低下し、その結果、書き換え特性（書き換え動作の正確さなど）が劣化してしまうことになる。この書き換え特性の劣化は、１本のソース線によって電圧を伝達すべきメモリセルの個数が多くなるほど、顕著になる。
　また、１本のワード線に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合、書き換え動作の対象ではないメモリセルにおいてソース線とビット線との間に電圧差が生じないようにするために、プリチャージ動作が必要となる場合がある。そのため、書き換え時間の短縮および消費電力の低減を実現することが困難である。
　さらに、特許文献１，２に記載された不揮発性半導体記憶装置では、１本のソース線に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されているので、ソース線を駆動するためのドライバとビット線を駆動するためのドライバとを別々に設けなければならない。そのため、不揮発性半導体記憶装置の回路面積の削減が困難である。
　そこで、この発明は、書き換え特性の劣化を抑制できるとともに書き換え時間の短縮，消費電力の低減，および回路規模の削減を実現可能な不揮発性半導体記憶装置を提供することを目的とする。
　この発明の１つの局面に従うと、不揮発性半導体記憶装置は、ｍ行ｎ列（ｍ，ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、上記ｍ×ｎ個のメモリセルのメモリセル行毎にそれぞれｎ個のメモリセルに接続されるｍ本のワード線と、上記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、上記ｍ本のワード線を選択的に活性化させるワード線駆動回路と、書き換え電圧を供給するライトドライバと、基準電圧が印加される基準ノードと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、上記基準ノードと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、上記ライトドライバと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、上記ライトドライバと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを備える。
　上記不揮発性半導体記憶装置では、１本のワード線に接続された複数個のメモリセルに対して複数本のビットおよび複数本のソース線がそれぞれ独立して接続されているので、１本のワード線が活性化された場合、複数本のソース線の各々について、そのソース線に共通に接続された複数個のメモリセルのうち１個のメモリセルのみが選択され、そのソース線（１本のソース線）を介してその１個のメモリセルに電圧が伝達されることになる。このように、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている場合よりも、１本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。また、１本のワード線に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合であっても、プリチャージ動作を実行しなくても良いので、書き換え時間の短縮および消費電力の低減を実現できる。さらに、複数本のソース線の各々に対してソースドライバを設けなくても良いので、不揮発性半導体記憶装置の回路規模を削減できる。
　なお、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第１の値から第２の値に書き換える書き換え動作の場合に、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第１のスイッチング素子は、オン状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第２のスイッチング素子は、オフ状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第３のスイッチング素子は、オフ状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第４のスイッチング素子は、オン状態となることが好ましい。
　このように、第１および第４のスイッチング素子をオン状態にすることにより、書き換え動作の対象となるメモリセルに接続されたビット線およびソース線に基準電圧および書き換え電圧がそれぞれ印加される。これにより、書き換え動作の対象となるメモリセルに格納されたデータ値を書き換えることができる。また、第２および第３のスイッチング素子をオフ状態にすることにより、ライトドライバと基準ノードとの短絡を防止できる。
　さらに、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応しないｎ－１個の第１のスイッチング素子は、オン状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応しないｎ－１個の第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応しないｎ－１個の第３のスイッチング素子は、オフ状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応しないｎ－１個の第４のスイッチング素子は、オフ状態となっても良い。
　このように制御することにより、書き換え動作の対象となるメモリセルに接続されていないｎ－１本のビット線およびｎ－１本のソース線の各々には、基準電圧が印加される。これにより、書き換え動作の対象ではないメモリセルの各々に格納されたデータ値が書き換えられないようにすることができる。
　また、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第２の値から第１の値に書き換える書き換え動作の場合に、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となることが好ましい。
　このように、第２および第３のスイッチング素子をオン状態にすることにより、書き換え動作の対象となるメモリセルに接続されたビット線およびソース線に書き換え電圧および基準電圧がそれぞれ印加される。これにより、書き換え動作の対象となるメモリセルに格納されたデータ値を書き換えることができる。また、第１および第４のスイッチング素子をオフ状態にすることにより、ライトドライバと基準ノードとの短絡を防止できる。
　また、上記書き換え動作が完了した後に、上記ｎ個の第１のスイッチング素子は、オン状態となり、上記ｎ個の第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子は、オフ状態となり、上記ｎ個の第４のスイッチング素子は、オフ状態となっても良い。
　このように制御することにより、ｎ本のビット線およびｎ本のソース線の各々には、基準電圧が印加される。これにより、外乱ノイズなどによるビット線およびソース線の電圧変動を抑制できるので、メモリセルに格納されたデータ値が誤って書き換えられることを抑制できる。
　なお、上記不揮発性半導体記憶装置は、センスアンプ回路をさらに備え、上記ｎ個の第３のスイッチング素子の一端は、上記ライトドライバおよび上記センスアンプに接続され、上記ｎ個の第３のスイッチング素子の他端は、上記ｎ個のビット線にそれぞれ接続され、上記ｎ個の第４のスイッチング素子の一端は、上記ライトドライバおよび上記センスアンプに接続され、上記ｎ個の第４のスイッチング素子の他端は、上記ｎ個のソース線にそれぞれ接続され、上記ライトドライバは、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を書き換える書き換え動作の場合に、上記書き換え電圧を供給し、上記センスアンプは、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、読み出し電圧を供給しても良い。
　また、上記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、上記ｎ個の第１のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、上記ｎ個の第２のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、上記ｎ個の第３のスイッチング素子のうちそのメモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、上記ｎ個の第４のスイッチング素子のうちそのメモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となることが好ましい。
　このように、第２および第３のスイッチング素子をオン状態にすることにより、読み出し動作の対象となるメモリセルに接続されたビット線およびソース線に読み出し電圧および基準電圧をそれぞれ印加できる。また、第１および第４のスイッチング素子をオフ状態にすることにより、センスアンプと基準ノードとの短絡を防止できる。
　なお、上記ｍ×ｎ個のメモリセルの各々は、そのメモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、そのメモリセルに対応するビット線およびソース線の間に上記選択トランジスタとともに直列に接続されたメモリ素子とを含み、上記メモリ素子は、そのメモリ素子の両端に所定の閾値電圧よりも高いパルス電圧が印加されると、そのメモリ素子に格納されたデータ値を変化させるものであり、上記書き換え電圧と上記基準電圧との電圧差は、上記閾値電圧よりも大きくても良い。
　また、上記ｍ×ｎ個のメモリセルの各々は、そのメモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、そのメモリセルに対応するビット線およびソース線の間に上記選択トランジスタとともに直列に接続された抵抗変化型素子とを含んでいても良い。または、上記ｍ×ｎ個のメモリセルの各々は、上記抵抗変化型素子に代えて、強誘電体型素子，磁気抵抗変化型素子，相変化型素子を含んでいても良い。
　この発明のもう１つの局面に従うと、不揮発性半導体記憶装置は、複数個のメモリブロックと、ｍ本（ｍは、２以上の整数）のワード線と、ワード線駆動回路と、第１および第２の選択制御回路とを備え、上記複数個のメモリブロックの各々は、ｍ行ｎ列（ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、上記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、書き換え電圧を供給するライトドライバと、基準電圧が印加される基準ノードと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、上記基準ノードと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、上記ライトドライバと上記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、上記ライトドライバと上記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを含み、上記ｍ本のワード線は、それぞれ、上記複数個のメモリブロックの各々において上記ｍ×ｎ個のメモリセルのｍ個のメモリセル行に対応し、そのワード線に対応するメモリセル行に含まれるｎ個のメモリセルに接続され、上記ワード線駆動回路は、上記ｍ本のワード線を選択的に活性化させ、上記第１の選択制御回路は、上記複数個のメモリブロックの各々において上記第１の選択回路に含まれるｎ個の第１のスイッチング素子およびｎ個の第２のスイッチング素子を制御し、上記第２の選択制御回路は、上記複数個のメモリブロックの各々において上記第２の選択回路に含まれるｎ個の第３のスイッチング素子およびｎ個の第４のスイッチング素子を制御する。
　上記不揮発性半導体記憶装置では、１本のワード線に接続された複数個のメモリセルに対して複数本のビットおよび複数本のソース線がそれぞれ独立して接続されているので、１本のワード線が活性化された場合、複数本のソース線の各々では、そのソース線に共通に接続された複数個のメモリセルのうち１個のメモリセルのみが選択され、そのソース線（１本のソース線）を介してその１個のメモリセルに電圧が伝達されることになる。このように、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている場合よりも、１本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。また、１本のワード線に共通に接続された複数個のメモリセルに対して同時に書き換え動作を同時に実行する場合、それらの複数個のメモリセルの各々には、そのメモリセルに対応する１本のソース線によって電圧が伝達される。そのため、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線ＳＬ１が共通に接続されている場合よりも、書き換え動作の対象となる複数個のメモリセルの間における書き換え特性のばらつきを抑制できる。また、１本のワード線に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合であっても、プリチャージ動作を実行しなくても良いので、書き換え時間の短縮および消費電力の低減を実現できる。さらに、複数本のソース線の各々に対してソースドライバを設けなくても良いので、不揮発性半導体記憶装置の回路規模を削減できる。
　以上のように、１本のワード線に接続された複数個のメモリセルに対して複数本のビットおよび複数本のソース線がそれぞれ独立して接続されているので、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている場合よりも、書き換え特性の劣化を抑制できるとともに書き換え時間の短縮，消費電力の低減，および回路規模の削減を実現できる。
不揮発性半導体記憶装置の構成例について説明するための図。 不揮発性半導体記憶装置の構成例について詳細に説明するための図。 メモリセルの構成例について説明するための回路図。 メモリセルの構成例について説明するための断面図。 メモリセルに対するリセット動作，セット動作，および読み出し動作について説明するための図。 不揮発性半導体記憶装置によるリセット動作の場合におけるメモリセルの接続状態について説明するための図。 不揮発性半導体記憶装置によるリセット動作の場合においてワード線，ビット線，およびソース線に印加される電圧について説明するための図。 不揮発性半導体記憶装置によるセット動作の場合におけるメモリセルの接続状態について説明するための図。 不揮発性半導体記憶装置によるセット動作の場合においてワード線，ビット線，およびソース線に印加される電圧について説明するための図。 不揮発性半導体記憶装置による読み出し動作の場合におけるメモリセルの接続状態について説明するための図。 不揮発性半導体記憶装置による読み出し動作の場合においてワード線，ビット線，およびソース線に印加される電圧について説明するための図。 図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作（複数ビット同時リセット動作）について説明するための図。 図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）について説明するための図。 図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）の場合におけるワード線，ビット線，およびソース線の電圧変化について説明するための図。 １本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置による複数ビット同時処理動作（複数ビット同時リセット動作）について説明するための図。 １本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）について説明するための図。 １本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置による複数ビット同時処理動作（１ビットのみリセット動作）の場合におけるワード線，ビット線，およびソース線の電圧変化について説明するための図。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（不揮発性半導体記憶装置）
　図１は、不揮発性半導体記憶装置の構成例を示す。この不揮発性半導体記憶装置は、ｍ本（ｍは、２以上の整数）のワード線ＷＬ１～ＷＬｍと、ワード線・デコーダ／ドライバ１０と、ディスチャージ・デコーダ／ドライバ１１と、カラム・デコーダ／ドライバ１２と、ｐ個（ｐは、１以上の整数）のメモリブロック１８１～１８ｐとを備える。メモリブロック１８１～１８ｐは、メモリセルアレイ１３と、ｎ本（ｎは、２以上の整数）のビット線ＢＬ１～ＢＬｎと、ｎ本のソース線ＳＬ１～ＳＬｎと、ディスチャージ回路１４と、カラムゲート回路１５と、ライトドライバ１６と、センスアンプ１７とを含む。すなわち、メモリブロック１８１～１８ｐは、互いに同一の構成を有する。なお、ここでは、不揮発性半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory）であるものとして説明する。
　次に、図２を参照して、不揮発性半導体記憶装置の構成例について詳しく説明する。なお、メモリブロック１８１～１８ｐの構成は同一であるので、ここでは、メモリブロック１８１の構成例を例に挙げている。
　　〔デコーダ／ドライバ〕
　ワード線・デコーダ／ドライバ１０（ワード線駆動回路）は、入力アドレス（図示せず）に応答して、ｍ本のワード線を選択的に活性化させる。ディスチャージ・デコーダ／ドライバ１１（第１の選択制御回路）は、入力アドレスに応答して、ｎ本のディスチャージ制御信号ＤＢＳ１～ＤＢＳｎおよびｎ本のディスチャージ制御信号ＤＳＳ１～ＤＳＳｎを活性化／非活性化させることによってメモリブロック１８１～１８ｐの各々に含まれるディスチャージ回路１４を制御する。カラム・デコーダ／ドライバ１２（第２の選択制御回路）は、入力アドレスに応答して、ｎ本のカラム制御信号ＣＢＳ１～ＣＢＳｎおよびｎ本のカラム制御信号ＣＳＳ１～ＣＳＳｎを活性化／非活性化させることによってメモリブロック１８１～１８ｐの各々に含まれるカラムゲート回路１５を制御する。
　　〔メモリセルアレイ〕
　メモリセルアレイ１３は、ｍ行ｎ列の行列状に配列されたｍ×ｎ個のメモリセルＭＣ１１～ＭＣｍｎを含む。メモリブロック１８１～１８ｐの各々において、ｍ本のワード線ＷＬ１～ＷＬｍは、それぞれ、メモリセルＭＣ１１～ＭＣｍｎのｍ個のメモリセル行に対応する。また、ワード線ＷＬ１～ＷＬｍの各々は、そのワード線に対応するメモリセル行に含まれるｎ個のメモリセルに接続される。例えば、第１行目のワード線ＷＬ１は、メモリブロック１８１～１８ｐの各々において第１行目のメモリセル行に含まれるｎ個のメモリセルＭＣ１１～ＭＣ１ｎに接続される（すなわち、第１行目のワード線ＷＬ１には、ｎ×ｐ個のメモリセルが接続される）。ｎ本のビット線ＢＬ１～ＢＬｎは、それぞれ、メモリセルＭＣ１１～ＭＣｍｎのｎ個のメモリセル列に対応する。また、ビット線ＢＬ１～ＢＬｎの各々は、そのビット線に対応するメモリセル列に含まれるｍ個のメモリセルに接続される。例えば、ビット線ＢＬ１は、第１列目のメモリセル列に含まれるｍ個のメモリセルＭＣ１１～ＭＣｍ１に接続される。
　このように、ワード線ＷＬ１～ＷＬｍは、メモリセルＭＣ１１～ＭＣｍｎの行方向に沿ってそれぞれ平行に配置され、ビット線ＢＬ１～ＢＬｎおよびソース線ＳＬ１～ＳＬｎは、メモリセルＭＣ１１～ＭＣｍｎの列方向に沿ってそれぞれ平行に配置されている。すなわち、ビット線ＢＬ１～ＢＬｎおよびソース線ＳＬ１～ＳＬｎは、ワード線ＷＬ１～ＷＬｍに対して直交するように配置されている。また、１本のワード線ＷＬ１に共通に接続されるｎ個のメモリセルＭＣ１１～ＭＣ１ｎに対してｎ本のビット線ＢＬ１～ＢＬｎおよびｎ本のソース線ＳＬ１～ＳＬｎがそれぞれ独立して接続され、１本のソース線ＳＬ１に共通に接続されたｍ個のメモリセルＭＣ１１～ＭＣｍ１に対して１本のビット線ＢＬ１が共通に接続されている。その他のワード線ＷＬ２～ＷＬｍ，ソース線ＳＬ２～ＳＬｎ，ビット線ＢＬ２～ＢＬｎについても同様である。
　　〔ディスチャージ回路〕
　ディスチャージ回路１４（第１の選択回路）は、ｎ個のディスチャージ・トランジスタＤＢ１～ＤＢｎ（第１のスイッチング素子）と、ｎ個のディスチャージ・トランジスタＤＳ１～ＤＳｎ（第２のスイッチング素子）とを含む。ｎ個のディスチャージ・トランジスタＤＢ１～ＤＢｎは、それぞれ、ディスチャージ・デコーダ／ドライバ１１からのｎ本のディスチャージ制御信号ＤＢＳ１～ＤＢＳｎに応答して、基準電圧ＶＳＳが印加される基準ノード（例えば、接地電圧が印加される接地ノード）とｎ本のビット線ＢＬ１～ＢＬｎとの接続状態を切り替える。ｎ個のディスチャージ・トランジスタＤＳ１～ＤＳｎは、それぞれ、ディスチャージ・デコーダ／ドライバ１１からのディスチャージ制御信号ＤＳＳ１～ＤＳＳｎに応答して、基準ノードとｎ個のソース線ＳＬ１～ＳＬｎとの接続状態を切り替える。ディスチャージ・トランジスタＤＢ１～ＤＢｎ，ＤＳ１～ＤＳｎは、それぞれ、ディスチャージ制御信号ＤＢＳ１～ＤＢＳｎ，ＤＳＳ１～ＤＳＳｎが活性化されている場合（例えば、ハイレベル電圧が印加されている場合）には、オン状態となり、ディスチャージ制御信号ＤＢＳ１～ＤＢＳｎ，ＤＳＳ１～ＤＳＳｎが非活性化されている場合（例えば、ローレベル電圧が印加されている場合）には、オフ状態となる。
　　〔カラムゲート回路〕
　カラムゲート回路１５は、ｎ個のカラム・トランジスタＣＢ１～ＣＢｎ（第３のスイッチング素子）と、ｎ個のカラム・トランジスタＣＳ１～ＣＳｎ（第４のスイッチング素子）とを含む。ｎ個のカラム・トランジスタＣＢ１～ＣＢｎは、それぞれ、カラム・デコーダ／ドライバ１２からのｎ本のカラム制御信号ＣＢＳ１～ＣＢＳｎに応答して、ライトドライバ１６とｎ本のビット線ＢＬ１～ＢＬｎとの接続状態を切り替える。ｎ個のカラム・トランジスタＣＳ１～ＣＳｎは、それぞれ、カラム・デコーダ／ドライバ１２からのｎ本のカラム制御信号ＣＳＳ１～ＣＳＳｎに応答して、ライトドライバ１６とｎ本のソース線ＳＬ１～ＳＬｎとの接続状態を切り替える。カラム・トランジスタＣＢ１～ＣＢｎ，ＣＳ１～ＣＳｎは、それぞれ、カラム制御信号ＣＢＳ１～ＣＢＳｎ，ＣＳＳ１～ＣＳＳｎが活性化されている場合には、オン状態となり、カラム制御信号ＣＢＳ１～ＣＢＳｎ，ＣＳＳ１～ＣＳＳｎが非活性化されている場合には、オフ状態となる。
　　〔ライトドライバ〕
　ライトドライバ１６は、メモリセルＭＣ１１～ＭＣｍｎに格納されたデータ値を書き換える書き換え動作を実行する場合に、書き換え電圧Ｖｗｒｉｔｅ（例えば、正の電圧）を供給する。例えば、ライトドライバ１６は、書き換え動作の対象となるメモリセルに格納されたデータ値が書き込みデータ値（そのメモリセルに書き込むべきデータ値）とは異なる場合（書き換え動作を実行する場合）には、書き換え電圧Ｖｗｒｉｔｅを供給し、書き換え動作の対象となるメモリセルに格納されたデータ値が書き込みデータ値と同一である場合（書き換え動作を実行しない場合）には、基準電圧ＶＳＳを出力する。
　　〔センスアンプ〕
　センスアンプ１７は、メモリセルＭＣ１１～ＭＣｍｎに格納されたデータ値を読み出す読み出し動作を実行する場合に、読み出し電圧Ｖｒｅａｄを供給する。また、センスアンプ１７は、読み出し電圧Ｖｒｅａｄの供給によって発生したメモリセル電流の電流値に基づいて、読み出し動作の対象となるメモリセルに格納されたデータ値を判定する。
　　〔メモリセルの構成例〕
　次に、図３および図４を参照して、メモリセルＭＣ１１～ＭＣｍｎの構成について説明する。なお、メモリセルＭＣ１１～ＭＣｍｎの構成は同一であるので、メモリセルＭＣ１１を例に挙げて説明する。メモリセルＭＣ１１は、選択トランジスタＴＳと、抵抗変化型素子ＲＲ（メモリ素子）とを含む。選択トランジスタＴＳのゲートには、メモリセルＭＣ１１に対応するワード線ＷＬ１が接続される。選択トランジスタＴＳは、ワード線ＷＬ１が活性化されている場合には、オン状態となり、ワード線ＷＬ１が非活性化されている場合には、オフ状態となる。抵抗変化型素子ＲＲは、メモリセルＭＣ１１に対応するビット線ＢＬ１とメモリセルＭＣ１１に対応するソース線ＳＬ１との間に選択トランジスタＴＳとともに直列に接続される。このように、メモリセルＭＣ１１は、１つの選択トランジスタＴＳと１つの抵抗変化型素子ＲＲからなる１Ｔ１Ｒ型の抵抗変化型メモリセルによって構成されている。
　例えば、図４のように、選択トランジスタＴＳは、半導体基板３０上に形成された拡散領域３１ａ，３１ｂと、酸化膜３２と、ゲート電極３３（すなわち、ワード線ＷＬ１）とによって構成される。酸化膜３２は、選択トランジスタＴＳのチャネル領域として作用する領域（拡散領域３１ａ，３１ｂの間の領域）上に形成される。ゲート電極３３は、ポリシリコンによって形成される。拡散領域３１ａ（すなわち、選択トランジスタＴＳのドレイン端子）は、ビア３４ａを介して第１配線層３５ａ（すなわち、ビット線ＢＬ１）に接続される。拡散領域３１ｂ（すなわち、選択トランジスタＴＳのソース端子）は、ビア３４ｂを介して第１配線層３５ｂに接続され、第１配線層３５ｂは、ビア３６を介して抵抗変化型素子ＲＲに接続される。抵抗変化型素子ＲＲは、下部電極３７と、抵抗変化層３８と、上部電極３９とによって構成される。また、抵抗変化型素子ＲＲは、ビア４０を介して第２配線層４１（すなわち、ソース線ＳＬ１）に接続される。
　　〔抵抗変化型素子〕
　次に、抵抗変化型素子ＲＲについて説明する。抵抗変化型素子ＲＲの抵抗状態は、抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に印加されたパルス電圧に応じて変化する。ここでは、抵抗変化型素子ＲＲの抵抗状態は、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して正となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に所定の閾値電圧よりも高いパルス電圧が印加された場合に「低抵抗状態」から「高抵抗状態」に変化し、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して負となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加された場合に「高抵抗状態」から「低抵抗状態」へ変化する。また、抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に印加された電圧が閾値電圧よりも低い場合には、抵抗変化型素子ＲＲの抵抗状態は変化せずに、抵抗変化型素子ＲＲの抵抗状態に応じた電流が発生する。すなわち、抵抗変化型素子ＲＲの抵抗状態にデータ値を割り当てることにより、データ値を格納するメモリ素子として抵抗変化型素子ＲＲを利用できる。
　なお、以下の説明では、説明の便宜上、抵抗変化型素子ＲＲの低抵抗状態に“１”（第１の値）が割り当てられ、抵抗変化型素子ＲＲの高抵抗状態に“０”（第２の値）が割り当てられており、メモリセルＭＣ１１～ＭＣｍｎが１ビットのデータ値を格納しているものとする。また、書き換え電圧Ｖｗｒｉｔｅと基準電圧ＶＳＳとの電圧差は、抵抗変化型素子ＲＲの閾値電圧（抵抗変化型素子ＲＲの抵抗状態を変化させることができる最小電圧）よりも大きいものとし、読み出し電圧Ｖｒｅａｄと基準電圧ＶＳＳとの電圧差は、抵抗変化型素子ＲＲの閾値電圧よりも小さいものとする。
　　〔メモリセルに対する動作〕
　次に、図５を参照して、メモリセルに対するリセット動作，セット動作，および読み出し動作について説明する。ここでは、説明の簡略化のために、メモリセルＭＣ１１～ＭＣｍｎ，ワード線ＷＬ１～ＷＬｍ，ビット線ＢＬ１～ＢＬｎ，およびソース線ＳＬ１～ＳＬｎの総称を、それぞれ、“メモリセルＭＣ”，“ワード線ＷＬ”，“ビット線ＢＬ”，“ソース線ＳＬ”と表記する。なお、リセット動作およびセット動作は、それぞれ、プログラム動作およびイレーズ動作と称されることもある。
　　　《リセット動作（プログラム動作）》
　リセット動作（プログラム動作）とは、メモリセルＭＣの抵抗変化型素子ＲＲの抵抗状態を低抵抗状態から高抵抗状態へ変化させること（高抵抗化）によってメモリセルＭＣに格納されたデータ値を“１”から“０”へ書き換える動作のことである。リセット動作の場合、メモリセルＭＣに接続されたワード線ＷＬに活性化電圧ＶＨ（選択トランジスタＴＳをオン状態にすることができる電圧、例えば、１．８Ｖ）が印加されることにより、メモリセルＭＣの選択トランジスタＴＳがオン状態となる。また、ビット線ＢＬおよびソース線ＳＬには、それぞれ、基準電圧ＶＳＳ（例えば、０Ｖ）および書き換え電圧Ｖｗｒｉｔｅ（例えば、１．８Ｖ）が印加される。これにより、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して正となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加されたことになるので、抵抗変化型素子ＲＲの抵抗状態が低抵抗状態から高抵抗状態へ変化する。したがって、メモリセルＭＣに格納されたデータ値は“１”から“０”へ書き換えられたことになる。
　　　《セット動作（イレーズ動作）》
　セット動作（イレーズ動作）とは、メモリセルＭＣの抵抗変化型素子ＲＲの抵抗状態を高抵抗状態から低抵抗状態へ変化させること（低抵抗化）によってメモリセルＭＣに格納されたデータ値を“０”から“１”へ書き換える動作のことである。セット動作の場合、メモリセルＭＣに接続されたワード線ＷＬに活性化電圧ＶＨが印加されることにより、メモリセルＭＣの選択トランジスタＴＳがオン状態となる。また、ビット線ＢＬおよびソース線ＳＬには、それぞれ、書き換え電圧Ｖｗｒｉｔｅおよび基準電圧ＶＳＳが印加される。これにより、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して負となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加されたことになるので、抵抗変化型素子ＲＲの抵抗状態が高抵抗状態から低抵抗状態へ変化する。したがって、メモリセルＭＣに格納されたデータ値は“０”から“１”へ書き換えられたことになる。
　　　《読み出し動作》
　読み出し動作とは、メモリセルＭＣの抵抗変化型素子ＲＲの抵抗状態に応じたメモリセル電流を発生させ、メモリセル電流の電流値に基づいてメモリセルＭＣに格納されたデータ値を判定する動作のことである。読み出し動作の場合、メモリセルＭＣに接続されたワード線ＷＬに活性化電圧ＶＨが印加されることにより、メモリセルＭＣの選択トランジスタＴＳがオン状態となる。また、ビット線ＢＬおよびソース線ＳＬには、それぞれ、読み出し電圧Ｖｒｅａｄ（例えば、０．４Ｖ）および基準電圧ＶＳＳが印加される。この場合、抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に印加される電圧は閾値電圧よりも低いので、ビット線ＢＬ１には、抵抗変化型素子ＲＲの抵抗状態に応じたメモリセル電流が発生する。メモリセル電流の電流値は、抵抗変化型素子ＲＲの抵抗状態が「低抵抗状態」である場合には予め設定された基準値よりも高く、抵抗変化型素子ＲＲの抵抗状態が「高抵抗状態」である場合には基準値よりも低くなる。したがって、メモリセル電流の電流値と基準値とを比較することにより、メモリセルＭＣに格納されたデータ値が“１”であるのか“０”であるのかを判定できる。例えば、メモリセルＭＣに格納されたデータ値は、メモリセル電流の電流値が基準値よりも高い場合には“１”であると判定され、メモリセル電流の電流値が基準値よりも低い場合には“０”であると判定される。
　　〔不揮発性半導体記憶装置による動作〕
　次に、図６～図１１を参照して、不揮発性半導体記憶装置による動作（メモリブロック毎に実行される動作）について説明する。ここでは、メモリセルＭＣ１１にアクセスする場合を例に挙げて説明する。
　　　《リセット動作（プログラム動作）》
　ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１に活性化電圧ＶＨを供給してメモリセルＭＣ１１の選択トランジスタＴＳをオン状態にする。また、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１を活性化させ、ディスチャージ制御信号ＤＳＳ１を非活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１を非活性化させ、カラム制御信号ＣＳＳ１を活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応するディスチャージ・トランジスタＤＢ１，カラム・トランジスタＣＢ１，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応するディスチャージ・トランジスタＤＳ１，カラム・トランジスタＣＳ１の各々のオン／オフは、次のようになる。
　　ディスチャージ・トランジスタＤＢ１：オン状態
　　ディスチャージ・トランジスタＤＳ１：オフ状態
　　　　　　カラム・トランジスタＣＢ１：オフ状態
　　　　　　カラム・トランジスタＣＳ１：オン状態
　このように、ディスチャージ・トランジスタＤＢ１およびカラム・トランジスタＣＳ１がオン状態となることにより、図６のように、ビット線ＢＬ１が基準ノードに接続され、ソース線ＳＬ１がライトドライバ１６に接続される。また、ライトドライバ１６は、書き換え電圧Ｖｗｒｉｔｅを供給する。したがって、ビット線ＢＬ１には、基準電圧ＶＳＳが印加され、ソース線ＳＬ１には、書き換え電圧Ｖｗｒｉｔｅが印加されることになる。その結果、ソース線ＳＬ１とビット線ＢＬ１との間にパルス電圧（Ｖｗｒｉｔｅ－ＶＳＳ）が印加されたことになるので、メモリセルＭＣ１１に含まれる抵抗変化型素子ＲＲの抵抗状態が低抵抗状態から高抵抗状態に変化する。すなわち、メモリセルＭＣ１１のデータ値を“１”から“０”に書き換えることができる。また、ディスチャージ・トランジスタＤＳ１およびカラム・トランジスタＣＢ１がオフ状態となることにより、ライトドライバ１６と基準ノードとの短絡を防止できる。
　また、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ２～ＤＢＳｎ，ＤＳＳ２～ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ２～ＣＢＳｎ，ＣＳＳ２～ＣＳＳｎを非活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応しないディスチャージ・トランジスタＤＢ２～ＤＢｎ，カラム・トランジスタＣＢ２～ＣＢｎ，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応しないディスチャージ・トランジスタＤＳ２～ＤＳｎ，カラム・トランジスタＣＳ２～ＣＳｎの各々のオン／オフは、次のようになる。
　　ディスチャージ・トランジスタＤＢ２～ＤＢｎ：オン状態
　　ディスチャージ・トランジスタＤＳ２～ＤＳｎ：オン状態
　　　　　　カラム・トランジスタＣＢ２～ＣＢｎ：オフ状態
　　　　　　カラム・トランジスタＣＳ２～ＣＳｎ：オフ状態
　これにより、図７のように、メモリセルＭＣ１１に接続されていないビット線ＢＬ２～ＢＬｎおよびソース線ＳＬ２～ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。そのため、ワード線ＷＬ１に接続されたｎ－１個のメモリセルＭＣ１２～ＭＣ１ｎでは、選択トランジスタＴＳがオン状態となるが抵抗変化型素子ＲＲの両端は同電圧となるので、メモリセルＭＣ１２～ＭＣ１ｎの各々に格納されたデータ値は書き換えられない。このように、リセット動作の対象ではないメモリセルＭＣ１２～ＭＣｍｎの各々に格納されたデータ値が書き換えられないようにすることができる。
　さらに、リセット動作が完了すると、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１～ＤＢＳｎ，ＤＳＳ１～ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１～ＣＢＳｎ，ＣＳＳ１～ＣＳＳｎを非活性化させる。したがって、ディスチャージ・トランジスタＤＢ１～ＤＢｎ，ＤＳ１～ＤＳｎおよびカラム・トランジスタＣＢ１～ＣＢｎ，ＣＳ１～ＣＳｎの各々のオン／オフは、次のようになる。
　　ディスチャージ・トランジスタＤＢ１～ＤＢｎ：オン状態
　　ディスチャージ・トランジスタＤＳ１～ＤＳｎ：オン状態
　　　　　　カラム・トランジスタＣＢ１～ＣＢｎ：オフ状態
　　　　　　カラム・トランジスタＣＳ１～ＣＳｎ：オフ状態
　これにより、ビット線ＢＬ１～ＢＬｎおよびソース線ＳＬ１～ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。そのため、外乱ノイズなどによるビット線ＢＬ１～ＢＬｎおよびソース線ＳＬ１～ＳＬｎの電圧変動を抑制でき、その結果、メモリセルＭＣ１１～ＭＣｍｎに格納されたデータ値が誤って書き換えられることを抑制できる。
　　　《セット動作（イレーズ動作）》
　ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１に活性化電圧ＶＨを供給してメモリセルＭＣ１１の選択トランジスタＴＳをオン状態にする。ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１を非活性化させ、ディスチャージ制御信号ＤＳＳ１を活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１を活性化させ、カラム制御信号ＣＳＳ１を非活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応するディスチャージ・トランジスタＤＢ１，カラム・トランジスタＣＢ１，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応するディスチャージ・トランジスタＤＳ１，カラム・トランジスタＣＳ１の各々のオン／オフは、次のようになる。
　　ディスチャージ・トランジスタＤＢ１：オフ状態
　　ディスチャージ・トランジスタＤＳ１：オン状態
　　　　　　カラム・トランジスタＣＢ１：オン状態
　　　　　　カラム・トランジスタＣＳ１：オフ状態
　このように、ディスチャージ・トランジスタＤＳ１およびカラム・トランジスタＣＢ１がオン状態となることにより、図８のように、ビット線ＢＬ１がライトドライバ１６に接続され、ソース線ＳＬ１が基準ノードに接続される。また、ライトドライバ１６は、書き換え電圧Ｖｗｒｉｔｅを供給する。したがって、ビット線ＢＬ１には、書き換え電圧Ｖｗｒｉｔｅが印加され、ソース線ＳＬ１には、基準電圧ＶＳＳが印加されることになる。その結果、ソース線ＳＬ１とビット線ＢＬ１との間にパルス電圧（ＶＳＳ－Ｖｗｒｉｔｅ）が印加されたことになるので、メモリセルＭＣ１１に含まれる抵抗変化型素子ＲＲの抵抗状態が高抵抗状態から低抵抗状態に変化する。すなわち、メモリセルＭＣ１１のデータ値を“０”から“１”に書き換えることができる。また、ディスチャージ・トランジスタＤＢ１およびカラム・トランジスタＣＳ１をオフ状態にすることにより、ライトドライバ１６と基準ノードとの短絡を防止できる。
　また、リセット動作の場合と同様に、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ２～ＤＢＳｎ，ＤＳＳ２～ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ２～ＣＢＳｎ，ＣＳＳ２～ＣＳＳｎを非活性化させる。その結果、図９のように、メモリセルＭＣ１１に接続されていないビット線ＢＬ２～ＢＬｎおよびソース線ＳＬ２～ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。これにより、セット動作の対象ではないメモリセルＭＣ１２～ＭＣｍｎの各々に格納されたデータ値が書き換えられないようにすることができる。
　さらに、リセット動作の完了後と同様に、セット動作が完了すると、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１～ＤＢＳｎ，ＤＳＳ１～ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１～ＣＢＳｎ，ＣＳＳ１～ＣＳＳｎを非活性化させる。これにより、ビット線ＢＬ１～ＢＬｎおよびソース線ＳＬ１～ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。
　　　《読み出し動作》
　ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１に活性化電圧ＶＨを供給してメモリセルＭＣ１１の選択トランジスタＴＳをオン状態にする。ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１を非活性化させ、ディスチャージ制御信号ＤＳＳ１を活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１を活性化させ、カラム制御信号ＣＳＳ１を非活性化させる。したがって、メモリセルＭＣ１１に接続されたビット線ＢＬ１に対応するディスチャージ・トランジスタＤＢ１，カラム・トランジスタＣＢ１，およびメモリセルＭＣ１１に接続されたソース線ＳＬ１に対応するディスチャージ・トランジスタＤＳ１，カラム・トランジスタＣＳ１の各々のオン／オフは、次のようになる。
　　ディスチャージ・トランジスタＤＢ１：オフ状態
　　ディスチャージ・トランジスタＤＳ１：オン状態
　　　　　　カラム・トランジスタＣＢ１：オン状態
　　　　　　カラム・トランジスタＣＳ１：オフ状態
　このように、ディスチャージ・トランジスタＤＳ１およびカラム・トランジスタＣＢ１がオン状態となることにより、図１０のように、ビット線ＢＬ１がセンスアンプ１７に接続され、ソース線ＳＬ１が基準ノードに接続される。また、センスアンプ１７は、読み出し電圧Ｖｒｅａｄを供給する。したがって、ビット線ＢＬ１には、読み出し電圧Ｖｒｅａｄが印加され、ソース線ＳＬ１には、基準電圧ＶＳＳが印加されることになる。その結果、ビット線ＢＬ１には、メモリセルＭＣ１１に格納されたデータ値に応じたメモリセル電流（ここでは、抵抗変化型素子ＲＲの抵抗状態に応じたメモリセル電流）が発生し、センスアンプ１７は、メモリセル電流の電流値に基づいてメモリセルＭＣ１１に格納されたデータ値を判定する。例えば、センスアンプ１７は、ビット線ＢＬ１に発生したメモリセル電流の電流値が基準値よりも高い場合には、メモリセルＭＣ１１に格納されたデータ値が“１”であると判定し、ビット線ＢＬ１に発生したメモリセル電流の電流値が基準値よりも低い場合には、メモリセルＭＣ１１に格納されたデータ値が“０”であると判定する。また、ディスチャージ・トランジスタＤＢ１およびカラム・トランジスタＣＳ１をオフ状態にすることにより、センスアンプ１７と基準ノードとの短絡を防止できる。
　また、リセット動作およびセット動作の場合と同様に、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ２～ＤＢＳｎ，ＤＳＳ２～ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ２～ＣＢＳｎ，ＣＳＳ２～ＣＳＳｎを非活性化させる。その結果、図１１のように、メモリセルＭＣ１１に接続されていないビット線ＢＬ２～ＢＬｎおよびソース線ＳＬ２～ＳＬｎには、基準電圧ＶＳＳが印加されることになる。そのため、ワード線ＷＬ１に接続されたｎ－１個のメモリセルＭＣ１２～ＭＣ１ｎでは、選択トランジスタＴＳがオン状態となるが抵抗変化型素子ＲＲの両端は同電圧となるので、メモリセルＭＣ１２～ＭＣ１ｎの各々に格納されたデータ値に応じたメモリセル電流は発生しない。このように、読み出し動作の対象ではないメモリセルＭＣ１２～ＭＣｍｎの各々に格納されたデータ値に応じたメモリセル電流が発生しないようにすることができる。
　さらに、リセット動作の完了後およびセット動作の完了後と同様に、読み出し動作が完了すると、ディスチャージ・デコーダ／ドライバ１１は、ディスチャージ制御信号ＤＢＳ１～ＤＢＳｎ，ＤＳＳ１～ＤＳＳｎを活性化させ、カラム・デコーダ／ドライバ１２は、カラム制御信号ＣＢＳ１～ＣＢＳｎ，ＣＳＳ１～ＣＳＳｎを非活性化させる。これにより、ビット線ＢＬ１～ＢＬｎおよびソース線ＳＬ１～ＳＬｎの各々には、基準電圧ＶＳＳが印加されることになる。
　　〔複数ビット同時処理動作〕
　図１に示した不揮発性半導体記憶装置は、メモリブロック毎にリセット動作，セット動作，および読み出し動作を実行できる。すなわち、この不揮発性半導体記憶装置は、ｐ個のメモリブロック１８１～１８ｐの各々に対して同時に処理動作（リセット動作，セット動作，および読み出し動作）を実行可能である。
　次に、図１２および図１３を参照して、図１に示した不揮発性半導体記憶装置による複数ビット同時処理動作について説明する。なお、図１２および図１３では、図示の簡略化のために、不揮発性半導体記憶装置による処理動作の対象となるメモリセルＭＣ１１，ワード線ＷＬ１，ビット線ＢＬ１，およびソース線ＳＬ１のみを図示し、カラムゲート回路１５およびセンスアンプ１７の図示を省略している。
　　　《複数ビット同時リセット動作》
　図１２は、図１に示した不揮発性半導体記憶装置においてメモリブロック１８１～１８ｐの各々に含まれるメモリセルＭＣ１１に対してリセット動作を同時に実行する場合を示している。この場合、ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１を活性化させる（ワード線ＷＬ１に活性化電圧ＶＨを供給する）。また、メモリブロック１８１～１８ｐの各々では、ビット線ＢＬ１およびソース線ＳＬ１が基準ノードおよびライトドライバ１６にそれぞれ接続され、ライトドライバ１６が書き換え電圧Ｖｗｒｉｔｅを供給する。したがって、メモリブロック１８１～１８ｐの各々において、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられる。
　　　《１ビットのみリセット動作》
　図１３は、図１に示した不揮発性半導体記憶装置においてメモリブロック１８１に含まれるメモリセルＭＣ１１に対してリセット動作を実行する一方でメモリブロック１８２～１８ｐの各々に含まれるメモリセルＭＣ１１に対して書き換え動作（リセット動作，セット動作）を実行しない場合を示している。この場合、ワード線・デコーダ／ドライバ１０は、ワード線ＷＬ１を活性化させる（ワード線ＷＬ１に活性化電圧ＶＨを供給する）。また、メモリブロック１８１～１８ｐの各々では、ビット線ＢＬ１およびソース線ＳＬ１が基準ノードおよびライトドライバ１６にそれぞれ接続される。また、メモリブロック１８１では、ライトドライバ１６は、書き換え電圧Ｖｗｒｉｔｅを供給する。一方、メモリブロック１８２～１８ｐの各々では、ライトドライバ１６は、基準電圧ＶＳＳを供給する。すなわち、図１４のように、リセット動作の対象となるメモリブロック１８１では、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅが印加されることになるが、書き換え動作の対象ではないメモリブロック１８２～１８ｐでは、ソース線ＳＬ１には基準電圧ＶＳＳが印加されたままである。したがって、メモリブロック１８１では、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられるが、メモリブロック１８２～１８ｐの各々では、メモリセルＭＣ１１に格納されたデータ値は書き換えられない。
　　〔比較例〕
　ここで、図１５および図１６を参照して、図１に示した不揮発性半導体記憶装置の比較例（１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている不揮発性半導体記憶装置）について説明する。なお、図１５および図１６では、図示の簡略化のために、複数本のワード線および複数本のソース線のうちワード線ＷＬ１およびソース線ＳＬ１のみを図示している。また、ｐ個のメモリブロック９５１～９５ｐの各々において、複数本のビット線のうちビット線ＢＬ１のみを図示し、メモリセルアレイ９３に含まれる複数個のメモリセルのうちメモリセルＭＣ１１（ワード線ＷＬ１，ソース線ＳＬ１，およびビット線ＢＬ１に接続されたメモリセル）のみを図示している。さらに、メモリブロック９５１～９５ｐの各々において、カラムゲート回路およびセンスアンプの図示を省略している。
　図１５および図１６に示した不揮発性半導体記憶装置では、ワード線ドライバ９０は、複数本のワード線に活性化電圧ＶＨを選択的に供給する。ソースドライバ９１は、複数本のソース線に対して書き換え動作に必要な電圧（書き換え電圧Ｖｗｒｉｔｅ，接地電圧ＶＳＳ）を選択的に供給する。ｐ個のメモリブロック９５１～９５ｐの各々は、メモリセルアレイ９３と、複数本のビット線と、カラムゲート回路と、ライトドライバ９４と、センスアンプとを含む。
　メモリセルアレイ９３は、行列状に配列された複数個のメモリセルを含む。複数本のワード線および複数本のソース線は、それぞれ、メモリセルアレイ９３の複数個のメモリセル行にそれぞれ対応する。複数本のビット線は、それぞれ、メモリセルアレイ９３の複数個のメモリセル列に対応する。すなわち、複数本のソース線および複数本のワード線は、行方向に沿ってそれぞれ平行に配置され、複数本のビット線は、列方向に沿ってそれぞれ平行に配置されている。また、１本のワード線に共通に接続された複数個のメモリセルに対して１本のソース線が共通に接続されている。例えば、第１行目のワード線ＷＬ１に接続された複数個のメモリセル（ここでは、第１行第１列のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１のみを図示している）には第１行目のソース線ＳＬ１が共通に接続されている。さらに、１本のワード線に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されている。例えば、第１列目の複数個のメモリセル（ここでは、メモリセルＭＣ１１のみを図示している）には第１列目のビット線ＢＬ１が共通に接続されている。
　カラムゲート回路は、複数本のビット線のうちいずれか１本のビット線をライトドライバ９４（または、センスアンプ）に接続する。ライトドライバ９４は、書き換え動作に必要な電圧（書き換え電圧Ｖｗｒｉｔｅ，接地電圧ＶＳＳ）を選択的に供給する。
　　　《複数ビット同時リセット動作》
　図１５に示した不揮発性半導体記憶装置においてメモリブロック９５１～９５ｐの各々に含まれるメモリセルＭＣ１１に対してリセット動作を同時に実行する場合、ワード線ドライバ９０は、ワード線ＷＬ１に活性化電圧ＶＨ（例えば、１．８Ｖ）を供給し、ソースドライバ９１は、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅ（例えば、１．８Ｖ）を供給する。また、メモリブロック９５１～９５ｐの各々では、ライトドライバ９４は、基準電圧ＶＳＳ（例えば、０Ｖ）を供給する。これにより、メモリブロック９５１～９５ｐの各々において、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられる。
　　　《１ビットのみリセット動作》
　また、図１６に示した不揮発性半導体記憶装置においてメモリブロック９５１に含まれるメモリセルＭＣ１１に対してリセット動作を実行する一方でメモリブロック９５２～９５ｐの各々に含まれるメモリセルＭＣ１１に対して書き換え動作（リセット動作，セット動作）を実行しない場合、ワード線ドライバ９０は、ワード線ＷＬ１に活性化電圧ＶＨを供給し、ソースドライバ９１は、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅを供給する。また、メモリブロック９５１では、ライトドライバ９４は、基準電圧ＶＳＳを供給する。一方、メモリブロック９５２～９５ｐの各々では、ライトドライバ９４は、書き換え電圧Ｖｗｒｉｔｅを供給する。これにより、メモリブロック９５１では、メモリセルＭＣ１１に格納されたデータ値が“１”から“０”に書き換えられるが、メモリブロック９５２～９５ｐの各々では、メモリセルＭＣ１１に格納されたデータ値は書き換えられない。
　なお、図１７のように、ワード線ＷＬ１に活性化電圧ＶＨが供給される前に、ソースドライバ９１が、ソース線ＳＬ１に書き換え電圧Ｖｗｒｉｔｅをプリチャージし、メモリブロック９５１～９５ｐの各々に含まれるライトドライバ９４が、ビット線ＢＬ１に書き換え電圧Ｖｗｒｉｔｅをプリチャージし、ワード線ＷＬ１に活性化電圧ＶＨが供給された後に、リセット動作の対象となるメモリブロック９５１に含まれるライトドライバ９４が、ビット線ＢＬ１に供給する電圧を書き換え電圧Ｖｗｒｉｔｅから接地電圧ＶＳＳに切り替えることになる。これは、書き換え動作の対象ではないメモリブロック９５２～９５ｐにおいてソース線ＳＬ１とビット線ＢＬ１との間に電圧差が生じないようにするためである。
　　〔比較例についての説明〕
　しかしながら、図１５および図１６に示した不揮発性半導体記憶装置では、１本のワード線ＷＬ１に共通に接続された複数個のメモリセル（図１５および図１６では、メモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１のみを図示している）に対して１本のソース線ＳＬ１が共通に接続されているので、１本のワード線ＷＬ１が活性化された場合、そのワード線ＷＬ１に共通に接続された複数個のメモリセルが同時に選択され、１本のソース線ＳＬ１を介してそれらの複数個のメモリセルの各々に書き換え電圧Ｖｗｒｉｔｅが供給されることになる。そのため、ソース線ＳＬ１の寄生抵抗ＰＲやソースドライバ９１における電圧降下によってソース線ＳＬ１の電圧が低下し、その結果、書き換え特性（書き換え動作の正確さなど）が劣化してしまうことになる。この書き換え特性の劣化は、１本のソース線ＳＬ１によって電圧を伝達すべきメモリセルの個数が多くなるほど、顕著になる。このような書き換え特性の劣化を抑制するためには、ソース線の寄生抵抗における電圧降下が小さくなるようにソース線の配線幅を広くすることが考えられるが、メモリセルアレイ９３の回路面積が増加することになるので好ましくない。また、ソースドライバ９１のトランジスタサイズを大きくすることも考えられるが、ソースドライバ９１の回路面積が増加することになるので好ましくない。
　特に、図１５のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１に対してリセット動作を同時に実行する場合、ソースドライバ９１から物理的に遠くなるほど、ソース線ＳＬ１の電圧低下が大きくなるので、書き換え特性の劣化が顕著になる。そのため、書き換え動作の対象となる複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１の間で書き換え特性がばらついてしまう。
　また、図１６のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合、書き換え動作の対象ではないメモリセルにおいてソース線ＳＬ１とビット線ＢＬ１との間に電圧差が生じないようにするために、プリチャージ動作が必要となる。したがって、書き換え時間の短縮および消費電力の低減を実現することが困難である。
　さらに、図１５および図１６に示した不揮発性半導体記憶装置では、１本のソース線ＳＬ１に共通に接続された複数個のメモリセルに対して複数本のビット線がそれぞれ独立して接続されているので、ソースドライバ９１（ソース線を駆動するためのドライバ）とライトドライバ９４（ビット線を駆動するためのドライバ）とを別々に設けなければならない。そのため、不揮発性半導体記憶装置の回路面積の削減が困難である。
　　〔本実施形態についての説明〕
　一方、図１に示した不揮発性半導体記憶装置では、１本のワード線ＷＬ１に接続されたｎ個のメモリセルＭＣ１１，ＭＣ１２，…，ＭＣ１ｎに対してｎ本のビット線ＢＬ１，ＢＬ２，…，ＢＬｎおよびｎ本のソース線ＳＬ１，ＳＬ２，…，ＳＬｎがそれぞれ独立して接続されているので、１本のワード線ＷＬ１が活性化された場合、ソース線ＳＬ１～ＳＬｎの各々について、そのソース線に共通に接続された複数個のメモリセルのうち１個のメモリセルのみが選択され、そのソース線（１本のソース線）を介してその１個のメモリセルに電圧が伝達されることになる。例えば、１本のソース線ＳＬ１に共通に接続されたｍ個のメモリセルＭＣ１１～ＭＣｍ１のうち１個のメモリセルＭＣ１１のみが選択される。このように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルに対して１本のソース線ＳＬ１が共通に接続されている場合よりも、１本のソース線によって電圧を伝達すべきメモリセルの個数が少ないので、ソース線の寄生抵抗における電圧降下に起因するソース線の電圧低下を抑制でき、その結果、書き換え特性の劣化を抑制できる。
　また、図１２のように、１本のワード線ＷＬに共通に接続された複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１に対して同時にリセット動作を同時に実行する場合、メモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１の各々には、そのメモリセルＭＣ１１に対応する１本のソース線ＳＬ１によって電圧が伝達される。そのため、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルに対して１本のソース線ＳＬ１が共通に接続されている場合よりも、書き換え動作の対象となる複数個のメモリセルＭＣ１１，ＭＣ１１，…，ＭＣ１１の間における書き換え特性のばらつきを抑制できる。これにより、書き換え動作の対象として同時に選択されるメモリセルの個数（すなわち、１回の書き換え動作で書き換えることができるデータ値の個数）を増加させることができるので、書き換え時間を短縮できる。
　さらに、図１３のように、１本のワード線ＷＬ１に共通に接続された複数個のメモリセルの中に書き換え動作の対象となるメモリセルと書き換え動作の対象ではないメモリセルとが混在している場合であっても、プリチャージ動作を実行しなくても良いので、プリチャージ動作に要する時間と消費電力を削減できる。したがって、書き換え時間の短縮および消費電力の低減を実現できる。
　また、図１に示した不揮発性半導体記憶装置では、１本のソース線（例えば，ソース線ＳＬ１）に共通に接続されたｍ個のメモリセルに対して１本のビット線（例えば、ビット線ＢＬ１）が共通に接続され、ディスチャージ回路１４がそれらのソース線およびビット線の一方を基準ノードに接続するとともにカラムゲート回路１５がそれらのソース線およびビット線の他方をライトドライバ１６に接続することによって書き換え動作が実行される。そのため、ソース線ＳＬ１～ＳＬｎの各々に対してソースドライバを設けなくても良いので、不揮発性半導体記憶装置の回路規模を削減できる。
　（その他の実施形態）
　また、本発明は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変更などを加えたものに対しても有効である。
　　〔抵抗変化型素子の種類〕
　例えば、抵抗変化型素子ＲＲは、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して負となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加された場合に抵抗変化型素子ＲＲの抵抗状態が「低抵抗状態」から「高抵抗状態」に変化し、抵抗変化型素子ＲＲの上部電極３９が下部電極３７に対して正となるように抵抗変化型素子ＲＲの上部電極３９と下部電極３７との間に閾値電圧よりも高いパルス電圧が印加された場合に抵抗変化型素子ＲＲの抵抗状態が「高抵抗状態」から「低抵抗状態」へ変化するものであっても良い。
　　〔書き換え電圧，基準電圧，読み出し電圧〕
　なお、書き換え電圧Ｖｗｒｉｔｅは、正電圧でも負電圧でも良い。基準電圧ＶＳＳは、接地電圧（０Ｖ）でなくても良く、正電圧でも負電圧でも良い。すなわち、書き換え電圧Ｖｗｒｉｔｅと基準電圧ＶＳＳの電圧差が閾値電圧（抵抗変化型素子ＲＲの抵抗状態を変化させることができる最小電圧）よりも大きければ良い。また、読み出し電圧Ｖｒｅａｄは、正電圧でも負電圧でも良い。すなわち、読み出し電圧Ｖｒｅａｄと基準電圧ＶＳＳとの電圧差が閾値電圧よりも小さければ良い。
　　〔不揮発性半導体記憶装置の種類〕
　また、不揮発性半導体記憶装置は、ＲｅＲＡＭ（Resistance Random Access Memory）に限らず、ＦｅＲＡＭ（Ferroelectric Random Access Memory），ＭＲＡＭ（Magnetoresistive Random Access Memory），およびＰＲＡＭ（Phase change Random Access Memory）のいずれかであっても良い。すなわち、メモリセルＭＣ１１～ＭＣｍｎの各々は、抵抗変化型素子ＲＲに代えて、強誘電体型素子，磁気抵抗変化型素子，相変化型素子のいずれかを含んでいても良い。このように、メモリセルＭＣ１１～ＭＣｍｎの各々は、メモリ素子の両端の電圧差が所定の閾値電圧よりも高くなるとそのメモリ素子に格納されたデータ値を変化させるようなメモリ素子を含んでいても良い。
　以上説明したように、上述の不揮発性半導体記憶装置は、書き換え特性の劣化を抑制できるとともに書き換え時間の短縮，消費電力の低減，および回路規模の削減を実現できるので、携帯電話，携帯音楽プレーヤー，デジタルカメラなどの電子機器に好適である。
１０　　ワード線・デコーダ／ドライバ（ワード線駆動回路）
１１　　ディスチャージ・デコーダ／ドライバ（第１の選択制御回路）
１２　　カラム・デコーダ／ドライバ（第２の選択制御回路）
１３　　メモリセルアレイ
１４　　ディスチャージ回路（第１の選択回路）
１５　　カラムゲート回路（第２の選択回路）
１６　　ライトドライバ
１７　　センスアンプ
１８１～１８ｐ　　メモリブロック
ＭＣ１１～ＭＣｍｎ　　メモリセル
ＷＬ１～ＷＬｍ　　ワード線
ＢＬ１～ＢＬｎ　　ビット線
ＳＬ１～ＳＬｎ　　ソース線
ＤＢ１～ＤＢｎ　　ディスチャージ・トランジスタ（第１のスイッチング素子）
ＤＳ１～ＤＳｎ　　ディスチャージ・トランジスタ（第２のスイッチング素子）
ＣＢ１～ＣＢｎ　　カラム・トランジスタ（第３のスイッチング素子）
ＣＳ１～ＣＳｎ　　カラム・トランジスタ（第４のスイッチング素子）
ＴＳ　　選択トランジスタ
ＲＲ　　抵抗変化型素子

Claims (16)

  1. 　ｍ行ｎ列（ｍ，ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、
    　前記ｍ×ｎ個のメモリセルのメモリセル行毎にそれぞれｎ個のメモリセルに接続されるｍ本のワード線と、
    　前記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、
    　前記ｍ本のワード線を選択的に活性化させるワード線駆動回路と、
    　書き換え電圧を供給するライトドライバと、
    　基準電圧が印加される基準ノードと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、前記基準ノードと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、
    　前記ライトドライバと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、前記ライトドライバと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを備える
    ことを特徴とする不揮発性半導体記憶装置。
  2. 　請求項１において、
    　前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第１の値から第２の値に書き換える書き換え動作の場合に、
    　前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第１のスイッチング素子は、オン状態となり、
    　前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第２のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第３のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第４のスイッチング素子は、オン状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  3. 　請求項２において、
    　前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ－１個の第１のスイッチング素子は、オン状態となり、
    　前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ－１個の第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ－１個の第３のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ－１個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  4. 　請求項１において、
    　前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を第２の値から第１の値に書き換える書き換え動作の場合に、
    　前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、
    　前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  5. 　請求項４において、
    　前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ－１個の第１のスイッチング素子は、オン状態となり、
    　前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ－１個の第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ－１個の第３のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ－１個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  6. 　請求項２～５のいずれか１項において、
    　前記書き換え動作が完了した後に、
    　前記ｎ個の第１のスイッチング素子は、オン状態となり、
    　前記ｎ個の第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  7. 　請求項１～６のいずれか１項において、
    　センスアンプ回路をさらに備え、
    　前記ｎ個の第３のスイッチング素子の一端は、前記ライトドライバおよび前記センスアンプに接続され、前記ｎ個の第３のスイッチング素子の他端は、前記ｎ個のビット線にそれぞれ接続され、
    　前記ｎ個の第４のスイッチング素子の一端は、前記ライトドライバおよび前記センスアンプに接続され、前記ｎ個の第４のスイッチング素子の他端は、前記ｎ個のソース線にそれぞれ接続され、
    　前記ライトドライバは、前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を書き換える書き換え動作の場合に、前記書き換え電圧を供給し、
    　前記センスアンプは、前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、読み出し電圧を供給する
    ことを特徴とする不揮発性半導体記憶装置。
  8. 　請求項７において、
    　前記ｍ×ｎ個のメモリセルのうちいずれか１つのメモリセルに格納されたデータ値を読み出す読み出し動作の場合に、
    　前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第１のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応する第３のスイッチング素子は、オン状態となり、
    　前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応する第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  9. 　請求項８において、
    　前記ｎ個の第１のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ－１個の第１のスイッチング素子は、オン状態となり、
    　前記ｎ個の第２のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ－１個の第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子のうち当該メモリセルに接続されたビット線に対応しないｎ－１個の第３のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第４のスイッチング素子のうち当該メモリセルに接続されたソース線に対応しないｎ－１個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  10. 　請求項７～９のいずれか１項において、
    　前記読み出し動作が完了した後に、
    　前記ｎ個の第１のスイッチング素子は、オン状態となり、
    　前記ｎ個の第２のスイッチング素子は、オン状態となり、
    　前記ｎ個の第３のスイッチング素子は、オフ状態となり、
    　前記ｎ個の第４のスイッチング素子は、オフ状態となる
    ことを特徴とする不揮発性半導体記憶装置。
  11. 　請求項１～１０のいずれか１項において、
    　前記ｍ×ｎ個のメモリセルの各々は、
    　　当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    　　当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続されたメモリ素子とを含み、
    　前記メモリ素子は、当該メモリ素子の両端に所定の閾値電圧よりも高いパルス電圧が印加されると、当該メモリ素子に格納されたデータ値を変化させるものであり、
    　前記書き換え電圧と前記基準電圧との電圧差は、前記閾値電圧よりも大きい
    ことを特徴とする不揮発性半導体記憶装置。
  12. 　請求項１～１０のいずれか１項において、
    　前記ｍ×ｎ個のメモリセルの各々は、
    　　当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    　　当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された抵抗変化型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  13. 　請求項１～１０のいずれか１項において、
    　前記ｍ×ｎ個のメモリセルの各々は、
    　　当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    　　当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された強誘電体型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  14. 　請求項１～１０のいずれか１項において、
    　前記ｍ×ｎ個のメモリセルの各々は、
    　　当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    　　当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された磁気抵抗変化型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  15. 　請求項１～１０のいずれか１項において、
    　前記ｍ×ｎ個のメモリセルの各々は、
    　　当該メモリセルに対応するワード線に接続されたゲートを有する選択トランジスタと、
    　　当該メモリセルに対応するビット線およびソース線の間に前記選択トランジスタとともに直列に接続された相変化型素子とを含む
    ことを特徴とする不揮発性半導体記憶装置。
  16. 　複数個のメモリブロックと、
    　ｍ本（ｍは、２以上の整数）のワード線と、
    　ワード線駆動回路と、
    　第１および第２の選択制御回路とを備え、
    　前記複数個のメモリブロックの各々は、
    　　ｍ行ｎ列（ｎは、２以上の整数）の行列状に配列されるｍ×ｎ個のメモリセルと、
    　　前記ｍ×ｎ個のメモリセルのメモリセル列毎にそれぞれｍ個のメモリセルに接続されるｎ本のビット線およびｎ本のソース線と、
    　　書き換え電圧を供給するライトドライバと、
    　　基準電圧が印加される基準ノードと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第１のスイッチング素子と、前記基準ノードと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第２のスイッチング素子とを含む第１の選択回路と、
    　　前記ライトドライバと前記ｎ本のビット線との接続状態をそれぞれ切り替えるｎ個の第３のスイッチング素子と、前記ライトドライバと前記ｎ本のソース線との接続状態をそれぞれ切り替えるｎ個の第４のスイッチング素子とを含む第２の選択回路とを含み、
    　前記ｍ本のワード線は、それぞれ、前記複数個のメモリブロックの各々において前記ｍ×ｎ個のメモリセルのｍ個のメモリセル行に対応し、当該ワード線に対応するメモリセル行に含まれるｎ個のメモリセルに接続され、
    　前記ワード線駆動回路は、前記ｍ本のワード線を選択的に活性化させ、
    　前記第１の選択制御回路は、前記複数個のメモリブロックの各々において前記第１の選択回路に含まれるｎ個の第１のスイッチング素子およびｎ個の第２のスイッチング素子を制御し、
    　前記第２の選択制御回路は、前記複数個のメモリブロックの各々において前記第２の選択回路に含まれるｎ個の第３のスイッチング素子およびｎ個の第４のスイッチング素子を制御する
    ことを特徴とする不揮発性半導体記憶装置。
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