KR102480013B1 - 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법 - Google Patents

누설 전류를 보상하는 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

메모리 장치가 개시된다. 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 독출 동작 시에 선택 메모리 셀에 연결된 선택 워드 라인을 프리차지하고, 선택 메모리 셀에 연결된 선택 비트 라인을 프리차지하는 제어 로직을 포함하고, 제어 로직은 선택 워드 라인을 제1 전압으로 프리차지 할 때, 비선택 워드 라인들 중 제1 비선택 워드 라인을 제2 전압으로 프리차지하고, 제1 전압 및 상기 제2 전압은 극성이 서로 반대이다.

Description

누설 전류를 보상하는 메모리 장치 및 이의 동작 방법{MEMORY DEVICE FOR COMPENSATING LEAKAGE CURRENT AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 자세하게는 독출 동작(read operation) 모드에서, 누설 전류를 보상하기 위한 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법에 관한 것이다.
불휘발성 메모리 장치로서, PRAM(Phase change RAM), RRAM(Resistive RAM), MRAM(Magnetic RAM) 등과 같은 저항성 메모리들이 알려져 있다. 저항성 메모리들은 저항 상태의 변화에 의해 데이터를 저장하는 가변 저항 소자를 메모리 셀로서 이용하고 있다. 저항성 메모리들을 구성하는 물질들의 공통점은 전류 또는 전압의 크기 및/또는 방향에 따라서 그 저항값이 가변되며, 전류 또는 전압이 차단되어도 그 저항값을 그대로 유지하는 불휘발성 특성을 가진다는 것이다.
메모리 장치의 성능을 향상시키기 위한 중요한 과제들 중 하나는 메모리 장치의 독출 동작의 성능을 향상시킴으로써 독출 동작의 신뢰성을 향상시키는 것이다. 메모리 장치의 독출 동작의 성능을 향상시키기 위한 다양한 방안들이 요구되고 있다.
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 독출 에러를 줄임으로써 독출 동작의 신뢰성을 향상시킬 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 독출 동작 시에 선택 메모리 셀에 연결된 선택 워드 라인을 프리차지하고, 선택 메모리 셀에 연결된 선택 비트 라인을 프리차지하는 제어 로직을 포함하고, 제어 로직은 선택 워드 라인을 제1 전압으로 프리차지 할 때, 비선택 워드 라인들 중 제1 비선택 워드 라인을 제2 전압으로 프리차지하고, 제1 전압 및 상기 제2 전압은 극성이 서로 반대일 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 복수의 워드 라인들에 제공되는 전압을 제어하는 제어 로직을 포함하고, 제어 로직은 복수의 메모리 셀들 중 선택 메모리 셀과 연결된 선택 워드 라인에 제1 전압을 제공할 때 비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인에 제2 전압을 제공하고, 선택 워드 라인을 플로팅할 때 적어도 하나의 제1 비선택 워드 라인을 플로팅하고, 제1 전압 및 상기 제2 전압은 극성이 서로 반대일 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법은, 복수의 메모리 셀들 중 선택된 메모리 셀에 연결된 선택 워드 라인을 제1 전압으로 프리차지하는 단계, 비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인을 제2 전압으로 프리차지하는 단계, 선택 워드 라인을 제1 전압에서 플로팅하는 단계, 및 적어도 하나의 비선택 워드 라인을 제2 전압에서 플로팅하는 단계를 포함하고, 선택 워드 라인을 프리차지하는 단계 및 상기 적어도 하나의 제1 비선택 워드 라인을 프리차지하는 단계는 서로 병렬적으로 수행되고, 제1 전압 및 상기 제2 전압은 극성이 서로 반대일 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치는, 적어도 하나의 비선택 워드 라인에도 일정 전압을 인가함으로써, 선택 워드 라인과 연결된 비선택 메모리 셀에 흐르는 누설 전류에 의해 선택 워드 라인의 전압이 상승하는 것을 방지할 수 있다. 따라서, 메모리 장치는 누설 전류에 의한 오차를 보상함으로써 독출 에러를 줄일 수 있고 독출 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2은 도 1의 메모리 셀 어레이의 예시적 실시 예를 나타내는 회로도이다.
도 3a 및 도 3b는 도 2의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 4는 본 개시의 예시적 실시예에 따른 저항성 메모리 셀의 전류-전압 특성 그래프 및 결정질 상태의 메모리 셀에 흐르는 전류 그래프를 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 순서도이다.
도 6a는 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이며, 도 6b는 비교 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드에서의 전압 그래프를 나타낸다.
도 8 및 도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다.
도 10a 및 도 10b은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다.
도 12a 및 도 12b은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 도 2는 도 1의 메모리 셀 어레이의 예시적 실시 예를 나타내는 회로도이다. 도 2에서는 제3 워드 라인(WL2)과 연결되는 감지 증폭기(SA) 만이 도시되었으나, 제3 워드 라인(WL2) 이외의 워드 라인들도 각각 감지 증폭기가 연결될 수 있다.
도 1 및 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 독출/기입 회로(120), 제어 로직(130), 기준 신호 발생 회로(140), 전압 발생 회로(150), 로우 디코더(160) 및 칼럼 디코더(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 워드 라인들(WLs)이고, 복수의 제2 신호 라인들은 비트 라인들(BLs)일 수 있다. 또는 일 실시예에서, 복수의 제1 신호 라인들은 비트 라인들(BLs)이고, 복수의 제2 신호 라인들은 워드 라인들(WLs)일 수 있다. 복수의 워드 라인들(WLs) 및 비트 라인들(BLs)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 선택 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입 동작이나 독출 동작이 수행되는 것이 방지될 수 있다.
메모리 셀 어레이(110)는 복수개의 메모리 타일들을 포함할 수 있으며, 도 2는 하나의 메모리 타일(TILE)을 나타낼 수 있다. 메모리 타일(TILE)은 복수의 워드 라인들(WL0~WLm), 복수의 비트 라인들(BL0~BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WLs)의 개수, 비트 라인들(BLs)의 개수 및 메모리 셀들(MC)의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL0∼BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL0∼WLm) 중 하나의 사이에 연결 될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL0∼BLm) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL0∼WLm) 중 하나의 사이에 연결될 수 있다. 본 도면에서는, 하나의 메모리 타일(TILE)을 구성하는 복수의 비트 라인들(BL0∼BLm)의 수와 복수의 워드 라인들(WL0∼WLm)의 수가 동일한 것으로 도시하였으나, 본 개시는 이에 한정되지 않으며 상이할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL0∼WLm) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 양방향 다이오드일 수 있다.
또한, 본 명세서에서, 선택 메모리 셀(MC_sel)은 복수의 메모리 셀들 중 기입, 독출 및/또는 소거 동작 등이 수행되는 메모리 셀을 의미할 수 있다. 또한 본 명세서에서, 비선택 메모리 셀은, 메모리 셀들 중 선택 메모리 셀 이외의 메모리 셀을 의미할 수 있다. 또한 본 명세서에서, 선택 워드 라인(WL2)은 복수의 워드 라인들 중 선택 메모리 셀이 연결된 워드 라인을 의미할 수 있고, 선택 비트 라인(BL2)은 복수의 비트 라인들 중 선택 메모리 셀이 연결된 비트 라인을 의미할 수 있다. 비선택 워드 라인은 복수의 워드 라인들 중 선택 메모리 셀이 연결되지 않은 워드 라인을 의미할 수 있고, 비선택 비트라인은 복수의 비트 라인들 중 선택 메모리 셀이 연결되지 않은 비트 라인을 의미할 수 있다.
메모리 장치(100)에는 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WLs)을 선택하기 위한 로우 어드레스(RA)와 메모리 셀 어레이(110)의 비트 라인들(BLs)을 선택하기 위한 칼럼 어드레스(CA)를 포함할 수 있다.
로우 디코더(160)는 제어 로직(130)으로부터 제공되는 로우 어드레스(RA)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(170)는 제어 로직(130)으로부터 제공되는 칼럼 어드레스(CA)에 응답하여 비트 라인 선택 동작을 수행할 수 있다. 예를 들어, 로우 디코더(160)는 워드 라인 선택 동작을 수행하기 위한 선택 트랜지스터(TX)를 포함할 수 있고, 선택 신호(VX)에 따라 워드 라인(WL2)과 센싱 노드(S0)를 연결할 수 있다. 워드 라인(WL2)과 감지 증폭기(SA) 사이에는 기생 커패시터들(Cwl, Cdl)이 형성될 수 있다.
일 실시예에서, 로우 디코더(160) 및 칼럼 디코더(170)는 선택된 선택 메모리 셀에 대한 독출 동작을 수행하기 위하여, 선택 메모리 셀에 연결되는 선택 워드 라인 및 선택 비트 라인에 독출 전압(Vread)을 인가할 수 있다. 독출 동작에 대한 예시적 설명은 도 5 등에서 후술하겠다.
독출/기입 회로(120)는 메모리 셀 어레이(110)의 제1 신호 라인들 및/또는 제2 신호 라인들에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예를 들어, 독출/기입 회로(120)는 워드 라인들(WLs)을 통하여 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 독출/기입 회로(120)는 감지 증폭기, 및 라이트 드라이버를 포함할 수 있다.
도 1에서는 독출/기입 회로(120)가 메모리 셀 어레이(110)와 워드 라인들(WLs)을 통해 연결되는 실시 예를 도시한다. 하지만, 구현에 따라 독출/기입 회로(120)는 메모리 셀 어레이(110)와 비트 라인들(BLs)을 통해 연결될 수도 있다. 이 경우, 독출/기입 회로(120)와 연결된 신호 라인들이 워드 라인들(WLs)이 아닌 비트 라인들(BLs)이라는 점을 제외하고, 본 개시에 따른 기술적 사상이 동일하게 적용될 수 있다.
본 명세서에서, 제어 로직(130)이 독출/기입 회로(120)를 통해 데이터를 독출하는 동작을 수행하는 경우, 메모리 장치(100)가 독출 동작 모드 하에 있다고 지칭할 수 있다. 독출 동작 모드는 워드 라인 프리차지(precharge) 구간, 비트 라인 프리차지 구간 및 차지 셰어 구간을 포함할 수 있다.
독출/기입 회로(120)는 감지 증폭기(SA)를 포함할 수 있다. 감지 증폭기(SA)는, 독출 동작 모드에서, 선택 메모리 셀이 연결된 선택 워드 라인(WL2)의 전압과 기준 전압(Vref) 사이의 전압 차이 값을 증폭하여 센스앰프 출력 값(SA_out)을 출력할 수 있다. 일 실시 예에서, 독출 동작 모드 내에서 선택 워드 라인(WL2)과 센싱 노드(N0)의 전하가 공유되는 차지 셰어 구간에서, 감지 증폭기(SA)는 전하가 공유된 뒤의 제 센싱 노드(N0)의 전압과 기준 전압(Vref) 사이의 전압 차이 값을 증폭하여 센스앰프 출력 값(SA_out)을 출력할 수 있다.
전압 발생 회로(150)는 기입 동작에 이용되는 기입 전압(Vwrite)을 생성하고, 독출 동작에 이용되는 독출 전압(Vread)을 생성할 수 있다. 일 실시예에서, 독출 전압(Vread)은 독출 동작 모드의 워드 라인 프리차지 구간에서 선택 워드 라인에 인가되는 제1 전압 및 적어도 하나의 비선택 워드 라인에 인가되는 제2 전압을 포함할 수 있다. 기준 신호 발생 회로(140)는 데이터 독출 동작에 관련된 각종 기준 신호들로서, 기준 전압(Vref) 및 기준 전류(Iref)를 생성할 수 있다.
제어 로직(130)은 메모리 장치(100)의 외부(예를 들어, 메모리 컨트롤러)로부터 수신된 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(110)에 데이터를 기입하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 생성할 수 있다. 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 본 개시에 따른 일 실시예에서, 메모리 장치(100)가 수행하는 일련의 제어 동작은 제어 로직(130)에 의해 수행될 수 있다.
메모리 장치(100)의 집적도가 증가함에 따라, 하나의 워드 라인과 교차하는 비트 라인들의 수가 증가하고 있다. 비트 라인들의 수가 증가함에 따라, 선택 워드 라인과 연결된 비선택 메모리 셀들의 수가 증가할 수 있다. 따라서, 비선택 메모리 셀들 각각에 흐르는 누설 전류의 양이 작은 경우에도, 복수의 비선택 메모리 셀들에 의해 발생하는 총 누설 전류 양이 증가되어, 선택 워드 라인의 전압을 상승시킬 수 있고, 메모리 장치(100)의 데이터 동작의 신뢰성에 영향을 미칠 수 있다.
본 개시의 예시적 실시예에 따르면, 메모리 장치(100)는 독출 동작 모드 중 워드 라인 프리차지 구간에서, 선택 워드 라인에 제1 전압이 인가될 때, 비선택 워드 라인들 중 적어도 하나의 워드 라인에 제2 전압을 인가함으로써, 상기 적어도 하나의 워드 라인과 연결되는 비선택 메모리 셀들 각각에 흐르는 추가 누설 전류를 생성할 수 있다. 선택 워드 라인과 상기 적어도 하나의 비선택 워드 라인과의 커플링 효과에 의해, 선택 워드 라인으로 흐르는 누설 전류로 인하여 선택 워드 라인의 전압이 상승되는 것이 방지될 수 있다. 메모리 장치(100)는 비선택 셀들에 의해 선택 워드 라인에 발생하는 누설 전류를 보상함으로써, 독출 윈도우(read window)를 넓게 확보할 수 있다. 메모리 장치(100)는, 독출 윈도우를 넓게 확보함으로써 독출 에러를 줄일 수 있고, 독출 동작의 신뢰성을 향상시킬 수 있다.
도 3a 및 도 3b는 도 2의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 3a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 3b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 3b의 실시 예에서는, 워드 라인(WL) 이외에, 가변 저항(Rb)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rb)과 비트 라인(BL) 사이에 연결되며, 가변 저항(R)은 소스 라인(SL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCb)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 저항성 메모리 셀의 전류-전압 특성 그래프 및 결정질 상태의 메모리 셀에 흐르는 전류 그래프를 나타낸다. 저항성 메모리 셀의 저항이 낮은 결정질 상태는 SET 상태라 칭해질 수 있으며, 저항성 메모리 셀의 저항이 높은 비정질 상태는 RESET 상태라 칭해질 수 있다.
저항성 메모리 셀의 전류-전압 특성 그래프를 참고하면, 메모리 셀은 SET 상태와 RESET 상태에서 상이한 전류-전압 특성을 나타낼 수 있다. 메모리 장치는, 독출 동작 모드에서, 이와 같은 SET 상태와 RESET 상태의 전류-전압 특성의 차이를 이용해 선택 메모리 셀의 데이터를 독출할 수 있다. 예를 들어, 메모리 장치는 선택 메모리 셀 양단에 SET 상태 곡선의 임계 전압(Vth_set)과 RESET 상태 곡선의 임계 전압(Vth_reset) 사이 값을 갖는 독출 전압(Va)을 인가함으로써 SET 상태의 메모리 셀과 RESET 상태의 메모리 셀을 구별해낼 수 있다.
도 2 및 도 4를 참조하여, 선택 메모리 셀(MC_sel)이 RESET 상태인 경우에 대해 먼저 설명한다. 메모리 장치(100)는 데이터 독출을 위해 선택 메모리 셀(MC_sel) 양단에 독출 전압(Va)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 선택 워드 라인(WL2)을 워드 라인 프리차지 전압인 제1 전압(예를 들어, ?Va/2)으로 프리차지 하고, 선택 비트 라인(BL2)을 비트 라인 프리차지 전압(예를 들어, Va/2)의 전압으로 프리차지 함으로써 선택 메모리 셀(MC_sel) 양단에 독출 전압(Va)을 인가할 수 있다. 전류-전압 특성 그래프 상의 RESET 곡선을 참조할 때, RESET 상태의 선택 메모리 셀(MC_sel) 양단에 독출 전압(Va)이 인가되는 경우, 선택 메모리 셀(MC_sel) 에는 리셋 피크 전류(I_rp) 만큼의 전류가 흐를 수 있다. 여기서 리셋 피크 전류(I_rp)는 피크 전류(I_peak)와 비교할 때 무시할 수 있을 만큼 작은 값의 전류를 나타낼 수 있다.
반면, 선택 메모리 셀(MC_sel)이 SET 상태인 경우에 대해 설명한다. 메모리 장치(100)는 데이터 독출을 위해 선택 메모리 셀(MC_sel) 양단에 독출 전압(Va)을 인가할 수 있다. 전류-전압 특성 그래프 상의 SET 곡선을 참조할 때, SET 상태의 선택 메모리 셀(MC_sel) 양단에 독출 전압(Va)이 인가되는 경우, 선택 메모리 셀(MC_sel)에는 순간적으로 피크 전류(I_peak) 값의 전류가 흐르게 된다.
메모리 장치(100)는 데이터 독출을 위해 선택 워드 라인(WL2)을 워드 라인 프리차지 전압인 제1 전압(예를 들어, -Va/2)으로 프리차지하므로, 선택 워드 라인(WL2)에 연결되는 비선택 메모리 셀들의 양단에도 제1 전압이 인가될 수 있다. 이에 따라, 선택 워드 라인(WL2)에 연결되는 비선택 메모리 셀들에는 제1 누설 전류(Ioff_set 또는 Ioff_reset)가 발생될 수 있다. 이 때, 선택 워드 라인(WL2)에 연결되는 비선택 메모리 셀들 각각이 SET 상태일 때의 셋 누설 전류(Ioff_set)의 크기보다 RESET 상태일 때의 리셋 누설 전류(Ioff_reset)의 크기가 더 작을 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 순서도이다.
도 1 및 도 5를 참조하면, 메모리 장치(100)의 제어 로직(130)은 독출 동작을 수행하기 위하여, 독출 동작 모드에서 워드 라인 프리차지 동작을 수행할 수 있다. S10 단계에서, 제어 로직(130)은 선택 메모리 셀(예를 들어, 도 2의 MC_sel)에 연결된 선택 워드 라인(예를 들어, 도 2의 WL2)에 제1 전압을 인가할 수 있다. 일 실시예에서, 제1 전압(V1)은 음전압이고, 독출 전압(Va)의 절반의 크기를 가질 수 있다.
S20 단계에서, 제어 로직(130)은 비선택 워드 라인들 중 적어도 하나의 제1 워드 라인에 제2 전압을 인가할 수 있다. S20 단계는 S10 단계와 병렬적으로 수행될 수 있다.
일 실시예에서, 적어도 하나의 제1 비선택 워드 라인은 선택 워드 라인에 인접한 워드 라인을 포함할 수 있다. 예를 들어, 적어도 하나의 제1 비선택 워드 라인은 도 2의 제2 워드 라인(WL1)일 수 있다. 일 실시예에서, 적어도 하나의 제1 비선택 워드 라인은 선택 워드 라인에 인접하지 않은 워드 라인을 포함할 수도 있다.
일 실시예에서, 제2 전압은 양전압이고, 제1 전압(V1)과 실질적으로 크기가 동일할 수 있다. 예를 들어, 제2 전압은 독출 전압(Va)의 절반의 값을 가질 수 있다.
제2 전압의 크기는 가변적일 수도 있다. 일 실시예에서, 적어도 하나의 비선택 워드 라인에 연결되는 메모리 셀들의 프로그램 상태에 따라 제공되는 제2 전압(V2)의 크기가 결정될 수도 있다. 예를 들어, 제어 로직(130)은 제1 비선택 워드 라인과 연결되는 메모리 셀들 중 RESET 상태인 메모리 셀의 수가 많을수록 제1 비선택 워드 라인에 제공되는 제2 전압의 크기가 크도록 제2 전압의 크기를 결정할 수 있다.
일 실시예에서, 선택 워드 라인과 연결되는 메모리 셀들의 프로그램 상태에 따라, 제1 비선택 워드 라인에 제공되는 제2 전압(V2)의 크기가 결정될 수 있다. 예를 들어, 제어 로직(130)은 선택 워드 라인과 연결되는 비선택 메모리 셀들 중 RESET 상태인 메모리 셀의 수가 많을수록 제1 비선택 워드 라인에 제공되는 제2 전압의 크기가 작도록 제2 전압의 크기를 결정할 수 있다. 제어 로직(130)이 제2 전압의 크기를 결정하는 실시 예에 대한 설명은 도 10a, 도 10b, 도 12, 도 13a 및 도 13b에서 후술하겠다.
S30 단계에서, 제어 로직(130)은 선택 워드 라인을 제1 전압에서 플로팅(floating)시킬 수 있다. S40 단계에서, 제어 로직(130)은 선택 워드 라인을 제2 전압에서 플로팅시킬 수 있다. S30 단계는 S40 단계와 병렬적으로 수행될 수 있다. 일 실시예에서, 제어 로직(130)은 S30 단계 및 S40 단계를 동시에 시작할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(100)는, 선택 워드 라인을 프리차지시킬 때 제1 비선택 워드 라인도 프리차지 시키고, 선택 워드 라인을 플로팅 시킬 때 제1 비선택 워드 라인도 플로팅시킬 수 있다. 메모리 장치(100)는, 선택 워드 라인과 제1 비선택 워드 라인간의 커패시터에 의한 커플링 효과를 발생시킴으로써, 제1 누설 전류로 인하여 선택 워드 라인의 전압이 상승하는 것을 방지할 수 있고, 제1 누설 전류에 의한 오차를 보상함으로써 독출 동작의 신뢰성을 향상시킬 수 있다.
도 6a는 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이며, 도 6b는 비교 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다. 도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드에서의 전압 그래프를 나타낸다. 도 7에서 실선은 도 6a의 독출 동작 모드에서의 전압 그래프이며, 점선은 도 6b의 독출 동작 모드에서의 전압 그래프이다. 도 7은 선택 메모리 셀이 SET 상태일 때의 전압 그래프이다. 독출 동작 모드는 워드 라인 프리차지 구간, 비트 라인 프리차지 구간 및 차지 셰어 구간을 포함할 수 있다.
도 6a 및 도 7을 참조하면, 워드 라인 프리차지 구간에서, 메모리 장치(예를 들어, 도 1의 100)는 선택 메모리 셀(MC_sel)과 연결되는 선택 워드 라인(WL_sel)을 제1 전압(V1)으로 프리차지 할 수 있다. 일 실시예에서, 제1 전압(V1)은 음전압이고, 독출 전압(Va)의 절반의 값을 가질 수 있다.
이 때, 워드 라인 프리차지 구간에서, 메모리 장치(100)는 선택 워드 라인(WL_sel)이 아닌 비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인(WL_unsel1)을 제2 전압(V2)으로 프리차지할 수 있다. 일 실시예에서, 적어도 하나의 제1 비선택 워드 라인(WL_unsel1)은 하나의 워드 라인일 수 있고, 제1 비선택 워드 라인(WL_unsel1)은 선택 워드 라인(WL_sel)에 인접한 워드 라인일 수 있다.
일 실시예에서, 제2 전압(V2)은 양전압이고, 제1 전압(V1)과 실질적으로 크기가 동일할 수 있다. 예를 들어, 제2 전압(V2)은 독출 전압(Va)의 절반의 크기를 가질 수 있다.
메모리 장치(100)는 제1 프리차지 타임(tp1)에 선택 워드 라인(WL_sel)을 제1 전압(V1)으로 프리차지 할 수 있고, 제2 프리차지 타임(tp2)에 제1 비선택 워드 라인(WL_unsel1)을 제2 전압(V2)으로 프리차지 할 수 있다. 일 실시예에서, 상기 제1 프리차지 타임(tp1) 및 상기 제2 프리차지 타임(tp2)은 실질적으로 동일할 수 있다. 즉, 메모리 장치(100)는 선택 워드 라인(WL_sel) 및 제1 비선택 워드 라인(WL_unsel1)을 동시에 프리차지 할 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 메모리 장치(100)는 선택 워드 라인(WL_sel) 및 제1 비선택 워드 라인(WL_unsel1)이 프리차지되는 타임은 서로 다를 수도 있다.
워드 라인 프리차지 구간에서, 메모리 장치(100)는 비선택 워드 라인들 중에서 제1 비선택 워드 라인(WL_unsel1)이 아닌 제2 비선택 워드 라인들(WL_sel2)은 프리차지하지 않고, 접지 전압 레벨을 유지하도록 제어할 수 있다. 또한, 복수의 비트 라인들(예를 들어, BL_sel 및 BL_unsel)은 접지 전압 레벨을 유지하도록 제어할 수 있다.
비트 라인 프리차지 구간에서, 메모리 장치(100)는 제1 플로팅 시점(tf1)에서 선택 워드 라인(WL_sel)을 플로팅(floating)시킬 수 있고, 제2 플로팅 시점(tf2)에서 제1 비선택 워드 라인(WL_unsel1)을 플로팅(floating)시킬 수 있다. 일 실시예에서, 상기 제1 플로팅 시점(tf1) 및 상기 제2 플로팅 시점(tf2)은 실질적으로 동일할 수 있다. 즉, 메모리 장치(100)는 선택 워드 라인(WL_sel) 및 제1 비선택 워드 라인(WL_unsel1)을 동시에 플로팅시킬 수 있다. 이 때, 메모리 장치(100)는 제2 비선택 워드 라인들(WL_sel2)은 접지 전압 레벨을 유지하도록 제어할 수 있다.
비트 라인 프리차지 구간 중 프리차지 시점(tbp)에서, 메모리 장치(100)는 선택 메모리 셀(MC_sel)과 연결되는 선택 비트 라인(BL_sel)을 비트 라인 프리차지 전압(Vblpre)으로 프리차지 할 수 있다. 예를 들어, 비트 라인 프리차지 전압(Vblpre)은 음전압이고, 독출 전압(Va)의 절반의 크기를 가질 수 있다(-Va/2). 선택 비트 라인(BL_sel)이 아닌 비선택 비트 라인들(BL_unsel)은 접지 전압 레벨을 유지하도록 제어할 수 있다.
프리차지 시점(tbp)에서, 비트 라인이 프리차지 되어 선택 메모리 셀(MC_sel)에 독출 전압(Va)이 인가되게 되면, 선택 메모리 셀(MC_sel)의 상태가 SET 상태인지, 아니면 RESTET 상태인지 여부에 따라 선택 워드 라인(WL_sel)의 전압 그래프가 다른 특성을 나타낼 수 있다. 예를 들어, 선택 메모리 셀(MC_sel)의 상태가 SET 상태인 경우, 선택 메모리 셀(MC_sel)에 상대적으로 많은 전류가 흐름으로써 선택 워드 라인(WL_sel)의 전압이 크게 증가될 수 있다. 예를 들어, 선택 워드 라인(WL_sel)의 전압은 기준 전압(예를 들어, 도 1의 Vref) 보다 커질 수 있다.
반면, 도 6a에 도시된 것과 달리, 선택 메모리 셀(MC_sel)의 상태가 RESTET 상태인 경우, 선택 메모리 셀(MC_sel)에 흐르는 전류가 상대적으로 적기 때문에 선택 워드 라인(WL_sel)의 전압 레벨의 변화가 SET 상태일 때보다 적을 수 있다. 예를 들어, 선택 워드 라인(WL_sel)의 전압 레벨의 변화가 거의 없을 수 있다.
비트 라인 프리차지 구간에서, 선택 메모리 셀(MC_sel)에는 독출 전압(Va)이 인가되고, 선택 워드 라인(WL_sel)에 연결된 비선택 메모리 셀들(MC_unsel) 양단에는 제1 전압(V1), 예를 들어, 독출 전압(Va)의 절반 값을 갖는 전압이 인가될 수 있다. 따라서, 선택 워드 라인(WL_sel)에 연결된 비선택 메모리 셀들(MC_unsel)에는 제1 누설 전류(Ioff1)가 흐를 수 있다.
또한, 비트 라인 프리차지 구간에서, 제1 비선택 워드 라인(WL_unsel1)에 연결되고, 비선택 비트 라인(BL_unsel)에 연결된 메모리 셀들(MC_unsel) 중 양단에는 제2 전압(V2), 예를 들어, 독출 전압(Va)의 절반 값을 갖는 전압이 인가될 수 있다. 따라서, 제1 비선택 워드 라인(WL_unsel1)에 연결된 메모리 셀들(MC_unsel)에는 제2 누설 전류(Ioff2)가 흐를 수 있다. 제2 누설 전류(Ioff2)에 의해, 제1 비선택 워드 라인(WL_unsel1)의 전압은 제2 전압(V2)으로부터 감소될 수 있다.
선택 워드 라인(WL_sel) 및 제1 비선택 워드 라인(WL_unsel1) 사이의 커패시터에 의한 커플링 효과를 발생시킴으로써, 제1 누설 전류(Ioff1)에 의해 선택 워드 라인(WL_sel)의 전압이 증가되는 것이 방지될 수 있다. 따라서, 선택 워드 라인(WL_sel)의 전압이 증가함에 따라 실질적으로 선택 메모리 셀(MC_sel) 양단에 걸리는 전압의 크기가 감소되는 것이 방지될 수 있다.
차지 셰어 구간에서, 선택 워드 라인(WL_sel)과 독출/기입 회로의 감지 증폭기(도 2의 SA) 사이에서 전하가 공유될 수 있다. 감지 증폭기(SA)는 센싱 노드(예를 들어, 도 2의 S0)의 전압을 센싱함으로써, 선택 메모리 셀(MC_sel)의 상태를 센싱할 수 있고, 데이터를 독출할 수 있다.
반면, 도 6b 및 도 7을 참조하면, 워드 라인 프리차지 구간 및 비트 라인 프리차지 구간에서, 선택 워드 라인(WL_sel)이 아닌 비선택 워드 라인들(WL_unsel)은 접지 전압이 인가될 수 있다.
비트 라인 프리차지 구간에서, 선택 워드 라인(WL_sel)에 연결된 비선택 메모리 셀들(MC_unsel) 양단에는 제1 전압(V1)이 인가된다. 따라서, 선택 워드 라인(WL_sel)에 연결된 비선택 메모리 셀들(MC_unsel)에는 제1 누설 전류(Ioff1)가 흐르고, 비선택 메모리 셀들(MC_unsel) 각각에 흐르는 제1 누설 전류(Ioff1)에 의해 선택 워드 라인(WL_sel)의 전압이 증가한다.
비트라인 프리차지 구간에서, 선택 워드 라인(WL_sel)의 전압이 증가함에 따라 실질적으로 선택 메모리 셀(MC_sel) 양단에 걸리는 전압의 크기가 감소한다. 선택 메모리 셀(MC_sel) 양단에 인가되는 독출 전압(Va)의 크기가 감소됨에 따라 선택 메모리 셀(MC_sel)에 충분한 전류가 흐르지 못할 수 있다. 따라서, 선택 워드 라인(WL_sel)의 전압이 낮아질 수 있고, 센싱 노드(예를 들어, 도 2의 S0)의 전압도 낮아지게 되어, 비교 예에 따른 메모리 장치는 SET 상태의 메모리 셀을 RESET 상태로 판단할 수 있다. 즉, 비교 예에 따른 메모리 장치는 독출 동작 모드에서, 독출 에러가 발생할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(100)는, 제1 비선택 워드 라인에 일정 크기의 전압을 인가한 후 플로팅 시킴으로써, 제1 누설 전류(Ioff1)에 의해 선택 워드 라인(WL_sel)의 전압이 상승하는 것을 방지할 수 있다. 따라서, 메모리 장치(100)는, 누설 전류에 의한 오차를 보상함으로써 독출 윈도우를 넓게 확보할 수 있고, 독출 동작의 신뢰성을 향상시킬 수 있다.
도 8 및 도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다. 도 8 및 도 9는 복수의 제1 비선택 워드 라인들을 프리차지하는 경우를 설명하기 위한 도면이다. 도 8 및 도 9의 설명에서는 도 6a의 설명과 중복되는 설명에 대해 생략하겠다.
도 8을 참조하면, 워드 라인 프리차지 구간에서, 메모리 장치(예를 들어, 도 1의 100)는 비선택 워드 라인들 중 일부인 복수의 제1 비선택 워드 라인들(WL_unsel1)을 제2 전압(V2)으로 프리차지 할 수 있다. 일 실시예에서, 복수의 제1 비선택 워드 라인들(WL_unsel1)은 선택 워드 라인(WL_sel)에 인접한 2개의 워드 라인들일 수 있다. 예를 들어, 선택 워드 라인(WL_sel)은 도 2의 제3 워드 라인(WL2)이고, 제1 비선택 워드 라인들(WL_unsel1)은 도 2의 제2 워드 라인(WL1) 및 제4 워드 라인(WL3)일 수 있다. 일 실시예에서, 제2 전압(V2)은 양전압이고, 선택 워드 라인(WL_sel)이 프리차지되는 전압인 제1 전압(V1)과 실질적으로 크기가 동일할 수 있다. 일 실시예에서, 제2 전압(V2)은 독출 전압(Va)의 절반의 값을 가질 수 있다.
일 실시예에서, 메모리 장치(100)는 제1 비선택 워드 라인들(WL_unsel1) 각각을 동일한 시점에 일정한 크기의 제2 전압(V2)으로 프리차지 할 수 있다. 다만, 이에 한정되지 않으며, 제1 비선택 워드 라인들(WL_unsel1) 각각은 서로 다른 시점에 제2 전압(V2)으로 프리차지될 수도 있다.
일 실시예예서, 메모리 장치(100)는 선택 워드 라인(WL_sel) 및 제1 비선택 워드 라인들(WL_unsel1)을 동시에 프리차지 할 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 메모리 장치(100)는 선택 워드 라인(WL_sel)이 프리차지되는 타임과 제1 비선택 워드 라인들(WL_unsel1)이 각각 프리차지되는 타임은 서로 다를 수도 있다.
워드 라인 프리차지 구간에서, 메모리 장치(100)는 선택 워드 라인을 플로팅시킬 수 있고, 복수의 제1 비선택 워드 라인들(WL_unsel1)을 플로팅시킬 수 있다. 일 실시예에서, 메모리 장치(100)는 선택 워드 라인(WL_sel) 및 제1 비선택 워드 라인들(WL_unsel1)을 동시에 플로팅시킬 수 있다.
도 9를 참조하면, 워드 라인 프리차지 구간에서, 메모리 장치(예를 들어, 도 1의 100)는 비선택 워드 라인들 중 복수의 제1 비선택 워드 라인들(WL_unsel1)을 제2 전압(V2, V2d)으로 프리차지 할 수 있다. 일 실시예에서, 복수의 제1 비선택 워드 라인들(WL_unsel1)은 선택 워드 라인(WL_sel)에 인접하지 않은 워드 라인을 포함할 수 있다. 다만, 본 도면에서는, 복수의 제1 비선택 워드 라인들(WL_unsel1) (WL_unsel1)이 프리차지되는 경우에 대해서만 도시하였으나, 선택 워드 라인(WL_sel)에 인접하지 않은 하나의 제1 비선택 워드 라인(WL_unsel1)이 선택 워드 라인(WL_sel)과 함꼐 프리차지될 수도 있다.
일 실시예에서, 선택 워드 라인(WL_sel)으로부터의 거리에 따라 복수의 제1 비선택 워드 라인들(WL_unsel1) 각각에 인가되는 제2 전압(V2, V2d)의 크기가 달라질 수 있다. 예를 들어, 선택 워드 라인(WL_sel)으로부터의 거리에 따라 복수의 제1 비선택 워드 라인들(WL_unsel1) 각각에 인가하는 제2 전압(V2, V2d)의 크기가 커질 수 있다. 예를 들어, 선택 워드 라인(WL_sel)은 도 2의 제3 워드 라인(WL2)이고, 복수의 제1 비선택 워드 라인들(WL_unsel1)은 도 2의 제1 워드 라인(WL0) 및 제2 워드 라인(WL1)을 포함할 수 있다. 제1 워드 라인(WL0)이 프리차지되는 제2 전압(Vd2)은 제2 워드 라인(WL1)이 프리차지되는 제2 전압(V2)보다 클 수 있다. 다만, 본 개시는 이에 한정되지 않고, 복수의 제1 비선택 워드 라인들(WL_unsel1) 각각에 인가되는 제2 전압(V2, V2d)의 크기가 서로 동일할 수도 있다.
도 8 및 도 9를 참조하면, 본 개시에 따른 메모리 장치(100)는 제1 비선택 워드 라인들(WL_unsel1) 및 비선택 비트 라인들(BL_unsel)에 연결된 메모리 셀들(MC_unsel) 각각에 제2 누설 전류(Ioff2)를 생성함으로써, 선택 워드 라인(WL_sel)과 제1 비선택 워드 라인들(WL_unsel1) 사이의 커플링효과를 생성할 수 있다. 따라서, 메모리 장치(100)는 제1 누설 전류(Ioff1)에 의해 선택 워드 라인(WL_sel)의 전압이 증가되는 것을 방지할 수 있다. 메모리 장치(100)는, 누설 전류에 의한 오차를 보상함으로써 독출 동작의 신뢰성을 향상시킬 수 있다.
도 10a 및 도 10b은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다. 도 10a 및 도 10b는 비선택 메모리 셀들의 상태에 따라 제1 비선택 워드 라인을 프리차지 하는 동작을 설명하기 위한 도면이다. 도 10a 및 도 10b의 설명에서는 도 6a의 설명과 중복되는 설명에 대해 생략하겠다.
도 10a 및 도 10b를 참조하면, 워드 라인 프리차지 구간에서, 메모리 장치(예를 들어, 도 1의 100)는 비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인(WL_unsel1)을 제2 전압(V2)으로 프리차지 할 수 있다. 예를 들어, 적어도 하나의 제1 비선택 워드 라인(WL_unsel1)은 선택 워드 라인(WL_sel)과 인접한 워드 라인일 수 있다.
도 10a에 도시된 바와 같이, 제1 비선택 워드 라인(WL_unsel1)에 연결되는 비선택 메모리 셀들(WL_unsel)이 SET 상태인 경우에, 비선택 메모리 셀들(WL_unsel) 각각에는 셋 누설 전류(Ioff2_s)가 흐를 수 있다. 반면, 도 10b에 도시된 바와 같이, 제1 비선택 워드 라인(WL_unsel1)에 연결되는 비선택 메모리 셀들(WL_unsel)이 RESET 상태인 경우에, 비선택 메모리 셀들(WL_unsel) 각각에 리셋 누설 전류(Ioff2_r)가 흐를 수 있다. 도 4에 도시된 바와 같이, 메모리 셀에 인가되는 전압이 동일할 경우 셋 누설 전류(Ioff2_s)의 크기보다 리셋 누설 전류(Ioff2_r)의 크기가 더 작으므로, 제1 비선택 워드 라인(WL_unsel1)에 연결되는 메모리 셀들(WL_unsel)의 상태에 따라 제1 비선택 워드 라인(WL_unsel1)의 전압이 감소되는 정도가 달라질 수 있다.
일 실시예에서, 메모리 장치(100)는 제1 비선택 워드 라인(WL_unsel1)과 연결되는 메모리 셀들(WL_unsel)의 프로그램 상태에 따라, 제2 전압(V2)의 크기를 결정할 수 있다. 예를 들어, 메모리 장치(100)는 제1 비선택 워드 라인(WL_unsel1)과 연결되는 메모리 셀들(WL_unsel) 중 RESET 상태인 메모리 셀의 수가 많을수록 제2 전압(V2)의 크기가 크도록 조절할 수 있다.
메모리 장치(100)는 제1 비선택 워드 라인(WL_unsel1)과 연결되는 메모리 셀들(WL_unsel)의 상태에 따라 제2 누설 전류(Ioff2_s, Ioff2_r)의 크기가 달라지는 것을 보상할 수 있다. 즉, 메모리 장치(100)는 선택 워드 라인(WL_sel)과 제1 비선택 워드 라인(WL_unsel1) 사이의 커플링 효과가 일정하게 유지되도록 제2 전압(V2)의 크기를 조절함으로써, 선택 워드 라인(WL_sel)과의 커플링 효과가 감소하는 것을 방지하거나, 과도하게 발생하는 것을 방지할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다. 도 11은 제1 비선택 워드 라인들을 프리차지 하는 제2 전압의 크기를 결정하는 동작을 설명하기 위한 도면이다. 도 11의 설명에서는 도 6a의 설명과 중복되는 설명에 대해 생략하겠다.
도 11을 참조하면, 워드 라인 프리차지 구간에서, 메모리 장치(예를 들어, 도 1의 100)는 비선택 워드 라인들 중 일부인 복수의 제1 비선택 워드 라인들(WL_unsel1)을 프리차지 할 수 있다. 일 실시예에서, 복수의 제1 비선택 워드 라인들(WL_unsel1)은 선택 워드 라인(WL_sel)에 인접한 워드 라인들일 수 있다.
일 실시예에서, 복수의 제1 비선택 워드 라인들(WL_unsel1)이 프리차지되는 전압은, 제1 비선택 워드 라인들(WL_unsel1)에 연결되는 메모리 셀들(WL_unsel)의 상태에 따라 달라질 수 있다. 즉, 제1 비선택 워드 라인들(WL_unsel1) 각각에 인가되는 전압은 서로 다를 수 있다.
일 실시예에서, 제1 비선택 워드 라인들(WL_unsel1) 각각은 연결되는 비선택 메모리 셀들(WL_unsel) 중 RESET 상태인 메모리 셀의 수가 많을수록 인가되는 전압의 크기가 클 수 있다. 예를 들어, 제1 비선택 워드 라인(WL_unsel1)들 중 하나의 워드 라인에 연결되는 메모리 셀들(WL_unsel)이 SET 상태인 경우에, 메모리 장치(100)는 워드 라인 프리차지 구간에서 상기 하나의 워드 라인을 제2 셋 전압(V2_s)로 프리차지할 수 있다. 반면, 제1 비선택 워드 라인(WL_unsel1)들 중 하나의 워드 라인에 연결되는 메모리 셀들(WL_unsel)이 RESET 상태인 경우에, 메모리 장치(100)는 워드 라인 프리차지 구간에서 상기 하나의 워드 라인을 제2 리셋 전압(V2_r)로 프리차지할 수 있다. 제2 리셋 전압(V2_r)의 크기는 제2 셋 전압(V2_s)의 크기보다 클 수 있다.
메모리 셀에 인가되는 전압이 동일할 때 셋 메모리 셀에 흐르는 셋 누설 전류(Ioff2_s)의 크기보다 리셋 메모리 셀에 흐르는 리셋 누설 전류(Ioff2_r)의 크기가 더 작을 수 있다. 따라서, 메모리 장치(100)는 제1 비선택 워드 라인(WL_unsel1)들 각각과 연결되는 메모리 셀들(WL_unsel)의 프로그램 상태에 따라, 제1 비선택 워드 라인(WL_unsel1)들 각각에 인가되는 전압의 크기를 결정함으로써, 제1 비선택 워드 라인(WL_unsel1)들 각각 마다 선택 워드 라인(WL_sel)에 제공하는 커플링 효과가 달라지는 것을 방지할 수 있다.
도 12a 및 도 12b은 본 개시의 예시적 실시 예에 따른 메모리 장치의 독출 동작 모드를 설명하기 위한 도면이다. 도 12a 및 도 12b는 비선택 메모리 셀들의 상태에 따라 제1 비선택 워드 라인을 프리차지 하는 동작을 설명하기 위한 도면이다. 도 12a 및 도 12b의 설명에서는 도 6a의 설명과 중복되는 설명에 대해 생략하겠다.
도 12a 및 도 12b를 참조하면, 워드 라인 프리차지 구간에서, 메모리 장치(예를 들어, 도 1의 100)는 비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인(WL_unsel1)을 제2 전압(V2_1 또는 V2_2)으로 프리차지 할 수 있다. 예를 들어, 적어도 하나의 제1 비선택 워드 라인(WL_unsel1)은 선택 워드 라인(WL_sel)과 인접한 워드 라인을 포함할 수 있다.
도 10a에 도시된 바와 같이, 선택 워드 라인(WL_sel)에 연결되는 비선택 메모리 셀들(WL_unsel)이 SET 상태인 경우에, 비선택 메모리 셀들(WL_unsel) 각각에는 셋 누설 전류(Ioff1_s)가 흐를 수 있다. 셋 누설 전류(Ioff1_s)는 도 4의 셋 누설 전류(Ioff_set)일 수 있다. 반면, 도 10b에 도시된 바와 같이, 선택 워드 라인(WL_sel)에 연결되는 비선택 메모리 셀들(WL_unsel)이 RESET 상태인 경우에, 비선택 메모리 셀들(WL_unsel) 각각에 리셋 누설 전류(Ioff1_r)가 흐를 수 있다. 리셋 누설 전류(Ioff1_r)는 도 4의 리셋 누설 전류(Ioff_reset)일 수 있다. 셋 누설 전류(Ioff1_s)의 크기보다 리셋 누설 전류(Ioff1_r)의 크기가 더 작으므로, 선택 워드 라인(WL_sel)에 연결되는 메모리 셀들(WL_unsel)의 상태에 따라 선택 워드 라인(WL_sel)의 전압이 증가되는 정도가 달라질 수 있다.
일 실시예에서, 메모리 장치(100)는 선택 워드 라인(WL_sel)과 연결되는 비선택 메모리 셀들(WL_unsel)의 프로그램 상태에 따라, 제2 전압(V2_1 또는 V2_2)의 크기를 결정할 수 있다. 예를 들어, 메모리 장치(100)는 선택 워드 라인(WL_sel)과 연결되는 비선택 메모리 셀들(WL_unsel) 중 RESET 상태인 메모리 셀의 수가 많을수록 제2 전압(V2_1 또는 V2_2)의 크기가 작도록 결정할 수 있다. 예를 들어, 선택 워드 라인(WL_sel)에 연결되는 비선택 메모리 셀들(WL_unsel)이 SET 상태인 경우에 제1 비선택 워드 라인(WL_unsel1)에 인가되는 제2 전압(V2_1)의 크기는, 선택 워드 라인(WL_sel)에 연결되는 비선택 메모리 셀들(WL_unsel)이 RESET 상태인 경우에 제1 비선택 워드 라인(WL_unsel1)에 인가되는 제2 전압(V2_2)의 크기보다 클 수 있다.
선택 워드 라인(WL_sel)과 연결되는 비선택 메모리 셀들(WL_unsel)의 상태에 따라 상기 비선택 메모리 셀들(WL_unsel)에 흐르는 제1 누설 전류(Ioff1_s, Ioff1_r)가 달라지고, 선택 워드 라인(WL_sel)의 전압이 상승하는 정도가 달라지는 것을 메모리 장치(100)는 보상할 수 있다. 즉, 메모리 장치(100)는 선택 워드 라인(WL_sel)과 제1 비선택 워드 라인(WL_unsel1) 사이의 커플링 효과가 부족하거나, 과도하게 발생하지 않도록 제2 전압(V2_1 또는 V2_2)의 크기를 조절할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(1000)은 메모리 시스템(1010), 프로세서(1020), RAM(1030), 입출력 장치(1040), 및 전원 장치(1050)를 포함할 수 있다. 한편, 도 12에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1020)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1020)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(1020)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1060)를 통하여 RAM(1030), 입출력 장치(1040) 및 메모리 시스템(1010)과 통신을 수행할 수 있다.
메모리 시스템(1010)은 불휘발성 메모리 장치(1011)와 메모리 컨트롤러(1012)를 포함할 수 있다. 불휘발성 메모리 장치(1011)는 도 1 내지 도 11에 도시된 실시예들을 이용하여 구현될 수 있다.
불휘발성 메모리 장치(1011)는 복수의 워드 라인들과 복수의 비트 라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 저항성 메모리 장치일 수 있다.
불휘발성 메모리 장치(1011)는 선택된 메모리 셀과 연결된 선택 워드 라인을 제1 전압으로 프리차지할 때, 비선택 워드 라인을 제2 전압으로 프리차지할 수 있다. 이에 따라, 불휘발성 메모리 장치(1011)는 누설 전류에 의한 오차를 보상함으로써 독출 에러를 줄여 독출 동작의 신뢰성을 향상시킬 수 있다.
프로세서(1020)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. RAM(1030)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1030)은 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1050)는 컴퓨팅 시스템(10050)의 동작에 필요한 동작 전압을 공급할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    독출 동작 시에, 선택 메모리 셀에 연결된 선택 워드 라인을 프리차지하고, 상기 선택 메모리 셀에 연결된 선택 비트 라인을 프리차지하는 제어 로직;을 포함하고,
    상기 제어 로직은 상기 선택 워드 라인을 제1 전압으로 프리차지 할 때, 비선택 워드 라인들 중 제1 비선택 워드 라인을 제2 전압으로 프리차지하고,
    상기 제1 전압은 음전압이고, 상기 제2 전압은 양전압인 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 비선택 워드 라인은, 상기 선택 워드 라인에 인접한 워드 라인인 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서,
    상기 제2 전압의 크기는 상기 제1 전압의 크기와 동일한 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서,
    상기 제어 로직은,
    상기 제1 비선택 워드 라인을 상기 제2 전압으로부터 플로팅한 후, 상기 선택 비트 라인을 프리차지하는 것을 특징으로 하는 메모리 장치.
  5. 제1 항에 있어서,
    상기 제어 로직은, 상기 선택 워드 라인에 상기 제1 전압을 제공하는 제1 프리차지 시점과 상기 제1 비선택 워드 라인에 상기 제2 전압을 제공하는 제2 프리차지 시점을 일치시키는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서,
    상기 제어 로직은, 상기 제1 비선택 워드 라인과 연결되는 메모리 셀들의 프로그램 상태에 따라 상기 제2 전압의 크기를 결정하는 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서,
    상기 제어 로직은, 상기 선택 워드 라인과 연결되는 비선택 메모리 셀들의 프로그램 상태에 따라 상기 제2 전압의 크기를 결정하는 것을 특징으로 하는 메모리 장치.
  8. 제1 항에 있어서,
    상기 제어 로직은,
    상기 선택 워드 라인으로부터 상기 제1 비선택 워드 라인까지의 거리에 기초하여, 상기 제2 전압의 크기를 결정하는 것을 특징으로 하는 메모리 장치.
  9. 복수의 워드 라인들 및 복수의 비트 라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 워드 라인들에 제공되는 전압을 제어하는 제어 로직;을 포함하고,
    상기 제어 로직은 상기 복수의 메모리 셀들 중 선택 메모리 셀과 연결된 선택 워드 라인에 제1 전압을 제공할 때 비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인에 제2 전압을 제공하고, 상기 선택 워드 라인을 플로팅할 때 상기 적어도 하나의 제1 비선택 워드 라인을 플로팅하고,
    상기 제1 전압 및 상기 제2 전압은 극성이 서로 반대인 것을 특징으로 하는 메모리 장치.
  10. 제9 항에 있어서,
    상기 적어도 하나의 제1 비선택 워드 라인은, 상기 선택 워드 라인에 인접한 워드 라인을 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제9 항에 있어서,
    상기 제어 로직은, 상기 선택 메모리 셀의 양단에 독출 전압을 인가함으로써, 상기 선택 메모리 셀에 대한 독출 동작을 수행하고,
    상기 제2 전압의 크기는 상기 독출 전압의 절반의 크기를 갖는 것을 특징으로 하는 메모리 장치.
  12. 제9 항에 있어서,
    상기 제어 로직은 제1 플로팅 시점에서 상기 선택 워드 라인을 상기 제1 전압으로부터 플로팅하고, 제2 플로팅 시점에서 상기 적어도 하나의 제1 비선택 워드 라인을 상기 제2 전압으로부터 플로팅하고, 상기 제1 플로팅 시점 및 상기 제2 플로팅 시점을 서로 일치시키는 것을 특징으로 하는 메모리 장치.
  13. 제9 항에 있어서,
    상기 제어 로직은, 상기 선택 워드 라인에 상기 제1 전압을 제공하는 제1 프리차지 시점과 상기 적어도 하나의 제1 비선택 워드 라인에 상기 제2 전압을 제공하는 제2 프리차지 시점을 일치시키는 것을 특징으로 하는 메모리 장치.
  14. 제9 항에 있어서,
    상기 제어 로직은, 상기 적어도 하나의 제1 비선택 워드 라인과 연결되는 메모리 셀들의 프로그램 상태에 따라 상기 제2 전압의 크기를 조절하는 것을 특징으로 하는 메모리 장치.
  15. 제9 항에 있어서,
    상기 제어 로직은, 상기 선택 워드 라인과 연결되는 비선택 메모리 셀들의 프로그램 상태에 따라 상기 제2 전압의 크기를 조절하는 것을 특징으로 하는 메모리 장치.
  16. 제9 항에 있어서,
    상기 제어 로직은, 비선택 워드 라인들 중 복수의 제1 비선택 워드 라인들 각각에 상기 제2 전압을 제공하고,
    상기 복수의 제1 비선택 워드 라인들 각각에 제공되는 상기 제2 전압의 크기는 서로 동일한 것을 특징으로 하는 메모리 장치.
  17. 제9 항에 있어서,
    상기 제어 로직은, 비선택 워드 라인들 중 복수의 제1 비선택 워드 라인들 각각에 상기 제2 전압을 제공하고,
    상기 복수의 제1 비선택 워드 라인들 각각에 제공되는 상기 제2 전압의 크기는 서로 상이한 것을 특징으로 하는 메모리 장치.
  18. 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 각각 배치된 복수의 메모리 셀들을 포함하는 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 연결된 선택 워드 라인을 제1 전압으로 프리차지하는 단계;
    비선택 워드 라인들 중 적어도 하나의 제1 비선택 워드 라인을 제2 전압으로 프리차지하는 단계;
    상기 선택 워드 라인을 상기 제1 전압에서 플로팅하는 단계; 및
    상기 적어도 하나의 제1 비선택 워드 라인을 상기 제2 전압에서 플로팅하는 단계;를 포함하고,
    상기 선택 워드 라인을 프리차지하는 단계 및 상기 적어도 하나의 제1 비선택 워드 라인을 프리차지하는 단계는 서로 병렬적으로 수행되고,
    상기 제1 전압 및 상기 제2 전압은 극성이 서로 반대인 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제18 항에 있어서,
    상기 적어도 하나의 제1 비선택 워드 라인은, 상기 선택 워드 라인에 인접한 워드 라인을 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제18 항에 있어서,
    상기 제2 전압의 크기는 상기 제1 전압의 크기와 동일한 것을 특징으로 하는 메모리 장치의 동작 방법.
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