KR102217244B1 - 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 - Google Patents

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 Download PDF

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Abstract

더미 라인을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 비트 라인들 및 하나 이상의 더미 비트 라인을 포함하고, 제1 커맨드에 수반되는 제1 어드레스를 검출하는 단계와, 비선택 라인들을 바이어싱하기 위한 다수의 금지 전압들을 생성하는 단계 및 상기 제1 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제1 금지 전압을 제1 더미 비트 라인으로 제공하는 단계를 구비하는 것을 특징으로 한다.

Description

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법{Resistive Memory Device, Resistive Memory System and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 상세하게는 더미 라인을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 더미 라인에 연결된 더미 셀들에 발생되는 리키지 전류를 감소하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 비트 라인들 및 하나 이상의 더미 비트 라인을 포함하고, 제1 커맨드에 수반되는 제1 어드레스를 검출하는 단계와, 비선택 라인들을 바이어싱하기 위한 다수의 금지 전압들을 생성하는 단계 및 상기 제1 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제1 금지 전압을 제1 더미 비트 라인으로 제공하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 어드레스 검출 결과에 의해 판별된 선택 비트 라인의 위치에 따라, 상기 제1 더미 비트 라인으로 제공되는 금지 전압이 변동되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 상기 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제2 금지 전압을 제2 더미 비트 라인으로 제공하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 제2 커맨드에 수반되는 제2 어드레스를 검출하는 단계 및 상기 제2 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제2 금지 전압을 상기 제1 더미 비트 라인으로 제공하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치는, 상기 다수의 비트 라인들에 교차하도록 배치되는 다수 개의 워드 라인들과 하나 이상의 더미 워드 라인을 더 포함하고, 상기 제1 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제2 금지 전압을 제1 더미 워드 라인으로 제공하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 어드레스 검출 결과에 따라, 상기 다수 개의 워드 라인들 중 선택 워드 라인으로 제공되는 선택 전압의 레벨이 변동되는 것을 특징으로 한다.
또한 바람직하게는, 선택 워드 라인의 일 측으로 선택 전압이 제공되고, 상기 선택 워드 라인의 일 측은 상기 제1 더미 비트 라인이 배치되는 위치일 때, 상기 제1 더미 비트 라인과 상대적으로 가까운 위치의 비트 라인이 선택될 때, 상대적으로 작은 레벨의 금지 전압이 상기 제1 더미 비트 라인으로 제공되고, 상기 제1 더미 비트 라인과 상대적으로 먼 위치의 비트 라인이 선택될 때, 상대적으로 큰 레벨의 금지 전압이 상기 제1 더미 비트 라인으로 제공되는 것을 특징으로 한다.
또한 바람직하게는, 선택 워드 라인의 일 측으로 선택 전압이 제공되고, 상기 선택 워드 라인의 일 측은 상기 제1 더미 비트 라인이 배치되는 위치의 반대 위치일 때, 상기 제1 더미 비트 라인과 상대적으로 가까운 위치의 비트 라인이 선택될 때, 상대적으로 큰 레벨의 금지 전압이 상기 제1 더미 비트 라인으로 제공되고, 상기 제1 더미 비트 라인과 상대적으로 먼 위치의 비트 라인이 선택될 때, 상대적으로 작은 레벨의 금지 전압이 상기 제1 더미 비트 라인으로 제공되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 더미 비트 라인과 선택 비트 라인 사이에 다수 개의 비선택 비트 라인 그룹들이 배치되고, 상기 제1 더미 비트 라인과 이에 인접한 비선택 비트 라인 그룹으로 서로 동일한 제1 금지 전압이 제공되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 금지 전압을 제공하는 단계는, 상기 제1 어드레스 검출 결과에 따른 제어신호를 생성하는 단계 및 상기 제어신호에 응답하여, 상기 다수의 금지 전압들과 상기 다수의 비선택 비트 라인들 및 제1 더미 비트 라인 사이의 금지 전압 사이의 전달 경로를 선택하는 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 신호 라인들 및 더미 라인을 포함하고, 메모리 동작에 관련된 커맨드 및 어드레스를 수신하는 단계와, 선택 신호 라인의 위치를 판단하기 위해 상기 수신된 어드레스를 검출하는 단계 및 선택 신호 라인 및 다수 개의 비선택 신호 라인들로 각각 선택 전압 및 다수 개의 금지 전압들을 인가하는 단계를 구비하며, 상기 더미 라인으로 상기 다수 개의 금지 전압들 중 하나가 제공되며, 상기 선택 신호 라인의 위치가 변동될 때 상기 더미 라인으로 제공되는 금지 전압이 변동되는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법은, 어드레스 검출에 따른 선택 라인의 위치 판별 결과에 따라 더미 라인으로 제공되는 금지 전압의 레벨을 변동하므로, 더미 셀에 발생되는 리키지 전류를 감소할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법은, 더미 셀에 발생된 리키지 전류 감소에 의해 소모 전류가 허용치를 초과하지 않도록 하므로 동작 안정성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5는 본 발명의 실시예에 따라 하나 이상의 더미 라인들을 포함하는 메모리 셀 어레이를 나타내는 도면이다.
도 6은 저항성 메모리 셀의 전류-전압 특성을 나타내는 그래프이다.
도 7은 메모리 셀 어레이 내에서 발생되는 리키지 전류 및 이에 따른 워드 라인 전압 레벨의 변동 예를 나타내는 그래프이다.
도 8은 본 발명의 실시예에 따라 더미 라인에 인가되는 금지 전압의 레벨을 조절하는 일 예를 나타내는 블록도이다.
도 9는 더미 라인으로 제공되는 금지 전압의 조절 예를 나타내는 표이다.
도 10은 본 발명의 다른 실시예에 따라 더미 라인에 인가되는 금지 전압의 레벨을 조절하는 일 예를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 12는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다. 본 발명의 실시예에서, 상기 메모리 장치는 저항성 메모리 셀들을 포함함에 따라 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서 상기 메모리 장치는 다양한 종류의 메모리 셀들을 포함할 수 있으며, 예컨대 상기 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭되어도 무방하다. 이하의 본 발명의 실시예들을 설명함에 있어서 상기 메모리 장치는 저항성 메모리 장치인 것으로 가정한다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120), 제어 로직(130) 및 전원 발생부(140)를 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록) 및 독출(read) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
또한, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기록 및 독출 동작에 이용되는 각종 전압 신호 및/또는 전류 신호를 생성하는 전원 발생부(140)을 제어할 수 있다. 또한, 일 예로서, 메모리 장치(100)는 독출 동작에 이용되는 각종 기준 신호를 생성하는 기준신호 발생 수단(미도시)을 포함할 수 있으며, 예컨대 기준신호 발생 수단은 기준 전류 및/또는 기준 전압을 생성할 수 있다. 상기 기준 전류 및/또는 기준 전압은 제어 로직(130)의 제어 하에서 그 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
전원 발생부(140)는 메모리 동작에 관련되어 다양한 전원 신호를 생성한다. 예컨대, 전원 발생부(140)는, 기록 및 독출 동작시 선택된 메모리 셀에 연결된 워드 라인(선택 워드 라인) 및 비트 라인(선택 비트 라인)으로 제공되는 선택 전압을 생성할 수 있으며, 비선택된 메모리 셀에 연결된 워드 라인(비선택 워드 라인) 및 비트 라인(비선택 비트 라인)으로 제공되는 하나 이상의 금지 전압들을 생성할 수 있다.
바이 폴라(Bi-polar) 방식을 예로 들면, 셋(Set) 기록 동작시 셋 전압(Vset)이 선택 메모리 셀에 연결된 비트 라인으로 제공될 수 있으며, 접지 전압이 선택 워드 라인으로 제공될 수 있다. 그리고, 비선택 비트 라인으로는 비트 라인 금지 전압이 제공될 수 있으며, 비선택 워드 라인으로는 워드 라인 금지 전압이 제공될 수 있다. 한편, 리셋(Reset) 기록 동작시 리셋 전압(Vreset)이 선택 메모리 셀에 연결된 워드 라인으로 제공될 수 있으며, 접지 전압이 선택 비트 라인으로 제공될 수 있다. 또한, 비선택 비트 라인으로는 비트 라인 금지 전압이 제공될 수 있으며, 비선택 워드 라인으로는 워드 라인 금지 전압이 제공될 수 있다. 한편, 독출 동작시, 독출 전압(Vread)과 접지 전압이 각각 선택 비트 라인(또는, 선택 워드 라인)과 선택 워드 라인(또는, 선택 비트 라인)으로 제공될 수 있으며, 비선택 비트 라인으로는 비트 라인 금지 전압이 제공될 수 있으며, 비선택 워드 라인으로는 워드 라인 금지 전압이 제공될 수 있다.
본 발명의 실시예에 따르면, 메모리 셀 어레이(110)는 하나 이상의 더미 워드 라인 및/또는 더미 비트 라인을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 상기 더미 워드 라인 또는 더미 비트 라인에 연결된 더미 셀(111)을 포함할 수 있다. 메모리 셀 어레이(110)의 가장자리에 배치되는 셀들은 그 특성이 저하되어 데이터의 신뢰도가 낮을 수 있으므로, 실제로 데이터가 기록되지 않는 더미 셀을 메모리 셀 어레이(110)의 가장자리에 배치함으로써, 데이터가 노멀 셀들에 안정적으로 저장될 수 있다.
한편, 전술한 바와 같이, 억세스 될 메모리 셀들과 억세스되지 않은 메모리 셀들을 전기적으로 분리하기 위하여, 비선택된 라인들에 적절한 라인 바이어싱이 필요로 되며, 이에 따라 비선택 라인들에 각종 금지 전압들이 인가될 수 있다. 또한, 비선택된 라인들에 연결된 메모리 셀들을 통해 흐를 수 있는 리키지 전류의 양을 감소하기 위하여, 상기 각종 금지 전압들의 레벨이 적절히 조절될 수 있다.
본 발명의 실시예에 따르면, 하나 이상의 더미 라인(이하, 더미 라인은 더미 워드 라인 및 더미 비트 라인 중 적어도 하나를 포함하는 개념으로 정의된다)에 인가되는 더미 라인 금지 전압의 레벨을 가변적으로 조절함으로써, 더미 셀을 통해 흐르는 리키지 전류의 레벨이 감소되도록 한다. 일 실시예로서, 선택 워드 라인 또는 선택 비트 라인의 위치에 대응하여 더미 라인 금지 전압의 레벨이 조절되도록 함으로써, 더미 셀을 통해 흐르는 리키지 전류의 레벨이 감소되도록 한다. 이를 위하여, 제어 로직(130)은 어드레스 검출부(131)를 포함할 수 있으며, 어드레스 검출 결과에 따라 더미 라인 금지 전압의 레벨이 조절되도록 할 수 있다. 일 실시예로서, 전원 발생부(140)는 다수의 금지 전압들을 생성할 수 있으며, 상기 어드레스 검출 결과에 따라 상기 다수의 금지 전압들 중 어느 하나가 선택되어 더미 라인 금지 전압으로서 제공될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120), 제어 로직(130) 및 전원 발생부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 경로 제어부(150), 경로 선택부(160), 로우 디코더(170) 및 칼럼 디코더(180)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있다. 또한, 제어 로직(130)은 어드레스 검출부(131)를 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)일 수 있다. 상기 워드 라인들(WL)은 하나 이상의 더미 워드 라인(DWL)과 다수 개의 노멀 워드 라인들(NWL)을 포함할 수 있다. 또한, 상기 비트 라인들(BL)은 하나 이상의 더미 비트 라인(DBL)과 다수 개의 노멀 비트 라인들(NBL)을 포함할 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(170)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(180)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 전원 발생부(140)로부터 발생되는 각종 전원 신호가 로우 디코더(170)를 통해 워드 라인들(WL)로 제공되거나 기록/독출 회로(120)를 통해 비트 라인들(BL)로 제공될 수 있다. 또한 기록/독출 회로(120)는 독출된 데이터에 대한 판독 결과에 따른 패스/페일 신호(P/F)를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
한편, 전원 발생부(140)는 메모리 셀들에 대한 셋 기록 동작에 이용되는 셋 전압(Vset), 메모리 셀들에 대한 리셋 기록 동작에 이용되는 셋 전압(Vreset), 독출 동작에 이용되는 독출 전압(Vread)을 생성할 수 있다. 또한, 전원 발생부(140)는 비선택 워드 라인들로 제공되는 하나 이상의 워드 라인 금지 전압들(VWL_unsel)을 생성할 수 있으며, 또한 비선택 비트 라인들로 제공되는 하나 이상의 비트 라인 금지 전압들(VBL_unsel)을 생성할 수 있다.
본 발명의 실시예에 따르면, 억세스 될 메모리 셀을 지시하는 어드레스(ADDR)를 검출한 결과에 따라, 더미 라인으로 제공되는 금지 전압의 레벨이 조절될 수 있다. 예컨대, 어드레스(ADDR)를 검출한 결과에 따라, 다수의 워드 라인 금지 전압들(VWL_unsel) 중 어느 하나가 더미 워드 라인(DWL)으로 제공될 수 있다. 또한, 어드레스(ADDR)를 검출한 결과에 따라, 다수의 비트 라인 금지 전압들(VBL_unsel) 중 어느 하나가 더미 비트 라인(DBL)으로 제공될 수 있다. 만약, 메모리 셀 어레이(110)에 두 개 이상의 더미 워드 라인(DWL)이 배치되는 경우, 상기 두 개 이상의 더미 워드 라인(DWL)으로는 다른 레벨의 금지 전압이 제공될 수도 있으며, 서로 동일한 레벨의 금지 전압이 제공되어도 무방하다. 또한, 메모리 셀 어레이(110)에 두 개 이상의 더미 비트 라인(DBL)이 배치되는 경우, 상기 두 개 이상의 더미 비트 라인(DBL)으로는 다른 레벨의 금지 전압이 제공될 수도 있으며, 서로 동일한 레벨의 금지 전압이 제공되어도 무방하다.
경로 제어부(150) 및 경로 선택부(160)는, 어드레스(ADDR)를 검출한 결과에 따라 워드 라인 금지 전압들(VWL_unsel) 및 비트 라인 금지 전압들(VBL_unsel)의 전달 경로를 제어할 수 있다. 예컨대, 경로 선택부(160)는 전원 발생부(140)로부터의 각종 전원 신호들을 수신하고, 상기 전원 신호들이 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 경로를 스위칭하는 스위치들(미도시)을 포함할 수 있다. 상기 스위칭 결과에 따라 워드 라인들(WL) 각각으로 제공되는 전원 신호가 변경될 수 있으며, 또한 비트 라인들(BL) 각각으로 제공되는 전원 신호가 변경될 수 있다. 경로 제어부(150)는 어드레스(ADDR)를 검출 결과를 수신하고, 이에 대응하여 경로 선택부(160) 내의 스위치들을 제어하기 위한 스위치 제어신호(ctrl_SW)를 생성할 수 있다.
도 2의 예에서는, 어드레스(ADDR)를 검출한 결과에 따라 더미 워드 라인(DWL) 및 더미 비트 라인(DBL)의 레벨이 모두 변경되는 것으로 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 어드레스(ADDR)를 검출한 결과에 따라 더미 워드 라인(DWL)으로 제공되는 금지 전압의 레벨만이 조절되어도 무방하며, 또는 더미 비트 라인(DBL)으로 제공되는 금지 전압의 레벨만이 조절되어도 무방하다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 영역들을 포함할 수 있으며, 도 3에서는 하나의 셀 영역이 도시되며, 예컨대 상기 셀 영역은 타일(Tile)일 수 있다. 또한, 이하에서는 워드 라인으로 사용되는 용어는 노멀 워드 라인과 더미 워드 라인을 포함하는 개념으로 정의될 수 있으며, 또는 더미 워드 라인에 대비되는 개념으로서 노멀 워드 라인만을 지칭할 수도 있다. 이와 유사하게, 비트 라인으로 사용되는 용어는 노멀 비트 라인과 더미 비트 라인을 포함하는 개념으로 정의될 수 있으며, 또는 더미 비트 라인에 대비되는 개념으로서 노멀 비트 라인만을 지칭할 수도 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 ∼ WLm), 복수의 비트 라인들(BL1 ∼ BLn) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 더미 워드 라인(DWL) 및 더미 비트 라인(DBL)을 더 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수, 더미 워드 라인(DWL)의 개수, 더미 비트 라인(DBL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(MC)을 페이지(page) 단위로 정의할 수 있다.
복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL1 ∼ BLn) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL1 ∼ WLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ∼ BLn) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL1 ∼ WLm) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLm) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ WLm) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
한편, 더미 워드 라인(DWL) 및 더미 비트 라인(DBL)에 연결된 셀들은 더미 셀로서, 상기 더미 셀에는 데이터가 기록되지 않을 수 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 4c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5는 본 발명의 실시예에 따라 하나 이상의 더미 라인들을 포함하는 메모리 셀 어레이를 나타내는 도면이다. 도 5에서는 메모리 셀 어레이의 가장 자리에 더미 라인이 배치되는 예가 도시되며, 예컨대 제1 및 제2 더미 워드 라인들(DWL1, DWL2)이 메모리 셀 어레이의 양측 가장 자리에 배치되며, 또한 제1 및 제2 더미 비트 라인들(DBL1, DBL2)이 메모리 셀 어레이의 양측 가장 자리에 배치되는 예가 도시된다. 또한, 설명의 편의상, 노멀 워드 라인은 워드 라인(WL)으로 지칭되고, 노멀 비트 라인은 비트 라인(BL)으로 지칭된다.
다수의 워드 라인들(WL1 ~ WLm)과 다수의 워드 라인들(BL1 ~ BLn)이 교차하는 영역들에 노멀 셀들(NC)이 배치되며, 상기 노멀 셀들(NC)은 노멀 셀 어레이를 구성할 수 있다. 또한, 제1 더미 워드 라인(DWL1)에 연결되는 메모리 셀들과 제2 더미 워드 라인(DWL2)에 연결되는 메모리 셀들은 더미 셀들(DC)에 해당할 수 있다. 또한, 제1 더미 비트 라인(DBL1)에 연결되는 메모리 셀들과 제2 더미 비트 라인(DBL2)에 연결되는 메모리 셀들은 더미 셀들(DC)에 해당할 수 있다.
도 6은 저항성 메모리 셀의 전류-전압 특성을 나타내는 그래프이다. 도 6에서는 그 일 예로서 바이 폴라(Bi-polar) 방식에 따라 동작하는 메모리 셀의 전류-전압 특성을 나타낸다.
도 6에 도시된 바와 같이, 셋 기록 동작시 셋 전압(Vset)이 메모리 셀로 인가됨과 함께, 메모리 셀을 통해 흐르는 셋 전류(Iset)의 레벨을 조절함에 의해 메모리 셀의 가변 저항이 고저항 상태(HRS)에서 저저항 상태(LRS)로 변동될 수 있다. 또한, 리셋 기록 동작시 메모리 셀에 인가되는 리셋 전압(Vreset)의 크기를 제한함으로써 메모리 셀의 가변 저항이 저저항 상태(LRS)에서 고저항 상태(HRS)로 변동될 수 있다. 또한, 독출 동작에 있어서, 소정의 독출 전압(Vread)이 메모리 셀로 인가됨에 따라 메모리 셀의 가변 저항의 상태에 대응하는 독출 전류가 발생되고, 상기 독출 전류와 기준 전류(Iref)를 비교함에 의해 데이터가 판별될 수 있다.
한편, 메모리 셀 공정을 통해 메모리 셀이 형성되면, 상기 메모리 셀이 정상적으로 데이터를 저장할 수 있도록 포밍(Forming) 과정이 메모리 셀에 수행될 수 있다. 포밍(Forming) 과정은, 메모리 셀 내에서 전류가 흐르는 경로인 필라멘트(Filament)가 형성되지 않은 초기 상태의 메모리 셀에 높은 전압과 전류를 인가하여 필라멘트를 생성하는 과정이다. 포밍(Forming) 과정에서, 필라멘트를 생성하기 위하여 셋 전압(Vset)보다 큰 포밍 전압(Vforming)과 이에 따른 포밍 전류(Iforming)가 메모리 셀에 인가된다.
도 5의 메모리 셀 어레이에서, 노멀 셀 어레이에 포함되는 노멀 셀들(NC)에 대해서는 포밍(Forming) 과정이 수행됨에 따라 데이터를 정상적으로 저장할 수 있다. 반면에, 더미 셀들(DC)에는 데이터가 정상적으로 저장되지 않으며, 이에 따라 상기 더미 셀들(DC)에는 포밍(Forming) 과정이 수행되지 않아도 무방하다.
도 7은 메모리 셀 어레이 내에서 발생되는 리키지 전류 및 이에 따른 워드 라인 전압 레벨의 변동 예를 나타내는 그래프이다. 설명의 편의 상, 도 7에는 다수의 비트 라인들 방향을 따라 발생되는 워드 라인 전압의 강하의 예가 도시된다. 그러나, 도 7에 도시된 바와 유사한 방식에 따라, 다수의 워드 라인들 방향을 따라 비트 라인 전압이 강하되는 특성 또한 가질 수 있다.
도 7을 참조하면, 메모리 셀 어레이는 다수의 워드 라인들을 포함하며, 예컨대 제1 내지 제7 워드 라인들(WL1 ~ WL7)과 제1 내지 제8 비트 라인들(BL1 ~ BL8)이 도 7에 도시된다. 또한, 상기 비트 라인들(BL1 ~ BL8)의 양측으로 더미 비트 라인이 배치될 수 있으며, 예컨대 제1 및 제2 더미 비트 라인들(DBL1, DBL2)이 상기 비트 라인들(BL1 ~ BL8)의 양측에 배치될 수 있다.
또한, 도 7에서는 선택 워드 라인에 상대적으로 높은 레벨의 전압이 인가되는 리셋 기록 동작의 예가 도시되며, 제4 워드 라인(WL4)이 선택됨에 따라 상기 제4 워드 라인(WL4)으로는 선택 워드 라인 전압으로서 4V가 인가될 수 있다. 반면에, 나머지 워드 라인들(WL1 ~ WL3, WL5 ~ WL7)은 비선택 워드 라인에 해당함에 따라, 상기 비선택 워드 라인들(WL1 ~ WL3, WL5 ~ WL7)로는 금지 전압이 인가될 수 있으며, 예컨대 0V의 금지 전압이 인가되는 예가 도시된다. 만약, 제4 비트 라인(BL4)이 선택되는 경우에는, 상기 제4 비트 라인(BL4)으로는 0V의 선택 비트 라인 전압이 인가될 수 있다. 반면에, 나머지 비트 라인들(BL1 ~ BL3, BL5 ~ BL8)은 비선택 비트 라인에 해당함에 따라, 상기 비선택 비트 라인들(BL1 ~ BL3, BL5 ~ BL8)로는 3V의 금지 전압이 인가될 수 있다. 이와 함께, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로는 3V의 금지 전압이 인가될 수 있다. 상기 선택 워드 라인 전압은 도 7의 도면 상에서 선택 워드 라인(WL4)의 좌측 위치에서 인가되는 것으로 가정한다.
도 7에 도시된 바와 같이, 메모리 동작이 수행됨에 따라 더미 셀과 비선택 메모리 셀들에는 리키지 전류가 발생될 수 있다. 예컨대, 리셋 기록 동작에서 정의된 바이어싱 조건에 따라, 선택 워드 라인에 연결된 메모리 셀들에는 순방향 리키지 전류가 발생될 수 있으며, 반면에 비선택 워드 라인에 연결된 메모리 셀들에는 역방향 리키지 전류가 발생될 수 있다.
전류 기반으로 동작하는 저항성 메모리 장치에서는 선택 라인을 따라 전압 강하(IR Drop)가 발생되고, 또한 선택 라인의 위치에 따라 전압 강하 특성이 변동될 수 있다. 예컨대, 선택 워드 라인은 다수의 비트 라인들 및 더미 비트 라인과 교차하게 배치되며, 선택 워드 라인을 따라 발생되는 전압 강하에 의하여 상기 다수의 비트 라인들 및 더미 비트 라인은 영향을 받게 된다. 또한, 다수의 비트 라인들 중 선택 비트 라인의 위치에 따라, 선택 워드 라인의 전압 강하에 의하여 상기 다수의 비트 라인들 및 더미 비트 라인에 미치는 영향의 크기가 달라지게 된다. 본 발명의 실시예에 따르면, 선택 라인(예컨대, 선택 비트 라인)의 위치를 검출한 결과에 따라, 적어도 하나의 더미 비트 라인으로 인가되는 금지 전압의 레벨이 변동되도록 제어한다. 이와 함께, 비선택 비트 라인들로 인가되는 금지 전압 또한 그 레벨이 변동될 수 있다.
도 7을 참조하면, 선택 비트 라인의 위치에 따라 선택 워드 라인에서 발생되는 전압 강하의 특성이 달라지게 된다. 제4 비트 라인(BL4)이 선택된 경우를 Case 1, 제6 비트 라인(BL6)이 선택된 경우를 Case 2로 정의할 때, 억세스 될 메모리 셀(예컨대, 선택 셀)에 동일한 레벨의 전압(예컨대, 리셋 전압)을 제공하기 위하여 서로 다른 레벨을 갖는 선택 워드 라인 전압이 각각의 Case에서 인가될 수 있다. 도 7의 도면 상에서, 선택 메모리 셀의 좌측에 위치한 비선택 메모리 셀들로 상대적으로 큰 전류가 흐름에 따라 선택 워드 라인을 따라 전압 강하가 상대적으로 크게 발생되는 반면에, 선택 메모리 셀의 우측에 위치한 비선택 메모리 셀들로는 상대적으로 작은 전류가 흐름에 따라 선택 워드 라인을 따라 전압 강하가 상대적으로 작게 발생된다. 이에 따라, Case 1에서 좌측에 위치한 제1 더미 비트 라인(DBL1)에 연결된 더미 셀의 워드 라인으로는 Case 2에 비해 상대적으로 작은 레벨의 전압이 인가되며, 또한 Case 1에서 우측에 위치한 제2 더미 비트 라인(DBL2)에 연결된 더미 셀의 워드 라인으로는 Case 2에 비해 상대적으로 작은 레벨의 선택 전압이 인가될 수 있다.
즉, Case 1에서, 제1 더미 비트 라인(DBL1)에 교차하는 선택 워드 라인 전압과 리셋 전압(Vreset)과의 레벨 차이(ΔL1)는, Case 2에서의 레벨 차이(ΔL2)와 서로 상이하다. 또한, Case 1에서, 제2 더미 비트 라인(DBL2)에 교차하는 선택 워드 라인 전압과 리셋 전압(Vreset)과의 레벨 차이(ΔR1)는, Case 2에서의 레벨 차이(ΔR2)와 서로 상이하다. 이에 따라, 더미 셀에 발생되는 리키지 전류를 감소하기 위해서는, 더미 셀 양단에 인가되는 워드 라인 전압과 비트 라인 전압의 레벨 차이를 감소시킬 필요가 있으며, 본 발명의 실시예에 따라 어드레스를 검출한 결과에 따라 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로 인가되는 금지 전압의 레벨이 조절되도록 한다.
도 8은 본 발명의 실시예에 따라 더미 라인에 인가되는 금지 전압의 레벨을 조절하는 일 예를 나타내는 블록도이다. 도 8에 도시된 바와 같이, 메모리 장치(300)는 메모리 셀 어레이(310), 어드레스 검출부(320), 경로 제어부(330) 및 경로 선택부(340)를 포함할 수 있다. 또한, 메모리 셀 어레이(310)는 다수 개의 워드 라인들을 포함하며, 예컨대 m 개의 워드 라인들(WL1 ~ WLm)을 포함할 수 있다. 또한, 메모리 셀 어레이(310)는 다수 개의 비트 라인들을 포함할 수 있으며, 예컨대 선택 비트 라인으로서 k 번째 비트 라인(BLk), 비선택 비트 라인들로서 다수의 그룹의 비트 라인들(BLG1_1 ~ BLG1_a, BLG2_1 ~ BLG2_b), 제1 및 제2 더미 비트 라인들(DBL1, DBL2)을 포함할 수 있다. 도 8의 예에서는 제3 워드 라인(WL3)이 선택되는 것으로 가정한다. 또한, 선택 워드 라인 전압(VWL_sel)은 도면 상에서 제3 워드 라인(WL3)의 좌측으로 인가되는 것으로 가정한다.
제3 워드 라인(WL3)이 선택됨에 따라 제3 워드 라인(WL3)으로 선택 전압(VWL_sel)이 인가되며, 반면에 나머지 워드 라인들로는 금지 전압이 인가될 수 있다. 또한, k 번째 비트 라인(BLk)이 선택됨에 따라 k 번째 비트 라인(BLk)으로 선택 비트 라인 전압이 인가되며, 반면에 나머지 비트 라인들과 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로는 금지 전압이 인가될 수 있다.
금지 전압을 인가함에 있어서, 비선택 비트 라인들은 다수 개의 비트 라인 그룹들로 구분될 수 있으며, 예컨대 k 번째 비트 라인(BLk)을 기준으로 하여 좌측에 a 개의 비트 라인 그룹들(BLG1_1 ~ BLG1_a)이 위치하고, 우측에 b 개의 비트 라인 그룹들(BLG2_1 ~ BLG2_b)이 위치할 수 있다. 메모리 장치(300)에 구비되는 전원 발생부는, 선택 비트 라인 전압(VBL_sel) 및 다수 개(예컨대, a+b 개)의 비트 라인 금지 전압들(VBL_unsel1~a+b)을 발생할 수 있다. 경로 선택부(340) 내에 구비되는 스위치들의 스위칭 연결 상태에 따라, 상기 비트 라인 금지 전압들(VBL_unsel1~a+b)이 비트 라인 그룹들(BLG1_1 ~ BLG1_a, BLG2_1 ~ BLG2_b)로 제공될 수 있다. 예컨대, 서로 다른 비트 라인 그룹은 서로 다른 레벨의 금지 전압을 수신할 수 있다.
도 7에 도시된 그래프를 참조하여 도 8의 메모리 장치(300)의 동작 예를 설명하면 다음과 같다. 상기 선택 비트 라인(BLk)으로부터 먼 거리에 위치하는 비트 라인 그룹(예컨대, 비트 라인 그룹들 BLG1_1, BLG2_b)은 다른 비트 라인 그룹에 비해 상대적으로 큰 레벨의 금지 전압을 수신할 수 있다. 또한, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)도 상기 선택 비트 라인(BLk)으로부터 상대적으로 먼 거리에 위치하므로, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로도 상대적으로 큰 레벨의 금지 전압이 제공될 수 있다. 일 실시예로서, 제1 더미 비트 라인(DBL1)은 비트 라인 그룹(BLG1_1)로 제공되는 금지 전압과 동일한 금지 전압을 수신할 수 있다. 또한, 제2 더미 비트 라인(DBL2)은 비트 라인 그룹(BLG2_b)로 제공되는 금지 전압과 동일한 금지 전압을 수신할 수 있다.
또한, 선택 워드 라인 전압(VWL_sel)이 인가되는 위치와 선택 비트 라인(BL_sel) 사이의 거리에 따라, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로 제공되는 금지 전압이 변동될 수 있다. 예컨대, 도 7에 도시된 바와 같이, 선택 워드 라인 전압(VWL_sel)이 인가되는 위치와 선택 비트 라인(BL_sel) 사이의 거리가 짧을 때, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로 제공되는 금지 전압의 레벨이 작아지도록 조절될 수 있다. 반면에, 선택 워드 라인 전압(VWL_sel)이 인가되는 위치와 선택 비트 라인(BL_sel) 사이의 거리가 길 때, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로 제공되는 금지 전압의 레벨이 커지도록 조절될 수 있다.
한편, 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로 비선택 전압을 인가함에 있어서, 전원 발생부(미도시)로부터 발생되는 다수의 금지 전압들(VBL_unsel1~a+b) 중 어느 하나가 선택되어 인가될 수 있다. 예컨대, 상기 다수의 금지 전압들(VBL_unsel1~a+b)은 서로 다른 레벨을 가질 수 있으며, 어드레스(ADDR)를 검출한 결과에 따라 선택 비트 라인의 위치를 검출하고, 그 검출 결과에 따라 서로 다른 레벨을 갖는 금지 전압이 제1 및 제2 더미 비트 라인들(DBL1, DBL2)로 인가되도록 제어될 수 있다.
이를 위하여, 어드레스 검출부(320)는 어드레스(ADDR)을 검출한 결과 신호(Det)를 발생하고 이를 경로 제어부(330)로 제공할 수 있다. 경로 제어부(330)는 상기 결과 신호(Det)에 응답하여 다수의 스위치 제어신호(ctrl_SW)를 생성하여 이를 경로 선택부(340)로 제공할 수 있다. 경로 선택부(340)는 선택 비트 라인 전압(VBL_sel)과 비트 라인 금지 전압들(VBL_unsel1~a+b)을 수신하고, 스위치 제어신호(ctrl_SW)에 응답하여 스위칭 동작을 수행함으로써, 다수 개의 비트 라인들(더미 비트 라인 포함)로 선택 비트 라인 전압(VBL_sel)과 비트 라인 금지 전압들(VBL_unsel1~a+b)이 제공되는 경로가 선택되도록 한다.
더미 라인으로 제공되는 금지 전압의 조절 예를 도 9를 참조하여 설명하면 다음과 같다.
일 예로서, 선택 워드 라인 전압이 제1 더미 비트 라인(DBL1)이 배치된 위치(도면상 좌측)로부터 제공되는 것으로 가정할 때, 좌측에 위치하는 비트 라인이 선택됨에 따라 선택 비트 라인의 위치가 제1 더미 비트 라인(DBL1)에 가까워지는 경우(또는, 선택 워드 라인 전압이 인가되는 위치와 선택 비트 라인의 위치 사이의 거리가 짧은 경우), 상대적으로 작은 레벨의 금지 전압이 제1 및 제2 더미 비트 라인(DBL1, DBL2)로 인가될 수 있다. 반면에, 우측에 위치하는 비트 라인이 선택됨에 따라 선택 비트 라인의 위치가 제1 더미 비트 라인(DBL1)으로부터 멀어지는 경우(또는, 선택 워드 라인 전압이 인가되는 위치와 선택 비트 라인의 위치 사이의 거리가 김 경우), 상대적으로 큰 레벨의 금지 전압이 제1 및 제2 더미 비트 라인(DBL1, DBL2)로 인가될 수 있다.
도 9의 표는 선택 워드 라인 전압이 제1 더미 비트 라인(DBL1)이 배치된 위치(도면상 좌측)로부터 제공되는 경우에 해당하는 예로서, 만약에 선택 워드 라인 전압이 제2 더미 비트 라인(DBL2)이 배치된 위치(도면상 우측)로부터 제공되는 경우에는 금지 전압의 레벨이 반대로 조절될 수 있다. 즉, 좌측에 위치하는 비트 라인이 선택될 때(또는, 선택 워드 라인 전압이 인가되는 위치로부터 먼 거리의 비트 라인이 선택될 때), 상대적으로 큰 레벨의 금지 전압이 제1 및 제2 더미 비트 라인(DBL1, DBL2)로 인가되도록 제어될 수 있다.
한편, 도 8을 다시 참조하면, 선택 비트 라인의 위치에 따라서 메모리 셀 어레이(310)에 구비되는 비트 라인 그룹의 설정이 변동될 수 있다. 예컨대, 선택 비트 라인의 위치가 좌측으로 이동하는 경우에는, 상기 선택 비트 라인의 좌측에 위치하는 비트 라인 그룹의 개수는 감소될 수 있으며, 우측에 위치하는 비트 라인 그룹의 개수는 증가될 수 있다. 반대로, 선택 비트 라인의 위치가 우측으로 이동하는 경우에는, 상기 선택 비트 라인의 좌측에 위치하는 비트 라인 그룹의 개수는 증가될 수 있으며, 우측에 위치하는 비트 라인 그룹의 개수는 감소될 수 있다.
한편, 도 8에서는 금지 전압들(VBL_unsel1~a+b)의 개수와 비트 라인 그룹들(BLG1_1 ~ BLG1_a, BLG2_1 ~ BLG2_b)의 개수가 동일함에 따라, 비트 라인 그룹들(BLG1_1 ~ BLG1_a, BLG2_1 ~ BLG2_b)로 모두 다른 레벨의 금지 전압이 인가되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 비트 라인 그룹들(BLG1_1 ~ BLG1_a, BLG2_1 ~ BLG2_b) 중 적어도 일부는 동일한 레벨의 금지 전압을 수신하도록 설정되어도 무방하며, 이에 따라 비트 라인 그룹들의 개수보다 적은 수의 금지 전압들이 생성되어도 무방하다.
도 10은 본 발명의 다른 실시예에 따라 더미 라인에 인가되는 금지 전압의 레벨을 조절하는 일 예를 나타내는 블록도이다. 도 10에는 더미 워드 라인에 금지 전압을 인가하는 예가 도시된다. 도 10에 도시된 바와 같이, 메모리 장치(400)는 메모리 셀 어레이(410), 어드레스 검출부(420), 경로 제어부(430) 및 경로 선택부(440)를 포함할 수 있다. 또한, 메모리 셀 어레이(410)는 다수 개의 비트 라인들을 포함하며, 예컨대 n 개의 비트 라인들(BL1 ~ BLn)을 포함할 수 있다. 또한, 메모리 셀 어레이(410)는 다수 개의 워드 라인들을 포함할 수 있으며, 예컨대 선택 워드 라인으로서 l 번째 비트 라인(WLl), 비선택 워드 라인들로서 다수의 그룹의 워드 라인들(WLG1_1 ~ BLG1_c, WLG2_1 ~ WLG2_d), 제1 및 제2 더미 워드 라인들(DWL1, DWL2)을 포함할 수 있다. 도 10의 예에서는 제3 비트 라인(BL3)이 선택되는 것으로 가정한다. 또한, 도 10의 예에서는 도면 상에서 상측의 위치(예컨대, 제1 더미 워드 라인이 배치되는 위치)에 선택 비트 라인 전압(VBL_sel)이 인가되는 것으로 가정한다.
도 8에 도시된 실시예에서와 유사하게, 어드레스 검출부(420)는 어드레스(ADDR)을 검출한 결과 신호(Det)를 발생하고 이를 경로 제어부(430)로 제공할 수 있다. 경로 제어부(430)는 상기 결과 신호(Det)에 응답하여 다수의 스위치 제어신호(ctrl_SW)를 생성하여 이를 경로 선택부(440)로 제공할 수 있다. 경로 선택부(340)는 스위치 제어신호(ctrl_SW)에 응답하여 스위칭 동작을 수행하고, 선택 워드 라인 전압(VWL_sel)을 선택 워드 라인(WLl)으로 제공함과 함께, 워드 라인 금지 전압들(VWL_unsel1~c+d)을 워드 라인 그룹들(WLG1_1 ~ BLG1_c, WLG2_1 ~ WLG2_d)과 제1 및 제2 더미 워드 라인들(DWL1, DWL2)로 제공할 수 있다.
전술한 실시예와 동일 또는 유사하게, 워드 라인 금지 전압들(VWL_unsel1~c+d) 중 선택된 금지 전압이 제1 및 제2 더미 워드 라인들(DWL1, DWL2)로 각각 제공될 수 있다. 일 실시예에 따라, 어드레스(ADDR)을 검출한 결과에 따라, 서로 다른 레벨을 갖는 금지 전압이 제1 및 제2 더미 워드 라인들(DWL1, DWL2)로 각각 제공될 수 있다. 어드레스(ADDR)을 검출한 결과에 따라, 도 10에 도시된 메모리 셀 어레이(410) 상에서 선택 워드 라인(WLl)이 상측의 위치로 이동하는 경우, 제1 및 제2 더미 워드 라인(DWL1, DWL2)으로는 상대적으로 작은 레벨의 금지 전압이 제공되는 반면에, 선택 워드 라인(WLl)이 하측의 위치로 이동하는 경우, 제1 및 제2 더미 워드 라인(DWL1, DWL2)으로는 상대적으로 큰 레벨의 금지 전압이 제공될 수 있다.
그러나, 이는 일 실시예에 불과한 것으로서, 본 발명의 실시예는 다양하게 변동이 가능하다. 예컨대, 메모리 동작에 따라, 선택 워드 라인(WLl)이 상측의 위치로 이동하는 경우, 제1 및 제2 더미 워드 라인(DWL1, DWL2)으로는 상대적으로 큰 레벨의 금지 전압이 제공되고, 선택 워드 라인(WLl)이 하측의 위치로 이동하는 경우, 제1 및 제2 더미 워드 라인(DWL1, DWL2)으로는 상대적으로 작은 레벨의 금지 전압이 제공되도록 제어되어도 무방하다.
또한 일 실시예에 따라, 도 10에서 제1 더미 워드 라인(DWL1)은 상측의 첫 번째 워드 라인 그룹(WLG1_1)과 인접하며, 제2 더미 워드 라인(DWL2)은 하측의 d 번째 워드 라인 그룹(WLG2_d)과 인접하므로, 제1 더미 워드 라인(DWL1)과 워드 라인 그룹(WLG1_1)으로는 동일한 금지 전압이 인가될 수 있다. 또한, 제2 더미 워드 라인(DWL2)과 워드 라인 그룹(WLG2_d)으로는 동일한 금지 전압이 인가될 수 있다.
도 11은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 11에 도시된 바와 같이, 저항성 메모리 장치는 커맨드 및 어드레스를 수신하고(S11), 수신된 커맨드에 대응하는 메모리 동작을 수행한다. 또한, 커맨드 및 어드레스에 대한 검출 동작을 수행하고(S12), 검출 결과에 따라 셋 기록, 리셋 기록 및 독출 동작 중 어느 메모리 동작을 수행할 지를 판단함과 함께, 어드레스에 대한 검출 결과에 따라 선택 라인(예컨대, 선택 워드 라인 및 선택 비트 라인)을 판별할 수 있다(S13).
메모리 동작이 수행됨에 따라, 선택 라인으로는 선택 전압이 인가되며, 다수의 비선택 라인들로는 금지 전압이 제공될 수 있다. 저항성 메모리 장치는 다수의 비선택 라인들로 제공될 다수의 금지 전압들을 생성할 수 있다. 또한, 본 발명의 실시예에 따라, 저항성 메모리 장치에 구비되는 메모리 셀 어레이는 하나 이상의 더미 라인(예컨대, 더미 워드 라인 및 더미 비트 라인)을 포함할 수 있으며, 선택 라인을 판별한 결과에 따라 상기 더미 라인으로 제공될 금지 전압이 판별될 수 있다. 이에 따라, 어드레스 검출 결과에 기반하여 비선택 라인 및 더미 라인으로 금지 전압이 제공되는 전달 경로가 제어된다(S14).
상기 전달 경로의 제어에 따라, 비선택 라인 및 더미 라인으로 각종 금지 전압들이 제공되며, 상기 더미 라인으로는 다수의 금지 전압들 중 선택된 금지 전압이 제공될 수 있다(S15). 즉, 어드레스를 검출한 결과에 따라, 다수의 금지 전압들 중에서 더미 라인으로 제공되는 금지 전압이 변동될 수 있다.
한편, 본 발명의 실시예에 따라 더미 라인에 인가되는 금지 전압을 선택함에 있어서, 커맨드를 검출한 결과가 더 이용될 수도 있다. 즉, 커맨드 검출 결과에 따라 수행될 메모리 동작이 판별될 수 있으며, 메모리 동작에 따라 서로 다른 레벨의 금지 전압들이 각종 비선택 라인들 및 더미 라인으로 제공될 수 있으므로, 더미 라인에 제공될 금지 전압을 선택하는 동작은 커맨드 검출 결과를 더 이용할 수도 있다.
도 12는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 도 12에서는 메모리 셀 어레이의 일 측에 다수의 더미 비트 라인이 배치되는 예가 도시된다. 도 12에서는 도시되지 않았으나, 메모리 셀 어레이의 일 측에 다수의 더미 워드 라인이 배치되는 경우에도 도 12에 도시된 바와 동일 또는 유사하게 메모리 장치가 동작할 수 있다.
도 12에 도시된 바와 같이, 메모리 셀 어레이는 m 개의 워드 라인들(WL1 ~ WLm) 및 n 개의 비트 라인들(BL1 ~ BLn)을 포함할 수 있다. n 개의 비트 라인들(BL1 ~ BLn)은 노멀 비트 라인 그룹(normal BLG)을 구성할 수 있다. 또한, 비트 라인들(BL1 ~ BLn)의 일 측에는 제1 더미 비트 라인 그룹(DBLG1)이 배치될 수 있으며, 또한 비트 라인들(BL1 ~ BLn)의 타 측에는 제2 더미 비트 라인 그룹(DBLG2)이 배치될 수 있다. 제1 더미 비트 라인 그룹(DBLG1)은 e 개의 더미 비트 라인들(DBL1 ~ DBLe)을 포함할 수 있으며, 제2 더미 비트 라인 그룹(DBLG2)은 f 개의 더미 비트 라인들(DBL1 ~ DBLf)을 포함할 수 있다.
메모리 동작이 수행됨에 따라, 비트 라인들(BL1 ~ BLn) 중 하나 이상의 비트 라인에는 선택 비트 라인 전압(VBL_sel)이 인가되는 반면에, 나머지 비트 라인들로는 다수 개의 비트 라인 금지 전압들(VBL_unsel[1:N])이 인가될 수 있다. 또한, 억세스 될 메모리 셀들을 지시하는 어드레스를 검출한 결과에 따라 제1 및 제2 더미 비트 라인 그룹(DBLG1, DBLG2) 각각으로 제공되는 금지 전압들이 선택될 수 있으며, 예컨대 어드레스를 검출한 결과에 따라 N 개의 비트 라인 금지 전압들(VBL_unsel[1:N]) 중 선택된 2 개 이상의 금지 전압들이 선택되어 제1 더미 비트 라인 그룹(DBLG1)으로 제공될 수 있으며, 또한 N 개의 비트 라인 금지 전압들(VBL_unsel[1:N]) 중 선택된 2 개 이상의 금지 전압들이 선택되어 제2 더미 비트 라인 그룹(DBLG2)으로 제공될 수 있다.
도 12의 예에서는 제1 더미 비트 라인 그룹(DBLG1)으로 제1 및 제2 금지 전압들(VBL_unsel1,2)이 제공되고, 제2 더미 비트 라인 그룹(DBLG2)으로 제3 및 제4 금지 전압들(VBL_unsel3,4)이 제공되는 예가 도시되며, 만약 선택 비트 라인의 위치가 변동되는 경우에는 상기 따라 제1 및 제2 더미 비트 라인 그룹(DBLG1, DBLG2) 각각으로 제공되는 금지 전압들은 변동될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 도 13에서는 타일 별로 서로 다른 금지 전압이 제공되는 예가 도시된다.
도 13에 도시된 바와 같이, 메모리 장치(500)는 다수 개의 타일들을 포함할 수 있으며, 예컨대 제1 타일(Tile1, 511) 및 제2 타일(Tile2, 512)을 포함할 수 있다. 제1 및 제2 타일(511, 512) 각각은 다수 개의 워드 라인들 및 비트 라인들을 포함할 수 있으며, 또한 제1 및 제2 타일(511, 512) 각각은 제1 및 제2 더미 워드 라인들(DWL1, DWL2) 및 제1 및 제2 더미 비트 라인들(DBL1, DBL2)을 포함할 수 있다.
메모리 동작을 수행함에 있어서, 제1 및 제2 타일(511, 512)의 메모리 셀들이 동시에 억세스될 수 있다. 또한, 제1 및 제2 타일(511, 512)은 서로 다른 위치의 메모리 셀들이 억세스될 수 있다. 이에 따라, 제1 타일(511)과 제2 타일(512)의 더미 라인으로는 서로 다른 레벨의 금지 전압이 제공될 수 있다.
어드레스 검출부(520)는 제1 타일(511)에 대한 어드레스(ADDR_T1) 및 제2 타일(512)에 대한 어드레스(ADDR_T2)를 수신하고 검출 결과를 경로 제어부(530)로 제공한다. 경로 제어부(530)는 검출 결과에 기반하여 다수의 스위치 제어신호들을 발생하고 이를 경로 선택부(540)로 제공한다. 경로 선택부(540)는 스위치 제어신호들에 응답하여 스위칭 동작을 수행하고, 각종 금지 전압들의 전달 경로를 선택한다. 도 13에는 금지 전압들이 경로가 선택되는 예가 도시되며, 이에 따라 경로 선택부(540)는 다수 개의 워드 라인 금지 전압들(VWL_unsel[1:M])과 다수 개의 비트 라인 금지 전압들(VBL_unsel[1:N])의 전달 경로를 선택할 수 있다.
일 예로서, 제1 타일(511)의 제1 더미 워드 라인(DWL1)으로는 제1 워드 라인 금지 전압(VWL_unsel1)이 제공되고, 제2 더미 워드 라인(DWL2)으로는 제2 워드 라인 금지 전압(VWL_unsel2)이 제공될 수 있다. 또한, 제1 타일(511)의 제1 더미 비트 라인(DBL1)으로는 제1 비트 라인 금지 전압(VBL_unsel1)이 제공되고, 제2 더미 비트 라인(DBL2)으로는 제2 비트 라인 금지 전압(VBL_unsel2)이 제공될 수 있다.
한편, 제2 타일(512)의 제1 더미 워드 라인(DWL1)으로는 제3 워드 라인 금지 전압(VWL_unsel3)이 제공되고, 제2 더미 워드 라인(DWL2)으로는 제4 워드 라인 금지 전압(VWL_unsel4)이 제공될 수 있다. 또한, 제2 타일(512)의 제1 더미 비트 라인(DBL1)으로는 제3 비트 라인 금지 전압(VBL_unsel3)이 제공되고, 제2 더미 비트 라인(DBL2)으로는 제4 비트 라인 금지 전압(VBL_unsel4)이 제공될 수 있다.
이후, 제1 및 제2 타일(511, 512)에서 선택되는 메모리 셀들의 위치가 변동되는 경우에는, 상기 제1 및 제2 타일(511, 512)의 더미 라인으로 제공되는 금지 전압들의 레벨은 변동될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 도면이다. 도 14에서는 더미 라인에 대한 더미 라인 전압이 별도로 생성되는 예가 도시된다.
도 14에 도시된 바와 같이, 메모리 장치(600)는 메모리 셀 어레이(610), 제어 로직(620) 및 전원 발생부(630)를 포함할 수 있다. 제어 로직(620)은 어드레스 검출부(621)를 포함할 수 있으며, 전원 발생부(630)는 레벨 조절부(631)를 포함할 수 있다. 메모리 셀 어레이(610)는 하나 이상의 더미 비트 라인으로서 제1 및 제2 더미 비트 라인들(DBL1, DBL2)을 포함할 수 있으며, 또한 메모리 셀 어레이(610)는 하나 이상의 더미 워드 라인으로서 제1 및 제2 더미 워드 라인들(DWL1, DWL2)을 포함할 수 있다. 제어 로직(620)은 커맨드(CMD)에 응답하여 메모리 동작이 수행되도록 제어함과 함께, 어드레스 검출부(621)가 어드레스(ADDR)를 검출함에 따라 선택 라인(예컨대, 선택 워드 라인 및 선택 비트 라인)의 위치가 판단될 수 있다.
선택 라인의 위치가 변동됨에 따라 제1 및 제2 더미 비트 라인들(DBL1, DBL2) 및 제1 및 제2 더미 워드 라인들(DWL1, DWL2)으로 제공되는 금지 전압들의 레벨이 변동될 수 있다. 이에 따라, 어드레스(ADDR)를 검출한 결과 신호(Det)는 전원 발생부(630)로 제공될 수 있으며, 레벨 조절부(631)는 금지 전압들의 레벨을 조절하기 위한 동작을 수행할 수 있다. 이에 따라, 선택 라인의 위치 변동에 대응하여 레벨이 조절된 하나 이상의 더미 워드 라인 금지 전압(VWL_dummy)과 하나 이상의 더미 비트 라인 금지 전압(VBL_dummy)이 생성되어 메모리 셀 어레이(610)로 제공될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 선택 라인의 전압 강하를 고려하여 더미 라인에 인가되는 금지 전압의 레벨이 조절되므로, 더미 셀을 통해 흐르는 리키지 전류를 감소할 수 있으며, 이와 함께 안정적인 메모리 동작이 수행될 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템(700)에 적용한 예를 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 15를 참조하면, 메모리 카드 시스템(700)은 호스트(710) 및 메모리 카드(720)를 포함할 수 있다. 호스트(710)는 호스트 컨트롤러(711) 및 호스트 접속부(712)를 포함할 수 있다. 메모리 카드(720)는 카드 접속부(721), 카드 컨트롤러(722) 및 메모리 장치(723)를 포함할 수 있다. 이 때, 메모리 장치(723)는 도 1 내지 도 14에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(623)는 억세스 될 메모리 셀을 지시하는 어드레스를 검출하고, 그 결과에 따라 더미 라인으로 제공되는 금지 전압의 레벨을 조절함으로써, 더미 셀에 의한 리키지 전류의 발생을 최소화할 수 있다.
호스트(710)는 메모리 카드(720)에 데이터를 기록하거나, 메모리 카드(720)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(711)는 커맨드(CMD), 호스트(710) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(712)를 통해 메모리 카드(720)로 전송할 수 있다.
카드 컨트롤러(722)는 카드 접속부(721)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(722) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(723)에 저장할 수 있다. 메모리 장치(723)는 호스트(710)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(720)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(800)에 적용한 예를 나타내는 블록도이다.
도 16을 참조하면, SSD 시스템(800)은 호스트(810) 및 SSD(820)를 포함할 수 있다. SSD(820)는 신호 커넥터(signal connector)를 통해 호스트(810)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(820)는 SSD 컨트롤러(821), 보조 전원 장치(822) 및 복수의 메모리 장치들(823, 824, 825)을 포함할 수 있다. 이때, SSD(820)는 도 1 내지 도 14에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치들(823, 824, 825) 각각은 억세스 될 메모리 셀을 지시하는 어드레스를 검출하고, 그 결과에 따라 더미 라인으로 제공되는 금지 전압의 레벨을 조절함으로써, 더미 셀에 의한 리키지 전류의 발생을 최소화할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(900)을 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 17을 참조하면, 컴퓨팅 시스템(900)은 메모리 시스템(910), 프로세서(920), RAM(930), 입출력 장치(940) 및 전원 장치(950) 포함할 수 있다. 또한, 메모리 시스템(910)은 메모리 장치(911) 및 메모리 콘트롤러(912)를 포함할 수 있다. 한편, 도 17에는 도시되지 않았지만, 컴퓨팅 시스템(900)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(900)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(920)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(920)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(920)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(960)를 통하여 RAM(930), 입출력 장치(940) 및 메모리 시스템(910)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(910) 및/또는 RAM(930)은 도 1 내지 도 14에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(920)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(930)는 컴퓨팅 시스템(900)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(930)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(930)으로 이용될 수 있다.
입출력 장치(940)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(950)는 컴퓨팅 시스템(900)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 비트 라인들 및 하나 이상의 더미 비트 라인을 포함하고,
    제1 커맨드에 수반되는 제1 어드레스를 검출하는 단계;
    비선택 라인들을 바이어싱하기 위한 다수의 금지 전압들을 생성하는 단계; 및
    상기 제1 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제1 금지 전압을 제1 더미 비트 라인으로 제공하는 단계를 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  2. 제1항에 있어서,
    상기 어드레스 검출 결과에 의해 판별된 선택 비트 라인의 위치에 따라, 상기 제1 더미 비트 라인으로 제공되는 금지 전압이 변동되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  3. 제1항에 있어서,
    상기 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제2 금지 전압을 제2 더미 비트 라인으로 제공하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  4. 제1항에 있어서,
    제2 커맨드에 수반되는 제2 어드레스를 검출하는 단계; 및
    상기 제2 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제2 금지 전압을 상기 제1 더미 비트 라인으로 제공하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  5. 제1항에 있어서,
    상기 저항성 메모리 장치는, 상기 다수의 비트 라인들에 교차하도록 배치되는 다수 개의 워드 라인들과 하나 이상의 더미 워드 라인을 더 포함하고,
    상기 제1 어드레스 검출 결과에 따라, 상기 다수의 금지 전압들 중에서 선택된 제2 금지 전압을 제1 더미 워드 라인으로 제공하는 단계를 더 구비하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  6. 제5항에 있어서,
    상기 제1 어드레스 검출 결과에 따라, 상기 다수 개의 워드 라인들 중 선택 워드 라인으로 제공되는 선택 전압의 레벨이 변동되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 제1 더미 비트 라인과 선택 비트 라인 사이에 다수 개의 비선택 비트 라인 그룹들이 배치되고,
    상기 제1 더미 비트 라인과 이에 인접한 비선택 비트 라인 그룹으로 서로 동일한 제1 금지 전압이 제공되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  8. 제1항에 있어서,
    상기 제1 금지 전압을 제공하는 단계는,
    상기 제1 어드레스 검출 결과에 따른 제어신호를 생성하는 단계; 및
    상기 제어신호에 응답하여, 상기 다수의 금지 전압들이 다수의 비선택 비트 라인들 및 상기 제1 더미 비트 라인으로 제공되는 전달 경로를 선택하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  9. 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 신호 라인들 및 더미 라인을 포함하고,
    메모리 동작에 관련된 커맨드 및 어드레스를 수신하는 단계;
    선택 신호 라인의 위치를 판단하기 위해 상기 수신된 어드레스를 검출하는 단계; 및
    선택 신호 라인 및 다수 개의 비선택 신호 라인들로 각각 선택 전압 및 다수 개의 금지 전압들을 인가하는 단계를 구비하고,
    상기 더미 라인으로 상기 다수 개의 금지 전압들 중 하나가 제공되며, 상기 선택 신호 라인의 위치가 변동될 때 상기 더미 라인으로 제공되는 금지 전압이 변동되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  10. 제9항에 있어서,
    상기 다수의 신호 라인들은 서로 교차하게 배치되는 다수의 제1 신호 라인들과 다수의 제2 신호 라인들을 포함하고,
    상기 더미 라인은 상기 제1 신호 라인들에 나란하게 배치되는 제1 더미 라인과, 상기 다수의 제2 신호 라인들에 나란하게 배치되는 제2 더미 라인을 포함하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
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