KR102217243B1 - 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 - Google Patents

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 Download PDF

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Abstract

소거 및 검증 동작을 수행하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 워드 라인들 및 비트 라인들을 포함하고, 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀들을 선택하는 단계와, 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀들을 선택하는 단계 및 제1 기록 드라이버를 통해 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 단계를 구비하는 것을 특징으로 한다.

Description

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법{Resistive Memory Device, Resistive Memory System and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 상세하게는 소거 및 검증 동작을 수행하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 소거 및 검증 동작을 개선한 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 워드 라인들 및 비트 라인들을 포함하고, 제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀들을 선택하는 단계와, 제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀들을 선택하는 단계 및 제1 기록 드라이버를 통해 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 소거 요청을 나타내는 소거 커맨드를 수신하는 단계를 더 구비하고, 상기 소거 커맨드에 응답하여, 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록이 수행되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 데이터 기록 요청을 나타내는 기록 커맨드를 수신하는 단계를 더 포함하고, 상기 기록 커맨드에 응답하여, 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록이 수행되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 동시 리셋 기록이 수행된 후, 상기 기록 커맨드에 수반되는 기록 데이터를 이용한 기록 동작을 수행하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 비트 라인들은 2*N 개의 비트 라인들을 포함하고, 이에 대응하여 각각 2 개의 비트 라인들에 공통하게 연결되는 N 개의 기록 드라이버들이 배치되며(단, N은 1 이상의 정수), 모든 비트 라인들이 동시에 선택됨에 따라, 하나 이상의 워드 라인들에 연결된 모든 메모리 셀들이 동시에 리셋 기록되는 것을 특징으로 한다.
또한 바람직하게는, 적어도 두 개의 워드 라인들이 동시에 선택되고, 상기 제1 기록 드라이버는, 상기 제1 비트 라인에 연결된 두 개 이상의 제1 메모리 셀들과 상기 제2 비트 라인에 연결된 두 개 이상의 제2 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 제3 내지 제N 비트 라인들 중 적어도 하나의 비트 라인에 연결된 하나 이상의 제3 메모리 셀들을 선택하는 단계를 더 구비하고, 상기 제1 기록 드라이버는, 상기 제1 내지 제3 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치는 제1 및 제2 레이어를 포함하고, 상기 제1 비트 라인은 제1 레이어에 배치되고, 상기 제2 비트 라인은 제2 레이어에 배치되는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 상기 리셋 기록 후, 상기 제1 및 제2 메모리 셀들을 독출함으로써, 다수의 독출 결과들을 제1 센스 앰프로 제공하는 단계 및 상기 제1 센스 앰프를 이용하여 상기 제1 및 제2 메모리 셀들을 동시에 검증하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 메모리 셀들을 통해 흐르는 전류와 상기 제2 메모리 셀들을 통해 흐르는 전류가 합산되어 상기 제1 센스 앰프로 제공되는 것을 특징으로 한다.
또한 바람직하게는, 적어도 두 개의 워드 라인들이 동시에 선택되고, 상기 제1 센스 앰프는, 상기 제1 비트 라인에 연결된 두 개 이상의 제1 메모리 셀들과 상기 제2 비트 라인에 연결된 두 개 이상의 제2 메모리 셀들에 대해 동시에 검증 동작을 수행하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치의 동작방법은, 상기 리셋 기록 후, 상기 제1 비트 라인에 연결된 두 개 이상의 제1 메모리 셀들을 선택하는 단계와, 상기 두 개 이상의 제1 메모리 셀들을 독출함으로써, 다수의 독출 결과들을 제1 센스 앰프로 제공하는 단계 및 상기 제1 센스 앰프를 이용하여 상기 제1 메모리 셀들을 동시에 검증하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 저항성 메모리 장치는 동시에 리셋 기록을 수행할 메모리 셀들의 선택과 관련된 정보를 저장하고, 상기 저항성 메모리 장치의 동작방법은, 동시에 리셋 기록을 수행할 메모리 셀들을 선택하기 위한 상기 정보를 참조하는 단계를 더 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 워드 라인들 및 비트 라인들을 포함하고, 하나 이상의 워드 라인 또는 하나 이상의 비트 라인에 연결된 두 개 이상의 메모리 셀들을 선택하는 단계와, 상기 선택된 메모리 셀들 각각으로부터 워드 라인에서 비트 라인 방향으로 전달되는 독출 결과들을 제1 센스 앰프로 제공하는 단계 및 상기 제1 센스 앰프를 통해, 상기 선택된 두 개 이상의 메모리 셀들을 동시에 검증하여 검증 결과를 발생하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 서로 교차하게 배치되는 다수의 제1 신호 라인들 및 다수의 제2 신호 라인들을 포함하고, 소거 요청 또는 기록 요청을 수신하는 단계와, 다수의 제1 신호 라인들과 제1 기록 드라이버 사이에 배치되는 다수의 스위치들의 제어를 통해, 상기 제1 기록 드라이버를 적어도 두 개의 제1 신호 라인들에 전기적으로 연결시키는 단계 및 상기 소거 요청 또는 기록 요청에 응답하여, 적어도 두 개의 메모리 셀들을 상기 제1 기록 드라이버를 통해 동시에 소거하는 단계를 구비하고, 메모리 셀에 연결된 제1 및 제2 신호 라인들로 제공되는 전압 신호에 의해 상기 소거 동작이 제어되는 것을 특징으로 한다.
한편, 본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 다수의 워드 라인들 및 다수의 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀들에 대한 기록/독출 동작을 수행하며, 다수의 기록 드라이버들을 포함하는 기록/독출 회로 및 두 개 이상의 비트 라인들에 연결된 다수 개의 메모리 셀들이 선택되고, 하나의 기록 드라이버를 통해 상기 선택된 다수 개의 메모리 셀들이 동시에 소거되도록 제어하는 제어 로직을 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법은, 하나의 기록 드라이버에 의해 다수의 메모리 셀들을 동시에 소거할 수 있으므로, 소거 동작에 소요되는 시간을 감소하고 메모리 성능을 향상할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상에 따른 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법은, 하나의 센스 앰프에 의해 다수의 메모리 셀들을 동시에 검증할 수 있으므로, 검증 동작에 소요되는 시간을 감소하고 메모리 성능을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5는 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 6은 본 발명의 실시예에 따른 소거 동작 및 검증 동작의 개념을 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따른 소거 및 검증 동작을 수행하는 메모리 장치의 블록도이다.
도 8a,b,c는 소거 동작의 다양한 예를 나타내는 블록도이다.
도 9는 소거 동작시 메모리 셀을 선택하는 일 예를 나타내는 회로도이다.
도 10은 소거 동작시 메모리 셀을 선택하는 다른 예를 나타내는 회로도이다.
도 11은 소거 동작시 메모리 셀을 선택하는 또 다른 예를 나타내는 회로도이다.
도 12는 소거 동작시 메모리 셀을 선택하는 또 다른 예를 나타내는 회로도이다.
도 13a,b,c은 검증 동작시 메모리 셀을 선택하는 일 예를 나타내는 회로도이다.
도 14a,b는 검증 동작시 메모리 셀을 선택하는 다른 예를 나타내는 회로도이다.
도 15a,b는 검증 동작시 메모리 셀을 선택하는 또 다른 예를 나타내는 회로도이다.
도 16은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 17은 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 18 및 도 19는 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 구현 예를 나타내는 회로도이다.
도 20 및 도 21은 본 발명의 또 다른 실시예에 따른 저항성 메모리 장치의 구현 예를 나타내는 블록도이다.
도 22는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 23은 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다. 본 발명의 실시예에서, 상기 메모리 장치는 다양한 종류의 메모리 셀들을 포함할 수 있으며, 예컨대 저항성 메모리 셀들을 포함함에 따라 상기 메모리 장치는 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서, 상기 저항성 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 저항성 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭되어도 무방하다. 이하의 본 발명의 실시예들을 설명함에 있어서 상기 메모리 장치는 저항성 메모리 장치인 것으로 가정한다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)를 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다. 한편, 본 발명의 실시예에 따라, 메모리 장치(100)는 셀 단위 또는 영역 단위로 소거 동작을 수행할 수 있으며, 또한 소거 동작에 대한 검증을 위한 검증 동작을 수행할 수 있다. 제어 로직(130)은 상기 소거 및 검증 동작을 제어하기 위한 소거/검증 제어부(131)를 포함할 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
또한, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 신호 라인들(예컨대, 비트 라인들)을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다. 메모리 셀 어레이(110)가 다수의 비트 라인들을 포함함에 따라, 이에 대응하여 기록/독출 회로(120)는 다수의 기록 드라이버들 및 센스 앰프들을 포함할 수 있다. 예컨대, 하나의 비트 라인에 대응하여 하나의 기록 드라이버 및 센스 앰프가 배치될 수 있다. 또는, 두 개 이상의 비트 라인들에 대응하여 하나의 기록 드라이버 및 센스 앰프가 배치됨에 따라, 하나의 기록 드라이버 및 센스 앰프 각각은 다수의 비트 라인들에 공유될 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기록 및 독출 동작에 이용되는 각종 기록 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(130)의 제어 하에서 기록 전압 및 독출 전압의 레벨이 조절될 수 있다. 또한, 메모리 장치(100)는 독출 동작에 이용되는 각종 기준 신호를 생성하는 기준신호 발생 수단(미도시)을 포함할 수 있으며, 예컨대 기준신호 발생 수단은 기준 전류 및/또는 기준 전압을 생성할 수 있다. 상기 기준 전류 및/또는 기준 전압은 제어 로직(130)의 제어 하에서 그 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
메모리 장치(100)와 메모리 콘트롤러(200) 사이에서 다양한 메모리 동작에 관련된 커맨드(CMD)가 기 설정되고, 메모리 콘트롤러(200)로부터의 커맨드(CMD)가 메모리 장치(100)로 제공됨에 따라 메모리 장치(100)는 이에 대응하는 메모리 동작을 수행한다. 본 발명의 실시예에 따르면, 메모리 장치(100)와 메모리 콘트롤러(200) 사이에서 소거 커맨드가 정의될 수 있으며, 메모리 장치(100)는 소거 요청을 나타내는 커맨드(CMD)에 응답하여 하나 이상의 메모리 셀들에 대한 소거 동작을 수행할 수 있다.
일 실시예로서, 소거 동작은 메모리 셀 단위로 수행되거나 소정의 영역 단위로 수행될 수 있다. 소거 단위의 영역은 다양하게 정의될 수 있으며, 예컨대 상기 영역은 페이지(page), 타일(Tile) 또는 다수의 타일들을 포함하는 셀 블록(Cell block)에 해당할 수 있다. 페이지(page)는 동일한 워드 라인에 연결된 다수의 메모리 셀들을 포함하는 개념으로 정의될 수 있다. 한편, 타일(Tile)은 다양하게 정의될 수 있으며, 예컨대 하나의 로우 디코더를 공유하는 다수의 워드 라인들과 하나의 칼럼 디코더를 공유하는 다수의 비트 라인들이 교차하는 영역에 배치되는 메모리 셀들을 포함하는 개념으로 정의될 수 있다.
한편, 본 발명의 실시예에 따른 소거 동작은 메모리 셀들의 저항 분포를 하나의 상태로 이동시키는 동작에 해당할 수 있으며, 예컨대 소거 동작은 메모리 셀들의 저항 값을 증가시키는 리셋 기록 동작에 의해 수행될 수 있다. 이에 따라, 소거된 메모리 셀들은 큰 저항 값을 갖는 리셋(Reset) 상태를 가질 수 있으며, 소거 결과에 따라 메모리 셀들이 리셋(Reset) 상태로 정상적으로 기록 동작이 수행되었는지를 판별하기 위한 검증 동작이 일련하게 수행될 수 있다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 예컨대 소거 동작은 메모리 셀들의 저항 값을 감소시키는 셋 기록 동작에 의해 수행되어도 무방하다.
한편, 본 발명의 실시예에 따른 소거 동작은 다른 커맨드(CMD)를 이용하여 수행될 수도 있다. 예컨대, 메모리 셀에 대한 소거 동작이 리셋 기록에 의해 수행되는 경우, 메모리 콘트롤러(200)는 기록 커맨드(CMD)와 함께 리셋 상태에 대응하는 기록 데이터(DATA)를 메모리 장치(100)로 제공하여 소거 동작이 수행되도록 제어할 수 있다.
이외에도, 본 발명의 실시예에 따른 소거 동작은 다양한 경우에서 수행될 수 있다. 일 실시예로서, 호스트(HOST)로부터의 요청과 무관하게 메모리 시스템(10) 자체적으로 소거 동작의 필요성을 판단하고, 이에 따라 소거 동작이 수행될 수 있다. NAND 플래시 메모리의 프리 블록(free-block) 생성 동작과 유사하게, 메모리 시스템(10)은 메모리 셀 어레이(110)의 적어도 일부의 영역에 대한 소거 동작의 필요성을 판단하고, 판단 결과에 따라 소거 동작이 수행되도록 제어할 수 있다. 예컨대, 타일(Tile) 단위로 소거 동작이 수행되는 경우, 소거 대상의 타일(Tile)에 기록된 유효한 데이터(valid data)를 다른 타일(Tile)로 이동시킨 후, 상기 소거 대상의 타일(Tile)에 포함된 메모리 셀들에 대해 소거 동작을 수행할 수 있다.
또한 일 예로서, 메모리 셀들에 대한 소거 동작은 일반 기록 동작시에 수행되도록 제어될 수도 있다. 예컨대, 호스트(HOST)로부터의 기록 요청이 수신되면, 메모리 시스템(10)은 실제로 기록 동작이 수행될 메모리 셀들에 대해 소거 동작을 먼저 수행함으로써, 상기 메모리 셀들이 모두 리셋(Reset) 상태를 갖도록 할 수 있다. 상기와 같은 소거 동작이 수행된 후, 기록 커맨드(CMD)에 수반되는 기록 데이터(DATA)가 상기 메모리 셀들에 기록된다. 소거 동작에 의해 메모리 셀들이 리셋(Reset) 상태를 가지므로, 데이터 상태에 따라 일부의 메모리 셀들에 대한 셋(Set) 기록 동작을 수행함에 의해 기록 동작이 완료될 수 있다.
한편, 본 발명의 실시예에 따르면, 소거 동작을 수행함에 있어서 두 개 이상의 메모리 셀들이 동시에 소거될 수 있다. 구체적으로는, 하나의 기록 드라이버(예컨대, 제1 기록 드라이버)가 두 개 이상의 메모리 셀들에 대해 동시에 소거 동작을 수행할 수 있다. 예컨대, 제1 기록 드라이버는 하나의 비트 라인에 전기적으로 연결될 수 있으며, 제1 기록 드라이버는 하나의 비트 라인과 두 개 이상의 워드 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들에 대해 동시에 소거 동작을 수행할 수 있다. 또는, 다른 예로서, 제1 기록 드라이버는 두 개 이상의 비트 라인들에 전기적으로 연결될 수 있으며, 제1 기록 드라이버는 두 개 이상의 비트 라인들과 적어도 하나의 워드 라인이 교차하는 영역에 배치되는 다수의 메모리 셀들에 대해 동시에 소거 동작을 수행할 수 있다.
한편, 상기와 같은 소거 동작이 수행되고 난 후, 상기 소거 동작에 대한 검증 동작이 수행될 수 있다. 본 발명의 실시예에 따른 검증 동작 또한 두 개 이상의 메모리 셀들에 대해 동시에 수행될 수 있다. 구체적으로는, 하나의 센스 앰프(예컨대, 제1 센스 앰프)에 전기적으로 연결된 두 개 이상의 메모리 셀들이 동시에 독출되고, 상기 제1 센스 앰프는 두 개 이상의 메모리 셀들로부터의 독출 결과를 수신하고 이에 대한 검증 결과를 발생할 수 있다. 검증 결과에 따라, 하나 이상의 메모리 셀들이 정상적으로 소거되지 않은 경우, 상기 소거 동작이 반복하여 수행되도록 제어될 수 있다.
한편, 상기 소거 동작 및 검증 동작에서 다수의 메모리 셀들을 동시에 선택하는 방법은 다양하게 수행될 수 있다. 예컨대, 메모리 콘트롤러(200)가 소거나 검증 대상의 메모리 셀을 지시하는 어드레스(ADDR)를 직접 생성하여 메모리 장치(100)로 제공할 수 있다. 또는, 메모리 장치(100) 내에는 메모리 셀들의 선택과 관련된 각종 정보가 저장되고, 메모리 콘트롤러(200)가 소거 대상의 셀 영역을 지시하는 어드레스(ADDR)를 메모리 장치(100)로 제공하면, 메모리 장치(100)는 상기 셀 영역에 포함되는 메모리 셀들을 지시하는 내부 어드레스를 직접 생성할 수도 있다.
한편, 메모리 콘트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 콘트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 콘트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 콘트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 전원 발생부(140), 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있으며, 제어 로직(130)은 소거/검증 제어부(131)를 포함할 수 있다.
도 2에 도시된 메모리 장치(100)의 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(160)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 기록 및 독출 동작 시, 각종 전압 신호 또는 전류 신호가 메모리 셀 어레이(110)로 제공될 수 있다. 일 실시예로서, 유니 폴라(Uni-polar) 방식에 따라 메모리 동작이 수행되는 경우 셋 전압(Vset) 및 리셋 전압(Vreset)은 칼럼 디코더(160)를 통해 비트 라인들(BL)로 제공될 수 있다. 다른 실시예로서, 바이 폴라(Bi-polar) 방식에 따라 메모리 동작이 수행되는 경우 리셋 전압(Vreset)은 로우 디코더(150)를 통해 워트 라인들(WL)로 제공될 수 있다.
한편, 전원 발생부(140)는 메모리 동작에 관련된 각종 신호들을 생성하며, 예컨대 상기한 셋 전압(Vset), 리셋 전압(Vreset) 및 독출 전압(Vread) 등을 생성할 수 있다. 또한, 전원 발생부(140)는 데이터 독출 동작에 이용되는 기준 전압(Vref) 및 기준 전류(Iref)를 생성할 수 있다. 다른 실시예로서, 데이터 독출을 위한 기준 전압(Vref) 및 기준 전류(Iref) 등은 다른 전원 발생 수단에서 생성되어도 무방하다.
또한, 기록/독출 회로(120)는 메모리 셀들에 대한 검증 독출 동작을 수행할 수 있으며, 메모리 셀들에 대한 독출 결과를 판별함에 의해 패스/페일 신호(P/F)를 검증 결과로서 생성하고, 검증 결과를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록, 독출 및 소거 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
본 발명의 실시예에 따르면, 메모리 장치(100)는 다양한 경우에서 메모리 셀들에 대한 소거 동작을 수행할 수 있다. 예컨대, 호스트(HOST)로부터의 소거 요청에 따라, 메모리 콘트롤러(200)로부터 제공되는 소거 커맨드(CMD)에 응답하여 소거 동작이 수행되거나 기록 커맨드(CMD)에 응답하여 소거 동작이 수행될 수 있다. 또는, 호스트(HOST)로부터의 기록 요청에 따라, 데이터 기록 동작이 수행될 메모리 셀들에 대한 소거 동작이 먼저 수행되고, 소거 동작 후 실제 데이터 기록 동작이 수행될 수 있다. 또는, 호스트(HOST)로부터의 요청에 무관하게 메모리 장치(100)가 소거 동작을 수행하도록 제어될 수 있다.
도 2에서 소거/검증 제어부(131)는 제어 로직(130) 내부에 구현되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 소거/검증 제어부(131)는 커맨드(CMD) 확인 결과에 따라 소거 모드로 진입할 지 여부를 판단하는 수단과, 소거 대상의 메모리 셀들을 지시하는 어드레스를 생성하는 수단을 포함할 수 있으며, 이들 중 적어도 일부의 수단은 제어 로직(130) 외부에 구현되어도 무방하다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 셀 영역들을 포함할 수 있으며, 도 3은 하나의 셀 영역을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 ∼ WLm), 복수의 비트 라인들(BL1 ∼ BLn) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(MC)을 페이지(page) 단위로 정의할 수 있다.
복수의 메모리 셀들(MC)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항(R)은 복수의 비트 라인들(BL1 ∼ BLn) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL1 ∼ WLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ∼ BLn) 중 하나와 가변 저항(R) 사이에 연결되고, 가변 저항(R)이 선택 소자(D)와 복수의 워드 라인들(WL1 ∼ WLm) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ∼ WLm) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 ∼ WLm) 중 하나에 연결될 수 있다. 이 때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 4c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5는 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 5를 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 멀티 레벨 셀(MLC)인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 복수의 저항 상태들 중 하나를 가질 수 있다. 예를 들어, 도시된 바와 같이 메모리 셀(MC)은 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다. 이때, 메모리 셀이 제1 저항 상태(RS1)일 때 저항 값이 가장 큰 상태이고, 메모리 셀이 제4 저항 상태(RS4)일 때 저항 값이 가장 작은 상태로 정의될 수 있다.
도 5의 그래프의 오른쪽에 도시된 바와 같이 셋 기록 동작을 통해 메모리 셀의 저항 값이 감소될 수 있다. 반면에, 그래프의 왼쪽에 도시된 바와 같이 리셋 기록을 통해 메모리 셀의 저항 값이 커질 수 있다. 셋 기록 동작 시, 셋 전압(Vset) 전압이 메모리 셀(MC)로 인가되고 메모리 셀(MC)을 통해 흐르는 셋 전류(Iset)의 레벨을 조절함에 의해 메모리 셀(MC)의 저항 값이 변동될 수 있다. 또한 리셋 기록 동작 시, 메모리 셀(MC)로 인가되는 리셋 전압(Vreset) 전압의 레벨을 조절함에 의해 저항 값이 변동될 수 있다. 또한, 리셋 기록 동작의 경우 셋 기록 동작에 비해 전류 소모가 상대적으로 작은 값을 가지므로, 셋 기록 동작에 비해 상대적으로 많은 개수의 메모리 셀들이 동시에 리셋 기록될 수 있다.
본 발명의 실시예에 따른 소거 동작은 메모리 셀의 저항 상태를 상기 다수의 저항 상태들 중 어느 하나로 변동시킴으로써 수행될 수 있으며, 예컨대 메모리 셀의 저항 상태를 저항 값이 가장 큰 제1 저항 상태(RS1)로 변동시킴에 의해 수행될 수 있다.
도 6은 본 발명의 실시예에 따른 소거 동작 및 검증 동작의 개념을 나타내는 그래프이다. 도 6의 (a)에 도시된 바와 같이, 다수의 메모리 셀들은 기록된 데이터에 따라 다수의 저항 상태들(State0 ~ State3) 중 어느 하나의 상태를 갖는다. 예컨대, 어느 하나의 영역에 포함되는 다수의 메모리 셀들은 다양한 저항 상태를 가질 수 있으며, 상기 영역에 대한 소거 동작이 수행됨에 따라 영역에 포함되는 다수의 메모리 셀들이 모두 소거 상태(또는 리셋 상태, State0)를 가질 수 있다.
한편, 도 6의 (b)에 도시된 바와 같이, 소거 동작에 대한 검증을 수행함에 있어서, 리셋 상태(State0)와 제1 상태(State1)를 구분하기 위한 기준 전류(Iref)가 이용될 수 있다. 예컨대, 소정의 독출 전압(Vread)을 통해 메모리 셀을 독출할 때, 소거 상태(큰 저항 값을 갖는 상태)의 메모리 셀들을 통해 상대적으로 작은 독출 전류가 흐르며, 상기 독출 전류와 기준 전류(Iref)의 레벨을 비교함에 의해 검증 결과가 발생될 수 있다. 검증 결과가 페일(fail)에 해당하는 경우에는, 적어도 해당 메모리 셀들을 포함하는 단위에 대해 소거 동작이 재수행되도록 제어될 수 있다.
도 7은 본 발명의 실시예에 따른 소거 및 검증 동작을 수행하는 메모리 장치의 블록도이다. 도 7에 도시된 바와 같이, 메모리 장치(300)는 메모리 셀 어레이(310), 기록/독출 회로(320) 및 제어 로직(330)을 포함할 수 있다. 또한, 메모리 장치(300)는 전원 발생부(340), 로우 디코더(350) 및 칼럼 디코더(360)를 더 포함할 수 있다. 또한, 기록/독출 회로(320)는 다수의 기록 드라이버들(WD) 및 다수의 센스 앰프들(SA)을 포함할 수 있다. 또한, 제어 로직(330)은 메모리 장치(300)의 소거 및 검증 동작을 위한 소거/검증 제어부를 포함할 수 있으며, 상기 소거/검증 제어부는 어드레스 생성부(331), 정보 저장부(332) 및 검증 수행부(333)를 포함할 수 있다. 전술한 바와 같이, 상기 소거/검증 제어부의 적어도 일부의 기능 블록은 제어 로직(330) 외부에 구현되어도 무방하다. 한편, 메모리 셀 어레이(310)에 포함되는 메모리 셀들은 다양한 영역들로 구분될 수 있으며, 예컨대 메모리 셀 어레이(310)는 하나 이상의 셀 블록들(CB)을 포함할 수 있으며, 각각의 셀 블록(CB)은 다수의 타일들(Tile)을 포함할 수 있다.
제어 로직(330)은 외부로부터의 커맨드(CMD)에 따라 메모리 장치(300)가 기록, 독출 또는 소거 동작을 수행하도록 제어한다. 본 발명의 실시예에 따라 소거 동작이 수행되는 경우, 소거/검증 제어부는 적어도 두 개의 메모리 셀들이 선택되어 동시에 소거되도록 제어할 수 있으며, 또한 적어도 두 개의 메모리 셀들이 선택되어 동시에 검증되도록 제어할 수 있다. 제어 로직(330)의 제어신호(CTRL_vol)에 따라, 소거 동작시 리셋 전압(Vreset)이 메모리 셀 어레이(310)로 제공되며, 검증 동작시 독출 전압(Vread)이 메모리 셀 어레이(310)로 제공될 수 있다. 또한, 소거 및 검증 동작시 두 개 이상의 메모리 셀들을 동시에 선택하기 위한 로우 어드레스(ADDR_XEV) 및 칼럼 어드레스(ADDR_YEV)가 각각 로우 디코더(350) 및 칼럼 디코더(360)로 제공될 수 있다. 또한, 소거 및 검증 동작시, 기록 드라이버 및 센스 앰프를 제어하기 위한 제어신호(CTRL_EV)가 기록/독출 회로(320)로 제공될 수 있으며, 검증 동작시 기록/독출 회로(320)는 검증 결과로서 패스/페일 신호(P/F)를 제어 로직(330)으로 제공할 수 있다.
어드레스 생성부(331)는 소거 및 검증 동작시 메모리 셀을 선택하기 위한 어드레스(ADDR_XEV, ADDR_YEV)를 생성할 수 있다. 비트 라인들(BL)과 기록 드라이버(WD)/센스 앰프(SA)의 연결 관계에 따라 메모리 셀 선택 동작은 다양하게 변형될 수 있으며, 또한 동시에 선택될 메모리 셀들의 위치는 다양하게 설정이 가능하다. 또한, 메모리 장치(300)가 지원하는 최대 전류 허용치에 따라 동시에 선택되는 메모리 셀들의 개수는 변동될 수 있다. 정보 저장부(332)는 상기와 같이 동시에 선택될 메모리 셀들의 위치를 나타내는 정보를 포함할 수 있으며, 어드레스 생성부(331)는 정보 저장부(332)의 정보를 참조함에 의하여 어드레스(ADDR_XEV, ADDR_YEV)를 생성할 수 있다. 한편, 검증 수행부(333)는 패스/페일 신호(P/F)를 수신하고 이를 분석하여 검증 결과를 발생할 수 있으며, 제어 로직(330)은 검증 결과에 기반하여 이후의 메모리 동작을 제어할 수 있다.
한편, 도 7의 실시예에서는, 소거 및 검증 동작에서 두 개 이상의 메모리 셀들을 동시에 선택하기 위한 어드레스(ADDR_XEV, ADDR_YEV)가 메모리 장치(300) 내부에서 생성되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 전술한 바와 같이 소거 및 검증 동작에서 메모리 셀들의 선택은 메모리 콘트롤러로부터의 어드레스(ADDR)에 의해 수행되어도 무방하다. 이 때, 제어 로직(330)은 별도의 어드레스 생성 동작 없이, 상기 메모리 콘트롤러로부터의 어드레스(ADDR)로부터 로우 어드레스(ADDR_XEV) 및 칼럼 어드레스(ADDR_YEV)를 추출하여 제공할 수도 있다. 이 때, 메모리 셀들을 동시 선택하기 위해 참조될 수 있는 각종 정보는 메모리 콘트롤러 내에 저장될 수 있다.
도 8a,b,c는 소거 동작의 다양한 예를 나타내는 블록도이다. 도 8a에 도시된 바와 같이, 페이지 단위로 소거 동작이 수행될 수 있으며, 어느 하나의 타일(Tile)의 제1 페이지 및 제3 페이지가 소거되도록, 이를 지시하는 어드레스(ADDR_P1, ADDR_P3)가 메모리 장치로 제공될 수 있다. 메모리 장치는 이에 응답하여 제1 페이지 및 제3 페이지에 포함된 메모리 셀들을 소거할 수 있으며, 적어도 두 개의 메모리 셀들을 동시에 선택하여 소거할 수 있다.
한편, 도 8b에 도시된 바와 같이 타일(Tile) 단위로 소거 동작이 수행될 수 있으며, 소거 대상의 타일(Tile)을 지시하는 어드레스(ADDR_T)가 메모리 장치로 제공될 수 있다. 메모리 장치는 이에 응답하여 타일(Tile)에 포함된 메모리 셀들을 소거할 수 있으며, 전술한 바와 같이 적어도 두 개의 메모리 셀들이 동시에 소거될 수 있다.
한편, 도 8c는 소거 상태의 타일(Tile)을 확보하는 동작을 나타낸다. 메모리 콘트롤러의 제어 하에서 메모리 장치 내의 하나 이상의 타일(Tile)이 소거될 수 있다. 만약, 제1 타일(Tile1)이 소거 대상의 타일에 해당하고, 제1 타일(Tile1)이 유효한 데이터(예컨대, 제2 페이지의 데이터)를 포함하는 경우, 유효한 데이터를 저장한 페이지를 지시하는 어드레스(ADDR_P2)에 응답하여 유효한 데이터가 다른 타일(예컨대, 제2 타일, Tile2)로 이동되고, 이후 소거 대상의 제1 타일(Tile1)을 지시하는 어드레스(ADDR_T1)에 따라, 상기 제1 타일(Tile1)에 포함된 메모리 셀들이 소거될 수 있다.
이하에서는, 본 발명의 실시예에 따라 소거 및 검증 동작시 메모리 셀을 선택하는 다양한 예가 설명된다. 또한, 리셋 기록을 수행함으로써 메모리 셀이 소거되는 것으로 가정한다.
도 9는 소거 동작시 메모리 셀을 선택하는 일 예를 나타내는 회로도이다. 일 예로서, 도 9에서는 하나의 타일(Tile) 내에서 메모리 셀들이 선택되는 예가 도시된다. 다른 실시예로서, 두 개 이상의 타일들에 포함된 메모리 셀들이 동시에 선택되어 소거 동작이 수행될 수도 있다. 한편, 소거 동작이 리셋 기록 동작에 의해 수행되는 경우, 선택된 워드 라인으로는 리셋 기록 전압(Vreset)이 제공될 수 있다. 상기 리셋 기록 전압(Vreset)은 상대적으로 큰 레벨을 갖는 전압 신호일 수 있으며, 또는 접지 전압 레벨을 갖는 신호일 수 있다.
도 9에 도시된 바와 같이, 하나의 타일(Tile) 내에는 다수의 워드 라인들과 다수의 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들을 포함할 수 있다. 또한, 다수의 비트 라인들을 구동하기 위해 다수의 기록 드라이버들이 배치될 수 있으며, 예컨대 도 9에서는 두 개의 비트 라인들에 대응하여 하나의 기록 드라이버가 배치되는 예가 도시된다. 비트 라인을 선택하기 위한 스위치가 메모리 셀과 기록 드라이버 사이에 배치될 수 있으며, 일 예로서 상기 비트 라인을 선택하기 위한 스위치는 도 2에 도시된 칼럼 디코더(160)에 포함되는 스위치일 수 있다. 비트 라인들이 2n 개가 배치되는 것으로 가정할 때, 제1 내지 제n 기록 드라이버들(WD1 ~ WDn)이 하나의 타일(Tile)에 대응하여 배치될 수 있다. 워드 라인들(WL1 ~ WLm)은 m 개가 배치되는 것으로 가정된다.
도 9의 실시예에 따르면, 소거 동작시 메모리 셀들을 선택함에 있어서, 하나의 워드 라인에 연결된 두 개 이상의 메모리 셀들이 동시에 선택될 수 있다. 만약, 타일(Tile)의 모든 메모리 셀들에 대해 소거 동작이 수행되는 경우, 제1 워드 라인 내지 제m 워드 라인(WL1 ~ WLm)이 순차적으로 선택되고, 어느 하나의 워드 라인이 선택될 때 복수 개의 비트 라인들이 선택될 수 있다.
예컨대, 제3 워드 라인(WL3)이 선택되고 제1 기록 드라이버(WD1)가 활성화됨에 따라 제1 및 제2 비트 라인들(BL1, BL2)에 연결된 메모리 셀들에 리셋 기록 동작이 수행될 수 있다. 이후, 제2 기록 드라이버(WD2)가 활성화됨에 따라 제3 및 제4 비트 라인들(BL3, BL4)에 연결된 메모리 셀들에 리셋 기록 동작이 수행되며, 이와 같은 기록 동작이 반복됨에 따라 제3 워드 라인(WL3)에 연결된 모든 메모리 셀들에 리셋 기록 동작이 수행될 수 있다. 제3 워드 라인(WL3)에 대한 리셋 기록 동작이 수행되고 난 후, 다른 워드 라인이 선택되어 메모리 셀들에 리셋 기록 동작이 수행될 수 있다.
도 9에서는 하나의 기록 드라이버가 활성화되어 두 개의 메모리 셀들에 동시에 리셋 기록 동작이 수행되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 두 개 또는 그 이상의 기록 드라이버들이 동시에 활성화되어 더 많은 개수의 메모리 셀들에 대해 동시에 리셋 기록 동작이 수행될 수 있다. 본 발명의 실시예에 따른 저항성 메모리 장치가 RRAM에 적용되는 경우, 리셋 기록 동작은 셋 기록 동작에 비하여 상대적으로 작은 전류를 소모할 수 있으며, 저항성 메모리 장치가 지원하는 최대 전류치를 고려하여 동시에 리셋 기록 동작이 수행되는 메모리 셀들의 개수가 조절될 수 있다.
도 10은 소거 동작시 메모리 셀을 선택하는 다른 예를 나타내는 회로도이다. 일 예로서, 도 10에서는 하나의 타일(Tile)에 포함된 모든 비트 라인들이 동시에 선택되는 예가 도시된다.
소거 동작시, 메모리 셀들을 선택함에 있어서 하나의 워드 라인과 모든 비트 라인들이 선택됨에 따라, 다수 개의 메모리 셀들이 동시에 선택될 수 있다. 만약, 타일(Tile)의 모든 메모리 셀들에 대해 소거 동작이 수행되는 경우, 타일(Tile)에 포함된 모든 워드 라인들이 순차적으로 선택됨에 따라 타일(Tile)의 모든 메모리 셀들이 소거될 수 있다.
일 실시예에 따라, 도 10에서는 제2 워드 라인(WL2)이 선택되어 제2 워드 라인(WL2)에 연결된 모든 메모리 셀이 소거된 후 다음의 제3 워드 라인(WL3)이 선택되는 예가 도시된다. 타일(Tile)에 2n 개의 비트 라인들(BL1 ~ BL2n)이 포함되고, 이에 대응하여 n 개의 기록 드라이버들(WD1 ~ WDn)이 배치될 때, 하나의 워드 라인이 선택될 때 n 개의 기록 드라이버들(WD1 ~ WDn)이 모두 활성화될 수 있다.
제2 워드 라인(WL2)이 선택되고, n 개의 기록 드라이버들(WD1 ~ WDn)이 모두 활성화됨에 따라, 제1 기록 드라이버(WD1)는 제2 워드 라인(WL2)와 제1 및 제2 비트 라인들(BL1, BL2)이 교차하는 영역에 배치된 두 개의 메모리 셀들에 리셋 기록을 수행할 수 있다. 이와 동시에, 제2 기록 드라이버(WD2)는 제2 워드 라인(WL2)와 제3 및 제4 비트 라인들(BL3, BL4)이 교차하는 영역에 배치된 두 개의 메모리 셀들에 리셋 기록을 수행할 수 있다. 이와 같은 방식에 따라, 제n 기록 드라이버(WDn)는 제2 워드 라인(WL2)와 제(2n-1) 및 제2n 비트 라인들(BL(2n-1), BL2n)이 교차하는 영역에 배치된 두 개의 메모리 셀들에 리셋 기록을 수행할 수 있다.
도 9 및 도 10의 예에서는, 하나의 기록 드라이버가 인접한 두 개의 비트 라인에 연결된 다수의 메모리 셀들을 동시에 리셋 기록하는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, 하나의 기록 드라이버는 서로 인접하지 않은 다수 개의 비트 라인들에 공통하게 연결될 수 있으며, 이에 따라 기록 드라이버는 서로 인접하지 않은 다수의 메모리 셀들에 대해 동시에 리셋 기록 동작을 수행하여도 무방하다.
도 11은 소거 동작시 메모리 셀을 선택하는 또 다른 예를 나타내는 회로도이다. 일 예로서, 도 11에서는 적어도 두 개의 워드 라인들과 적어도 두 개의 비트 라인들이 선택되어 두 개 이상의 메모리 셀들에 리셋 기록 동작이 동시에 수행되는 예가 도시된다.
도 11에 도시된 바와 같이, 두 개 이상의 워드 라인들이 동시에 선택될 수 있으며, 예컨대 제2 및 제3 워드 라인들(WL2, WL3)이 선택될 수 있다. 이와 함께, 두 개 이상의 비트 라인들이 동시에 선택될 수 있으며, 예컨대 n 개의 기록 드라이버들(WD1 ~ WDn) 각각이 두 개의 비트 라인들에 연결되는 경우 하나 이상의 기록 드라이버가 활성화될 수 있다. 제1 기록 드라이버(WD1)가 활성화되고, 이에 연결된 두 개의 비트 라인들(BL1, BL2)이 선택되는 경우, 상기 워드 라인들(WL2, WL3) 및 비트 라인들(BL1, BL2)에 연결된 메모리 셀들에 대해 동시 리셋 기록 동작이 수행될 수 있다. 이후, 제2 및 제3 워드 라인들(WL2, WL3)의 선택이 유지되고, 다른 기록 드라이버(예컨대, 제2 기록 드라이버, WD2)가 활성화됨에 따라 다른 비트 라인들(BL3, BL4)에 연결된 메모리 셀들에 대해 동시 리셋 기록 동작이 수행될 수 있다. 이와 같은 방식에 따라 제2 및 제3 워드 라인들(WL2, WL3)의 메모리 셀들에 대한 리셋 기록 동작이 모두 수행되고 난 후, 다른 두 개 이상의 워드 라인들이 선택될 수 있다.
도 11의 실시예에 따르면, 하나의 기록 드라이버가 서로 다른 워드 라인에 연결된 메모리 셀들 및 서로 다른 비트 라인에 연결된 메모리 셀들을 동시에 리셋 기록할 수 있다. 또한, 도 11에는 동시 리셋 기록 시 하나의 기록 드라이버만 활성되는 예가 도시되었으나, 메모리 장치가 허용하는 전류치 이내에서 다수의 기록 드라이버가 동시에 활성화되어 더 많은 수의 메모리 셀들에 대해 동시에 리셋 기록 동작을 수행하여도 무방하다.
도 12는 소거 동작시 메모리 셀을 선택하는 또 다른 예를 나타내는 회로도이다. 일 예로서, 도 12에서는 특정한 워드 라인에 연결된 메모리 셀들 중 일부를 리셋 기록한 후 다른 워드 라인에 연결된 메모리 셀들을 리셋 기록하는 예가 도시된다. 또한, 도 12에는 도시되지 않았으나, 다른 워드 라인에 대한 리셋 기록이 수행된 후, 다시 상기 특정한 워드 라인에 연결된 나머지 메모리 셀들에 대해 리셋 기록 동작이 수행될 수 있다.
도 12에 도시된 바와 같이, 타일(Tile)에 대해 소거 동작이 수행됨에 따라, 제1 워드 라인 내지 제m 워드 라인(WL1 ~ WLm)이 순차적으로 선택되고, 어느 하나의 워드 라인이 선택될 때 2n 개의 비트 라인들(BL1 ~ BL2n) 중 일부가 선택될 수 있다. 예컨대, 제2 워드 라인(WL2)이 선택되고, n 개의 기록 드라이버들(WD1 ~ WDn) 중 일부의 기록 드라이버들(예컨대, 제1 및 제2 기록 드라이버들을 포함함)이 활성화되고, 다른 일부의 기록 드라이버들(예컨대, 제n 기록 드라이버를 포함함)이 비활성화 됨으로써, 제2 워드 라인(WL2)에 연결된 메모리 셀들 중 일부가 리셋 기록될 수 있다. 이후, 제3 워드 라인(WL3)이 선택되어 이에 연결된 메모리 셀들이 리셋 기록될 수 있으며, 이후 다시 제2 워드 라인(WL2)이 선택되어 나머지 메모리 셀들이 리셋 기록될 수 있다.
도 9 내지 도 12에 도시된 소거 동작 각각은 본 발명의 하나의 실시예에 불과한 것으로서, 본 발명의 실시예는 이외에도 다양하게 변형이 가능하다. 예컨대, 본 발명의 실시예에 따라 하나의 기록 드라이버는 타일 내에 다양하게 위치하는 적어도 두 개의 메모리 셀들에 대해 동시에 리셋 기록 동작을 수행하도록 구현될 수 있으며, 이에 따라 하나의 기록 드라이버는 타일 내에서 서로 인접하지 않은 두 개 이상의 메모리 셀들에 대해 동시에 리셋 기록 동작을 수행되도록 구현될 수 있다. 또한, 워드 라인들 및/또는 비트 라인들의 선택 순서는 순차적으로 또는 랜덤하게 설정되어도 무방하다.
도 13a,b,c은 검증 동작시 메모리 셀을 선택하는 일 예를 나타내는 회로도이다. 일 예로서, 도 13a,b,c에서는 하나의 타일(Tile) 내에서 메모리 셀들이 선택되는 예가 도시된다. 검증 동작은 소거된 메모리 셀들에 대한 검증 독출 동작을 통해 수행될 수 있으며, 예컨대 검증 독출 동작을 통해 리셋 기록이 정상적으로 수행되지 않은 메모리 셀의 존재 여부를 나타내는 패스/페일 신호를 검증 결과로서 발생할 수 있다.
한편, 본 발명의 실시예에 따른 검증 동작은 다양하게 수행될 수 있다. 예컨대, 적어도 두 개의 메모리 셀들에 대한 리셋 기록 동작 및 이에 대한 검증 동작이 수행되고 난 후, 다른 메모리 셀들에 대한 리셋 기록 동작 및 이에 대한 검증 동작이 수행될 수 있다. 또는, 소정의 영역 별로 메모리 셀들이 모두 리셋 기록되고 난 후, 상기 영역 단위로 검증 동작이 수행될 수 있다.
도 13a에 도시된 바와 같이, 타일(Tile)은 다수의 워드 라인들과 다수의 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들을 포함할 수 있으며, 또한, 다수의 비트 라인들에 대응하여 다수의 센스 앰프들이 배치될 수 있다. 예컨대 도 13a에서는 하나의 비트 라인들에 대응하여 하나의 센스 앰프가 배치되는 예가 도시된다.
검증 동작을 수행함에 있어서, 적어도 두 개의 메모리 셀들이 동시에 선택되고, 하나의 센스 앰프가 상기 적어도 두 개의 메모리 셀들로부터의 독출 결과를 수신하며, 수신된 독출 결과에 따른 검증 결과를 발생할 수 있다. 일 실시예에 따라 복수 개의 워드 라인들이 동시에 선택될 수 있으며, 도 13a에 도시된 바와 같이 두 개의 워드 라인들(예컨대, 제1 및 제m 워드 라인들, WL1, WLm)이 동시에 선택될 수 있다. 선택된 워드 라인들(WL1, WLm)로는 독출 전압(Vread)이 인가되고, 나머지 워드 라인들로는 금지 전압(Vinhibitx)이 인가될 수 있다.
센스 앰프들(SA1 ~ SA2n) 각각은 대응하는 비트 라인을 통해 적어도 두 개의 메모리 셀들로부터의 독출 결과를 수신할 수 있다. 예컨대, 제1 센스 앰프(SA1)는 선택된 워드 라인들(WL1, WLm)에 연결된 메모리 셀들로부터의 독출 결과를 제1 비트 라인(BL1)을 통해 수신하고, 수신된 독출 결과를 센싱 및 증폭함에 의해 검증 결과를 발생할 수 있다. 이와 유사하게, 다른 비트 라인에 연결된 센스 앰프 또한, 대응하는 비트 라인을 통해 적어도 두 개의 메모리 셀들로부터의 독출 결과를 수신하고, 수신된 독출 결과를 센싱 및 증폭함에 의해 각각 검증 결과를 발생할 수 있다.
도 13a의 예에서는 검증 독출 동작을 위한 메모리 셀들을 선택함에 있어서 두 개의 워드 라인들을 동시에 선택하는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 3 개 이상의 워드 라인들이 동시에 선택되어, 3 개 이상의 메모리 셀들로부터의 독출 결과가 센스 앰프로 제공되어도 무방하다. 이와 유사하게, 도 13a의 예에서는 모든 센스 앰프들(SA1 ~ SA2n)이 동시에 활성화되는 예가 도시되었으나, 일부의 센스 앰프들만이 동시에 활성화되어도 무방하다. 즉, 저항성 메모리 장치가 지원하는 전류치를 고려하여 동시에 검증 독출 동작이 수행되는 메모리 셀들의 개수가 조절될 수 있다.
한편, 도 13b는 센스 앰프(예컨대, 제1 센스 앰프, SA1)로 제공되는 독출 결과의 예를 나타내는 회로도로서, 선택된 메모리 셀들은 각각 독출 전류를 독출 결과로서 발생할 수 있다. 각각의 메모리 셀에서, 독출 전류는 저항 및 다이오드를 통해 워드 라인에서 비트 라인 방향으로 흐르는 전류일 수 있다. 반대로, 독출 전류가 저항 및 다이오드를 통해 비트 라인에서 워드 라인 방향으로 흐르도록 구성되어도 무방하다.
또한, 선택된 메모리 셀들은 제1 비트 라인(BL1)을 기준으로 하여 서로 병렬하게 연결된 구조를 갖는다. 이에 따라, 선택된 메모리 셀들로부터의 독출 전류들(I0, I1)은 제1 비트 라인(BL1)을 통해 서로 합산되어 제1 센스 앰프(SA1)로 제공될 수 있다. 제1 센스 앰프(SA1)로 제공되는 전류를 셀 전류(Icell)로 정의할 때, 상기 셀 전류(Icell)는 I0 + I1의 값을 가질 수 있다.
도 13b에 도시된 바와 같이, 제1 센스 앰프(SA1)로 제공되는 셀 전류(Icell)의 값에 따라 패스 및 페일 여부가 판별될 수 있다. 예컨대, 리셋 기록이 정상적으로 수행된 메모리 셀들은 상대적으로 큰 저항 값을 가지며, 이에 따라 독출 전류의 값은 상대적으로 작은 값을 가질 수 있다. 적어도 두 개의 메모리 셀들로부터의 독출 전류가 합산된 셀 전류(Icell)와 소정의 임계값(예컨대, 기준 전류)이 비교될 수 있으며, 셀 전류(Icell)의 값이 소정의 임계값 미만인 경우에는 상기 선택된 메모리 셀들을 정상적으로 소거 동작이 수행된 것으로 판별될 수 있으며, 반면에 셀 전류(Icell)의 값이 임계값 이상인 경우에는, 적어도 하나의 메모리 셀이 정상적으로 소거되지 않은 것으로 판별될 수 있다.
도 13c는 다수의 메모리 셀들을 동시에 검증하는 경우, 패스 또는 페일을 판별하기 위한 기준 전류(Iref)의 레벨이 변동되는 예가 도시된다. 적어도 두 개의 메모리 셀들로부터의 독출 전류들이 합산된 셀 전류(Icell)의 값이 패스 또는 페일 여부 판단에 이용되므로, 이와 비교되기 위한 기준 전류(Iref)의 레벨이 변동될 필요가 있으며, 예컨대 기준 전류(Iref)의 레벨이 증가될 수 있다. 기준 전류(Iref)의 레벨의 변동 량은 다양하게 설정이 가능하며, 예컨대 하나의 센스 앰프에 의해 동시에 검증되는 메모리 셀들의 개수가 증가할수록 기준 전류(Iref)의 레벨이 더 증가될 수 있다.
도 14a,b는 검증 동작시 메모리 셀을 선택하는 다른 예를 나타내는 회로도이다. 일 예로서, 도 14a에서는 각각의 센스 앰프가 적어도 두 개의 비트 라인들에 연결되고, 각각의 센스 앰프가 상기 적어도 두 개의 메모리 셀들로부터의 독출 결과를 수신하는 예가 도시된다. 또한, 하나의 타일(Tile)에 2n 개의 비트 라인들(BL1 ~ BL2n)이 배치되고, 이에 대응하여 n 개의 센스 앰프들(SA1 ~ SAn)이 배치되는 예가 도시된다.
검증 동작을 위해 적어도 두 개의 메모리 셀들을 선택함에 있어서, 하나의 워드 라인(예컨대, 제1 워드 라인, WL1)이 선택되고, 2 개 이상의 비트 라인들(BL1 ~ BL2n)이 선택될 수 있다. 제1 센스 앰프(SA1)를 참조하면, 상기 제1 센스 앰프(SA1)에 연결된 제1 및 제2 비트 라인들(BL1, BL2)이 선택됨에 따라 제1 워드 라인(WL1)과 제1 및 제2 비트 라인들(BL1, BL2)이 교차하는 영역에 배치되는 두 개의 메모리 셀들이 선택될 수 있다. 선택된 메모리 셀들로부터의 독출 결과는 제1 센스 앰프(SA1)로 제공되고, 제1 센스 앰프(SA1)는 상기 독출 결과를 센싱 및 증폭함에 의해 검증 결과를 발생할 수 있다. 전술한 바와 같이, 제1 워드 라인(WL1)에 대한 검증 동작에 수행되고 난 후 다른 워드 라인이 선택되어 상기와 같은 검증 동작이 반복하게 수행될 수 있다.
한편, 도 14a에서는, 검증 동작시 모든 비트 라인들(BL1 ~ BL2n)이 동시에 선택되고 모든 센스 앰프들(SA1 ~ SAn)이 동시에 활성화되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, 일부의 센스 앰프 및 이에 연결된 비트 라인들만이 선택됨에 따라, 하나의 워드 라인에 연결된 메모리 셀들 중 일부의 메모리 셀에 대해 동시에 검증 동작이 수행될 수 있다. 전술한 바와 같이, 저항성 메모리 장치가 지원하는 전류치를 고려하여 동시에 검증 독출 동작이 수행되는 메모리 셀들의 개수가 조절될 수 있다.
도 14b는 도 14a의 센스 앰프(예컨대, 제1 센스 앰프, SA1)로 독출 결과가 제공되는 예를 나타낸 회로도로서, 제1 센스 앰프(SA1)로는 제1 비트 라인(BL1)을 통해 제1 독출 결과(I0)가 제공됨과 함께, 제2 비트 라인(BL2)을 통해 제2 독출 결과(I1)가 제공될 수 있다. 즉, 제1 센스 앰프(SA1)를 기준으로 하여 제1 및 제2 비트 라인(BL1, BL2)은 서로 병렬하게 연결될 수 있으며, 이에 따라 제1 센스 앰프(SA1)는 상기 제1 독출 결과(I0)와 제2 독출 결과(I1)가 합산된 셀 전류(Icell)를 수신한다. 제1 센스 앰프(SA1)는 셀 전류(Icell)를 센싱 및 증폭함으로써 검증 결과를 발생할 수 있다.
도 15a,b는 검증 동작시 메모리 셀을 선택하는 또 다른 예를 나타내는 회로도이다. 일 예로서, 도 15a,b에서는 검증 독출 동작시 두 개 이상의 워드 라인들과 두 개 이상의 비트 라인들이 동시에 선택되는 예가 도시된다. 또한, 하나의 타일(Tile)에 2n 개의 비트 라인들(BL1 ~ BL2n)이 배치되고, 이에 대응하여 n 개의 센스 앰프들(SA1 ~ SAn)이 배치되는 예가 도시된다.
도 15a에 도시된 바와 같이, 다수의 메모리 셀들을 동시에 선택함에 있어서, 두 개의 워드 라인들(예컨대, 제1 및 제m 워드 라인들, WL1, WLm)이 동시에 선택되고, 또한 하나의 센스 앰프에 연결된 두 개의 비트 라인들(예컨대, 제1 및 제2 비트 라인들, BL1, BL2)이 동시에 선택될 수 있다. 또한, 제1 및 제2 비트 라인들(BL1, BL2)에 공통하게 연결된 제1 센스 앰프(SA1)가 활성화될 수 있다. 이에 따라, 제1 및 제m 워드 라인들(WL1, WLm)과 제1 및 제2 비트 라인들(BL1, BL2)이 교차하는 영역에 배치된 메모리 셀들로부터의 독출 결과가 제1 센스 앰프(SA1)로 제공될 수 있다. 제1 센스 앰프(SA1)는 다수의 독출 전류가 합산된 셀 전류를 수신하고, 이에 대한 센싱 및 증폭 동작을 통하여 검증 결과를 발생할 수 있다.
이후, 제2 내지 제n 센스 앰프(SA2 ~ SAn)가 순차적으로 활성화되고, 이에 따라 제1 및 제m 워드 라인들(WL1, WLm)에 연결된 모든 메모리 셀들이 검증될 수 있다. 이후, 다른 두 개 이상의 워드 라인들이 선택되고, 전술한 바와 같은 검증 동작이 반복될 수 있다.
한편, 도 15a의 예에서는 검증 동작시 하나의 센스 앰프만이 활성화되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 두 개 이상의 센스 앰프들이 활성화됨과 함께, 이에 대응하는 다수의 비트 라인들이 동시에 선택되어도 무방하다. 전술한 바와 같이, 저항성 메모리 장치가 지원하는 최대 전류치를 고려하여 동시에 검증 독출 동작이 수행되는 메모리 셀들의 개수가 조절될 수 있다.
한편, 도 15b에 도시된 바와 같이, 하나의 센스 앰프에 연결된 두 개의 비트 라인들 중 어느 하나만이 선택될 수도 있다. 제1 센스 앰프(SA1)를 참조하면, 제1 및 제m 워드 라인들(WL1, WLm)이 선택됨과 함께, 제1 센스 앰프(SA1)에 연결된 제2 비트 라인(BL2)이 선택된다. 반면에, 제1 센스 앰프(SA1)에 연결된 제1 비트 라인(BL1)은 비선택된다. 이에 따라, 제1 센스 앰프(SA1)는 제1 및 제m 워드 라인들(WL1, WLm)과 제2 비트 라인(BL2)이 교차하는 영역에 배치된 메모리 셀들로부터 독출 결과를 수신할 수 있다. 이로부터 검증 결과가 발생되고 난 후, 나머지 비트 라인들(예컨대, 비트 라인들 BL1, BL3,...)이 선택됨에 따라, 다른 메모리 셀들에 대한 검증 동작이 수행될 수 있다.
도 16은 본 발명의 일 실시예에 따른 저항성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 16에 도시된 바와 같이, 메모리 장치에 대한 소거 동작을 수행하기 위하여, 메모리 장치는 메모리 콘트롤러로부터 소거 또는 기록 명령을 수신한다(S11). 메모리 콘트롤러는 호스트로부터의 요청, 또는 자체적인 판단에 따라 소거 동작의 수행 여부를 판단하고, 메모리 장치에 대한 소거 동작을 제어하기 위해 소거 또는 기록 명령을 제공할 수 있다.
소거 명령에 따른 메모리 동작이나 기록 명령에 따른 메모리 동작을 다양하게 설정될 수 있다. 예컨대, 소거 명령은 메모리 콘트롤러와 메모리 장치에 협의된 별도의 명령으로서, 메모리 콘트롤러는 소거 명령을 메모리 장치로 제공함과 함께, 메모리 셀들을 리셋 상태로 변동시키기 위해 리셋 상태에 대응하는 데이터를 메모리 장치로 제공할 수 있다. 또는, 메모리 장치는 소거 명령을 수신할 때, 소거 동작을 위한 데이터를 자체적으로 생성하여도 무방하다.
메모리 장치는, 적어도 두 개의 메모리 셀들을 동시에 소거하기 위해 소거 대상의 메모리 셀들을 선택하기 위한 각종 설정 정보를 확인할 수 있다(S12). 설정 정보의 확인 결과에 따라, 메모리 셀들을 선택하기 위한 어드레스를 생성할 수 있다. 이는, 소거 대상의 메모리 셀을 선택하기 위한 어드레스가 메모리 장치 내에서 생성되는 예로서, 만약 소거 대상의 메모리 셀이 메모리 콘트롤러에 의해 직접 선택되는 경우에는, 상기 설정 정보 확인 단계는 생략될 수 있다.
상기 설정 정보 확인에 따라 2 개 이상의 비트 라인들에 연결된 메모리 셀들을 선택하는 동작이 수행되며(S13), 선택된 2 개 이상의 메모리 셀들은 하나의 기록 드라이버에 연결될 수 있다. 이에 따라, 하나의 기록 드라이버를 이용하여 선택 메모리 셀들을 동시에 리셋 기록하며(S14), 리셋 기록 동작의 정상적 수행 여부를 판단하기 위하여 검증 독출 동작을 수행한다(S15).
도 17은 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 동작방법을 나타내는 플로우차트이다.
본 발명의 실시예에 따른 검증 동작은, 메모리 셀들에 대한 소거 동작 후 메모리 셀들의 상태가 리셋 상태로 정상적으로 변동되었는지를 판별하기 위해 수행될 수 있다. 또한, 상기 검증 동작은, 메모리 셀들에 대한 일반적인 기록 동작 후 데이터가 정상적으로 기록되었는지를 판별하기 위해 수행될 수 있다. 이에 따라, 기록 동작이 수행되고(S21), 상기 기록 동작에 대한 검증 동작이 일련하게 수행될 수 있다.
검증 동작을 수행함에 있어서, 2 개 이상의 메모리 셀들이 동시에 선택되어 검증이 수행되며, 예컨대 하나의 센스 앰프에 연결된 2 개 이상의 메모리 셀들이 선택된다(S22). 또한, 선택된 2 개 이상의 메모리 셀들에 대해 동시에 독출 동작이 수행되며(S23), 다수의 메모리 셀들에 대응하는 다수의 독출 결과들이 병렬하게 하나의 센스 앰프로 제공된다(S24). 센스 앰프는 다수의 독출 결과들이 합산된 결과(예컨대, 셀 전류)를 수신하고, 상기 센 전류를 소정의 임계값과 비교함에 의해 다수의 메모리 셀들에 대한 검증을 동시에 수행할 수 있다(S25).
도 18 및 도 19는 본 발명의 다른 실시예에 따른 저항성 메모리 장치의 구현 예를 나타내는 회로도이다. 도 18에서는 기록 드라이버들의 구현 예가 도시되며, 도 19에서는 센스 앰프들의 구현 예가 도시된다. 또한, 도 18 및 도 19에서는 하나의 타일(Tile)에 대해 배치되는 기록 드라이버들 및 센스 앰프들이 도시되며, 저항성 메모리 장치가 다수 개의 타일들을 포함하는 경우, 이에 대응하여 추가의 기록 드라이버들 및 센스 앰프들이 더 배치될 수 있다.
도 18에 도시된 바와 같이, 하나의 타일(Tile)에 m 개의 워드 라인들(WL1 ∼ WLm) 및 k*n 개의 비트 라인들(BL1 ∼ BLk*n)이 포함될 수 있다. 또한, k*n 개의 비트 라인들(BL1 ∼ BLk*n)은 n 개의 비트 라인 그룹들(BLG1 ∼ BLGn)로 구분될 수 있으며, 각각의 비트 라인 그룹은 k 개의 비트 라인들을 포함할 수 있다. 예컨대, 제1 비트 라인 그룹(BLG1)은 제1 내지 제k 비트 라인들(BL1 ∼ BLk)을 포함할 수 있다. 또한, n 개의 비트 라인 그룹들(BLG1 ∼ BLGn)에 대응하여 n 개의 기록 드라이버들(WD1 ∼ WDn)이 배치되며, 이에 따라 하나의 기록 드라이버는 k 개의 비트 라인들에 공통하게 연결될 수 있다. 또한, n 개의 기록 드라이버들(WD1 ∼ WDn)과 k*n 개의 비트 라인들(BL1 ∼ BLk*n) 사이의 연결을 제어하기 위하여 n 개의 스위치 그룹들(SW1 ∼ SWn)이 저항성 메모리 장치에 더 포함될 수 있다.
본 발명의 실시예에 따라, 메모리 셀들에 대한 소거 동작을 수행함에 있어서, 각각의 기록 드라이버는 다수의 메모리 셀들에 대해 동시에 리셋 기록 동작을 수행할 수 있다. 어느 하나의 워드 라인(예컨대, 제2 워드 라인, WL2)이 선택되는 경우, 하나의 기록 드라이버는 다수 개의 선택된 비트 라인들을 통해 메모리 셀들에 연결되고, 상기 선택된 비트 라인들을 통해 두 개 이상의 메모리 셀들에 대한 리셋 기록 동작을 수행할 수 있다. 예컨대, 제1 스위치 그룹(SW1)이 턴 온 됨에 따라 제1 기록 드라이버(WD1)는 제2 워드 라인(WL2)과 제1 내지 제k 비트 라인들(BL1 ∼ BLk)이 교차하는 영역에 배치된 메모리 셀에 연결되고, 상기 연결된 메모리 셀들에 대해 동시에 리셋 기록 동작을 수행할 수 있다.
도 18의 예에서는, 소거 동작을 위해 다수의 메모리 셀들을 선택함에 있어서, 하나의 워드 라인과 하나의 비트 라인 그룹이 선택되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 두 개 이상의 비트 라인 그룹들 또는 모든 비트 라인 그룹들이 선택됨으로써 더 많은 수의 메모리 셀들에 대해 동시에 리셋 기록 동작이 수행되어도 무방하다. 또는, 하나의 스위치 그룹에 포함된 스위치들이 모두 동시에 턴 온 되는 특징이 예시되었으나, 하나의 스위치 그룹에서 일부의 스위치들만이 턴 온되어도 무방하다. 또는, 두 개 이상의 워드 라인들이 동시에 선택되어도 무방하며, 이 경우 하나의 비트 라인만이 선택되더라도 하나의 기록 드라이버가 다수 개의 메모리 셀들을 동시에 리셋 기록할 수 있다.
한편, 도 19에 도시된 바와 같이, n 개의 비트 라인 그룹들(BLG1 ∼ BLGn) 대응하여 n 개의 센스 앰프들(SA1 ∼ SAn)이 배치되며, 이에 따라 하나의 센스 앰프는 k 개의 비트 라인들에 공통하게 연결될 수 있다. 또한, n 개의 센스 앰프들(SA1 ∼ SAn)과 k*n 개의 비트 라인들(BL1 ∼ BLk*n) 사이의 연결을 제어하기 위하여 n 개의 스위치 그룹들(SW11 ∼ SW1n)이 저항성 메모리 장치에 더 포함될 수 있다. 검증 동작을 수행함에 있어서 적어도 두 개의 메모리 셀들이 동시에 선택될 수 있으며, 도 19의 예에서는 하나의 워드 라인(예컨대, 제1 워드 라인, WL1)이 선택됨과 함께, 어느 하나의 센스 앰프(예컨대, 제1 센스 앰프, SA1)에 대응하는 다수 개의 비트 라인들(BL1 ∼ BLk)이 선택되는 예가 도시된다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 검증 독출이 동시에 수행될 다수의 메모리 셀들을 선택하기 위한 워드 라인들 및 비트 라인들의 선택 동작은 다양하게 변형이 가능하다.
도 20 및 도 21은 본 발명의 또 다른 실시예에 따른 저항성 메모리 장치의 구현 예를 나타내는 블록도이다. 도 20 및 도 21에서는 저항성 메모리 장치가 다수 개의 레이어들을 포함하는 예가 도시되며, 도 20에서는 기록 드라이버의 동작 예, 그리고 도 21에서는 센스 앰프의 동작 예가 도시된다. 또한, 도 20 및 도 21에서는 하나의 타일(Tile)에 대해 배치되는 기록 드라이버 및 센스 앰프가 도시되며, 저항성 메모리 장치가 다수 개의 타일들을 포함하는 경우, 이에 대응하여 추가의 기록 드라이버들 및 센스 앰프들이 더 배치될 수 있다.
다수의 레이어들에 포함되는 메모리 셀들이 하나의 타일(Tile, 410A)로 정의될 수 있다. 예컨대, 도 20에 도시된 바와 같이, 저항성 메모리 장치(400A)가 5 개의 레이어들(1st Layer ∼ 5th Layer)을 포함하는 경우, 각각의 타일(Tile)은 5 개의 레이어들(1st Layer ∼ 5th Layer)의 메모리 셀들을 포함할 수 있다. 하나의 기록 드라이버(WD, 420A)는 다수 개의 레이어들의 비트 라인에 공통하게 연결될 수 있다. 도 20에서는 5 개의 레이어들(1st Layer ∼ 5th Layer) 각각의 a 번째 비트 라인(BLa)에 공통하게 연결된 하나의 기록 드라이버(420A)만이 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 실제로 다수의 비트 라인들에 대응하여 다수 개의 기록 드라이버들이 배치될 수 있다. 또한, 기록 드라이버(420A)와 비트 라인들의 연결 관계는 다양하게 변형될 수 있으며, 예컨대 전술한 실시예에 따라 하나의 기록 드라이버(420A)가 하나의 레이어의 다수 개의 비트 라인에 연결되어도 무방하다. 또한, 기록 드라이버(420A)는 상기 다수 개의 레이어들 중 어느 하나의 레이어에 배치될 수 있다.
본 발명의 실시예에 따라 소거 동작을 수행함에 있어서, 다수 개의 레이어들의 워드 라인이 동시에 선택될 수 있다. 예컨대, 도 20에 도시된 바와 같이, 5 개의 레이어들(1st Layer ∼ 5th Layer) 각각의 제1 워드 라인(WL1)이 동시에 선택될 수 있다. 또한, 5 개의 레이어들(1st Layer ∼ 5th Layer) 각각의 적어도 하나의 비트 라인이 선택될 수 있으며, 예컨대 5 개의 레이어들(1st Layer ∼ 5th Layer) 각각의 a 번째 비트 라인(BLa)이 선택될 수 있다. 이에 따라, 각각의 레이어에서 제1 워드 라인(WL1)과 a 번째 비트 라인(BLa)이 교차하는 영역에 배치되는 메모리 셀이 선택될 수 있으며, 기록 드라이버(420A)는 5 개의 레이어들(1st Layer ∼ 5th Layer)에 배치되는 다수 개의 메모리 셀들을 동시에 리셋 기록할 수 있다.
어느 하나의 워드 라인에 대한 메모리 셀들의 리셋 기록 동작이 완료되면, 다른 워드 라인이 선택되어 리셋 기록 동작이 수행될 수 있다. 도 20에서는 제1 워드 라인 내지 제m 워드 라인(WL1 ∼ WLm)이 순차적으로 선택되는 예가 도시되며, 이에 따라 5 개의 레이어들(1st Layer ∼ 5th Layer)의 제m 워드 라인(WLm) 및 하나 이상의 비트 라인이 선택되어 다수 개의 메모리 셀들에 대해 동시에 리셋 기록이 수행될 수 있다.
이와 유사하게, 도 21에 도시된 바와 같이, 저항성 메모리 장치(400B)는 다수의 레이어들을 포함할 수 있으며, 하나의 타일(Tile, 410B)는 다수의 레이어들에 배치된 메모리 셀들을 포함할 수 있다. 또한, 어느 하나의 센스 앰프(SA, 420B)는 다수 개의 레이어들의 하나 이상의 비트 라인에 공통하게 연결되고, 이에 따라 다수의 메모리 셀들에 대해 동시에 검증 동작을 수행할 수 있다. 도 21의 예에서는, 검증 동작을 수행함에 있어서 각각의 레이어에서 하나의 워드 라인과 하나의 비트 라인이 선택되고, 다수의 레이어들의 메모리 셀들로부터의 독출 결과가 합산되어 센스 앰프(SA)로 제공되는 예가 도시된다.
도 20 및 도 21의 실시예에 따르면, 소거 동작을 수행함에 있어서 각각의 기록 드라이버가 적어도 서로 다른 레이어에 배치되는 적어도 두 개의 메모리 셀들을 동시에 리셋 기록하고, 또한 각각의 센스 앰프가 서로 다른 레이어에 배치되는 적어도 두 개의 메모리 셀들로부터의 독출 결과를 수신하고 이에 따른 검증 결과를 발생한다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 다수의 레이어들 각각에 대해 다양한 방법에 따라 메모리 셀들이 선택될 수 있다. 예컨대, 앞서 설명된 다양한 실시예들과 동일 또는 유사하게, 각각의 레이어에서 두 개 이상의 워드 라인들이 동시에 선택되어도 무방하며, 또한 두 개 이상의 비트 라인들이 동시에 선택되어도 무방하다.
도 22는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 22에서는, 전술한 실시예에 따라 메모리 셀들에 대한 소거 동작을 제어하기 위한 다양한 기능들 중 적어도 일부가 메모리 콘트롤러에 의해 수행되는 예가 도시된다.
도 22에 도시된 바와 같이, 메모리 시스템(500)은 메모리 콘트롤러(510) 및 메모리 장치(520)를 포함할 수 있다. 또한, 메모리 콘트롤러(510)는 본 발명의 실시예에 따라 메모리 장치(520)에 대한 소거 동작을 제어하기 위한 소거 제어부(511)를 포함할 수 있으며, 소거 제어부(511)는 어드레스 제어부(511_1), 소거 패턴 생성부(511_2) 및 정보 저장부(511_3)를 포함할 수 있다. 또한, 메모리 장치(520)는 메모리 셀 어레이(521), 기록/독출 회로(522) 및 제어 로직(523)을 포함할 수 있다.
메모리 콘트롤러(510)는 호스트(Host)로부터의 기록, 독출 및 소거 요청에 응답하여 제어신호(CTRL) 및 커맨드(CMD)를 생성함으로써 메모리 장치(520)의 메모리 동작을 제어할 수 있다. 한편, 소거 제어부(511)는 전술한 실시예에 따라 메모리 셀 어레이(521)에 대한 소거 동작을 제어할 수 있으며, 예컨대 소거 동작시 적어도 두 개의 메모리 셀들이 동시에 소거되도록 제어할 수 있다.
어드레스 제어부(511_1)는 소거 동작에 관련된 각종 어드레스 제어 동작을 수행할 수 있다. 예컨대, 전술한 실시예들 중 어느 하나가 적용됨으로써, 소거 동작시 메모리 셀들의 선택과 관련된 각종 정보가 정보 저장부(511_3)에 저장될 수 있으며, 소거 동작시 어드레스 제어부(511_1)는 정보 저장부(511_3)에 저장된 정보를 참조하여 소거될 메모리 셀들을 지시하는 어드레스(ADDR_E)를 생성할 수 있다. 전술한 실시예에 따라, 상기 어드레스(ADDR_E)를 생성함에 있어서, 메모리 장치(520)의 하나의 기록 드라이버가 두 개 이상의 메모리 셀들을 동시 리셋 기록하거나, 하나의 센스 앰프가 두 개 이상의 메모리 셀들에 대한 동시 검증을 수행하도록 생성할 수 있다. 이와 함께, 어드레스 제어부(511_1)는 어드레스 정보 저장부(미도시)를 포함할 수 있으며, 적어도 하나의 유효한 데이터를 포함하는 영역의 메모리 셀들이 소거될 때, 상기 유효한 데이터를 메모리 셀 어레이(521)의 다른 위치로 이동시키기 위한 어드레스 변환 동작을 수행할 수 있다.
한편, 소거 동작을 제어하기 위하여, 메모리 콘트롤러(510)는 소거 대상의 메모리 셀들을 지시하는 어드레스(ADDR_E)와 함께, 선택된 메모리 셀로 제공될 데이터 패턴(Data_P)을 메모리 장치(520)로 제공할 수 있다. 예컨대, 리셋 기록에 의해 소거 동작이 수행되는 경우, 소거 패턴 생성부(511_2)는 리셋 상태에 대응하는 데이터 패턴(Data_P)을 생성하여 메모리 장치(520)로 제공할 수 있다.
한편, 메모리 콘트롤러(510)는 호스트(HOST)로부터의 소거 요청에 따라 메모리 장치(520)가 소거 동작을 수행하도록 제어할 수 있다. 또한 호스트(HOST)로부터 기록 요청이 수신될 때, 메모리 콘트롤러(510)는 메모리 장치(520)가 메모리 셀 단위 또는 영역 단위로 소거 동작을 먼저 수행한 후 실제 데이터를 기록하도록 제어할 수 있다. 또한, 메모리 콘트롤러(510)는 호스트(HOST)로부터의 요청과 무관하게 소거 동작의 필요성을 판단할 수 있으며(예컨대, 소거 영역의 확보 필요성을 판단할 수 있으며), 판단 결과에 따라 메모리 장치(520)가 소거 동작을 수행하도록 제어할 수 있다.
도 23은 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템(600)에 적용한 예를 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 23을 참조하면, 메모리 카드 시스템(600)은 호스트(610) 및 메모리 카드(620)를 포함할 수 있다. 호스트(610)는 호스트 콘트롤러(611) 및 호스트 접속부(612)를 포함할 수 있다. 메모리 카드(620)는 카드 접속부(621), 카드 콘트롤러(622) 및 메모리 장치(623)를 포함할 수 있다. 이 때, 메모리 장치(623)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(623)는 메모리 셀들에 대한 소거 및 검증 동작을 수행할 수 있으며, 소거 및 검증 동작시 다수의 메모리 셀들을 동시에 소거 및 검증할 수 있다.
호스트(610)는 메모리 카드(620)에 데이터를 기록하거나, 메모리 카드(620)에 저장된 데이터를 독출할 수 있다. 호스트 콘트롤러(611)는 커맨드(CMD), 호스트(610) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(612)를 통해 메모리 카드(620)로 전송할 수 있다.
카드 콘트롤러(622)는 카드 접속부(621)를 통해 수신된 커맨드에 응답하여, 카드 콘트롤러(622) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(623)에 저장할 수 있다. 메모리 장치(623)는 호스트(610)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(620)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(700)에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(700)은 호스트(710) 및 SSD(720)를 포함할 수 있다. SSD(720)는 신호 커넥터(signal connector)를 통해 호스트(710)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(720)는 SSD 콘트롤러(721), 보조 전원 장치(722) 및 복수의 메모리 장치들(723, 724, 725)을 포함할 수 있다. 이때, SSD(720)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치들(723, 724, 725) 각각은 메모리 셀들에 대한 소거 및 검증 동작을 수행할 수 있으며, 소거 및 검증 동작시 다수의 메모리 셀들을 동시에 소거 및 검증할 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(800)을 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 25를 참조하면, 컴퓨팅 시스템(800)은 메모리 시스템(810), 프로세서(820), RAM(830), 입출력 장치(840) 및 전원 장치(850) 포함할 수 있다. 또한, 메모리 시스템(810)은 메모리 장치(811) 및 메모리 콘트롤러(812)를 포함할 수 있다. 한편, 도 25에는 도시되지 않았지만, 컴퓨팅 시스템(800)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(800)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(820)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(820)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(820)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(860)를 통하여 RAM(830), 입출력 장치(840) 및 메모리 시스템(810)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(810) 및/또는 RAM(830)은 도 1 내지 도 22에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(820)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(830)는 컴퓨팅 시스템(800)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(830)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(830)으로 이용될 수 있다.
입출력 장치(840)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(850)는 컴퓨팅 시스템(800)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (21)

  1. 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 워드 라인들 및 비트 라인들을 포함하고,
    제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀들을 선택하는 단계;
    제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀들을 선택하는 단계; 및
    제1 기록 드라이버를 통해 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 단계;
    상기 리셋 기록 후, 상기 제1 비트 라인에 연결된 적어도 두 개의 제1 메모리 셀들에 대한 독출 동작을 수행하는 단계; 및
    제1 센스 앰프를 통해, 상기 제1 비트 라인에 연결된 적어도 두 개의 제1 메모리 셀들에 대해 동시 검증 동작을 수행하는 단계를 구비하고,
    상기 저항성 메모리 장치는 동시에 리셋 기록이 수행될 메모리 셀들의 선택에 관련된 정보를 저장하고, 상기 제1 및 제2 메모리 셀들에 대한 선택 동작시에 상기 저장된 정보가 참조되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  2. 제1항에 있어서,
    소거 요청을 나타내는 소거 커맨드를 수신하는 단계를 더 구비하고,
    상기 소거 커맨드에 응답하여, 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록이 수행되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  3. 제1항에 있어서,
    데이터 기록 요청을 나타내는 기록 커맨드를 수신하는 단계를 더 포함하고,
    상기 기록 커맨드에 응답하여, 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록이 수행되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  4. 제1항에 있어서,
    상기 비트 라인들은 2*N 개의 비트 라인들을 포함하고, 이에 대응하여 각각 2 개의 비트 라인들에 공통하게 연결되는 N 개의 기록 드라이버들이 배치되며(단, N은 1 이상의 정수),
    모든 비트 라인들이 동시에 선택됨에 따라, 하나 이상의 워드 라인들에 연결된 모든 메모리 셀들이 동시에 리셋 기록되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  5. 제1항에 있어서,
    적어도 두 개의 워드 라인들이 동시에 선택되고,
    상기 제1 기록 드라이버는, 상기 제1 비트 라인에 연결된 두 개 이상의 제1 메모리 셀들과 상기 제2 비트 라인에 연결된 두 개 이상의 제2 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  6. 제1항에 있어서,
    제3 내지 제N 비트 라인들 중 적어도 하나의 비트 라인에 연결된 하나 이상의 제3 메모리 셀들을 선택하는 단계를 더 구비하고,
    상기 제1 기록 드라이버는, 상기 제1 내지 제3 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 저항성 메모리 장치는 제1 및 제2 레이어를 포함하고,
    상기 제1 비트 라인은 제1 레이어에 배치되고, 상기 제2 비트 라인은 제2 레이어에 배치되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  8. 제1항에 있어서,
    상기 리셋 기록 후, 상기 제2 비트 라인에 연결된 적어도 두 개의 제2 메모리 셀들에 대한 독출 동작을 수행하는 단계를 더 구비하고,
    상기 동시 검증 동작을 수행하는 단계는, 상기 제1 센스 앰프를 이용하여 상기 제1 및 제2 메모리 셀들을 동시에 검증하는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
  9. 제8항에 있어서,
    상기 제1 메모리 셀들을 통해 흐르는 전류와 상기 제2 메모리 셀들을 통해 흐르는 전류가 합산되어 상기 제1 센스 앰프로 제공되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
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  21. 저항성 메모리 장치의 동작방법에 있어서, 상기 저항성 메모리 장치는 다수의 워드 라인들 및 비트 라인들을 포함하고,
    제1 비트 라인에 연결된 하나 이상의 제1 메모리 셀들을 선택하는 단계;
    제2 비트 라인에 연결된 하나 이상의 제2 메모리 셀들을 선택하는 단계; 및
    제1 기록 드라이버를 통해 상기 제1 및 제2 메모리 셀들에 대해 동시에 리셋 기록을 수행하는 단계를 구비하고,
    상기 저항성 메모리 장치는 동시에 리셋 기록이 수행될 메모리 셀들의 선택에 관련된 정보를 저장하고, 상기 제1 및 제2 메모리 셀들에 대한 선택 동작시에 상기 저장된 정보가 참조되는 것을 특징으로 하는 저항성 메모리 장치의 동작방법.
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