KR102151176B1 - 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 - Google Patents

크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 Download PDF

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Abstract

크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 장치의 동작방법에 있어서, 상기 메모리 장치는 다수의 타일들(Tile)을 포함하고, 각각의 타일(Tile)은 다수 개의 레이어들의 메모리 셀들을 포함하며, 제1 타일(Tile)에서, 하나 이상의 제1 라인과 제2 라인이 교차하는 영역에 배치된 제1 레이어의 다수 개의 메모리 셀들을 억세스하는 단계와, 상기 제1 타일(Tile)에서, 하나 이상의 제1 라인과 제2 라인이 교차하는 영역에 배치된 제2 레이어의 다수 개의 메모리 셀들을 억세스하는 단계 및 상기 제1 타일(Tile)의 다수 개의 레이어들의 메모리 셀들이 억세스된 후, 제2 타일(Tile)에 구비되는 다수 개의 메모리 셀들을 억세스하는 단계를 구비하는 것을 특징으로 한다.

Description

크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 다수의 레이어들을 구비하는 메모리 장치 및 메모리 시스템에 있어서 효율적인 어드레스 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 장치의 동작방법에 있어서, 상기 메모리 장치는 다수의 타일들(Tile)을 포함하고, 각각의 타일(Tile)은 다수 개의 레이어들의 메모리 셀들을 포함하며, 제1 타일(Tile)에서, 하나 이상의 제1 라인과 제2 라인이 교차하는 영역에 배치된 제1 레이어의 다수 개의 메모리 셀들을 억세스하는 단계와, 상기 제1 타일(Tile)에서, 하나 이상의 제1 라인과 제2 라인이 교차하는 영역에 배치된 제2 레이어의 다수 개의 메모리 셀들을 억세스하는 단계 및 상기 제1 타일(Tile)의 다수 개의 레이어들의 메모리 셀들이 억세스된 후, 제2 타일(Tile)에 구비되는 다수 개의 메모리 셀들을 억세스하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제1 타일(Tile)의 제1 레이어에서 다수 개의 제1 라인들과 다수 개의 제2 라인들이 교차하는 영역에 배치된 매트릭스 형태의 메모리 셀들이 억세스된 후, 상기 제1 타일(Tile)의 제2 레이어에서 다수 개의 제1 라인들과 다수 개의 제2 라인들이 교차하는 영역에 배치된 매트릭스 형태의 메모리 셀들이 억세스되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 타일(Tile)은 제3 레이어를 더 포함하고, 상기 제3 레이어의 제1 라인과 상기 제2 레이어의 상기 제1 라인은 전기적으로 연결되며, 상기 제3 레이어의 다수 개의 메모리 셀들이 억세스된 후 상기 제2 타일(Tile)의 메모리 셀들이 억세스되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 타일(Tile)의 모든 레이어들에 구비되는 메모리 셀들이 억세스된 후, 상기 제2 타일(Tile)의 메모리 셀들이 억세스되는 것을 특징으로 한다.
또한 바람직하게는, 상기 동작방법은, 상기 제2 타일(Tile)의 모든 레이어들에 구비되는 메모리 셀들이 억세스된 후, 제3 타일(Tile)의 메모리 셀들을 억세스하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 셀들 각각은 n 개의 비트들을 저장하는 멀티 레벨 셀이며(단, n은 2 이상의 정수), 제1 메모리 셀에 n 비트의 데이터가 모두 저장된 후 제2 메모리 셀에 n 비트의 데이터가 저장되는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 셀들 각각은 n 개의 비트들을 저장하는 멀티 레벨 셀이며(단, n은 2 이상의 정수), 다수의 메모리 셀들에 대해, 하나의 비트씩 데이터가 순차적으로 저장되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 타일(Tile)은 각각 적어도 하나의 레이어를 포함하는 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 제1 및 제2 레이어들의 메모리 셀들을 포함하며, 상기 동작방법은 상기 제2 타일(Tile)의 메모리 셀들이 억세스된 후 상기 제1 타일(Tile)의 제2 영역의 메모리 셀들을 억세스하는 단계를 더 구비하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 영역에 포함되는 레이어들의 제1 라인은 서로 전기적으로 연결되며, 상기 제2 영역에 포함되는 레이어들의 제1 라인은 서로 전기적으로 연결되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 및 제2 타일(Tile)이 제1 타일 그룹으로 정의되고, 상기 메모리 장치는 제3 및 제4 타일(Tile)을 포함하는 제2 타일 그룹을 더 포함하며, 상기 제1 및 제2 타일(Tile)은 적어도 하나의 제1 라인을 공유하고, 상기 제3 및 제4 타일(Tile)은 적어도 하나의 제1 라인을 공유하며, 상기 제1 타일 그룹의 메모리 셀들이 모두 억세스된 후, 상기 제3 및 제4 타일(Tile)의 메모리 셀들을 억세스하는 단계를 더 구비하는 특징으로 한다.
또한 바람직하게는, 상기 제2 타일(Tile)은, 상기 제1 타일(Tile)과 상기 제1 레이어의 적어도 하나의 제1 라인을 공유하고 제3 타일(Tile)과 상기 제2 레이어의 적어도 하나의 제1 라인을 공유하며, 상기 동작방법은 상기 제2 타일(Tile)의 제1 레이어의 메모리 셀들이 억세스된 후, 상기 제2 타일(Tile) 및 제3 타일(Tile)의 제2 레이어의 메모리 셀들을 억세스하는 단계를 더 구비하는 특징으로 한다.
본 발명의 기술적 사상에 따른 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 장치의 동작방법에 있어서, 상기 메모리 장치는 다수의 타일들(Tile)을 포함하고, 각각의 타일(Tile)은 다수 개의 레이어들의 메모리 셀들을 포함하며, 제1 타일(Tile)에서, 제1 라인이 서로 전기적으로 연결되는 제1 그룹의 다수 개의 레이어들의 메모리 셀들을 억세스하는 단계와, 제1 타일(Tile)에서, 제1 라인이 서로 전기적으로 연결되는 제2 그룹의 다수 개의 레이어들의 메모리 셀들을 억세스하는 단계 및 제2 타일(Tile)에 구비되는 적어도 하나의 레이어의 메모리 셀들을 억세스하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법은, 다수의 레이어들 및 다수의 타일을 포함하는 메모리 장치에서 타일 단위, 영역 단위 또는 타일 그룹 단위에 기반하여 어드레싱을 수행함으로써 메모리 동작 성능을 향상할 수 있는 효과가 있다.
또한 본 발명의 기술적 사상에 따른 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법은, 메모리 셀들을 억세스함에 있어서 워드 라인들 및/또는 비트 라인들로 인가되는 전압 레벨의 변동 횟수를 감소할 수 있으므로 파워 소모에 유리한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3a 내지 도 3d는 도 2의 메모리 장치의 일 구현예를 나타내는 구조도 및 회로도이다.
도 4a 내지 도 4c는 도 1의 메모리 장치에 구비되는 메모리 셀의 구현 예를 나타내는 회로도들이다.
도 5a,b는 메모리 동작시 워드 라인들 및 비트 라인들에 제공되는 전압의 일 예를 나타내는 회로도 및 표이다.
도 6은 본 발명의 실시예에 따라 다수의 레이어들을 포함하는 메모리 장치의 일 예를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 어드레싱 순서 및 이에 따른 어드레스 신호의 일 예를 나타내는 도면이다.
도 8a,b,c는 본 발명의 실시예에 따른 어드레싱 순서의 다양한 예를 나타내는 도면이다.
도 9a,b는 멀티 레벨 셀에 대한 억세스 동작의 일 예를 나타내는 도면이다.
도 10 및 도 11은 본 발명의 일 실시예에 따라 타일(Tile)을 기반으로 어드레싱 순서가 제어되는 예를 나타낸다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 억세스 동작을 나타내는 도면이다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 억세스 동작을 나타내는 도면이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 20은 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 21은 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 콘트롤러(101)를 포함할 수 있다. 메모리 장치(100)는 수직하게 적층되는 다수의 레이어들을 포함할 수 있으며, 상기 다수의 레이어들은 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 예컨대, 메모리 장치(100)는 메모리 셀 어레이(110)가 배치되는 하나 이상의 셀 레이어들과, 메모리 동작을 위한 각종 회로들이 배치되는 제어 레이어를 포함할 수 있다. 각각의 셀 레이어는 도 1에 도시된 메모리 셀 어레이(110)를 포함할 수 있으며, 제어 레이어는 도 1에 도시된 기록/독출 회로(120), 제어 로직(130) 및 각종 주변 회로들을 포함할 수 있다.
각각의 셀 레이어는, 복수의 제1 라인들로 이루어지는 상부 전극들과 복수의 제2 라인들로 이루어지는 하부 전극들 사이에 메모리 셀들이 배치되는 크로스 포인트 어레이(cross point array) 구조를 가질 수 있다. 이에 따라, 각각의 셀 레이어의 메모리 셀 어레이(110)는 매트릭스 형태로 배치되는 다수의 메모리 셀들을 포함할 수 있다. 또한, 상기 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 장치(100)는 저항성 메모리 장치로 지칭될 수 있으며, 또한 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다. 이하에서는, 본 발명의 실시예들이 저항성 메모리 장치에 기반하여 설명될 것이나, 본 발명의 실시예들은 전술한 크로스 포인트 어레이 구조를 갖는 다양한 종류의 메모리 장치에도 적용될 수 있다.
또한, 각각의 셀 레이어가 메모리 셀 어레이(110)을 포함하는 것으로 설명되었으나, 본 발명의 실시예에 따라 용어는 다양하게 정의가 가능하다. 예컨대, 도 1의 메모리 셀 어레이(110)는 다수 개의 셀 레이어들에 배치되는 메모리 셀들을 포함하는 개념으로 정의되어도 무방하다.
메모리 콘트롤러(101)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(101)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(101)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(101)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(101)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(101) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(101)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
각각의 셀 레이어에 배치되는 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 제1 라인들과 복수의 제2 라인들이 교차하는 영역들에 각각 배치될 수 있다. 일 실시예에서, 복수의 제1 라인들은 비트 라인들일 수 있고, 복수의 제2 라인들은 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 라인들은 워드 라인들일 수 있고, 복수의 제2 라인들은 비트 라인들일 수 있다.
본 실시예에서, 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 저항성 메모리를 예로 들면, 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 각종 전압 신호들이 기록/독출 회로(120)로 제공되도록 제어할 수 있다. 예컨대, 선택된 메모리 셀로 제공되는 기록 전압(또는, 기록 전류)이나 독출 전압(또는, 독출 전류)을 생성함과 함께, 비선택된 메모리 셀들에 대한 바이어스를 위한 바이어스 전압들을 생성하는 전원 발생부(미도시)가 메모리 장치(100)에 더 구비될 수 있으며, 제어 로직(130)의 제어하에서 기록/독출 회로(120)는 각종 전압 신호들을 이용한 메모리 동작을 수행한다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
메모리 셀 어레이(110)에 대한 기록 동작 및 독출 동작을 수행함에 있어서, 억세스 될 메모리 셀들과 억세스되지 않을 메모리 셀들이 전기적으로 분리될 필요가 있으며, 이를 위하여 워드 라인들 및 비트 라인들에 대한 적절한 라인 바이어싱이 필요로 된다. 일 예로서, 억세스 될 메모리 셀들에 연결된 워드 라인 및 비트 라인으로는 선택 전압이 제공되는 반면에, 다른 메모리 셀들은 선택되지 않도록 다른 워드 라인들 및 비트 라인들로는 금지 전압(inhibit voltage)이 제공될 수 있다.
본 발명의 실시예에 따르면, 다수의 레이어들이 수직하게 적층되고 크로스 포인트 어레이 구조를 갖는 메모리 장치(100)에서 메모리 셀들이 최적화된 어드레싱 순서에 따라 억세스되도록 한다. 일 예로서, 다수의 셀 레이어들의 메모리 셀들은 다수 개의 타일들(Tile)로 분류될 수 있다. 상기 타일(Tile)은 다양하게 정의될 수 있으며, 예컨대 각각의 셀 레이어에서 서로 동일한 로우 선택부를 공유하는 다수의 워드 라인들과 서로 동일한 칼럼 선택부를 공유하는 다수의 비트 라인들이 교차하는 영역에 배치되는 메모리 셀들을 포함하는 단위로 정의될 수 있다. 또한, 상기 타일(Tile)은 다수 개의 셀 레이어들의 메모리 셀들을 포함하는 단위로 정의될 수 있다.
일 실시예에 따라, 메모리 억세스 동작을 위한 어드레싱은 타일(Tile) 단위에 기반하여 설정될 수 있다. 예컨대, 메모리 장치(100)가 제1 내지 제N 타일들(Tile)을 포함하는 경우, 어느 하나의 타일(Tile)에 포함된 메모리 셀들이 억세스된 후 다른 타일(Tile)에 포함된 메모리 셀들이 억세스되도록 제어될 수 있다. 메모리 장치(100)가 A 개의 셀 레이어들을 포함하는 경우, 각각의 타일(Tile)은 A 개의 레이어들에 배치된 메모리 셀들을 포함할 수 있으며, 어느 하나의 타일(Tile)의 A 개의 레이어들에 배치된 메모리 셀들이 억세스된 후 다른 타일(Tile)의 A 개의 레이어들에 배치된 메모리 셀들이 억세스될 수 있다. 즉, 본 발명의 실시예에 따르면, 하나의 셀 레이어에 배치된 메모리 셀들을 모두 억세스한 후 다른 셀 레이어에 배치된 메모리 셀들을 억세스하는 것이 아니라, 다수의 셀 레이어들의 메모리 셀들을 다수 개의 타일들(Tile)로 분류하고, 메모리 셀들을 억세스함에 있어서 상기 분류된 타일들(Tile)을 기반으로 하여 어드레싱이 설정될 수 있다.
상기와 같은 본 발명의 실시예에 따르면, 비선택된 메모리 셀들에 대한 금지 바이어싱(inhibit biasing)이 필요로 되는 크로스 포인트 어레이 구조의 메모리 장치(200)에서 바이어싱 타임을 감소시킬 수 있다. 또한, 선택된 메모리 셀들의 위치(예컨대, 레이어의 위치)가 달라짐에 따라 다수의 라인들(예컨대, 워드 라인들 및 비트 라인들)의 바이어싱 조건이 달라지게 되는데, 본 발명의 실시예에 따르면 상기 다수의 라인들에 인가되는 전압 레벨이 변동하는 빈도를 감소함으로써, 메모리 셀들을 억세스함에 의해 소모되는 파워를 전체적으로 감소시킬 수 있다.
한편, 메모리 컨트롤러(101) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(101) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(101) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(101) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
한편, 본 발명의 실시예에 따르면, 각각의 타일(Tile)에 구비되는 다수 개의 레이어들의 메모리 셀들을 억세스함에 있어서, 하나의 타일(Tile) 내에서 억세스되는 레이어들의 순서는 임의적으로 설정될 수 있으며, 또는 소정의 조건에 따라 설정될 수 있다. 또한, 다른 실시예로서, 각각의 타일(Tile)이 적어도 두 개의 영역으로 구분되고, 어느 하나의 타일(예컨대, 제1 타일)의 하나의 영역의 메모리 셀들이 억세스된 후 다른 타일의 메모리 셀들이 억세스되도록 제어될 수 있다. 이후, 상기 제1 타일의 나머지 영역의 메모리 셀들이 억세스될 수 있다.
또한, 다른 실시예로서, 적어도 두 개의 타일들(Tile)이 하나의 타일 그룹(Tile Group)으로 정의되고, 메모리 셀들을 억세스하기 위한 어드레싱은 상기 타일 그룹(Tile Group)에 기반하여 설정될 수 있다. 예컨대, 어느 하나의 타일 그룹(예컨대, 제1 타일 그룹)의 메모리 셀들이 억세스된 후 다른 하나의 타일 그룹의 메모리 셀들이 억세스되도록 제어될 수 있다. 상기와 같이 본 발명에서 다양하게 변형될 수 있는 실시예들의 자세한 동작 예는 후술될 것이다.
상기와 같이 구성될 수 있는 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 전원 발생부(140), 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 기록 드라이버(121) 및 센스 앰프(122)를 포함할 수 있다. 또한, 메모리 장치(100)는 수직하게 적층된 다수 개의 레이어들을 포함할 수 있으며, 상기 다수 개의 레이어들은 제어 레이어 및 다수 개의 셀 레이어들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)에 구비되는 메모리 셀들은 제1 타일(111_1) 내지 제N 타일(111_N)로 분류될 수 있다.
도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 라인들(또는, 복수의 제1 신호 라인들) 및 복수의 제2 라인들(또는, 복수의 제2 신호 라인들)에 연결될 수 있다. 복수의 제1 라인들은 워드 라인들(WL)이고, 복수의 제2 라인들은 비트 라인들(BL)일 수 있다. 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 통해 각종 전압 신호나 전류 신호(이하, 메모리 셀 어레이(110)의 라인들로 제공되는 신호는 전압 신호인 것으로 정의함)가 제공됨에 따라, 일부의 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(160)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 기록/독출 회로(120)는 전원 발생부(140)로부터 기록/독출 전압(Vwr)를 수신할 수 있으며, 기록 드라이버(121)는 수신된 기록 전압을 칼럼 디코더(160)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 셋(set) 기록 동작의 경우, 기록 드라이버(121)는 셋(set) 전압을 메모리 셀 어레이(110)로 제공함으로써 메모리 셀의 가변 저항의 저항 값을 감소시킬 수 있다. 또한, 리셋(reset) 기록 동작의 경우, 기록 드라이버(121)는 리셋(reset) 전압을 메모리 셀 어레이(110)로 제공함으로써, 메모리 셀의 가변 저항의 저항 값을 증가시킬 수 있다.
한편, 데이터 독출 동작시 기록/독출 회로(120)는 독출 전압을 메모리 셀로 제공하고, 또한 데이터를 판정하기 위하여 센스 앰프(122)는 비트 라인의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비할 수 있다. 비교부의 일 단은 센싱 노드에 연결되고, 타 단은 기준 전압에 연결됨에 따라 데이터 값을 판정할 수 있다. 또한 기록/독출 회로(120)는 독출된 데이터에 대한 판정 결과에 따른 패스/페일 신호(P/F)를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제1 타일(111_1) 내지 제N 타일(111_N) 각각은 다수의 레이어들에 배치되는 메모리 셀들을 포함할 수 있으며, 본 발명의 실시예에 따르면 메모리 셀들을 억세스함에 있어서 상기 정의되는 타일(Tile)에 기반하여 어드레싱이 설정될 수 있다. 또한, 메모리 장치(100)에서 타일(Tile)에 기반하여 어드레싱이 설정되므로, 외부 장치(예컨대, 호스트)가 억세스 요청하는 메모리 셀들의 위치와 실제 메모리 장치(100)에서 억세스되는 메모리 셀들의 위치가 서로 다를 수 있다. 이 때, 호스트가 제공하는 어드레스를 논리적 어드레스로 지칭할 수 있으며, 실제 억세스될 메모리를 지시하는 어드레스를 물리적 어드레스로 지칭할 수 있다.
도 1의 메모리 콘트롤러(101)는 상기 호스트로부터의 논리적 어드레스를 변환하여 물리적 어드레스를 생성하고, 상기 물리적 어드레스를 도 2에 도시된 어드레스(ADDR)로서 메모리 장치(100)로 제공할 수 있다. 또는, 다른 실시예로서 메모리 콘트롤러(101)는 상기 호스트로부터의 논리적 어드레스를 메모리 장치(100)로 제공하고, 메모리 장치(100)는 상기 논리적 어드레스를 물리적 어드레스로 변환하고, 상기 변환된 물리적 어드레스에 상응하는 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)를 출력할 수 있다.
도 3a 내지 도 3d는 도 2의 메모리 장치의 일 구현예를 나타내는 구조도 및 회로도이다. 도 3a는 메모리 장치의 전체 구조를 나타내는 구조도이고, 도 3b,c는 셀 레이어들의 워드 라인들 및 비트 라인들의 배치를 나타내는 구조도이며, 도 3d는 메모리 셀 어레이의 회로도이다.
도 3a를 참조하면, 메모리 장치는 3차원 구조를 가지며, X-Y 평면 상의 2차원 메모리 층이 Z 축 방향으로 적층되어 구성된다. 본 실시예에서, 최하 층의 레이어(Layer 0)로부터 최상층의 레이어(Layer A)까지 (A+1) 개의 레이어들이 도시되어 있다. X 축은 셀 영역에 구비되는 비트 라인(BL)의 배선 방향이고, Y 축은 셀 영역에 구비되는 워드 라인(WL)의 배선 방향이고, Z 축은 레이어들(Layer 0 ~ Layer A)의 적층 방향일 수 있다. 일 실시예에서, 최하 층의 레이어(Layer 0)는 제어 영역이 배치되는 제어 레이어일 수 있으며, 나머지 레이어들(Layer 1 ~ Layer A)은 메모리 셀들이 배치되는 셀 레이어들일 수 있다.
한편, 도 3b에 도시된 바와 같이, 어느 하나의 셀 레이어(예컨대, K 번째 레이어)의 하면 및 상면에는 각각 복수의 워드 라인들(WL1, WL2, WL3, WL4) 및 복수의 비트 라인들(BL1, BL2, BL3, BL4)이 X-Y 평면에 투영된 경우 직교하도록 배치되며, 셀 레이어들의 적층 방향(Z 축 방향)에 따라 교대로 배치될 수 있다. 일 실시예에 있어서, K 번째 레이어(Layer K)에 배치되는 복수의 워드 라인들(WL1, WL2, WL3, WL4) 및 복수의 비트 라인들(BL1, BL2, BL3, BL4)은 다른 레이어들(예컨대, K-1 번째 레이어 및 K+1 번째 레이어)에 의해 공유될 수 있다.
한편 도 3c를 참조하면, 각각의 레이어는 다른 레이어와 라인을 공유하지 않고 독립적으로 워드 라인들(WL1, WL2, WL3, WL4) 및 비트 라인들(BL1, BL2, BL3, BL4)을 포함할 수 있다. 예컨대, K 번째 레이어(Layer K)에 복수의 워드 라인들(WL1, WL2, WL3, WL4) 및 복수의 비트 라인들(BL1, BL2, BL3, BL4)이 각각 배치되며, 이와 동일한 방향에 따라 K+1 번째 레이어(Layer K+1)에도 복수의 워드 라인들(WL0, WL1, WL2, WL3) 및 복수의 비트 라인들(BL1, BL2, BL3, BL4)이 각각 배치될 수 있다.
한편 도 3d를 참조하면, 각각의 셀 레이어에 구비되는 메모리 셀 어레이(110)는 X-Y 평면의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 ~ WLn), 복수의 비트 라인들(BL1 ~ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 의해 동시에 억세스될 수 있는 메모리 셀들의 집합을 페이지(page)로 정의할 수 있다.
일 실시예에서, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 ~ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 ~ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ~ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 ~ WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ~ WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3d에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4a 내지 도 4c는 도 1의 메모리 장치에 구비되는 메모리 셀의 구현 예를 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 감소할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5a,b는 메모리 동작시 워드 라인들 및 비트 라인들에 제공되는 전압의 일 예를 나타내는 회로도 및 표이다.
도 5a에 도시된 바와 같이, 기록 동작에서 선택된 메모리 셀(selected cell)의 가변 저항의 저항 값을 변동하기 위하여 각종 전압들이 워드 라인들 및 비트 라인들로 제공될 수 있다. 예컨대, 선택된 메모리 셀의 비트 라인(SBL)으로는 제1 선택 전압(Vsely)이 인가될 수 있으며, 비선택된 메모리 셀의 비트 라인(UBL)으로는 제1 금지 전압(Vinhy)이 인가될 수 있다. 또한, 선택된 메모리 셀의 워드 라인(SWL)으로는 제2 선택 전압(Vselx)이 인가될 수 있으며, 비선택된 메모리 셀의 워드 라인(UWL)으로는 제2 금지 전압(Vinhx)이 인가될 수 있다.
한편, 도 5b에 도시된 바와 같이, 가변 저항의 저항 값을 감소시키기 위한 셋 기록(SET write) 동작에서는 상대적으로 높은 전압, 예컨대 4V의 제1 선택 전압(Vsely)이 선택된 메모리 셀의 비트 라인(SBL)으로 제공될 수 있다. 또한, 비 선택된 메모리 셀로는 각종 금지 전압들이 제공될 수 있으며, 예컨대 1V의 제1 금지 전압(Vinhy)과 3V의 제2 금지 전압(Vinhx)이 제공될 수 있다. 또한, 선택된 메모리 셀의 워드 라인(SWL)으로는 0V의 전압이 인가될 수 있다.
한편, 가변 저항의 저항 값을 증가시키기 위한 리셋 기록(RESET write) 동작에서는 상대적으로 낮은 전압, 예컨대 0V의 제1 선택 전압(Vsely)이 선택된 메모리 셀의 비트 라인(SBL)으로 제공될 수 있으며, 또한 상대적으로 높은 전압, 예컨대 5V의 제2 선택 전압(Vselx)이 선택된 메모리 셀의 워드 라인(SWL)으로 제공될 수 있다. 또한, 비 선택된 메모리 셀로는 각종 금지 전압들이 제공될 수 있으며, 예컨대 3V의 제1 금지 전압(Vinhy)과 2V의 제2 금지 전압(Vinhx)이 제공될 수 있다.
또한, 메모리 셀에 저장된 데이터를 독출하기 위해 독출 전압(Vread)이 선택된 메모리 셀의 비트 라인(SBL)으로 제공될 수 있으며, 비 선택된 메모리 셀로는 각종 금지 전압들로서, 예컨대 0.5V의 제1 금지 전압(Vinhy)과 1.5V의 제2 금지 전압(Vinhx)이 제공될 수 있다.
도 6은 본 발명의 실시예에 따라 다수의 레이어들을 포함하는 메모리 장치(200)의 일 예를 나타내는 도면이다. 메모리 장치(200)는 수직하게 적층되는 다수 개의 레이어들을 포함하며, 예컨대 가장 하부에 위치하는 레이어(Layer 0)는 제어 레이어(220)에 해당하고, 나머지 레이어들(Layer 1 ~ Layer A)은 셀 레이어들(210)에 해당하는 것으로 가정한다.
제어 레이어(220)는 제어 로직(221), 어드레스 디코더(222), 기록/독출 회로(223) 및 전원 발생부(224)를 포함할 수 있다. 제어 로직(221)은 메모리 동작을 포함하여 메모리 장치(200)의 전반적인 동작을 제어할 수 있으며, 어드레스 디코더(222)는 외부로부터의 어드레스를 디코딩하여 디코딩된 어드레스를 출력할 수 있다. 상기 디코딩된 어드레스는 셀 어레이의 워드 라인들(WL)을 선택하기 위한 로우 어드레스와 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스를 포함할 수 있다. 한편, 전술한 바와 동일 또는 유사하게, 기록/독출 회로(223)는 셀 레이어들(210)에 대한 기록 및 독출 동작을 수행하며, 또한 전원 발생부(224)는 메모리 동작과 관련하여 선택 전압 및 금지 전압들을 포함하는 다양한 전원 신호들을 발생할 수 있다.
한편, 셀 레이어들(210)의 각각의 레이어는 메모리 셀 어레이를 포함한다. 이를 달리 표현하면, 메모리 장치(200)의 메모리 셀 어레이는, 다수의 셀 레이어들(210)의 메모리 셀들을 포함하는 것으로 설명될 수 있다. 즉, 도 1에 도시된 메모리 셀 어레이(110)는 어느 하나의 셀 레이어에 배치되는 메모리 셀들을 지칭할 수 있으며, 또는 다수의 셀 레이어들에 배치되는 메모리 셀들을 지칭할 수도 있다.
셀 레이어들(210) 각각은 다수의 셀 영역들을 포함할 수 있으며, 예컨대 제1 내지 제N 어레이 영역들을 포함할 수 있다. 도 6에 도시된 바와 같이, 제1 레이어(Layer 1)는 제1 내지 제N 어레이 영역들(Array 1_1 ~ Array 1_N)을 포함할 수 있으며, 또한 제A 레이어(Layer 1)는 제1 내지 제N 어레이 영역들(Array A_1 ~ Array A_N)을 포함할 수 있다. 각각의 어레이 영역은 다수의 워드 라인들이 동일한 로우 선택부(미도시)를 공유하고, 다수의 비트 라인들이 동일한 칼럼 선택부(미도시)를 공유하는 구조를 가질 수 있다. 즉, 2차원 구조의 메모리 셀 어레이에서는 각각의 어레이 영역이 타일(Tile)로 정의될 수 있다. 또한, 3차원 구조의 메모리 셀 어레이에서는, 하나의 타일(Tile)은 다수의 셀 레이어들의 어레이 영역들을 포함하는 단위로 정의될 수 있다.
전술하였던 바와 같이, 어느 하나의 레이어에서 타일(Tile)은 다양하게 정의가 가능하며, 예컨대 하나의 타일(Tile)의 메모리 셀들에 연결된 워드 라인들은 동일한 로우 선택부를 공유할 수 있으며, 또한 메모리 셀들에 연결된 비트 라인들을 동일한 칼럼 선택부를 공유할 수 있다. 즉, 타일(Tile) 별로 워드 라인들 및/또는 비트 라인들이 분리될 수 있다. 이에 따라, 서로 다른 타일(Tile)에 속하는 메모리 셀들은 동시에 억세스될 수 있다.
도 6에 도시된 바와 같이, 셀 레이어들(210)은 다수 개(예컨대, N 개)의 타일들(Tile 1 ~ Tile N)을 포함할 수 있다. N 개의 타일들(Tile 1 ~ Tile N) 각각은 A 개의 셀 레이어들(210)에 배치되는 메모리 셀들을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀들을 억세스하기 위한 어드레싱 순서가 타일(Tile) 단위에 기반하여 설정될 수 있으며, 예컨대 제1 타일(Tile)의 적어도 두 개의 레이어들의 메모리 셀이 억세스된 후 다른 타일(Tile)의 레이어에 배치된 메모리 셀들이 억세스되도록 어드레싱이 수행될 수 있다. 일 실시예에서, 제1 타일(Tile 1)에 포함되는 모든 메모리 셀들이 억세스된 후 제2 타일(Tile 2)에 포함되는 메모리 셀들이 억세스될 수 있다. 또는, 다른 실시예에서, 제1 타일(Tile 1)이 적어도 두 개의 영역으로 구분되고, 제1 타일(Tile 1)의 어느 하나의 영역에 포함되는 메모리 셀들이 모두 억세스된 후 제2 타일(Tile 2)에 포함되는 메모리 셀들이 억세스될 수 있다.
또는, 다른 실시예에서, 제1 타일(Tile 1)과 제2 타일(Tile 2)이 하나의 타일 그룹(Tile Group)으로 정의되고, 제1 타일(Tile 1)과 제2 타일(Tile 2)의 적어도 일부의 메모리 셀들이 억세스된 후 다른 타일 그룹(Tile Group)에 포함되는 메모리 셀들이 억세스될 수 있다.
도 7은 본 발명의 일 실시예에 따른 어드레싱 순서 및 이에 따른 어드레스 신호의 일 예를 나타내는 도면이다. 설명의 편의상, 도 7에는 두 개의 셀 레이어들(Layer 1, Layer 2)이 도시된다. 또한, 도 7에서는 메모리 동작으로서 데이터 기록 예가 도시되나, 데이터 독출 동작 또한 도 7에 도시된 어드레싱 순서와 동일 또는 유사하게 수행될 수 있다.
도 7의 (a)에 도시된 바와 같이, 다수의 비트들을 포함하는 데이터가 셀 레이어들(210)에 기록될 수 있다. 데이터와 함께, 데이터의 저장 위치를 나타내는 어드레스(A19 ~ A28)도 메모리 장치로 제공될 수 있다. 도 7의 (b)에 도시된 바와 같이, 다수 비트들(예컨대, 10 비트)을 포함하는 어드레스가 제공될 수 있으며, 상기 어드레스 중 하위의 일부의 비트들은 억세스되는 메모리 셀의 레이어의 위치를 나타낼 수 있으며, 상기 어드레스 중 상위의 일부의 비트들은 억세스되는 메모리 셀이 포함되는 타일(Tile)의 위치를 나타낼 수 있다. 어드레스의 비트 값이 카운팅됨에 따라, 상기 어드레스 중 하위의 일부의 비트들의 값이 변동되고, 이에 따라 억세스되는 메모리 셀의 레이어의 위치가 먼저 변동될 수 있다. 이후, 상기 어드레스 중 상위의 일부의 비트들의 값이 변동되고, 이에 따라 억세스되는 메모리 셀의 타일(Tile)의 위치가 변동될 수 있다.
상기와 같은 어드레스에 따라 메모리 셀들에 대한 억세스가 수행될 수 있다. 예컨대, 도 7의 (a)에 도시된 바와 같이, 제1 타일(Tile 1)의 제1 레이어(Layer 1)의 메모리 셀들이 억세스된 후 제1 타일(Tile 1)의 제2 레이어(Layer 2)의 메모리 셀들이 억세스될 수 있다. 이후, 제2 타일(Tile 2)의 제1 레이어(Layer 1)의 메모리 셀들과 제2 레이어(Layer 2)의 메모리 셀들이 순차적으로 억세스될 수 있으며, 이후 제3 타일(Tile 2)의 제1 레이어(Layer 1)의 메모리 셀들과 제2 레이어(Layer 2)의 메모리 셀들이 순차적으로 억세스될 수 있다. 이와 같은 방식에 따라, 셀 레이어들(210)에 포함되는 모든 타일들(Tile)의 메모리 셀들이 억세스될 수 있다.
도 8a,b,c는 본 발명의 실시예에 따른 어드레싱 순서의 다양한 예를 나타내는 도면이다.
메모리 장치는 다수 개의 셀 레이어들(Layer 1 ~ Layer A)을 포함할 수 있으며, 상기 다수 개의 셀 레이어들(Layer 1 ~ Layer A)은 제1 내지 제N 타일들(Tile 1 ~ Tile N)을 포함할 수 있다. 다수의 비트들을 포함하는 데이터들에 대한 억세스 요청이 수신됨에 따라, 상기 제1 내지 제N 타일들(Tile 1 ~ Tile N)에 포함되는 다수의 메모리 셀들이 억세스될 수 있으며, 본 발명의 실시예에 따라 다양한 어드레싱 순서에 기반하여 메모리 셀들이 억세스될 수 있다.
일 실시예로서, 도 8a에 도시된 바와 같이, 어느 하나의 타일(예컨대, 제1 타일)에 포함되는 다수의 레이어들의 메모리 셀들이 억세스되며, 예컨대 제1 타일(Tile 1)의 모든 레이어들의 메모리 셀들이 억세스될 수 있다. 상기 제1 타일(Tile 1)의 모든 레이어들의 메모리 셀들이 억세스된 후, 어드레싱 순서에 따라 다른 타일로서, 예컨대 제2 타일(Tile 2)이 선택될 수 있다. 제2 타일(Tile 2)이 선택됨에 따라, 제2 타일(Tile 2)의 모든 레이어들의 메모리 셀들이 억세스될 수 있으며, 또한 어드레싱 순서에 따라 다른 타일로서, 예컨대 제3 타일(Tile 3)이 선택될 수 있다. 상기와 같은 순서에 따라 제1 내지 제N 타일들(Tile 1 ~ Tile N)의 메모리 셀들이 억세스될 수 있다.
다른 실시예로서, 도 8b에 도시된 바와 같이, 제1 내지 제N 타일들(Tile 1 ~ Tile N) 각각은 두 개의 영역들로 구분될 수 있다. 예컨대, 제1 타일(Tile 1)은 제1 영역(Region 1_1)과 제2 영역(Region 1_2)을 포함할 수 있다. 이와 유사하게, 제N 타일(Tile N)은 제1 영역(Region N_1)과 제2 영역(Region N_2)을 포함할 수 있다. 각각의 영역은 다수 개의 레이어들을 포함할 수 있다.
다수의 비트들을 포함하는 데이터들에 대한 억세스 요청이 수신됨에 따라, 먼저 제1 타일(Tile 1)의 제1 영역(Region 1_1)이 선택되어 상기 제1 영역(Region 1_1)에 포함된 메모리 셀들이 억세스될 수 있다. 상기 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 모든 레이어들의 메모리 셀들이 억세스된 후 제2 타일(Tile 2)이 선택될 수 있다. 상기 제2 타일(Tile 2)의 어느 하나의 영역(예컨대, 제1 영역(Region 2_1))에 포함된 메모리 셀들이 억세스되며, 제2 타일(Tile 2)의 제1 영역(Region 2_1)의 모든 레이어들의 메모리 셀들이 억세스된 후 다시 제1 타일(Tile 1)이 선택될 수 있다. 제1 타일(Tile 1)의 제2 영역(Region 1_2)의 모든 레이어들이 억세스된 후 제2 타일(Tile 2)의 제2 영역(Region 2_2)이 선택되어 메모리 셀들이 억세스될 수 있으며, 이후 제3 타일(Tile 3)이 선택되어 메모리 셀들이 억세스될 수 있다.
도 8b의 실시예에서는, 제2 타일(Tile 2)의 제1 영역(Region 2_1)의 메모리 셀들이 억세스된 후 다시 제1 타일(Tile 1)이 선택되는 예가 설명되었으나, 본 발명의 실시예는 이외에도 다양하게 변형이 가능하다. 예컨대, 제2 타일(Tile 2)의 제1 영역(Region 2_1)의 메모리 셀들이 억세스된 후, 다시 제1 타일(Tile 1)이 선택되는 것이 아니라 다른 타일들이 선택될 수 있다. 일 실시예로서, 제1 내지 제N 타일들(Tile 1 ~ Tile N)의 제1 영역들(Region 1_1 ~ Region N_1)의 메모리 셀들이 순차적으로 억세스되고 난 후, 상기 제1 내지 제N 타일들(Tile 1 ~ Tile N)의 제2 영역들(Region 1_2 ~ Region N_2)의 메모리 셀들이 억세스될 수도 있다.
또는, 영역들의 위치에 무관한 어드레싱이 수행되어도 무방하며, 예컨대 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 메모리 셀들이 억세스된 후 제2 타일(Tile 2)의 제2 영역(Region 2_2)이 선택되어도 무방하다.
한편, 도 8c는 타일 그룹(Tile Group) 단위의 어드레싱에 관련된 실시예로서, 적어도 두 개의 타일들이 하나의 타일 그룹(Tile Group)으로 정의될 수 있다. 예컨대, 제1 타일 그룹(Tile Group 1)은 제1 및 제2 타일들(Tile 1, Tile 2)을 포함할 수 있으며, 제2 타일 그룹(Tile Group 2)은 제3 및 제4 타일들(Tile 3, Tile 4)을 포함할 수 있다. 이와 유사하게, 제N/2 타일 그룹(Tile Group 2)은 제(N-1) 및 제N 타일들(Tile (N-1), Tile N)을 포함할 수 있다.
다수의 비트들을 포함하는 데이터들에 대한 억세스 요청이 수신됨에 따라, 제1 타일 그룹(Tile Group 1)이 선택되어 제1 및 제2 타일들(Tile 1, Tile 2)에 포함된 메모리 셀들이 억세스될 수 있다. 제1 타일(Tile 1)과 제2 타일(Tile 2)의 메모리 셀들에 대한 억세스 순서는 제한될 필요가 없으며, 제1 타일 그룹(Tile Group 1)의 모든 레이어들의 메모리 셀들이 억세스된 후 제2 타일 그룹(Tile Group 2)이 선택될 수 있다. 이에 따라, 제2 타일 그룹(Tile Group 2)에 포함된 제3 및 제4 타일들(Tile 3, Tile 4)의 메모리 셀들에 대한 억세스가 수행되며, 제2 타일 그룹(Tile Group 2)의 모든 레이어들의 메모리 셀들이 억세스된 후 제3 타일 그룹(Tile Group 3)이 선택될 수 있다.
도 9a,b는 멀티 레벨 셀에 대한 억세스 동작의 일 예를 나타내는 도면이다. 도 9a,b에서는 다수의 레이어들이 단면도 형태로 도시되며, 또한, 메모리 셀은 2 비트의 데이터를 저장하는 멀티 레벨 셀이 예시된다. 그러나, 본 발명의 실시예는 이에 국한될 필요는 없으며, 예컨대 각각의 메모리 셀이 3 비트 이상의 데이터를 저장하여도 무방하다.
제어 레이어(Layer 0)는 센스 앰프, 기록 드라이버 및 디코더 등을 포함하는 회로 영역을 포함할 수 있다. 또한, 도 9a,b에서는 셀 레이어들로서 제1 내지 제4 셀 레이어들(Layer 1 ~ Layer 4)이 도시된다. 또한, 셀 레이어들(Layer 1 ~ Layer 4)은 워드 라인 또는 비트 라인을 공유하는 예가 도시되며, 예컨대 제1 셀 레이어(Layer 1)와 제2 셀 레이어(Layer 2)는 워드 라인(WL0 ~ WL2)을 공유하고, 제2 셀 레이어(Layer 2)와 제3 셀 레이어(Layer 3)는 비트 라인(BL1)을 공유하며, 제3 셀 레이어(Layer 3)와 제4 셀 레이어(Layer 4)는 워드 라인(WL3 ~ WL5)을 공유하는 예가 도시된다. 또한, 도 9a,b에 도시된 각각의 레이어 구조는 하나의 타일(Tile)을 나타낼 수 있다.
데이터 기록 동작시 다수의 비트들을 갖는 데이터가 메모리 셀들에 기록된다. 예컨대, 8 비트의 데이터(B1 ~ B8)가 수신되어 메모리 셀들에 기록될 수 있으며, 도 9a에 도시된 바와 같이, 어느 하나의 메모리 셀이 선택되면 상기 선택된 메모리 셀에 2 비트의 데이터가 연속하여 기록될 수 있다. 제1 셀 레이어(Layer 1)의 메모리 셀이 선택됨에 따라 제1 및 제2 데이터(B1, B2)가 기록되고, 이후 다른 셀 레이어(예컨대, 제4 셀 레이어)의 메모리 셀이 선택됨에 따라 제3 및 제4 데이터(B3, B4)가 순차적으로 기록될 수 있다. 이후, 다른 셀 레이어(예컨대, 제3 셀 레이어)의 메모리 셀이 선택됨에 따라 제5 및 제6 데이터(B5, B6)가 순차적으로 기록되고, 이후 다른 셀 레이어(예컨대, 제2 셀 레이어)의 메모리 셀이 선택됨에 따라 제7 및 제8 데이터(B7, B8)가 순차적으로 기록될 수 있다.
또는, 다른 실시예로서, 데이터 기록 동작시 다수의 비트들을 갖는 데이터가 하나의 비트 씩 메모리 셀에 순차적으로 기록될 수 있다. 예컨대, 도 9b에 도시된 바와 같이 제1 셀 레이어(Layer 1)의 메모리 셀이 선택됨에 따라 제1 데이터(B1)가 기록되고, 이후 다른 셀 레이어(예컨대, 제4 셀 레이어)의 메모리 셀이 선택됨에 따라 제2 데이터(B2)가 기록될 수 있다. 이와 유사하게, 다른 셀 레이어들(예컨대, 제3 셀 레이어 및 제2 레이어)이 순차적으로 선택되고, 선택된 메모리 셀에 제3 및 제4 데이터(B3, B4)가 순차적으로 기록될 수 있다.
이후, 나머지 데이터들은 앞서 선택된 메모리 셀들이 다시 선택되어 기록될 수 있으며, 예컨대 제1 셀 레이어(Layer 1)의 메모리 셀에 제5 데이터(B5)가 기록되고, 이후 다른 셀 레이어들(예컨대, 제4 셀 레이어, 제3 셀 레이어 및 제2 레이어)이 순차적으로 선택됨에 따라, 상기 선택된 셀 레이어들의 메모리 셀에 제6, 7, 8 데이터(B6, B7, B8)가 순차적으로 기록될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따라 타일(Tile)을 기반으로 어드레싱 순서가 설정되는 예를 나타낸다. 도 10 및 도 11에서는 메모리 셀은 2 비트의 데이터를 저장하는 멀티 레벨 셀이 예시된다. 또한 서로 인접하는 셀 레이어들이 서로 워드 라인(또는, 비트 라인)을 공유하는 예가 도시되며, 제1 내지 제4 워드 라인(WL1 ~ WL4)과 이들에 연결되는 제1 내지 제6 셀 레이어들(Layer 1 ~ Layer 6)이 도시된다. 도 10 및 도 11의 실시예를 설명함에 있어서, 데이터 억세스 동작은 데이터 기록 동작인 것으로 가정한다.
도 10의 실시예는, 어느 하나의 타일(예컨대, 제1 타일, Tile 1)에 구비되는 모든 메모리 셀들에 대해 데이터가 기록된 후 다른 타일의 메모리 셀들이 억세스되는 예를 나타낸다. 먼저, 제1 워드 라인(WL1)으로 기록 전압이 제공될 때, 나머지 워드 라인들(WL2 ~ WL4)로는 금지 전압이 제공될 수 있다. 제1 워드 라인(WL1)에 연결된 어느 하나의 셀 레이어가 선택될 수 있으며, 예컨대 제1 레이어(Layer 1)가 선택됨에 따라 제1 레이어(Layer 1)의 메모리 셀들에 데이터가 기록될 수 있다. 도 10에서는 전술한 도 9b에서와 같이 하나의 비트의 데이터가 멀티 레벨 셀에 저장된 후 다음의 비트의 데이터가 다른 멀티 레벨 셀에 기록되는 예가 도시되었으나, 본 실시예는 이에 국한될 필요가 없이 전술한 도 9a의 실시예에서와 동일한 방식으로 데이터가 기록되어도 무방하다.
제1 레이어(Layer 1)의 메모리 셀들에 데이터가 기록된 후, 임의적으로 다른 레이어가 선택되어 억세스 동작이 수행될 수 있다. 예컨대, 제2 워드 라인(WL2)으로 기록 전압이 제공되고, 나머지 워드 라인들(WL1, WL3 ~ WL4)로는 금지 전압이 제공될 수 있으며, 제2 워드 라인(WL2)에 연결된 셀 레이어들(예컨대, 제2 및 제3 셀 레이어) 중 어느 하나(예컨대, 제3 셀 레이어)가 선택될 수 있다. 제3 레이어(Layer 3)의 메모리 셀들에 데이터가 기록된 후 다른 레이어들이 임의적으로 선택될 수 있으며, 예컨대 제3 워드 라인(WL3)으로 기록 전압이 제공됨에 따라 제5 셀 레이어(Layer 5)가 선택될 수 있다.
이후, 다른 셀 레이어들에 대한 데이터 기록 동작을 수행하기 위하여 기록 전압 인가 및 셀 레이어 선택 동작이 수행될 수 있다. 예컨대, 제2 워드 라인(WL2)으로 기록 전압이 제공되고, 제2 워드 라인(WL2)에 연결된 제2 셀 레이어(Layer 2)의 메모리 셀들에 데이터가 기록될 수 있다. 이후 제3 및 제4 워드 라인들(WL3, WL4)로 순차적으로 기록 전압이 인가되고, 이에 따라 제4 레이어(Layer 4) 및 제6 레이어(Layer 6)가 순차적으로 선택되어 데이터가 기록될 수 있다.
도 10에서는 제1 레이어(Layer 1)가 선택될 때, 제1 레이어(Layer 1)에 배치되는 메모리 셀들 중 일부의 메모리 셀들에 데이터가 기록되는 예가 도시되며, 이에 따라 제1 타일(Tile 1)에 구비되는 나머지 메모리 셀들에 데이터를 저장하기 위하여 제1 내지 제4 워드 라인(WL1 ~ WL4)으로 다시 기록 전압이 인가되고, 또한 상기 제1 내지 제4 워드 라인(WL1 ~ WL4)들에 연결되는 제1 내지 제6 셀 레이어들(Layer 1 ~ Layer 6)의 메모리 셀들에 데이터가 기록될 수 있다. 변형 가능한 실시예로서, 제1 레이어(Layer 1)가 선택될 때 제1 레이어(Layer 1)에 배치되는 메모리 셀들에 모두 데이터가 기록된 후 다른 레이어가 선택되어 데이터 기록 동작이 수행되어도 무방하다.
한편, 도 10 및 11에 도시된 바와 같이, 하나의 타일(Tile) 내에서 다수의 셀 레이어들 사이에 워드 라인(또는 비트 라인)이 공유될 수 있다. 도 10 및 11에서는 제2 레이어(Layer 2)와 제3 레이어(Layer 3)가 제2 워드 라인(WL2)을 공유하고, 제4 레이어(Layer 4)와 제5 레이어(Layer 5)가 제3 워드 라인(WL3)을 공유하는 예가 도시된다. 도 11에 도시되지는 않았으나, 일 실시예에 따라 메모리 장치가 크로스 포인트 어레이 구조를 가짐에 따라, 제1 레이어(Layer 1)와 제2 레이어(Layer 2)는 서로 비트 라인을 공유하며, 또한 제3 레이어(Layer 3)와 제4 레이어(Layer 4)는 서로 비트 라인을 공유하고, 제5 레이어(Layer 5)와 제6 레이어(Layer 6)는 서로 비트 라인을 공유할 수 있다.
또한, 일 실시예에 따라, 도 11에 도시된 바와 같이 하나의 타일(Tile) 내에서 적어도 일부의 셀 레이어들의 워드 라인(또는 비트 라인)은 서로 전기적으로 연결될 수 있다. 예컨대, 하나의 타일(Tile)에 구비되는 다수의 워드 라인들은 이븐 워드 라인(WL_even)과 오드 워드 라인(WL_odd)으로 분류될 수 있으며, 이븐 워드 라인(WL_even)에 해당하는 워드 라인들은 서로 전기적으로 연결될 수 있으며, 오드 워드 라인(WL_odd)에 해당하는 워드 라인들은 서로 전기적으로 연결될 수 있다. 도 11의 예에서는, 제2 워드 라인(WL2)과 제4 워드 라인(WL4)이 이븐 워드 라인(WL_even)에 해당함에 따라 서로 전기적으로 연결되고, 또한 제1 워드 라인(WL1)과 제3 워드 라인(WL3)이 오드 워드 라인(WL_odd)에 해당함에 따라 서로 전기적으로 연결될 수 있다. 이를 달리 표현하면, 다수의 셀 레이어들이 적층하는 방향으로 배치되는 하나의 공통 라인에 일부의 워드 라인들이 연결되고, 다른 하나의 공통 라인에 나머지 일부의 워드 라인들이 연결되는 것으로 설명될 수 있다.
제1 타일(Tile 1)에 대한 데이터 기록 동작을 수행함에 있어서, 기록 전압이 오드 워드 라인(WL_odd)에 해당하는 제1 워드 라인(WL1)으로 인가됨에 따라, 서로 전기적으로 연결되는 제3 워드 라인(WL3)으로도 기록 전압이 인가된다. 반면에 나머지 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)으로는 금지 전압이 인가될 수 있다.
제1 워드 라인(WL1)으로 기록 전압이 인가됨에 따라 제1 레이어(Layer 1)가 선택되고, 제1 레이어(Layer 1)에 구비되는 메모리 셀들에 데이터가 기록될 수 있다. 이후, 데이터를 저장하기 위한 다른 셀 레이어를 선택함에 있어서 해당 워드 라인으로 기록 전압이 인가되는 다른 셀 레이어가 선택될 수 있다. 이에 따라, 제3 워드 라인(WL3)에 연결되는 메모리 셀들에 데이터가 기록될 수 있으며, 예컨대 제4 레이어(Layer 4)가 선택됨에 따라 제4 레이어(Layer 4)에 구비되는 메모리 셀들에 데이터가 기록되고, 이후 제5 레이어(Layer 5)가 선택됨에 따라 제5 레이어(Layer 5)에 구비되는 메모리 셀들에 데이터가 기록될 수 있다.
상기와 같은 오드 워드 라인(WL_odd)에 해당하는 워드 라인들(WL1, WL3)에 연결된 메모리 셀들에 대해 데이터 기록 동작이 수행된 후, 기록 전압이 이븐 워드 라인(WL_even)에 해당하는 워드 라인들로 인가될 수 있다. 예컨대, 제2 워드 라인(WL2) 및 제4 워드 라인(WL4)으로 기록 전압이 인가되고, 나머지 제1 워드 라인(WL1) 및 제3 워드 라인(WL3)으로 금지 전압이 인가될 수 있다.
제2 워드 라인(WL2)에 연결되는 메모리 셀들에 대한 데이터 기록 동작이 수행되며, 예컨대 제2 레이어(Layer 2)가 선택됨에 따라 제2 레이어(Layer 2)에 구비되는 메모리 셀들에 데이터가 기록되고, 이후 제3 레이어(Layer 3)가 선택됨에 따라 제3 레이어(Layer 3)에 구비되는 메모리 셀들에 데이터가 기록될 수 있다. 또한, 제4 워드 라인(WL4)에 연결되는 메모리 셀들에 데이터가 기록되며, 예컨대 제6 레이어(Layer 6)가 선택됨에 따라 제6 레이어(Layer 6)에 구비되는 메모리 셀들에 데이터가 기록될 수 있다.
도 10 및 도 11에 도시된 바와 같이 제1 타일(Tile 1)에 대한 데이터 기록 동작이 완료된 후 다른 타일들에 대한 데이터 기록 동작이 수행될 수 있다.
이하에서는, 본 발명의 변형 가능한 다양한 실시예들이 설명될 것이며, 설명의 편의상 워드 라인들, 비트 라인들 및 메모리 셀들이 간략한 회로도 형태로 도시될 것이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 억세스 동작을 나타내는 도면이다. 상기 도 12 내지 도 14는 각각의 타일이 적어도 두 개의 영역으로 구분되고, 어드레싱 순서가 상기 영역에 기반하여 설정되는 예가 도시된다.
도 12에 도시된 바와 같이, 제1 타일(Tile 1) 및 제2 타일(Tile 2) 각각은 다수의 영역들을 포함할 수 있다. 예컨대, 제1 타일(Tile 1)은 제1 영역(Region 1_1) 및 제2 영역(Region 1_2)을 포함할 수 있으며, 각각의 영역은 다수 개의 레이어들을 포함할 수 있다. 이와 유사하게, 제2 타일(Tile 2)은 제1 영역(Region 2_1) 및 제2 영역(Region 2_2)을 포함할 수 있으며, 각각의 영역은 다수 개의 레이어들을 포함할 수 있다.
데이터를 억세스하기 위한 어드레싱 순서는 상기 영역을 기반으로 하여 설정될 수 있다. 예컨대, 어느 하나의 어느 하나의 영역의 메모리 셀들이 억세스된 후 다른 타일의 영역의 메모리 셀들이 억세스될 수 있다. 일 예로서, 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 메모리 셀들이 억세스된 후, 제2 타일(Tile 2)의 제1 영역(Region 2_1)의 메모리 셀들이 억세스될 수 있으며, 이후 제1 타일(Tile 1)의 제2 영역(Region 1_2)의 메모리 셀들이 억세스된 후, 제2 타일(Tile 2)의 제2 영역(Region 2_2)의 메모리 셀들이 억세스될 수 있다.
한편, 각각의 영역에 포함되는 다수의 레이어들에 대한 선택은 임의적으로 수행될 수 있다. 예컨대, 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 메모리 셀들을 억세스함에 있어서, 제1 워드 라인(WL1)으로 선택 전압이 인가됨에 따라 제1 레이어(Layer 1)의 메모리 셀들이 억세스될 수 있으며, 제2 워드 라인(WL2)으로 선택 전압이 인가됨에 따라 제2 레이어(Layer 2) 및 제3 레이어(Layer 3)의 메모리 셀들이 억세스될 수 있다.
한편, 도 13에 도시된 바와 같이 각각의 타일(Tile) 내에서 영역을 정의함에 있어서, 서로 인접하지 않은 적어도 두 개의 레이어들의 메모리 셀들이 동일한 영역으로 정의될 수 있다. 예컨대, 제1 타일(Tile 1)에서, 제2 워드 라인(WL2)과 제4 워드 라인(WL4)이 이븐 워드 라인(WL_even)에 해당함에 따라 서로 전기적으로 연결되고, 또한 제1 워드 라인(WL1)과 제3 워드 라인(WL3)이 오드 워드 라인(WL_odd)에 해당함에 따라 서로 전기적으로 연결될 수 있다. 이 때, 이븐 워드 라인(WL_even)에 연결된 다수 개의 레이어들의 메모리 셀들이 제1 영역(Region 1_1)으로 정의될 수 있으며, 오드 워드 라인(WL_odd)에 연결된 다수 개의 레이어들의 메모리 셀들이 제2 영역(Region 1_2)으로 정의될 수 있다. 이와 유사하게, 제2 타일(Tile 2)에서, 이븐 워드 라인(WL_even)에 연결된 다수 개의 레이어들의 메모리 셀들이 제1 영역(Region 2_1)으로 정의될 수 있으며, 오드 워드 라인(WL_odd)에 연결된 다수 개의 레이어들의 메모리 셀들이 제2 영역(Region 2_2)으로 정의될 수 있다.
전술한 도 12의 실시예에서와 유사하게, 본 실시예에서도 데이터를 억세스하기 위한 어드레싱 순서는 상기 영역을 기반으로 하여 설정될 수 있다. 예컨대, 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 메모리 셀들이 억세스된 후, 제2 타일(Tile 2)의 제1 영역(Region 2_1)의 메모리 셀들이 억세스될 수 있으며, 이후 제1 타일(Tile 1)의 제2 영역(Region 1_2)의 메모리 셀들이 억세스된 후, 제2 타일(Tile 2)의 제2 영역(Region 2_2)의 메모리 셀들이 억세스될 수 있다.
본 실시예에 따르면, 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 메모리 셀들을 억세스함에 있어서 워드 라인들로 인가되는 전압 레벨을 유지하면서 다수의 레이어들의 메모리 셀들이 억세스될 수 있다. 예컨대, 제1 영역(Region 1_1)이 선택됨에 따라 제2 워드 라인(WL2)과 제4 워드 라인(WL4)으로 선택 전압이 인가될 수 있으며, 이에 따라 상기 선택 전압의 인가가 유지되는 동안에 제1 영역(Region 1_1)의 레이어들(예컨대, 제2, 3, 6 레이어들)의 메모리 셀들이 억세스될 수 있다. 제1 영역(Region 1_1)에 대한 억세스 동작이 완료된 후, 워드 라인들로 제공되는 전압 레벨이 변동되어 제1 워드 라인(WL1)과 제3 워드 라인(WL3)으로 선택 전압이 인가될 수 있으며, 이에 따라 제2 영역(Region 1_2)의 레이어들(예컨대, 제1, 4, 5 레이어들)의 메모리 셀들이 억세스될 수 있다. 상기와 같은 동작에 따라 데이터 억세스 동작에 소요되는 파워가 감소될 수 있다.
한편, 도 14는 타일(Tile)이 도 12 및 도 13과 서로 다른 구조의 워드 라인들 및 비트 라인들을 포함하는 경우에서 영역을 정의하는 예를 나타낸다. 도 14에 도시된 바와 같이, 각각의 타일(Tile)은 적어도 두 개의 이븐 워드 라인들(WL_even1, WL_even2)과 적어도 두 개의 오드 워드 라인들(WL_odd1, WL_odd2)을 포함할 수 있다. 예컨대, 제1 이븐 워드 라인(WL_even1)과 제1 오드 워드 라인(WL_odd1)이 교번하게 배치될 수 있으며, 또한 제2 이븐 워드 라인(WL_even2)과 제2 오드 워드 라인(WL_odd2)이 교번하게 배치될 수 있다.
제1 타일(Tile 1)에서, 제1 이븐 워드 라인(WL_even1) 또는 제1 오드 워드 라인(WL_odd1)에 연결되는 셀 레이어들의 메모리 셀들이 제1 영역(Region 1_1)으로 정의될 수 있으며, 또한 제2 이븐 워드 라인(WL_even2) 또는 제2 오드 워드 라인(WL_odd2)에 연결되는 셀 레이어들의 메모리 셀들이 제2 영역(Region 1_2)으로 정의될 수 있다. 이와 유사하게, 제2 타일(Tile 2)에서, 제1 이븐 워드 라인(WL_even1) 또는 제1 오드 워드 라인(WL_odd1)에 연결되는 셀 레이어들의 메모리 셀들이 제1 영역(Region 2_1)으로 정의될 수 있으며, 또한 제2 이븐 워드 라인(WL_even2) 또는 제2 오드 워드 라인(WL_odd2)에 연결되는 셀 레이어들의 메모리 셀들이 제2 영역(Region 2_2)으로 정의될 수 있다.
도 14의 실시예에서 또한 데이터를 억세스하기 위한 어드레싱 순서는 상기 영역을 기반으로 하여 설정될 수 있으며, 예컨대, 제1 타일(Tile 1)의 제1 영역(Region 1_1)의 메모리 셀들이 억세스된 후, 제2 타일(Tile 2)의 제1 영역(Region 2_1)의 메모리 셀들이 억세스될 수 있으며, 이후 제1 타일(Tile 1)의 제2 영역(Region 1_2)의 메모리 셀들이 억세스된 후, 제2 타일(Tile 2)의 제2 영역(Region 2_2)의 메모리 셀들이 억세스될 수 있다.
도 14의 실시예에 따르면, 서로 전기적으로 연결되는 워드 라인을 갖는 다수의 셀 레이어들의 메모리 셀들에 대한 억세스가 연속적으로 수행되므로, 워드 라인들로 인가되는 전압 레벨의 변동 횟수를 감소할 수 있으며, 이에 따라 파워 소모가 감소될 수 있다. 또한, 각각의 타일(Tile)의 워드 라인들 및 비트 라인들의 구조에 따라 영역을 다양하게 정의함으로써 메모리 셀들에 대한 어드레싱 효율성이 향상될 수 있다.
도 15 및 도 16은 본 발명의 다른 실시예에 따른 억세스 동작을 나타내는 도면이다. 상기 도 15 및 도 16은 적어도 두 개의 타일이 하나의 타일 그룹으로 정의되고, 어드레싱 순서가 상기 타일 그룹에 기반하여 설정되는 예가 도시된다.
도 15에 도시된 바와 같이, 타일 그룹(Tile Group)은 다수 개의 타일들을 포함할 수 있으며, 예컨대 제1 타일 그룹(Tile Group 1)은 제1 타일(Tile 1) 및 제2 타일(Tile 2)을 포함할 수 있고, 제2 타일 그룹(Tile Group 2)은 제3 타일(Tile 3) 및 제4 타일(Tile 4)을 포함할 수 있다. 동일한 타일 그룹(Tile Group)에 속하는 다수 개의 타일들은 서로 적어도 하나의 라인을 공유할 수 있으며, 예컨대 워드 라인 또는 비트 라인이 다수 개의 타일들에 공유될 수 있다. 도 15의 실시예에서는 제1 타일(Tile 1)과 제2 타일(Tile 2)이 워드 라인들을 공유하는 예가 도시되며, 이에 따라 제1 타일 그룹(Tile Group 1)에 배치되는 다수 개의 워드 라인들(WL1 ~ WLa)이 제1 타일(Tile 1)과 제2 타일(Tile 2)에 공유될 수 있다.
본 실시예에 따르면, 어느 하나의 타일 그룹(Tile Group)의 모든 레이어들의 메모리 셀들이 억세스된 후 다른 타일 그룹(Tile Group)의 메모리 셀들이 억세스될 수 있다. 예컨대, 제1 타일 그룹(Tile Group 1)의 메모리 셀들이 억세스된 후 제2 타일 그룹(Tile Group 2)의 메모리 셀들이 억세스될 수 있다. 각각의 타일 그룹(Tile Group) 내에서의 어드레싱 순서는 다양하게 설정될 수 있다. 예컨대, 제1 타일 그룹(Tile Group 1)에서 제1 타일(Tile 1) 및 제2 타일(Tile 2)의 메모리 셀들이 번갈아가면서 억세스될 수 있으며, 이후 제2 타일 그룹(Tile Group 2)의 제3 타일(Tile 3) 및 제4 타일(Tile 4)의 메모리 셀들이 번갈아 선택되어 억세스될 수 있다.
도 15에서는 다수 개의 워드 라인들(WL1 ~ WLa)이 서로 전기적으로 분리된 구조가 예시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 전술한 도 13 및 도 14의 실시예에서와 같이 적어도 일부의 워드 라인들은 서로 전기적으로 연결될 수 있다. 일부의 워드 라인들이 이븐 워드 라인에 해당하고, 나머지 일부의 워드 라인들이 오드 워드 라인에 해당하는 것으로 가정할 때, 다수의 레이어들의 메모리 셀들을 억세스함에 있어서, 이븐 워드 라인에 연결된 다수 개의 레이어들의 메모리 셀들을 억세스한 후 오드 워드 라인에 연결된 다수 개의 레이어들의 메모리 셀들을 억세스하는 방식으로 어드레싱 순서가 설정될 수 있다.
도 16은 적어도 하나의 라인이 인터리브(interleave) 구조를 갖는 예가 도시된다. 일 예로서, 워드 라인이 인터리브(interleave) 구조를 갖는 예가 도시된다. 도 16에 도시된 바와 같이, 타일 그룹(Tile Group)은 다수 개의 타일들을 포함할 수 있으며, 예컨대 제1 타일 그룹(Tile Group 1)은 제1 타일(Tile 1) 및 제2 타일(Tile 2)을 포함할 수 있고, 제2 타일 그룹(Tile Group 2)은 제2 타일(Tile 2) 및 제3 타일(Tile 3)을 포함할 수 있으며, 또한 제3 타일 그룹(Tile Group 3)은 제3 타일(Tile 3) 및 제4 타일(Tile 4)을 포함할 수 있다. 즉, 타일 그룹(Tile Group)을 정의함에 있어서 어느 하나의 타일(Tile)이 속하는 타일 그룹(Tile Group)은 변동될 수 있다.
메모리 장치에 구비되는 다수 개의 타일들(Tile)에 대응하여 다수 개의 이븐 워드 라인들 및 다수 개의 오드 워드 라인들이 배치될 수 있다. 예컨대, 제1 오드 워드 라인(WL_odd1)은 제1 타일(Tile 1)의 일부의 레이어들의 메모리 셀들에 연결될 수 있으며, 제1 이븐 워드 라인(WL_even1)은 제1 타일(Tile 1)의 나머지 레이어들의 메모리 셀들에 연결됨과 함께 제2 타일(Tile 2)의 일부의 레이어들의 메모리 셀들에 연결될 수 있다. 또한 제2 오드 워드 라인(WL_odd2)은 제2 타일(Tile 2)의 나머지 레이어들의 메모리 셀들에 연결됨과 함께 제3 타일(Tile 3)의 일부의 레이어들의 메모리 셀들에 연결될 수 있다. 이와 같은 구조를 제2 타일(Tile 2)을 기준으로 설명하면, 제2 타일(Tile 2)의 적어도 일부의 워드 라인들은 제1 타일(Tile 1)에 의해 공유될 수 있으며, 또한 제2 타일(Tile 2)의 나머지 일부의 워드 라인들은 제3 타일(Tile 3)에 의해 공유될 수 있다.
메모리 셀들을 억세스하기 위한 어드레싱 순서는 타일 그룹(Tile Group)에 기반하여 설정될 수 있다. 예컨대, 제1 타일 그룹(Tile Group 1)이 먼저 선택되고, 제1 오드 워드 라인(WL_odd1)으로 선택 전압이 인가됨에 따라, 제1 타일(Tile 1)에서 레이어들(예컨대, 제1, 4, 5 레이어들)이 선택되고, 제1 오드 워드 라인(WL_odd1)에 연결되는 상기 제1, 4, 5 레이어들에 포함되는 메모리 셀들이 억세스될 수 있다. 이후, 제1 이븐 워드 라인(WL_even1)으로 선택 전압이 인가됨에 따라, 제1 타일(Tile 1)에서 레이어들(예컨대, 제2, 3, 6 레이어들)이 선택됨과 함께, 제2 타일(Tile 2)에서 레이어들(예컨대, 제2, 3, 6 레이어들)이 선택될 수 있다. 이에 따라, 제1 타일(Tile 1)의 제1 이븐 워드 라인(WL_even1)에 연결되는 제2, 3, 6 레이어들에 포함되는 메모리 셀들과 제2 타일(Tile 2)의 제1 이븐 워드 라인(WL_even1)에 연결되는 제2, 3, 6 레이어들에 포함되는 메모리 셀들이 억세스될 수 있다.
이후, 제2 타일 그룹(Tile Group 2)이 선택될 수 있으며, 제2 오드 워드 라인(WL_odd2)으로 선택 전압이 인가될 수 있다. 이에 따라, 제2 타일(Tile 2)에서 레이어들(예컨대, 제1, 4, 5 레이어들)이 선택되고, 상기 제2 오드 워드 라인(WL_odd2)에 연결되는 제1, 4, 5 레이어들에 포함되는 메모리 셀들이 억세스될 수 있다. 이와 함께, 제3 타일(Tile 3)에서 레이어들(예컨대, 제1, 4, 5 레이어들)이 선택되고, 상기 제2 오드 워드 라인(WL_odd2)에 연결되는 제1, 4, 5 레이어들에 포함되는 메모리 셀들이 억세스될 수 있다. 이와 같은 어드레싱 순서에 따라 제3 타일 그룹(Tile Group 3) 및 나머지 타일 그룹들의 메모리 셀들이 순차적으로 억세스될 수 있다.
도 16의 실시예에 따르면, 본 발명의 실시예에 따른 어드레싱 순서 설정은 워드 라인(또는 비트 라인)의 인터 리브 구조에도 적용이 가능함을 나타낸다. 또한, 어느 하나의 타일(Tile)은 적어도 두 개의 타일 그룹(Tile Group)에 각각 포함되도록 정의될 수 있다. 예컨대, 서로 인접하는 두 개의 타일들(Tile)이 하나의 타일 그룹(Tile Group)으로 정의되어 메모리 셀들이 억세스되고, 이 중 하나의 타일(Tile)이 타일 그룹(Tile Group)에서 제거되고, 다른 인접한 하나의 타일(Tile)이 타일 그룹(Tile Group)에 포함되도록 설정되어 메모리 셀들이 억세스될 수 있다. 이와 같은 방식에 따라 메모리 장치에 포함되는 전체 타일들(Tile)의 메모리 셀들이 억세스될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 17에 도시된 바와 같이, 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 칼럼 디코더(330) 및 제어 로직(340)을 포함할 수 있다. 제어 로직(340)은 메모리 장치(300)의 전반적인 동작을 제어할 수 있으며, 또한 본 발명의 실시예에 따라 메모리 셀 어레이(310)의 메모리 셀들에 대한 어드레싱 순서를 설정할 수 있다. 일 예로서, 제어 로직(340)은 어드레스 변환부(341) 및 맵핑 테이블(342)을 포함할 수 있다.
전술한 실시예에서와 같이, 메모리 장치(300)는 다수 개의 셀 레이어들을 포함할 수 있으며, 메모리 셀 어레이(310)는 상기 다수 개의 셀 레이어들에 구비되는 메모리 셀들을 포함할 수 있다. 또한, 다수 개의 셀 레이어들에 구비되는 메모리 셀들은 다수 개의 타일들(Tile)로 분류될 수 있으며, 이에 따라 메모리 셀 어레이(310)는 제1 내제 제N 타일들(Tile 1 ~ Tile N)을 포함할 수 있다. 한편, 도 17에는 도시되지 않았으나, 메모리 장치(300)는 메모리 동작을 위한 주변 회로들로서, 기록/독출 회로 및 전원 발생부를 더 구비할 수도 있다. 또한, 도 17에서는 어드레스 변환부(341) 및 맵핑 테이블(342)이 제어 로직(340) 내부에 구비되는 것으로 도시되었으나, 상기 구성들 중 적어도 일부는 제어 로직(340) 외부에 배치되어도 무방하다.
제어 로직(340)은 메모리 콘트롤러로부터 어드레스(ADDR_L)를 수신할 수 있으며, 상기 수신되는 어드레스(ADDR_L)는 호스트로부터의 논리적 어드레스에 상응하는 값을 가질 수 있다. 어드레스 변환부(341)는 어드레스(ADDR_L)를 변환하여 실제 억세스가 수행될 메모리 셀을 지시하는 물리적 어드레스를 생성할 수 있으며, 상기 물리적 어드레스는 로우 어드레스(ADDR_XP) 및 칼럼 어드레스(ADDR_YP)를 포함할 수 있다. 맵핑 테이블(342)은 상기 어드레스 변환에 관련된 맵핑 정보를 포함할 수 있으며, 어드레스 변환부(341)는 맵핑 테이블(342)에 저장된 정보를 이용하여 어드레스 변환 동작을 수행할 수 있다.
어드레스 변환부(341)는 전술한 본 발명의 다양한 실시예들에 따라 어드레싱이 수행되도록 변환 동작을 수행할 수 있다. 예컨대, 다수의 비트들을 포함하는 데이터를 억세스함에 있어서, 어드레싱 순서가 타일(Tile)을 기준으로 하여 설정되도록 어드레스를 변환할 수 있다. 또는, 각각의 타일(Tile)이 적어도 두 개의 영역들로 구분되고, 어드레싱 순서가 상기 영역을 기준으로 하여 설정되도록 어드레스를 변환할 수 있다. 또는, 적어도 두 개의 타일들(Tile)을 포함하는 타일 그룹(Tile Group)이 정의되고, 어드레싱 순서가 상기 타일 그룹(Tile Group)을 기준으로 하여 설정되도록 어드레스를 변환할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 18을 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(410) 및 메모리 장치(420)를 포함할 수 있다. 메모리 장치(420)는 메모리 셀 어레이(421), 기록/독출 회로(422) 및 제어 로직(423)을 포함할 수 있다. 또한, 메모리 콘트롤러(410)는 어드레스 스케줄러(411)를 포함할 수 있다. 도 18에 도시된 구성들 중 앞선 도 1에 도시된 구성과 동일 또는 유사한 구성은 그 동작 또한 동일 또는 유사하므로 이에 대한 자세한 설명은 생략된다.
도 18에 도시된 실시예에 따르면, 타일(Tile), 영역 및 타일 그룹(Tile Group) 등을 기준으로 하여 어드레싱이 수행되도록 하기 위한 어드레스 변환 동작이 메모리 콘트롤러(410)에서 수행될 수 있다. 예컨대, 어드레스 스케줄러(411)는 호스트로부터의 논리적 어드레스(ADDR_L)를 수신하고 이에 대한 변환 과정을 거쳐 물리적 어드레스(ADDR_P)를 메모리 장치(420)로 제공할 수 있다. 어드레스 스케줄러(411)는 내부에 어드레스 변환에 관련된 맵핑 정보를 저장하는 맵핑 테이블을 포함할 수 있으며, 맵핑 테이블에 저장된 정보를 이용하여 어드레스 변환 동작을 수행할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
전술한 실시예들과 동일 또는 유사하게, 메모리 장치는 다수 개의 셀 레이어들을 포함할 수 있으며, 또한, 상기 셀 어레이들에 구비되는 메모리 셀들은 다수 개의 타일들(Tile)로 분류될 수 있다. 본 발명의 실시예에 따라, 메모리 셀들을 억세스함에 있어서, 타일(Tile), 영역 및 타일 그룹(Tile Group) 등을 기준으로 하는 어드레싱이 수행될 수 있다.
도 19에 도시된 바와 같이, 제1 타일(Tile)의 어느 하나의 레이어로서 제1 레이어가 선택될 수 있다(S11). 그리고, 제1 타일(Tile)의 제1 레이어의 다수의 메모리 셀들이 억세스될 수 있다(S12). 각각의 셀 어레이들이 크로스 포인트 어레이 구조를 가짐에 따라, 다수 개의 워드 라인들과 다수 개의 비트 라인들이 교차하는 영역에 메모리 셀들이 배치될 수 있으며, 이에 따라 어느 하나의 워드 라인에 다수 개의 비트 라인들이 교차할 수 있다. 일 실시예로서, 하나 이상의 워드 라인과 다수 개의 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들이 억세스될 수 있다.
이후, 동일한 타일(Tile)에 포함되는 다른 레이어가 선택될 수 있으며, 예컨대 제1 타일(Tile)의 제2 레이어가 선택될 수 있다(S13). 또한 제1 타일(Tile)의 제2 레이어의 다수의 메모리 셀들이 억세스될 수 있다(S14). 예컨대 하나 이상의 워드 라인과 다수 개의 비트 라인들이 교차하는 영역에 배치되는 다수의 메모리 셀들이 억세스될 수 있다.
상기와 같이 하나의 타일(Tile)에 포함되는 복수 개의 레이어들의 메모리 셀들이 억세스된 후 다른 타일(Tile)에 포함되는 메모리 셀들이 억세스될 수 있다. 예컨대, 제2 타일(Tile)의 어느 하나의 레이어로서 제1 레이어가 선택될 수 있으며(S15), 상기 제2 타일(Tile)의 제1 레이어의 다수의 메모리 셀들이 억세스될 수 있다(S16).
한편, 전술한 실시예에서와 유사하게, 적어도 두 개의 레이어들의 워드 라인(또는 비트 라인)이 서로 전기적으로 연결될 수 있으며, 워드 라인(또는 비트 라인)이 서로 전기적으로 연결되는 레이어들의 메모리 셀들이 연속하게 억세스될 수 있다. 예컨대, 제1 타일(Tile)에서, 제2 레이어와 제3 레이어의 워드 라인이 전기적으로 연결된 경우, 제2 레이어의 메모리 셀들에 대한 억세스가 수행되고 제3 레이어의 메모리 셀들에 대한 억세스가 수행된 후 상기 제2 타일(Tile)의 메모리 셀들이 억세스될 수 있다.
또한, 제1 타일(Tile)에 포함되는 모든 메모리 셀들이 억세스된 후 상기 제2 타일(Tile)의 메모리 셀들이 억세스될 수 있다. 또한, 상기 제2 타일(Tile)의 메모리 셀들이 모두 억세스된 후, 다른 타일(Tile)로서 제3 타일(Tile)의 메모리 셀들이 억세스될 수 있다.
또한, 전술한 실시예에서와 유사하게, 각각의 타일(Tile)은 다수 개의 영역들을 포함할 수 있으며, 어드레싱 순서는 상기 영역에 기반하여 설정될 수 있다. 예컨대, 제1 타일(Tile)의 제1 영역이 상기 제1 및 제2 레이어들을 포함하는 경우, 상기 제1 영역에 대한 억세스 동작이 완료된 후 제2 타일(Tile)의 메모리 셀들이 억세스될 수 있다. 상기 제2 타일(Tile)의 적어도 일부의 메모리 셀들이 억세스된 후 다시 제1 타일(Tile)이 선택되어 제1 타일(Tile)의 제2 영역에 포함되는 다른 레이어의 메모리 셀들에 대한 억세스 동작이 수행될 수 있다.
또한, 전술한 실시예에서와 유사하게, 타일 그룹(Tile Group)이 정의되고, 상기 타일 그룹(Tile Group)은 적어도 두 개의 타일들(Tile)을 포함할 수 있다. 도 19에서 제1 및 제2 타일들(Tile)이 제1 타일 그룹(Tile Group)에 포함될 수 있으며, 다른 타일 그룹으로서 제2 타일 그룹(Tile Group)은 제3 및 제4 타일들(Tile)을 포함할 수 있다. 도 19에 도시된 바와 같이 제1 타일 그룹(Tile Group)의 제1 및 제2 타일들(Tile)의 메모리 셀들이 억세스된 후 제2 타일 그룹(Tile Group)의 메모리 셀들이 억세스될 수 있다.
도 20은 본 발명의 다른 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 20에서는 적어도 두 개의 레이어들이 워드 라인(또는 비트 라인)을 공유하는 예가 설명되며, 일 예로서 도 20에서 제1 라인은 워드 라인이고 제2 라인은 비트 라인일 수 있다. 또는 도 20에서 제1 라인은 비트 라인이고 제2 라인은 워드 라인일 수 있다.
도 20에 도시된 바와 같이, 제1 타일(Tile)에서, 제1 라인이 서로 전기적으로 연결되는 다수 개의 레이어들(예컨대, 제1 그룹의 레이어들)이 선택될 수 있다(S21). 상기 제1 그룹의 레이어들이 선택됨에 따라 상기 제1 그룹의 레이어들에 포함된 메모리 셀들이 억세스될 수 있다(S22). 하나의 그룹의 레이어들에서 억세스되는 레이어의 순서는 임의적으로 설정될 수 있다. 또한, 전술한 실시예에서와 같이, 하나의 그룹의 레이어들의 메모리 셀들이 억세스되는 동안 상기 제1 라인에 인가되는 전압 레벨이 변동되지 않아도 무방하다.
이후, 제1 타일(Tile)에서, 제1 라인이 서로 전기적으로 연결되는 나머지의 다수 개의 레이어들(예컨대, 제2 그룹의 레이어들)이 선택될 수 있다(S23). 또한, 상기 제2 그룹의 레이어들이 선택됨에 따라 상기 제2 그룹의 레이어들에 포함된 메모리 셀들이 억세스될 수 있다(S24). 상기와 같은 동작에 따라 제1 타일(Tile)의 레이어들의 메모리 셀들에 대한 억세스가 수행된 후 제2 타일(Tile)의 메모리 셀들이 억세스될 수 있다(S25).
도 21은 본 발명의 실시예에 따른 메모리 시스템을 메모리 카드 시스템(500)에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, 메모리 카드 시스템(500)은 호스트(510) 및 메모리 카드(520)를 포함할 수 있다. 호스트(510)는 호스트 컨트롤러(511) 및 호스트 접속부(512)를 포함할 수 있다. 메모리 카드(520)는 카드 접속부(521), 카드 컨트롤러(522) 및 메모리 장치(523)를 포함할 수 있다. 이 때, 메모리 장치(523)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(523)는 다수 개의 레이어들을 포함하고, 메모리 장치(523)에 구비되는 메모리 셀 어레이는 다수 개의 타일들(Tile)을 포함할 수 있다. 또한, 메모리 셀 어레이의 메모리 셀들을 억세스함에 있어서, 타일(Tile), 영역 및 타일 그룹(Tile Group) 등을 기준으로 하는 어드레싱이 수행될 수 있다.
호스트(510)는 메모리 카드(520)에 데이터를 기록하거나, 메모리 카드(520)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(511)는 커맨드(CMD), 호스트(510) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(512)를 통해 메모리 카드(520)로 전송할 수 있다.
카드 컨트롤러(522)는 카드 접속부(521)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(522) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(523)에 저장할 수 있다. 메모리 장치(523)는 호스트(510)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(520)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다. 도 22를 참조하면, 메모리 모듈(600)은 메모리 장치들(621 ~ 624)들 및 제어 칩(610)을 포함할 수 있다. 메모리 장치들(621 ~ 624)들 각각은 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(610)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(621 ~ 624)을 제어할 수 있다. 예를 들어, 제어 칩(610)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(621 ~ 624)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(610)은 각 메모리 장치들(621 ~ 624)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(621 ~ 624) 각각은 다수 개의 레이어들을 포함하고, 메모리 장치들(621 ~ 624) 각각에 구비되는 메모리 셀 어레이는 다수 개의 타일들(Tile)을 포함할 수 있다. 또한, 메모리 셀 어레이의 메모리 셀들을 억세스함에 있어서, 타일(Tile), 영역 및 타일 그룹(Tile Group) 등을 기준으로 하는 어드레싱이 수행될 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(700)을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(700)은 메모리 시스템(710), 프로세서(720), RAM(730), 입출력 장치(740) 및 전원 장치(750) 포함할 수 있다. 또한, 메모리 시스템(710)은 메모리 장치(711) 및 메모리 콘트롤러(712)를 포함할 수 있다. 한편, 도 23에는 도시되지 않았지만, 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(700)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(720)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(720)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(720)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(760)를 통하여 RAM(730), 입출력 장치(740) 및 메모리 시스템(710)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(710) 및/또는 RAM(730)은 도 1 내지 도 20에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(1120)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(730)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(730)으로 이용될 수 있다.
입출력 장치(740)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 장치의 동작방법에 있어서,
    상기 메모리 장치는 다수의 타일들(Tile)을 포함하고, 각각의 타일(Tile)은 다수 개의 레이어들의 메모리 셀들을 포함하며,
    제1 타일(Tile)에서, 하나 이상의 제1 라인과 제2 라인이 교차하는 영역에 배치된 제1 레이어의 다수 개의 메모리 셀들을 억세스하는 단계;
    상기 제1 타일(Tile)에서, 하나 이상의 제1 라인과 제2 라인이 교차하는 영역에 배치된 제2 레이어의 다수 개의 메모리 셀들을 억세스하는 단계; 및
    상기 제1 타일(Tile)의 다수 개의 레이어들의 메모리 셀들이 억세스된 후, 제2 타일(Tile)에 구비되는 다수 개의 메모리 셀들을 억세스하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  2. 제1항에 있어서,
    상기 제1 타일(Tile)의 제1 레이어에서 다수 개의 제1 라인들과 다수 개의 제2 라인들이 교차하는 영역에 배치된 매트릭스 형태의 메모리 셀들이 억세스된 후, 상기 제1 타일(Tile)의 제2 레이어에서 다수 개의 제1 라인들과 다수 개의 제2 라인들이 교차하는 영역에 배치된 매트릭스 형태의 메모리 셀들이 억세스되는 것을 특징으로 하는 메모리 장치의 동작방법.
  3. 제1항에 있어서,
    상기 제1 타일(Tile)은 제3 레이어를 더 포함하고, 상기 제3 레이어의 제1 라인과 상기 제2 레이어의 상기 제1 라인은 전기적으로 연결되며,
    상기 제3 레이어의 다수 개의 메모리 셀들이 억세스된 후 상기 제2 타일(Tile)의 메모리 셀들이 억세스되는 것을 특징으로 하는 메모리 장치의 동작방법.
  4. 제1항에 있어서,
    상기 제1 타일(Tile)의 모든 레이어들에 구비되는 메모리 셀들이 억세스된 후, 상기 제2 타일(Tile)의 메모리 셀들이 억세스되는 것을 특징으로 하는 메모리 장치의 동작방법.
  5. 제1항에 있어서,
    상기 제2 타일(Tile)의 모든 레이어들에 구비되는 메모리 셀들이 억세스된 후, 제3 타일(Tile)의 메모리 셀들을 억세스하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  6. 제1항에 있어서,
    상기 메모리 셀들 각각은 n 개의 비트들을 저장하는 멀티 레벨 셀이며(단, n은 2 이상의 정수),
    제1 메모리 셀에 n 비트의 데이터가 모두 저장된 후 제2 메모리 셀에 n 비트의 데이터가 저장되는 것을 특징으로 하는 메모리 장치의 동작방법.
  7. 제1항에 있어서,
    상기 메모리 셀들 각각은 n 개의 비트들을 저장하는 멀티 레벨 셀이며(단, n은 2 이상의 정수),
    다수의 메모리 셀들에 대해, 하나의 비트씩 데이터가 순차적으로 저장되는 것을 특징으로 하는 메모리 장치의 동작방법.
  8. 크로스 포인트 어레이(cross point array) 구조를 갖는 메모리 장치의 동작방법에 있어서,
    상기 메모리 장치는 다수의 타일들(Tile)을 포함하고, 각각의 타일(Tile)은 다수 개의 레이어들의 메모리 셀들을 포함하며,
    제1 타일(Tile)에서, 제1 라인이 서로 전기적으로 연결되는 제1 그룹의 다수 개의 레이어들의 메모리 셀들을 억세스하는 단계;
    제1 타일(Tile)에서, 제1 라인이 서로 전기적으로 연결되는 제2 그룹의 다수 개의 레이어들의 메모리 셀들을 억세스하는 단계; 및
    제2 타일(Tile)에 구비되는 적어도 하나의 레이어의 메모리 셀들을 억세스하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  9. 제8항에 있어서,
    상기 메모리 장치는 이븐 제1 라인 및 오드 제1 라인을 포함하고, 상기 제1 그룹의 다수 개의 레이어들의 메모리 셀들은 상기 이븐 제1 라인에 연결되고, 상기 제2 그룹의 다수 개의 레이어들의 메모리 셀들은 상기 오드 제1 라인에 연결되는 것을 특징으로 하는 메모리 장치의 동작방법.
  10. 제8항에 있어서,
    상기 제1 그룹의 다수 개의 레이어들의 모든 메모리 셀들을 억세스된 후 상기 제2 그룹의 다수 개의 레이어들의 메모리 셀들이 억세스되는 것을 특징으로 하는 메모리 장치의 동작방법.
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