KR100827448B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 다수의 메모리 셀 레이어와, 레퍼런스 셀 레이어가 수직으로 적층된 스택형 메모리 셀 어레어로, 각 메모리 셀 레이어는 소정 데이터를 저장하는 다수의 비휘발성 메모리 셀을 포함하고, 레퍼런스 셀 레이어는 레퍼런스 데이터를 저장하는 다수의 레퍼런스 셀을 포함하는 스택형 메모리 셀 어레이, 다수의 메모리 셀 레이어에서 소정 비휘발성 메모리 셀을 선택하고, 레퍼런스 셀 레이어에서 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀을 선택하는 선택 회로, 및 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀에 리드 바이어스를 각각 제공하여, 선택된 비휘발성 메모리 셀의 데이터를 리드하는 리드 회로를 포함한다.
비휘발성 메모리 장치, 저항체, 스택형 메모리 셀 어레이, 레퍼런스 셀 레이어

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 각 레이어를 자세히 설명하기 위한 도면이다.
도 3은 도 1에서 레이어가 적층된 형태를 자세히 설명하기 위한 도면이다.
도 4는 도 1의 각 레이어의 좌표를 설명하기 위한 도면이다.
도 5a 내지 도 5c는 도 1의 레퍼런스 레이어에 저장되어 있는 레퍼런스 데이터를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용하는 리드 회로를 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다.
도 10은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서 사용하는 리드 회로를 설명하기 위한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 스택형 메모리 셀 어레이
110_1~110_7 : 메모리 셀 레이어 110_8 : 레퍼런스 셀 레이어
120, 130 : 선택 회로 140 : 리드 회로
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 저항 메모리 장치(RRAM: Resistive RAM), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 가변 저항체의 저항 변화(RRAM), 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 저항 메모리 셀은 상부 전극과 하부 전극 사이에 가변 저항 소자를 포함하고, 상부 및 하부 전극에 제공되는 전압에 따라 가변 저항 소자의 저항 레벨 이 변하는 특성을 갖는다. 특히, 가변 저항 소자 내에는 셀 전류의 전류 경로(current path) 역할을 하는 필라멘트가 형성되어 있는데, 필라멘트가 일부 끊어져 있는 상태를 리셋 상태, 고저항 상태, 리셋 데이터(1데이터)로 정의하고, 필라멘트가 연결되어 있는 상태를 셋 상태, 저저항 상태, 셋 데이터(0데이터)로 정의한다.
필라멘트를 끊을 정도의 전압 레벨을 갖는 리셋 전압을 제공하여 저항 메모리 셀에 리셋 데이터를 라이트하고, 필라멘트를 다시 이을 수 있는 정도의 전압 레벨을 갖는 셋 전압을 제공하여 저항 메모리 셀에 셋 데이터를 라이트한다. 또한, 필라멘트 상태가 변하지 않을 정도의 낮은 전압 레벨을 갖는 전압을 제공하여, 저장되어 있는 데이터가 리셋 데이터인지 셋 데이터인지를 리드한다.
본 발명이 이루고자 하는 기술적 과제는, 리드 동작의 신뢰성이 높은 비휘발성 메모리 장치에 관한 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치의 일 태양은 다수의 메모리 셀 레이어와, 레퍼런스 셀 레이어가 수직으로 적층된 스택형 메모리 셀 어레어로, 각 메모리 셀 레이어는 소정 데이터를 저장하는 다수의 비휘발성 메모리 셀을 포함하고, 레퍼런스 셀 레이어는 레퍼런스 데이터를 저장하는 다수의 레퍼런스 셀을 포함하는 스택형 메모리 셀 어레이, 다수의 메모리 셀 레이어에서 소정 비휘발성 메모리 셀을 선택하고, 레퍼런스 셀 레이어에서 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀을 선택하는 선택 회로, 및 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀에 리드 바이어스를 각각 제공하여, 선택된 비휘발성 메모리 셀의 데이터를 리드하는 리드 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치의 다른 태양은 소정 데이터를 저장하는 다수의 비휘발성 메모리 셀과, 제1 저항 상태의 레퍼런스 데이터가 저장된 다수의 제1 레퍼런스 셀과, 제2 저항 상태의 레퍼런스 데이터가 저장된 다수의 제2 레퍼런스 셀을 포함하는 메모리 셀 어레이, 다수의 비휘발성 메모리 셀에서 소정 비휘발성 메모리 셀을 선택하고, 다수의 제1 레퍼런스 셀 중 하나의 레퍼런스 셀을 선택하고, 다수의 제2 레퍼런스 셀 중 하나의 레퍼런스 셀을 선택하는 선택 회로, 및 선택된 비휘발성 메모리 셀과, 2개의 레퍼런스 셀에 리드 바이어스를 각각 제공하여, 선택된 비휘발성 메모리 셀의 데이터를 리드하는 리드 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 본 발명의 실시예들은 저항 메모리 장치(RRAM: Resistive RAM)를 이용하여 설명할 것이다. 그러나, 본 발명은 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM: Magnetic RAM)와 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 각 레이어를 자세히 설명하기 위한 도면이다. 도 3은 도 1에서 레이어가 적층된 형태를 자세히 설명하기 위한 도면이다. 도 4는 도 1의 각 레이어의 좌표를 설명하기 위한 도면이다. 도 5a 내지 도 5c는 도 1의 레퍼런스 레이어에 저장되어 있는 레퍼런스 데이터를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1)는 스택형 메모리 셀 어레이(110), 선택 회로(120, 140), 리드 회로(140)를 포함한다.
스택형 메모리 셀 어레이(110)는 다수의 메모리 셀 레이어(110_1~110_7)와, 레퍼런스 셀 레이어(110_8)이 수직으로 적층된 형태를 갖는다. 도면에서는 8개의 레이어(110_1~110_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(110_1~110_7)는 소정 데이터를 저장하는 비휘발성 메모리 셀(MC)을 포함하고, 레퍼런스 셀 레이어(110_8)는 레퍼런스 데이터를 저장하는 다수의 레퍼런스 셀(RC)을 포함한다. 레퍼런스 셀(RC)에는 리드 동작시 리드 회로(140)가 사용하는 레퍼런스 데이터가 저장되어 있을 뿐, 비휘발성 메모리 셀(MC)과 실제적인 구성은 동일할 수 있다.
또한, 메모리 셀 레이어(110_1~110_7)와, 레퍼런스 셀 레이어(110_8)는 도 2와 같이 크로스 포인트 구조(cross point structure)를 가질 수 있다. 여기서, 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 메모리 셀이 형성되어 있는 구조를 의미한다. 도 2에서는 설명의 편의상, 메모리 셀 레이어(110_1)를 예로 든다. 비트 라인(BL1_1~BL4_1)과 워드 라인(WL1_1~WL3_1)이 서로 교차되도록 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1) 사이에 비휘발성 메모리 셀(MC)이 형성되어 있음을 알 수 있다.
여기서, 비휘발성 메모리 셀(MC)은 예를 들어, 저항 메모리 셀일 수 있다. 이와 같은 경우, 비휘발성 메모리 셀(MC)은 직렬로 연결된 가변 저항 소자(B)와 억세스 소자(A)를 포함할 수 있다. 가변 저항 소자(B)는 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0 .7Ca0 .3MnO3, Pr0 .5Ca0 .5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 특히, 가변 저항 소자(B) 내에는 필라멘트가 형성되어 있는데, 필라멘트는 비휘발성 메모리 셀(MC)을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 된다. 억세스 소자(A)는 도면에는 다이오드를 예로 들고 있으나, 이에 한정되는 것은 아니다.
한편, 레이어가 적층된 형태는 도 3을 이용하여 설명한다. 도 3에서는 설명의 편의를 위해서 비트 라인(BL1, 즉, BL1_1~BL1_3)과 워드 라인(WL1, 즉, WL1_1~WL1_4)이 교차되는 부분에 적층되어 형성된 다수의 비휘발성 메모리 셀(MC1~MC6)을 설명하도록 한다. 예를 들어 구체적으로 설명하면, 워드 라인(WL1_1)과 비트 라인(BL1_1) 사이에 비휘발성 메모리 셀(MC1)이 형성되는데, 이 비휘발성 메모리 셀(MC1)은 가장 하부의 제1 메모리 셀 레이어(110_1)에 포함된다. 또한, 비트 라인(BL1_1)과 워드 라인(WL1_2) 사이에 비휘발성 메모리 셀(MC2)이 형성되는데, 이 비휘발성 메모리 셀(MC2)은 제2 비휘발성 메모리 셀 레이어(110_2)에 포함된다. 이와 같은 방식으로, 비휘발성 메모리 셀(MC3)은 제3 비휘발성 메모리 셀 레이어(110_3)에, 비휘발성 메모리 셀(MC4)은 제4 비휘발성 메모리 셀 레이어(110_4)에, 비휘발성 메모리 셀(MC5)은 제5 비휘발성 메모리 셀 레이어(110_5)에, 비휘발성 메모리 셀(MC6)은 제6 비휘발성 메모리 셀 레이어(110_6)에 포함되게 된다.
또한, 본 발명의 실시예들에서, 각 레이어에 포함되는 다수의 비휘발성 메모리 셀(MC) 또는 레퍼런스 셀(RC)의 위치는 좌표로 설명된다. 도 4에 도시된 바와 같이, 각 레이어(예를 들어, 110_1)의 좌표 (x, y)(단, x, y는 자연수)에서, x는 각 비휘발성 메모리 셀(MC) 또는 레퍼런스 셀(RC)과 커플링되는 워드 라인(WL1_1~WLm_1)을 나타내고, y는 각 비휘발성 메모리 셀(MC) 또는 레퍼런스 셀(RC)과 커플링되는 비트 라인(BL1_1~BLn_1)을 나타낼 수 있다. 예를 들어, 설명하면, 좌표 (1, 1)에 배치된 비휘발성 메모리 셀(MC)은 워드 라인(WL1_1)과 비트 라인(BL1_1)과 커플링되어 있고, 좌표(3, 3)에 배치된 비휘발성 메모리 셀(MC)은 워드 라인(WL3_1)과 비트 라인(BL3_1)과 커플링되어 있고, 좌표(m, n)(단, m, n은 자연수)에 배치된 비휘발성 메모리 셀(MC)은 워드 라인(WLm_1)과 비트 라인(BLn_1)과 커플링되어 있다.
한편, 레퍼런스 셀 레이어(110_8)에 저장되어 있는 레퍼런스 데이터는 다양한 형태로 저장되어 있을 수 있다.
구체적으로, 레퍼런스 셀 레이어(110_8)는 제1 저항 상태(예를 들어, 고저항 상태, 리셋 데이터, 또는 1 데이터)의 레퍼런스 데이터가 저장된 다수의 제1 레퍼런스 셀과, 제2 저항 상태(예를 들어, 저저항 상태, 셋 데이터, 또는 0 데이터)의 레퍼런스 데이터가 저장된 다수의 제2 레퍼런스 셀을 포함할 수 있다.
예를 들어, 도 5a에서와 같이, 고저항 상태의 레퍼런스 데이터(RH)가 저장된 제1 레퍼런스 셀과, 저저항 상태의 레퍼런스 데이터(RL)가 저장된 제2 레퍼런스 셀이 체커보드 패턴(checkerboard pattern)으로 배치될 수 있다. 여기서, 체커보드 패턴은, 제1 및 제2 레퍼런스 셀이 서로 반복적으로 배치되어 있어서, 제1 레퍼런스 셀의 주위(즉, 상, 하, 좌, 우)에는 제2 레퍼런스 셀이 배치되고, 제2 레퍼런스 셀의 주위에는 제1 레퍼런스 셀이 배치되게 되는 패턴을 의미한다. 예를 들어, 도 5a에서, 좌표 (3,3)에 배치된 레퍼런스 셀은 고저항 상태이고, 주위에 배치된 좌표 (3,2), (3,4), (2,3), (4,3)에 배치된 레퍼런스 셀은 저저항 상태이다.
또는, 도 5b에서와 같이, 제1 저항 생태의 레퍼런스 데이터(RH)가 저장된 제1 레퍼런스 셀의 그룹(a)과, 제2 저항 상태의 레퍼런스 데이터(RL)가 저장된 제2 레퍼런스 셀의 그룹(b)이 체커보드 패턴으로 배치될 수도 있다.
또는, 도 5c에서와 같이, 제3 저항 상태(예를 들어, 고저항과 저저항의 평균 정도의 저항)의 레퍼런스 데이터(RR)가 저장된 다수의 레퍼런스 셀을 포함할 수 있다.
한편, 레퍼런스 셀 레이어(110_8)는 도 1에서는 스택형 메모리 셀 어레이(110)의 다수의 레이어 중 가장 높은 곳에 위치하는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 다수의 레이어 중 가운데에 배치될 수도 있다.
다시, 도 1을 참조하면, 로우 선택 회로(120)는 로우 어드레스를 디코딩하여 소정 워드 라인을 선택하고, 컬럼 선택 회로(130)는 컬럼 어드레스를 디코딩하여 소정 비트 라인을 선택한다. 이와 같은 방식을 통해서, 선택 회로(120, 130)는 다수의 메모리 셀 레이어(110_1~110_7) 내에서 소정 비휘발성 메모리 셀(MC)을 선택하고, 레퍼런스 셀 레이어(110_8)내에서 상기 선택된 비휘발성 메모리 셀(MC)과 대응되는 레퍼런스 셀(RC)을 선택한다.
예를 들어, 레퍼런스 셀 레이어(110_8)가 제1 저항 상태의 레퍼런스 데이터(RH)가 저장된 다수의 제1 레퍼런스 셀과, 제2 저항 상태의 레퍼런스 데이터(RL)가 저장된 다수의 제2 레퍼런스 셀을 포함하는 경우(도 5a, 도 5b 참조), 선택된 비휘발성 메모리 셀(MC)과 대응되는 레퍼런스 셀은 2개로, 다수의 제1 레퍼런스 셀 중 하나를 선택하고, 다수의 제2 레퍼런스 셀 중 하나를 선택할 수 있다. 예를 들어, 선택 회로(120, 140)는 메모리 셀 레이어(110_1~110_7)에서 제1 좌표의 비휘발성 메모리 셀(MC)을 선택하고, 레퍼런스 셀 레이어(110_8)에서 상기 제1 좌표의 레퍼런스 셀(RC)과, 제1 좌표와 다른 제2 좌표의 레퍼런스 셀을 선택하되, 제1 좌표의 레퍼런스 셀과 제2 좌표의 레퍼런스 셀에 저장된 레퍼런스 데이터는 서로 다르도록 선택할 수 있다. 이에 대해서는 도 6 및 도 8을 참조하여, 자세히 후술한다.
또는, 레퍼런스 셀 레이어(110_8)가 제3 저항 상태의 레퍼런스 데이터가 저장된 다수의 제3 레퍼런스 셀을 포함하는 경우(도 5c), 선택된 비휘발성 메모리 셀(MC)과 대응되는 레퍼런스 셀은 1개로, 다수의 제3 레퍼런스 셀 중 하나를 선택 할 수 있다. 이에 대해서는 도 9를 참조하여, 자세히 후술한다.
리드 회로(140)는 선택된 비휘발성 메모리 셀(MC)과, 대응되는 레퍼런스 셀(RC)에 리드 바이어스를 각각 제공하여, 선택된 비휘발성 메모리 셀의 데이터를 리드한다. 예를 들어, 리드 회로(140)는 선택된 비휘발성 메모리 셀(MC)을 관통하여 흐르는 셀 전류에 의해 변하는 제1 바이어스 레벨과, 선택된 레퍼런스 셀(RC)을 관통하여 흐르는 셀 전류에 의해 변하는 제2 바이어스 레벨을 서로 비교하여 그 결과를 출력한다.
예를 들어, 다수의 제1 레퍼런스 셀 중 하나를 선택하고, 다수의 제2 레퍼런스 셀 중 하나를 선택한 경우(도 5a, 도 5b 참조)에는, 선택된 비휘발성 메모리 셀(MC)을 관통하여 흐르는 셀 전류에 의해 변하는 제1 바이어스 레벨과, 선택된 2개의 레퍼런스 셀(RC)을 관통하여 흐르는 셀 전류에 의해 변하는 제2 바이어스 레벨을 비교하게 된다.
리드 회로의 예시적인 회로는 도 7 및 도 10을 참조하여 자세히 후술한다.
도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다. 도 6은 레퍼런스 셀 레이어에 저장된 레퍼런스 데이터가 도 5a와 같을 때, 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀을 선택하는 방법을 설명하기 위한 도면이다. 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용하는 리드 회로를 설명하기 위한 회로도이다.
우선, 도 6을 참조하면, 레퍼런스 셀 레이어(110_8)에 제1 저항 상태의 레퍼런스 데이터(RH)가 저장된 다수의 제1 레퍼런스 셀과, 제2 저항 상태의 레퍼런스 데이터(RL)가 저장된 다수의 제2 레퍼런스 셀이 체커보드 패턴으로 배치된 경우, 선택 회로는 다수의 제1 레퍼런스 셀 중 하나와, 다수의 제2 레퍼런스 셀 중 하나를 선택할 수 있다. 구체적으로, 선택 회로는 메모리 셀 레이어(예를 들어, 110_1)에서 좌표 (x, y)(단, x, y는 자연수)의 비휘발성 메모리 셀(MC)을 선택하고, 레퍼런스 셀 레이어(110_8)에서 좌표 (x, y)의 레퍼런스 셀과, 좌표 (x+1, y) 또는 좌표 (x-1, y)의 레퍼런스 셀을 선택할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 메모리 셀 레이어(110_1~110_7)에서 좌표 (3, 3)에 위치하는 비휘발성 메모리 셀(MC)을 선택한 경우, 레퍼런스 셀 레이어(110_8)에서는 좌표 (3, 3)에 위치하는 레퍼런스 셀(RC)과, (4, 3)에 위치하는 레퍼런스 셀을 선택할 수 있다. 물론, (4, 3)에 위치하는 레퍼런스 셀 대신 (2,3)에 위치하는 레퍼런스 셀을 선택할 수 있다.
여기서, 메모리 셀 레이어(110_1~110_7)에서 선택한 비휘발성 메모리 셀(MC)의 좌표와, 레퍼런스 셀 레이어(110_8)에서 선택된 제1 및 제2 레퍼런스 셀(RC)의 좌표가 동일하거나, 거의 유사함을 알 수 있다. 이와 같이 하는 이유는 다음과 같다. 선택된 비휘발성 메모리 셀(MC)로부터 리드 회로(140)까지의 비트 라인의 길이와, 선택된 비휘발성 메모리 셀(MC)로부터 접지 라인까지의 워드 라인의 길이는, 메모리 셀 레이어(110_1~110_7) 내에서 선택된 비휘발성 메모리 셀(MC)의 좌표에 따라 달라진다. 따라서, 리드 동작시, 메모리 셀 레이어(110_1~110_7)에서 선택된 비휘발성 메모리 셀(MC)의 좌표에 따라, 리드 회로(140)에서 바라보는 비휘발성 메모리 셀(MC)의 저항값은 조금씩 달라지게 된다. 레퍼런스 셀 레이어(110_8)에서 선택된 레퍼런스 셀(RC)의 좌표를, 선택된 비휘발성 메모리 셀(MC)의 좌표와 동일하 거나 거의 유사하게 함으로써, 전술한 문제점을 보정할 수 있다. 즉, 센싱 마진이 좋아지고, 리드 동작시의 신뢰성이 높아지게 된다.
물론, 센싱 마진을 충분히 높힐 수 있다면, 레퍼런스 셀 레이어(110_8)에서의 레퍼런스 셀(RC)의 좌표와, 메모리 셀 레이어(110_1~110_7)에서의 비휘발성 메모리 셀(MC)의 좌표를 반드시 동일하거나, 거의 유사하게 할 필요는 없다.
한편, 선택된 비휘발성 메모리 셀(MC)이 위치하는 메모리 셀 레이어(110_1~110_7)에 따라서, 리드 회로(140)에서 바라보는 비휘발성 메모리 셀(MC)의 저항값이 조금씩 달라질 수 있을 것이다. 그러나, 이러한 수직적 위치(즉, 위치하는 메모리 셀 레이어(110_1~110_7)의 위치)는, 수평적 위치(즉, 메모리 셀 레이어 내에서 선택된 비휘발성 메모리 셀의 위치)에 비해서, 리드 동작시의 센싱 마진에 상당히 적은 영향을 미친다. 왜냐하면, 수직으로 적층된 스택형 메모리 셀 어레이(110)의 높이는, 메모리 셀 레이어(110_1~110_7) 내에서의 수형적 길이에 비해 상당히 짧기 때문이다. 그러나, 이러한 수직적 위치에 따른 영향도 줄이기 위해서, 레퍼런스 셀 레이어(110_8)를 다수의 레이어 중 가운데에 배치되도록 할 수도 있다.
도 7을 참조하면, 리드 회로(140)는 제1 전류 미러 회로(142), 제2 전류 미러 회로(144) 및 센스 앰프(146)를 포함한다.
제1 전류 미러 회로(142)는 선택된 비휘발성 메모리 셀(MC)과 커플링되는 제1 전류 경로(Icell1)와, 센스 앰프(146)와 커플링되어 있는 제2 전류 경로(Icell2)를 포함한다. 제1 전류 경로(Icell1) 상에 있는 PMOS 트랜지스터(MP1)과, 제2 전류 경로(Icell2) 상에 있는 PMOS 트랜지스터(MP2)는 서로 크기가 동일하여 전류 구동 능력이 동일할 수 있다. 여기서, "크기가 동일하다"는 의미는 트랜지스터의 길이(L)이 동일하다고 가정할 때, 폭(W)이 동일하다는 의미이다.
제2 전류 미러 회로(144)는 선택된 제1 및 제2 레퍼런스 셀(RC)과 커플링되는 제3 전류 경로(IH+IL)와, 센스 앰프(146)와 커플링되어 있는 제4 전류 경로(Iref)를 포함한다. 제4 전류 경로 상에 있는 PMOS 트랜지스터(MP4)의 크기는, 제3 전류 경로 상에 있는 PMOS 트랜지스터(MP3)의 크기보다 1/2에 해당할 수 있다. 즉, PMOS 트랜지스터(MP4)의 폭(W/2)은 PMOS 트랜지스터(MP3)의 폭(W)의 1/2에 해당할 수 있다. 따라서, 제4 전류 경로(Iref)에 흐르는 전류는 제3 전류 경로(IH+IL)에 흐르는 전류의 1/2배가 된다.
센스 앰프(146)는 제1 및 제2 전류 미러 회로(142, 144)와 커플링되어, 제2 전류 경로(Icell2)에 흐르는 전류 레벨과 제4 전류 경로(Iref)에 흐르는 전류 레벨을 서로 비교하여, 그 결과를 출력하게 된다. 본 발명의 일 실시예에서, 센스 앰프(146)가 전류형 센스 앰프인 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 전압형 센스 앰프일 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다. 도 8은 레퍼런스 셀 레이어에 저장된 레퍼런스 데이터가 도 5a와 같을 때, 선택된 비휘발성 메모리 셀(MC)과 대응되는 레퍼런스 셀을 선택하는 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 선택 회로는 상기 소정 메모리 셀 레이어에서 좌표 (x, y)(단, x, y는 자연수)의 비휘발성 메모리 셀을 선택하고, 상기 레퍼런스 셀 레이어에서 좌표 (x, y)의 레퍼런스 셀과, 좌표(x, y+1) 또는 좌표(x, y-1)의 레퍼런스 셀을 선택할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 메모리 셀 레이어(110_1~110_7)에서 좌표 (3, 3)에 위치하는 비휘발성 메모리 셀(MC)을 선택한 경우, 레퍼런스 셀 레이어(110_8)에서는 좌표 (3,3)에 위치하는 레퍼런스 셀(RC)과, (3, 4)에 위치하는 레퍼런스 셀(RC)을 선택할 수 있다. 물론, (3, 2)에 위치하는 레퍼런스 셀(RC)을 선택할 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개념도이다. 도 9는 레퍼런스 셀 레이어에 저장된 레퍼런스 데이터가 도 5c와 같을 때, 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀을 선택하는 방법을 설명하기 위한 도면이다. 도 10는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에서 사용하는 리드 회로를 설명하기 위한 회로도이다.
도 9를 참조하면, 레퍼런스 셀 레이어(110_8)에 제3 저항 상태(예를 들어, 고저항과 저저항의 평균 정도의 저항)의 레퍼런스 데이터가 저장된 다수의 제3 레퍼런스 셀이 배치되어 있는 경우, 선택 회로는 다수의 제3 레퍼런스 셀 중 하나를 선택할 수 있다. 구체적으로, 선택 회로는 메모리 셀 레이어(예를 들어, 110_1)에서 좌표 (x, y)(단, x, y는 자연수)의 비휘발성 메모리 셀을 선택하고, 레퍼런스 셀 레이어(110_8)에서 좌표 (x, y)의 레퍼런스 셀을 선택할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 메모리 셀 레이어(110_1)에서 좌표 (3, 3)에 위치하는 비휘발성 메모리 셀(MC)을 선택한 경우, 레퍼런스 셀 레이어(110_8)에서는 좌표 (3, 3)에 위치하는 레퍼런스 셀(RC)을 선택할 수 있다.
여기서, 메모리 셀 레이어(110_1~110_7)에서 선택한 비휘발성 메모리 셀(MC)의 좌표와, 레퍼런스 셀 레이어(110_8)에서 선택한 제1 및 제2 레퍼런스 셀(RC)의 좌표가 동일함을 알 수 있다. 이와 같이 하는 이유는, 전술한 바와 같이, 센싱 마진을 높이기 위해서이다. 물론, 센싱 마진을 충분히 높일 수 있다면, 레퍼런스 셀 레이어(110_8)에서의 레퍼런스 셀(RC)의 좌표와, 메모리 셀 레이어(110_1~110_7)에서의 비휘발성 메모리 셀(MC)의 좌표는 반드시 동일할 필요는 없다.
한편, 도 10의 리드 회로(140a)는 제1 전류 미러 회로(142), 제2 전류 미러 회로(145) 및 센스 앰프(146)를 포함한다. 제2 전류 미러 회로(145)의 구성을 제외하고는, 도 10의 리드 회로(140a)와 도 7의 리드 회로(140)는 실질적으로 동일하다.
제2 전류 미러 회로(145)에서 선택된 레퍼런스 셀(RC)과 커플링되는 제3 전류 경로(Iref1)와, 센스 앰프(146)와 커플링되어 있는 제4 전류 경로(Iref2)를 포함한다. 제4 전류 경로(Iref2) 상에 있는 PMOS 트랜지스터(MP5)와 제3 전류 경로(Iref1) 상에 있는 PMOS 트랜지스터(MP3)는 서로 크기가 동일하여 전류 구동 능력이 동일할 수 있다. 즉, PMOS 트랜지스터(MP5)의 폭(W)은 PMOS 트랜지스터(MP3)의 폭(W)과 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 저항체를 이용한 비휘발성 메모리 장치는 레퍼런스 셀 레이어에서 선택된 레퍼런스 셀의 좌표를, 선택된 비휘발성 메모리 셀의 좌표와 동일하거나 거의 유사하게 함으로써, 센싱 마진을 증가시킬 수 있다. 즉, 리드 동작의 신뢰성이 향상될 수 있다.

Claims (20)

  1. 다수의 메모리 셀 레이어와, 레퍼런스 셀 레이어가 수직으로 적층된 스택형 메모리 셀 어레어로, 상기 각 메모리 셀 레이어는 소정 데이터를 저장하는 다수의 비휘발성 메모리 셀을 포함하고, 상기 레퍼런스 셀 레이어는 레퍼런스 데이터를 저장하는 다수의 레퍼런스 셀을 포함하는 스택형 메모리 셀 어레이;
    상기 다수의 메모리 셀 레이어에서 소정 비휘발성 메모리 셀을 선택하고, 상기 레퍼런스 셀 레이어에서 상기 선택된 비휘발성 메모리 셀과 대응되는 레퍼런스 셀을 선택하는 선택 회로; 및
    상기 선택된 비휘발성 메모리 셀과 상기 대응되는 레퍼런스 셀에 리드 바이어스를 각각 제공하여, 상기 선택된 비휘발성 메모리 셀의 데이터를 리드하는 리드 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 레퍼런스 셀 레이어는 제1 저항 상태의 레퍼런스 데이터가 저장된 다수의 제1 레퍼런스 셀과, 제2 저항 상태의 레퍼런스 데이터가 저장된 다수의 제2 레퍼런스 셀을 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 선택 회로는 상기 다수의 제1 레퍼런스 셀 중 하나를 선택하고, 상기 다수의 제2 레퍼런스 셀 중 하나를 선택하는 비휘발성 메모리 장치.
  4. 제 3항에 있어서,
    상기 선택 회로는 상기 소정 메모리 셀 레이어에서 제1 좌표의 비휘발성 메모리 셀을 선택하고, 상기 레퍼런스 셀 레이어에서 상기 제1 좌표의 레퍼런스 셀과, 상기 제1 좌표와 다른 제2 좌표의 레퍼런스 셀을 선택하되, 상기 제1 좌표의 레퍼런스 셀과 상기 제2 좌표의 레퍼런스 셀에 저장된 레퍼런스 데이터는 서로 다른 비휘발성 메모리 장치.
  5. 제 2항에 있어서,
    상기 다수의 제1 레퍼런스 셀과 상기 다수의 제2 레퍼런스 셀은 체커보드 패턴(checkerboard pattern)으로 배치된 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 선택 회로는 상기 소정 메모리 셀 레이어에서 좌표 (x, y)(단, x, y는 자연수)의 비휘발성 메모리 셀을 선택하고, 상기 레퍼런스 셀 레이어에서 좌표 (x, y)의 레퍼런스 셀과, 좌표(x+1, y) 또는 좌표 (x-1, y) 의 레퍼런스 셀을 선택하는 비휘발성 메모리 장치.
  7. 제 5항에 있어서,
    상기 선택 회로는 상기 소정 메모리 셀 레이어에서 좌표 (x, y)(단, x, y는 자연수)의 비휘발성 메모리 셀을 선택하고, 상기 레퍼런스 셀 레이어에서 좌표 (x, y)의 레퍼런스 셀과, 좌표(x, y+1) 또는 좌표(x, y-1)의 레퍼런스 셀을 선택하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 레퍼런스 셀 레이어는 제3 저항 상태의 레퍼런스 데이터가 저장된 다수의 레퍼런스 셀을 포함하는 비휘발성 메모리 장치.
  9. 제 8항에 있어서,
    상기 선택 회로는 상기 소정 메모리 셀 레이어에서 좌표 (x, y)(단, x, y는 자연수)의 비휘발성 메모리 셀을 선택하고, 상기 레퍼런스 셀 레이어에서 좌표 (x, y)의 레퍼런스 셀을 선택하는 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 레퍼런스 셀 레이어는 상기 스택형 메모리 셀 어레이의 다수의 레이어 중 가운데에 배치된 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    상기 리드 회로는 상기 선택된 비휘발성 메모리 셀을 관통하여 흐르는 셀 전 류에 의해 변하는 제1 바이어스 레벨과, 상기 선택된 레퍼런스 셀을 관통하여 흐르는 셀 전류에 의해 변하는 제2 바이어스 레벨을 비교하여 그 결과를 출력하는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 선택 회로는 제1 저항 상태의 레퍼런스 데이터가 저장된 다수의 제1 레퍼런스 셀 중 하나와, 제2 저항 상태의 레퍼런스 데이터가 저장된 다수의 제2 레퍼런스 셀 중 하나를 선택하고,
    상기 리드 회로는 상기 선택된 비휘발성 메모리 셀을 관통하여 흐르는 셀 전류에 의해 변하는 제1 바이어스 레벨과, 상기 선택된 2개의 레퍼런스 셀을 관통하여 흐르는 셀 전류에 의해 변하는 제2 바이어스 레벨을 비교하여 그 결과를 출력하는 비휘발성 메모리 장치.
  13. 제 11항에 있어서,
    상기 리드 회로는 상기 선택된 비휘발성 메모리 셀과 커플링된 제1 전류 미러 회로와, 상기 선택된 레퍼런스 셀과 커플링된 제2 전류 미러 회로와, 상기 제1 및 제2 전류 미러 회로와 커플링된 센스 앰프를 포함하는 비휘발성 메모리 장치.
  14. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 저항 메모리 셀인 비휘발성 메모리 장치.
  15. 제 1항에 있어서,
    상기 다수의 메모리 셀 레이어, 상기 레퍼런스 셀 레이어는 크로스 포인트 구조(cross point structure)를 갖는 비휘발성 메모리 장치.
  16. 소정 데이터를 저장하는 다수의 비휘발성 메모리 셀과, 제1 저항 상태의 레퍼런스 데이터가 저장된 다수의 제1 레퍼런스 셀과, 제2 저항 상태의 레퍼런스 데이터가 저장된 다수의 제2 레퍼런스 셀을 포함하는 메모리 셀 어레이;
    상기 다수의 비휘발성 메모리 셀에서 소정 비휘발성 메모리 셀을 선택하고, 상기 다수의 제1 레퍼런스 셀 중 하나의 레퍼런스 셀을 선택하고, 상기 다수의 제2 레퍼런스 셀 중 하나의 레퍼런스 셀을 선택하는 선택 회로; 및
    상기 선택된 비휘발성 메모리 셀과, 2개의 레퍼런스 셀에 리드 바이어스를 각각 제공하여, 상기 선택된 비휘발성 메모리 셀의 데이터를 리드하는 리드 회로를 포함하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 리드 회로는 상기 선택된 비휘발성 메모리 셀을 관통하여 흐르는 셀 전류에 의해 변하는 제1 바이어스 레벨과, 상기 선택된 2개의 레퍼런스 셀을 관통하여 흐르는 셀 전류에 의해 변하는 제2 바이어스 레벨을 비교하여 그 결과를 출력하는 비휘발성 메모리 장치.
  18. 제 17항에 있어서,
    상기 리드 회로는 상기 선택된 비휘발성 메모리 셀과 커플링된 제1 전류 미러 회로와, 상기 선택된 2개의 레퍼런스 셀과 커플링된 제2 전류 미러 회로와, 상기 제1 및 제2 전류 미러 회로와 커플링된 센스 앰프를 포함하는 비휘발성 메모리 장치.
  19. 제 16항에 있어서,
    상기 메모리 셀 어레이는 상기 다수의 비휘발성 메모리 셀을 포함하는 다수의 메모리 셀 어레이와, 상기 다수의 제1 및 제2 레퍼런스 셀을 포함하는 레퍼런스 셀 어레이가 수직으로 적층된 비휘발성 메모리 장치.
  20. 제 16항에 있어서,
    상기 레이어는 크로스 포인트 구조(cross point structure)를 갖는 비휘발성 메모리 장치.
KR1020070016342A 2007-02-16 2007-02-16 저항체를 이용한 비휘발성 메모리 장치 KR100827448B1 (ko)

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