JP3913258B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関する。
近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内でデータ線（行選択線）とビット線（列選択線）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記の非特許文献１及び特許文献１参照）。
当該クロスポイントメモリは、メモリセルアレイのデータ線とビット線の各交点（クロスポイント部）に可変抵抗素子を配置し、各可変抵抗素子の下部電極または上部電極の一方をデータ線に、他方をビット線に接続してメモリセルを形成している。例えば、下記の非特許文献１では、カルコゲナイド材料を使用して、メモリセルに電気パルスを印加することによって、抵抗値が変化する可変抵抗型不揮発性メモリ（ＴＦ−ＲＲＡＭ）を提案している。
下記の非特許文献１において、メモリセルアレイ内の所定のメモリセルへの書き込み動作における、データ線とビット線への書き込み電圧の印加手法として、１／２バイアス方式と１／３バイアス方式が提案されている。図２０に１／２バイアス方式における各データ線と各ビット線の電圧印加状態、図２１に１／３バイアス方式における各データ線と各ビット線の電圧印加状態を夫々示す。
図２０に示すように、１／２バイアス方式では、○印で囲った選択メモリセル（図中の○印で囲ったメモリセル）の可変抵抗素子にバイアス電圧を印加して抵抗を変化させて書き込みを行うために、選択メモリセルに接続する選択データ線と選択ビット線に夫々第１書き込み電圧（例えば、Ｖｗ）と第２書き込み電圧（例えば、０Ｖ）を印加する。このとき、書き込み対象でない非選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ）が印加されないように、選択メモリセルに接続しない非選択データ線と非選択ビット線に、書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２が印加される。つまり、書き込み対象でない非選択メモリセルに対する書き込みを阻止するために、書き込みには不十分な低電圧の中間電圧が、積極的に選択データ線と選択ビット線に接続する非選択メモリセルに印加される。従って、１／２バイアス方式では、選択データ線に接続する非選択メモリセルと選択ビット線に接続する非選択メモリセルの両方（図中の◇印で囲ったメモリセル）に中間電圧（書き込み電圧Ｖｗの２分の１の電圧）が印加されるため、バイアス電流が発生し、書き込み電流の増加が問題になる。
図２１に示すように、１／３バイアス方式では、選択メモリセル（図中の○印で囲ったメモリセル）の可変抵抗素子にバイアス電圧を印加して抵抗を変化させて書き込みを行うために、選択メモリセルに接続する選択データ線と選択ビット線に夫々第１書き込み電圧（例えば、Ｖｗ）と第２書き込み電圧（例えば、０Ｖ）を印加する。このとき、書き込み対象でない非選択メモリセルに書き込み電圧Ｖｗ（＝Ｖｗ−０Ｖ）が印加されないように、選択メモリセルに接続しない非選択データ線に、書き込み電圧Ｖｗの３分の１の電圧Ｖｗ／３が印加され、選択メモリセルに接続しない非選択ビット線に、書き込み電圧Ｖｗの３分の２の電圧２Ｖｗ／３が印加される。つまり、書き込み対象でない非選択メモリセルに対する書き込みを阻止するために、つまり、非選択メモリセルに書き込み電圧が直接印加されないように、書き込みには不十分なバイアス電圧（｜Ｖｗ／３｜）が、積極的に全ての非選択メモリセルに印加される。従って、１／３バイアス方式では、選択データ線に接続する非選択メモリセルと選択ビット線に接続する非選択メモリセルの両方（図中の◇印で囲ったメモリセル）、及び、非選択データ線または非選択ビット線の何れかに接続する残り全ての非選択メモリセルに低電圧のバイアス電圧（書き込み電圧Ｖｗの３分の１の電圧）が印加されるため、全ての非選択メモリセルにバイアス電流が発生し、書き込み電流の増加が問題になる。尚、１／３バイアス方式では、個々の非選択メモリセルに印加されるバイアス電圧は、１／２バイアス方式より低電圧となるが、バイアス電圧の印加される非選択メモリセル数が大幅に増加するため、書き込み電流の増加が一層顕著となる。
また、下記の特許文献１では、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気ランダムアクセスメモリ）のメモリセルの高集積化に適したメモリセルアレイ構成が提案されている。尚、ＭＲＡＭは、トンネル磁気抵抗（Ｔｉｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ；以下ＴＭＲと略する）効果を利用する不揮発性記憶装置であり、書き込み方式が、非特許文献１で開示された可変抵抗型不揮発性メモリとは異なる。図２２に、特許文献１で提案された主要な回路構成を示す。
図２２に示すように、特許文献１に開示されたＭＲＡＭの回路構成では、メモリセルアレイＭＡが、Ｘ方向（行方向）及びＹ方向（列方向）にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１〜ｊ、ｋ＝１〜ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つの行（ロウ）を構成する。メモリセルアレイＭＡは、ｎ個の行を有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つの列（カラム）を構成する。メモリセルアレイＭＡは、ｊ個の列を有する。ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｉ（ｉ＝１，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１列内に１本だけ設けられる。ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
この回路構成にて、ＴＭＲ素子４つにて構成される読み出しブロックＢＫ１１をＸ方向にｊ個配列し、同様に読み出しブロックＢＫ１１をＹ方向に１個配列したメモリアレイをバンク（基本セルアレイブロック）と呼ぶ。このバンクを選択するバンク選択トランジスタの行側がＲＳＷ２，列側がＲＳＷ１である。また、図２２中のメモリアレイはこのバンクをＹ方向にｎ個配置したものである。
ところで、図２２中のメモリセルはＭＲＡＭのＴＭＲ素子であり、書き込み動作時には、メモリセルのＴＭＲ素子には電流が流れることはなく、バンク選択トランジスタＲＳＷ２，ＲＳＷ１にも電流が流れることはない。読み出し動作時には、メモリセルのＴＭＲ素子に電流を流し、この素子の抵抗値に比例した電流を検出し、１，０の判定を行う。従って、読み出し動作時にのみ、バンク選択トランジスタを介して小電流が流れる。つまり、書き込み動作時に必要な大電流はバンク選択トランジスタには流れず、読み出し動作時の小電流のみをバンク選択トランジスタが供給するために、バンク選択トランジスタのサイズは比較的小さいものとなる。
しかし、ペロブスカイト構造をもつＰｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）や、ＮｉＯ２、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２のような遷移金属酸化物を含む金属酸化物に電気的パルスを印加して抵抗値の変化を検出する可変抵抗型不揮発性メモリでは、書き込み動作時にも、メモリセルに電流が流れる。このため、書き込み対象のバンクには、バンク選択トランジスタを介して当該書き込み動作時に必要な電流を供給する必要がある。この書き込み動作時に必要な電流は、読み出し動作時に流れる電流よりも大きいために、バンク選択トランジスタのサイズは、ＭＲＡＭで必要とされるバンク選択トランジスタのサイズよりも大きいものとなる。
図２３に、ＰＣＭＯ等の金属酸化物による可変抵抗素子をメモリセルに備えたクロスポイントタイプのメモリセルアレイの回路構成を示す。図２３では、行デコーダ、列デコーダ等の周辺回路の表示を省略して、メモリセルアレイとメモリセルアレイを制御するトランジスタのみを示してある。また、図２３は、図２２中の読み出しブロックＢＫ１１に相当する基本メモリアレイの可変抵抗素子の素子数を８個としたものであり、当該基本メモリアレイを行方向に１２８、Ｙ方向に１、夫々配列してメモリセルアレイを構成し、１つのバンク（基本メモリセルアレイブロック）としている。このバンクを選択するバンク選択トランジスタの行側がＲＢＳ０〜７（図示せず）、列側がＣＢＳ０〜１２７（図示せず）である。尚、図２３では、メモリセルアレイは、上記バンクをＹ方向に１個だけ配置した構成となっている。
図２３では、ビット線ＢＬ２に接続された○印で囲った書き込み対象の６つの選択メモリセルに対して同時に書き込み動作を実行した場合の電流の流れを、実線と破線の矢印で示している。尚、６つの選択メモリセルは、データ線ＤＬ０，１，２，４，５，７とビット線ＢＬ２の各交点のメモリセルであり、破線の矢印は、データ線ＤＬ０上の非選択メモリセルを流れるバイアス電流を示している。書き込み方式は、上述の１／２バイアス方式で、選択データ線ＤＬ０，１，２，４，５，７には書き込み電圧Ｖｗが印加され、選択ビット線ＢＬ２には０Ｖが印加され、非選択データ線ＤＬ３，６と、非選択ビット線ＢＬ０，１，３〜１２７には、書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２が印加されている。
データ線ＤＬ０に接続するバンク選択トランジスタＲＢＳ０を流れる電流ＩＲ０を算出する。選択メモリセルに約７５μＡの書き込み電流が発生すると仮定する。また、データ線ＤＬ０に接続する他の１２７個の非選択メモリセルには、夫々、Ｖｗ／２のバイアス電圧が印加されているために、バイアス電流Ｉｂｉａｓ０が発生する。このバイアス電流Ｉｂｉａｓ０は、以下の数１で表され、電流ＩＲ０は、以下の数２で表される。但し、バイアス電圧Ｖｗ／２を２Ｖ、非選択メモリセルの各抵抗値Ｒは、低抵抗値の５０ｋΩと仮定した。
（数１）
Ｉｂｉａｓ０＝Ｖｗ／（２×Ｒ）×１２７
＝２［Ｖ］／５０［ｋΩ］×１２７＝５．０８［ｍＡ］
（数２）
ＩＲ０＝０．０７５［ｍＡ］＋Ｉｂｉａｓ０＝５．１５５［ｍＡ］
可変抵抗型不揮発性メモリのデータ幅が８ビットで、各メモリセルに１ビットを記憶する場合において、図２３に例示するビット線ＢＬ２に接続する８メモリセル中の６メモリセルに同時に書き込み動作が実行される場合には、バンク選択トランジスタＲＢＳ０，１，２，４，５，７に対して、同時に、ＩＲ０と同じ電流値の電流が流れるために、その総電流値ＩＷは、以下の数３で表され、書き込み動作時の動作電流が大きくなることが分かる。
（数３）
ＩＷ＝５．１５５×６＝３０．９［ｍＡ］
上述のように、非特許文献１で提案されている書き込み方式を、ペロブスカイト構造をもつＰＣＭＯや、ＮｉＯ２、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２のような遷移金属酸化物を含む金属酸化物やカルコゲナイド化合物を材料にするＯＵＭ（オボニックメモリ）のような、電気的パルス印加にて抵抗値が変化する可変抵抗素子を可変抵抗型不揮発性メモリに採用すると、書き込み動作時の動作電流が大きくなる。
選択データ線に接続する非選択メモリセル数が多いことが、書き込み動作時の動作電流が大きくしている要因の１つであるため、１バンクを構成する列数を１２８から、例えば、３２に低減することが考えられる。１バンクが、８行×３２列構成の場合の、選択データ線当たりのバイアス電流Ｉｂｉａｓ０’、バンク選択トランジスタＲＢＳ０を流れる電流ＩＲ０’、総電流値ＩＷ’は、夫々、以下の数４〜数６で表されるように、大幅に抑制される。
（数４）
Ｉｂｉａｓ０’＝Ｖｗ／（２×Ｒ）×３１
＝２［Ｖ］／５０［ｋΩ］×３１＝１．２４［ｍＡ］
（数５）
ＩＲ０’＝０．０７５［ｍＡ］＋Ｉｂｉａｓ０’＝１．３１５［ｍＡ］
（数６）
ＩＷ’＝１．３１５×６＝７．８９［ｍＡ］
図２４に、１バンクが８行×３２列構成のメモリセルアレイを、データ線を階層化せずに行方向に４バンク設けた場合（同図（Ａ））と、１バンクが８行×１２８列構成を行方向に１バンク設けた場合（同図（Ｂ））の各レイアウト占有面積を、模式的に比較して示す。尚、図２４（Ａ）、（Ｂ）では、夫々、各バンクに隣接して、その両側に、データ線を駆動するドライバ、行アドレスデコーダ等の周辺回路（周辺回路１，２）を配置している。
図２４に示すように、同じ８×１２８ビット構成のメモリセルアレイを構成するのに、バンク毎に独立した４バンクで構成すると（図２４（Ａ））、書き込み動作時の動作電流は抑制されるものの、１バンク構成（図２４（Ｂ））に比べて周辺回路のレイアウト面積が増加して、メモリセルアレイ全体に占める割合が増加して、チップサイズが増加する結果となる。
特開２００３−２４９６２９号公報 Ｙ．Ｃｈｅｎ ほか、"Ａｎ Ａｃｃｅｓｓ−Ｔｒａｎｓｉｓｔｏｒ−Ｆｒｅｅ （０Ｔ／１Ｒ） Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＲＲＡＭ） Ｕｓｉｎｇ ａ Ｎｏｖｅｌ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ，Ｓｅｌｆ−Ｒｅｃｔｉｆｙｉｎｇ Ｃｈａｌｃｏｇｅｎｉｄｅ Ｄｅｖｉｃｅ"，ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｓｅｓｓｉｏｎ ３７．４，２００３年
上述のように、ＰＣＭＯ等の金属酸化物による可変抵抗素子をメモリセルに備えたクロスポイントタイプのメモリセルアレイの書き込み動作において、従来の１／２バイアス方式によるデータ線及びビット線への電圧印加を行うと、選択メモリセルに流れる書き込み電流以外に、書き込み電圧の２分の１のバイアス電圧の印加された非選択メモリセルにもバイアス電流が発生するため、メモリセルアレイの構成が大きい場合に、非選択メモリセル数が増大して、書き込み動作時にメモリセルアレイを流れる総電流が大きくなるという問題がある。
本発明は、上記問題点に鑑みてなされたものであり、その目的は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを備えたクロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、書き込み動作時の動作電流の低減を図る点にある。
上記目的を達成するための本発明に係る半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配列してなる半導体記憶装置であって、行方向に配列した前記各メモリセルアレイの前記各データ線に各別に対応して所定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、前記各メモリセルアレイにおいて、前記各主データ線が対応する前記データ線と夫々個別のデータ線選択トランジスタを介して接続し、前記各メモリセルアレイの前記データ線の本数が１回の書き込み動作において同時に書き込み対象となる前記メモリセルの最大数に等しい構成であり、前記メモリセルアレイの１つに対して１回の書き込み動作において１本の前記ビット線に接続する前記メモリセルを同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第１書き込み電圧が印加され、前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、前記データ線の内の前記選択データ線以外の非選択データ線に前記第１書き込み電圧と前記第２書き込み電圧の中間電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１書き込み電圧又は前記中間電圧が印加され、前記メモリセルアレイの１つに対して１回の読み出し動作において１本の前記ビット線に接続する前記メモリセルを読み出す場合に、読み出し対象の前記メモリセルアレイにおいて、全ての前記データ線に対して第１読み出し電圧が印加され、前記ビット線の内の読み出し対象の前記メモリセルに接続する１本の選択ビット線に第２読み出し電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１読み出し電圧が印加されることを第１の特徴とする。
上記第１の特徴の半導体記憶装置によれば、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなる所謂クロスポイント型のメモリセルアレイを備える半導体記憶装置において、データ線の駆動や選択のためのドライバ回路やデコーダ回路等の周辺回路に要する面積を増加させることなく、各メモリセルアレイを構成する列数を削減してメモリセルアレイサイズを縮小できる。この結果、１つのメモリセルアレイ内の書き込み対象のメモリセルに対して書き込み動作を行う場合に、書き込み対象のメモリセルアレイ内の書き込みには不十分なバイアス電圧が印加される非選択メモリセルの個数を削減できるため、バイアス電圧の印加によって当該非選択メモリセルを流れるバイアス電流の総和を低減できるため、書き込み動作によってメモリセルアレイ全体を流れる電流値を低減できる。
また、各メモリセルアレイを構成する行数（データ線の本数）が１回の書き込み動作において同時に書き込み対象となるメモリセルの最大数、つまり、１ビットメモリセルを想定した場合の書き込みデータ幅に等しいため、書き込み動作時において、書き込みデータ幅を超える非選択データ線が存在しないため、当該余分な非選択データ線に接続する非選択メモリセルを流れるバイアス電流を低減でき、更に、書き込み動作によってメモリセルアレイ全体を流れる電流値を低減できる。特に、従来の１／２バイアス方式以外の電圧印加方式、例えば、第１７または第１８の特徴の半導体記憶装置で採用する電圧印加方式を採用することで、バイアス電圧の印加される非選択メモリセルを、非選択データ線上に設定することで、非選択データ線の本数を低減することによる書き込み動作時のバイアス電流の総和を更に低減でき、書き込み動作によってメモリセルアレイ全体を流れる電流値を低減できる。
更に、上記第１の特徴の半導体記憶装置は、前記各メモリセルアレイの前記ビット線の本数が、前記データ線の本数と同数であることを第２の特徴とする。
上記第２の特徴の半導体記憶装置によれば、同じメモリセルアレイサイズにおいて、データ線とビット線を合わせた総延長を最短化でき、書き込み動作時及び読み出し動作時における電気的特性の改善が図れる。更に、メモリセルアレイ内で、書き込みデータまたは読み出しデータを行方向または列方向の何れにも構成することが可能となる。
更に、上記第１または第２の特徴の半導体記憶装置は、前記各主データ線に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側に分散して配置されていることを第３の特徴とする。
更に、上記第３の特徴の半導体記憶装置は、前記各主データ線の内の奇数番目に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側の一方に配置され、前記各主データ線の内の偶数番目に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側の他方に配置されていることを第４の特徴とする。
上記第３または第４の特徴の半導体記憶装置によれば、各主データ線に所定のデータ線電圧を供給するためのドライバ回路やデコーダ回路等の周辺回路を、主データ線の配線間隔に制約されずに配置できるため、当該周辺回路の占有面積の適正化が図れる。
更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイを行方向と列方向に夫々複数配列してなり、列方向に配列した前記各メモリセルアレイの前記各ビット線に各別に対応して所定のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、前記各メモリセルアレイにおいて、前記各主ビット線が対応する前記ビット線と夫々個別のビット線選択トランジスタを介して接続していることを第５の特徴とする。
上記第５の特徴の半導体記憶装置によれば、メモリセルアレイを更に列方向にも複数配列しているため、メモリセルアレイのデータ線の本数を１回の書き込み動作において同時に書き込み対象となるメモリセルの最大数に制限しても、メモリセルアレイ全体でのデータ線の本数を拡張でき、書き込み動作時の電流を抑制しつつ、容易に大容量化が図れる。
更に、上記第５の特徴の半導体記憶装置は、前記各メモリセルアレイの前記ビット線の本数と前記データ線の本数が同数である場合に、書き込み動作時の前記各データ線及び前記各ビット線を流れる電流の最大電流が、前記データ線を流れる電流である場合には、前記データ線選択トランジスタの電流駆動能力を前記ビット線選択トランジスタより大きく設定してあり、前記最大電流が、前記ビット線を流れる電流である場合には、前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより大きく設定してあることを第６の特徴とする。
上記第６の特徴の半導体記憶装置によれば、各データ線及び各ビット線を流れる電流の大小に応じて、データ線選択トランジスタ及びビット線選択トランジスタの電流駆動能力を適正に設定できるため、メモリセルが電気的ストレスの印加により電気抵抗が変化する可変抵抗素子からなる場合において、各メモリセルアレイを、書き込み動作時に書き込み対象のメモリセルに必要な書き込み電流を供給可能に構成できる。
更に、上記第５の特徴の半導体記憶装置は、前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより大きく設定してあることを第７の特徴とする。
上記第７の特徴の半導体記憶装置によれば、メモリセルが電気的ストレスの印加により電気抵抗が変化する可変抵抗素子からなる場合において、ビット線選択トランジスタの電流駆動能力をデータ線選択トランジスタより大きくすることで、書き込み対象のメモリセルが同じビット線上に多数配列するように選択でき、書き込み動作時に選択された複数のメモリセルに必要な書き込み電流を供給可能となる。
更に、上記第６または第７の特徴の半導体記憶装置は、前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ群の少なくとも一部が、前記メモリセルアレイの領域内の前記メモリセルアレイより下側に配置されていることを第８の特徴とする。
更に、上記第８の特徴の半導体記憶装置は、前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより小さい方のトランジスタ群が占有する領域の少なくとも一部が、前記メモリセルアレイの領域外に配置されていることを第９の特徴とする。
上記第８または第９の特徴の半導体記憶装置によれば、データ線選択トランジスタとビット線選択トランジスタの内の電流駆動能力がより大きい方、つまり、トランジスタサイズの大きい方のトランジスタ群を積極的に、メモリセルアレイの領域内のメモリセルアレイより下側に配置することで、メモリセルアレイの領域外に配置されるデータ線選択トランジスタとビット線選択トランジスタの占有面積を最小限に抑制でき、チップサイズの削減に貢献できる。尚、本発明において、メモリセルアレイより下側とは、半導体記憶装置の製造プロセスの工程順序を基準として決定され、例えば、所定の基板上にメモリセルアレイが形成される場合は、当該基板側がメモリセルアレイより下側となる。
更に、上記第６〜第９の何れかの特徴の半導体記憶装置は、電流駆動能力がより小さい方の前記データ線選択トランジスタまたは前記ビット線選択トランジスタが、前記メモリセルアレイの領域外の前記メモリセルアレイを挟んで対向する２つの領域に、前記データ線または前記ビット線を基準に２分されて配置されていることを第１０の特徴とする。
上記第１０の特徴の半導体記憶装置によれば、データ線選択トランジスタまたはビット線選択トランジスタをメモリセルアレイの領域外に配置する場合に、データ線或いはビット線の配線ピッチの制約を受けずに当該トランジスタの配置が行えるため、当該トランジスタの効率的な配置が可能となる。
更に、上記第５〜第１０の何れかの特徴の半導体記憶装置は、前記各主ビット線に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモリセルアレイに対して列方向の両外側に分散して配置されていることを第１１の特徴とする。
更に、上記第１１の特徴の半導体記憶装置は、前記各主ビット線の内の奇数番目に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモリセルアレイに対して列方向の両外側の一方に配置され、前記各主ビット線の内の偶数番目に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモリセルアレイに対して列方向の両外側の他方に配置されていることを第１２の特徴とする。
上記第１１または第１２の特徴の半導体記憶装置によれば、各主ビット線に所定のビット線電圧を供給するためのドライバ回路やデコーダ回路等の周辺回路を、主ビット線の配線間隔に制約されずに配置できるため、当該周辺回路の占有面積の適正化が図れる。
更に、上記第５〜第１２の何れかの特徴の半導体記憶装置は、読み出し動作時における前記データ線選択トランジスタの電流駆動能力を前記ビット線選択トランジスタより大きく設定してあり、前記メモリセルアレイの１つに対する読み出し動作時において、前記データ線の全数に前記データ線選択トランジスタを介して同じ読み出し電圧が印加され、前記データ線側からデータの読み出しが行われることを第１３の特徴とする。
更に、上記第５〜第１２の何れかの特徴の半導体記憶装置は、読み出し動作時における前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより大きく設定してあり、前記メモリセルアレイの１つに対する読み出し動作時において、前記ビット線の全数に前記ビット線選択トランジスタを介して同じ読み出し電圧が印加され、前記ビット線側からデータの読み出しが行われることを第１４の特徴とする。
上記第１３または第１４の特徴の半導体記憶装置によれば、データの読み出しを行う側のデータ線選択トランジスタまたはビット線選択トランジスタの電流駆動能力を他方に対して大きく設定することで、クロスポイント型のメモリセルアレイに特有の読み出し動作時において非選択メモリセルを介して発生するリーク電流を低減することができ、読み出し動作マージンを大きくでき、読み出し動作の安定化、高速化を図ることができる。
更に、上記第１３または１４の特徴の半導体記憶装置は、前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ群の少なくとも一部が、前記メモリセルアレイの領域内の前記メモリセルアレイより下側に配置されていることを第１５の特徴とする。
更に、上記第１５の特徴の半導体記憶装置は、前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより小さい方のトランジスタ群が占有する領域の少なくとも一部が、前記メモリセルアレイの領域外に配置されていることを第１６の特徴とする。
上記第１５または第１６の特徴の半導体記憶装置によれば、データ線選択トランジスタとビット線選択トランジスタの内の電流駆動能力がより大きい方、つまり、トランジスタサイズの大きい方のトランジスタ群を積極的に、メモリセルアレイの領域内のメモリセルアレイより下側に配置することで、メモリセルアレイの領域外に配置されるデータ線選択トランジスタとビット線選択トランジスタの占有面積を最小限に抑制でき、チップサイズの削減に貢献できる。
更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する全ての前記メモリセルを同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、前記データ線の全数に第１書き込み電圧が印加され、前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１書き込み電圧が印加されることを第１７の特徴とする。
上記第１７の特徴の半導体記憶装置によれば、１本のビット線に接続する全てのメモリセルを同時に書き込む場合に、非選択メモリセルに不要なバイアス電流が流れず、書き込み動作時に流れる電流を最小化できる。
更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する前記メモリセルの半数以上を同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第１書き込み電圧が印加され、前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、前記データ線の内の前記選択データ線以外の非選択データ線に前記第１書き込み電圧と前記第２書き込み電圧の中間電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１書き込み電圧が印加されることを第１８の特徴とする。
上記第１８の特徴の半導体記憶装置によれば、１本のビット線に接続する全メモリセルの半数以上を同時に書き込む場合に、同時に書き込まれないメモリセルに接続する非選択データ線が、書き込み対象のメモリセルアレイの全データ線の半数以下となり、更に、当該非選択データ線に接続する非選択メモリセルにのみバイアス電流が流れるように、各データ及び各ビット線に電圧印加されるため、非選択メモリセルに流れるバイアス電流の合計を従来の１／２バイアス方式に比べて低減でき、書き込み動作時に流れる電流を抑制できる。
更に、上記第１〜第１７の何れかの特徴の半導体記憶装置は、前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する前記メモリセルの半数以下を同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第１書き込み電圧が印加され、前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、前記データ線の内の前記選択データ線以外の非選択データ線に前記第１書き込み電圧と前記第２書き込み電圧の中間電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記中間電圧が印加されることを第１９の特徴とする。
上記第１９の特徴の半導体記憶装置によれば、１本のビット線に接続する全メモリセルの半数以下を同時に書き込む場合に、同時に書き込むメモリセルに接続する選択データ線が、書き込み対象のメモリセルアレイの全データ線の半数以下となり、更に、当該選択データ線に接続する非選択メモリセルと選択メモリセルと同じビット線上の非選択メモリセルにのみバイアス電流が流れるように、各データ及び各ビット線に電圧印加されるため、非選択メモリセルに流れるバイアス電流の合計を、従来の１／２バイアス方式で１本のビット線に接続する全メモリセルの半数を同時に書き込む場合に流れる電流以下に低減でき、書き込み動作時に流れる電流を抑制できる。つまり、従来の１／２バイアス方式では、１本のビット線に接続する全メモリセルの内の同時に書き込むメモリセル数が増えるに従い、バイアス電流の流れる非選択メモリセルも増加するので、従来の１／２バイアス方式を１本のビット線に接続する全メモリセルの半数以下を同時に書き込む場合に制限することで、書き込み動作時に流れる電流を抑制できるようになる。
更に、上記何れかの特徴の半導体記憶装置は、前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する全ての前記メモリセルを同時にリセットする場合に、リセット対象の前記メモリセルアレイにおいて、前記データ線の全数に第１リセット電圧が印加され、前記ビット線の内のリセット対象の前記メモリセルに接続する１本の選択ビット線に第２リセット電圧が印加され、前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１リセット電圧が印加されることを第２０の特徴とする。
上記第２０の特徴の半導体記憶装置によれば、１本のビット線に接続する全てのメモリセルを同時にリセット場合に、非選択メモリセルに不要なバイアス電流が流れず、リセット動作時に流れる電流を最小化できる。
本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施の形態について、図面に基づいて説明する。
〈第１実施形態〉
図１に、マルチバンク方式を採用したクロスポイントメモリである本発明装置のメモリセルアレイのブロック構成を示す。各バンクＢＫｋ（ｋ＝０〜３）は、図２に示すように、クロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数アレイ状に配列し、行方向に延伸する複数のデータ線ＤＬｉと列方向に延伸する複数のビット線ＢＬｊを備え、同一行のメモリセルの夫々が、可変抵抗素子の一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、可変抵抗素子の他端側を共通のビット線に接続して構成されている。尚、図１中、各バンクＢＫｋのデータ線ＤＬｉとビット線ＢＬｊは破線で簡略的に表示し、メモリセルの表示は省略している。更に、クロスポイントタイプのメモリセルアレイ構造のバンクが、行方向及び列方向にマトリクス状に夫々複数配列して、マルチバンク方式のメモリセルアレイが形成されている。図１では、説明の簡単のため、各バンクＢＫｋは、２行×２列のマトリクス状に配列したものを例示しているが、バンクの配列構成は、２行×２列に限定されるものではない。また、図２は、図１における１つのバンクにおけるメモリセルアレイ構成を具体的に示しており、説明の簡単のため、各バンクＢＫｋは、一例として、８行×８列のアレイサイズで構成されており、この場合、データ線ＤＬｉは８本で、ビット線ＢＬｊは８本である。尚、データ線ＤＬｉのｉはデータ線番号で、ビット線ＢＬｊのｊはビット線番号で、本実施形態では夫々０〜７の数字である。
本実施形態のマルチバンク方式では、同一行に配置された各バンクに接続する主データ線ＧＤＬｉの本数は、各バンクのデータ線ＤＬｉの本数（８本）と同数で、図１に示す例では、８本である。また、同一列に配置された各バンクに対する主ビット線ＧＢＬｊの本数は、各バンクのビット線ＢＬｊの本数（８本）と同数で、図１に示す例では、８本である。尚、主データ線ＧＤＬｉのｉは主データ線番号で、データ線ＤＬｉのデータ線番号ｉと対応し、主ビット線ＧＢＬｊのｊは主ビット線番号で、ビット線ＢＬｊのビット線番号ｊと対応する。
また、図１に示すように、各バンクＢＫｋ（ｋ＝０〜３）において、各主データ線ＧＤＬｉと各データ線ＤＬｉは、行側のバンク選択トランジスタに相当するデータ線選択トランジスタＴＤｉｋを介して各別に接続し、各主ビット線ＧＢＬｊと各ビット線ＢＬｊは、列側のバンク選択トランジスタに相当するビット線選択トランジスタＴＢｊｋを介して各別に接続する。具体的には、バンクＢＫ０を例に説明すると、主データ線ＧＤＬｉ（ｉ＝０〜７）は、各別に、対応するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）を介してデータ線ＤＬｉ（ｉ＝０〜７）に接続する。また、主ビット線ＧＢＬｊ（０〜７）は、各別に、対応するビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）を介してビット線ＢＬｊ（ｊ＝０〜７）に接続する。他のバンクＢＫ１〜ＢＫ３についても同様である。
更に、各主データ線ＧＤＬｉには、夫々を個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ１０が接続し、各主ビット線ＧＢＬｊには、夫々を個別に駆動し、所定のビット線電圧を供給するビット線ドライバ２０が接続している。
データ線選択トランジスタＴＤｉｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、各主データ線ＧＤＬｉを対応するデータ線ＤＬｉに接続する機能を兼ね備えている。同様に、ビット線選択トランジスタＴＢｊｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、各主ビット線ＧＢＬｊを対応するビット線ＢＬｊに接続する機能を兼ね備えている。また、データ線選択トランジスタＴＤｉｋ（ｉ＝０〜７）とビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７）の各ゲートには、バンク選択線ＳＤｋが入力している。バンク選択線ＳＤｋは、バンクＢＫｋ毎に個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。
尚、本実施形態においては、偶数番目のデータ線ＤＬｉに対応するデータ線選択トランジスタＴＤｉｋ（ｉ＝０，２，４，６）と奇数番目のデータ線ＤＬｉに対応するデータ線選択トランジスタＴＤｉｋ（ｉ＝１，３，５，７）が、行方向に２分して配置されており、また、偶数番目のビット線ＢＬｊに対応するビット線選択トランジスタＴＢｊｋ（ｊ＝０，２，４，６）と奇数番目のビット線ＢＬｊに対応するビット線選択トランジスタＴＢｊｋ（ｊ＝１，３，５，７）が、列方向に２分して配置されている。尚、図１及び図２に示すデータ線選択トランジスタＴＤｉｋとビット線選択トランジスタＴＢｊｋは、電気的な接続関係を示す等価回路であり、実際の回路レイアウトに対応するものではない。
次に、図３〜図８を参照して、本発明装置のバンクＢＫ０の書き込み動作及びリセット動作について説明する。尚、他のバンクＢＫ１〜ＢＫ３についても同様であるので、重複する説明は割愛する。また、図３〜図８は、図２に示すメモリセルアレイに対して、データ線選択トランジスタＴＤｉｋ及びビット線選択トランジスタＴＢｊｋの記載を省略している。
本実施形態では、書き込みデータのデータ幅を８ビット、各メモリセルが１ビットを記憶する２値メモリセルの場合を想定する。ここで、データ幅は、同時に書き込み対象となるメモリセルの最大数「８」と等しい。また、８ビットデータの各ビットは、リセット状態を「０」、書き込み状態を「１」に割り付けた場合、書き込みデータの内のビット「１」に対応するメモリセルだけが書き込み対象となる。尚、リセット状態と書き込み状態に対する０／１の対応付けは、逆にしても構わない。以下、書き込み状態を「１」として説明する。
図３に、８ビットデータ“１１１１１１１１”をビット線ＢＬ２に接続する同一列の８つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合の各データ線ＤＬｉ（ｉ＝０〜７）及び各ビット線ＢＬｊ（ｊ＝０〜７）への印加電圧を示す。図３に示す例では、全てのデータ線ＤＬｉ（ｉ＝０〜７）が選択データ線となり、ビット線ＢＬ２が選択ビット線となる。また、図３中、書き込み対象メモリセルを○印で囲んで、書き込み対象でない非選択メモリセルと区別する。図３に示すように、全てのデータ線ＤＬｉ（ｉ＝０〜７）に書き込み電圧Ｖｗ（第１書き込み電圧に相当）が、選択ビット線ＢＬ２に０［Ｖ］（第２書き込み電圧に相当）が、選択ビット線ＢＬ２以外の非選択ビット線ＢＬｊ（ｊ≠２）に書き込み電圧Ｖｗ（第１書き込み電圧に相当）が、夫々同時に印加される。
以上の結果、ビット線ＢＬ２に接続する同一列の○印で囲んだ８つの選択メモリセルだけに書き込み電圧Ｖｗが印加され、当該メモリセルの書き込みが実行される。また、本実施形態では、非選択メモリセルの両端には、同電圧の書き込み電圧Ｖｗが夫々印加されるため、非選択メモリセルに印加されるバイアス電圧は０［Ｖ］となり、バイアス電流が流れない。図３に示す例では、選択メモリセルだけに書き込み電流（実線の矢印で示す）が流れる。
これに対して、同じ８ビットデータ“１１１１１１１１”をビット線ＢＬ２に接続する同一列の８つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合に、従来の１／２バイアス方式で各データ線ＤＬｉ（ｉ＝０〜７）及び各ビット線ＢＬｊ（ｊ＝０〜７）へ電圧印加する場合を、図４に示す。図４に示すように、全てのデータ線ＤＬｉ（ｉ＝０〜７）に書き込み電圧Ｖｗが、選択ビット線ＢＬ２に０［Ｖ］（第２書き込み電圧）が、選択ビット線ＢＬ２以外の非選択ビット線ＢＬｊ（ｊ≠２）に書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２が、夫々同時に印加される。この結果、５６個全ての非選択メモリセルにバイアス電圧Ｖｗ／２（＝Ｖｗ−Ｖｗ／２）が印加され、各非選択メモリセルに当該バイアス電圧に応じたバイアス電流（破線の矢印で示す）が流れ、その５６倍の総バイアス電流が、図３に示す場合の書き込み動作時の動作電流に比べて増加する。つまり、図３に示す電圧印加方法により、バイアス電流の発生を阻止でき、書き込み動作時の動作電流の低減が図れる。
次に、８ビット中、「１」が半数以上のケースの書き込み動作について説明する。図５に、８ビットデータ“１０１１０１１１”（８ビット中、１が半数以上のケースの一例）をビット線ＢＬ２に接続する同一列の８つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合の各データ線ＤＬｉ（ｉ＝０〜７）及び各ビット線ＢＬｊ（ｊ＝０〜７）への印加電圧を示す。８ビットデータの下位ビットから上位ビットの順に、データ線ＤＬ０〜ＤＬ７が対応している。図５に示す例では、データ線ＤＬｉ（ｉ＝０，１，２，４，５，７）が選択データ線となり、ビット線ＢＬ２が選択ビット線となる。また、図５中、書き込み対象メモリセルを○印で囲んで、書き込み対象でない非選択メモリセルと区別する。図５に示すように、選択データ線ＤＬｉ（ｉ＝０，１，２，４，５，７）に書き込み電圧Ｖｗ（第１書き込み電圧に相当）が、選択ビット線ＢＬ２に０［Ｖ］（第２書き込み電圧に相当）が、非選択データ線ＤＬｉ（ｉ＝３，６）に書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２（第１書き込み電圧と第２書き込み電圧の中間電圧に相当）が、選択ビット線ＢＬ２以外の非選択ビット線ＢＬｊ（ｊ≠２）に書き込み電圧Ｖｗ（第１書き込み電圧に相当）が、夫々同時に印加される。
以上の結果、ビット線ＢＬ２に接続する同一列の○印で囲んだ６つの選択メモリセルだけに書き込み電圧Ｖｗが印加され、当該メモリセルの書き込みが実行される。また、非選択データ線ＤＬｉ（ｉ＝３，６）に接続する◇印で囲んだ各８個の非選択メモリセルにバイアス電圧Ｖｗ／２（＝Ｖｗ−Ｖｗ／２）が印加され、各非選択メモリセルに対する書き込みは行われないが、各非選択メモリセルに当該バイアス電圧に応じたバイアス電流（破線の矢印で示す）が流れ、その１６倍の総バイアス電流が、選択メモリセルを流れる書き込み電流（実線の矢印で示す）とともに流れる。
これに対して、同じ８ビットデータ“１０１１０１１１”をビット線ＢＬ２に接続する同一列の８つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合に、従来の１／２バイアス方式で各データ線ＤＬｉ（ｉ＝０〜７）及び各ビット線ＢＬｊ（ｊ＝０〜７）へ電圧印加する場合を、図６に示す。図６に示すように、選択データ線ＤＬｉ（ｉ＝０，１，２，４，５，７）に書き込み電圧Ｖｗが、選択ビット線ＢＬ２に０［Ｖ］が、非選択データ線ＤＬｉ（ｉ＝３，６）に書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２が、選択ビット線ＢＬ２以外の非選択ビット線ＢＬｊ（ｊ≠２）に書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２が、夫々同時に印加される。この結果、図６中、◇印で囲んだ４４個の非選択メモリセルにバイアス電圧Ｖｗ／２（＝Ｖｗ−Ｖｗ／２）が印加され、各非選択メモリセルに当該バイアス電圧に応じたバイアス電流（破線の矢印で示す）が流れ、その４４倍の総バイアス電流が流れる。この総バイアス電流は、図５に示す場合の総バイアス電流（１つの非選択メモリセルを流れる単位バイアス電流の１６倍）に比べて、単位バイアス電流の４４倍と増加している。この結果、本実施形態では、同じ８ビットデータ“１０１１０１１１”の書き込み動作において、従来の１／２バイアス方式に比べて、総バイアス電流が、単位バイアス電流の２８倍に相当する電流分低減されることになり、書き込み動作の低電流化が実現する。
次に、８ビット中、「１」が半数以下のケースの書き込み動作について説明する。図７に、８ビットデータ“１００１００００”（８ビット中、１が半数以下のケースの一例）をビット線ＢＬ２に接続する同一列の８つのメモリセルを書き込み対象メモリセルとして書き込み動作する場合の各データ線ＤＬｉ（ｉ＝０〜７）及び各ビット線ＢＬｊ（ｊ＝０〜７）への印加電圧を示す。８ビットデータの下位ビットから上位ビットの順に、データ線ＤＬ０〜ＤＬ７が対応している。図７に示す例では、データ線ＤＬｉ（ｉ＝４，７）が選択データ線となり、ビット線ＢＬ２が選択ビット線となる。また、図７中、書き込み対象メモリセルを○印で囲んで、書き込み対象でない非選択メモリセルと区別する。図７に示すように、選択データ線ＤＬｉ（ｉ＝４，７）に書き込み電圧Ｖｗ（第１書き込み電圧に相当）が、選択ビット線ＢＬ２に０［Ｖ］（第２書き込み電圧に相当）が、非選択データ線ＤＬｉ（ｉ＝０，１，２，３，５，６）に書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２（第１書き込み電圧と第２書き込み電圧の中間電圧に相当）が、選択ビット線ＢＬ２以外の非選択ビット線ＢＬｊ（ｊ≠２）に書き込み電圧Ｖｗの２分の１の中間電圧Ｖｗ／２（第１書き込み電圧と第２書き込み電圧の中間電圧に相当）が、夫々同時に印加される。
以上の結果、ビット線ＢＬ２に接続する同一列の○印で囲んだ２つの選択メモリセルだけに書き込み電圧Ｖｗが印加され、当該メモリセルの書き込みが実行される。また、選択データ線ＤＬｉ（ｉ＝４，７）に接続する◇印で囲んだ各７個の非選択メモリセルと、選択ビット線ＢＬ２に接続する◇印で囲んだ６個の非選択メモリセルの合計２０個の非選択メモリセルにバイアス電圧Ｖｗ／２（＝Ｖｗ−Ｖｗ／２）が印加され、各非選択メモリセルに対する書き込みは行われないが、各非選択メモリセルに当該バイアス電圧に応じたバイアス電流（破線の矢印で示す）が流れ、その２０倍の総バイアス電流が、選択メモリセルを流れる書き込み電流（実線の矢印で示す）とともに流れる。
尚、図７に示す電圧印加方法は、従来の１／２バイアス方式と全く同じである。従来の１／２バイアス方式の場合、選択データ線に接続する非選択メモリセルにバイアス電流が流れるため、書き込みデータ中の「１」の数が多いほど、バイアス電流が流れる非選択メモリセル数が増えて、総バイアス電流が増加する結果となる。一方、図３に示す電圧印加方法では、非選択データ線に接続する非選択メモリセルにバイアス電流が流れるため、書き込みデータ中の「１」の数が少ないほど、バイアス電流が流れる非選択メモリセル数が増えて、総バイアス電流が増加する結果となる。従って、８ビット中、「１」が半数以下のケースの書き込み動作については、従来の１／２バイアス方式を採用することで、つまり、書き込みデータ中の「１」の数が半数以上か以下かで、電圧印加方法（具体的には、非選択ビット線の印加電圧）を切り替えることにより、総バイアス電流の増加を抑制することができる。尚、書き込みデータ中の「１」の数が半数の場合は、図３に示す電圧印加方法と従来の１／２バイアス方式で総バイアス電流が同じになるので、何れの電圧印加方法を採用してもよい。
次に、図８を参照して、本発明装置のバンクＢＫ０のリセット動作について説明する。 図８に、ビット線ＢＬ２に接続する同一列の８つのメモリセルをリセット対象メモリセルとして８ビットデータ“００００００００”にリセット動作する場合の各データ線ＤＬｉ（ｉ＝０〜７）及び各ビット線ＢＬｊ（ｊ＝０〜７）への印加電圧を示す。図８に示す例では、全てのデータ線ＤＬｉ（ｉ＝０〜７）が選択データ線となり、ビット線ＢＬ２が選択ビット線となる。また、図８中、書き込み対象メモリセルを○印で囲んで、書き込み対象でない非選択メモリセルと区別する。図８に示すように、全てのデータ線ＤＬｉ（ｉ＝０〜７）に０［Ｖ］（第１リセット電圧に相当）が、選択ビット線ＢＬ２にリセット電圧Ｖｅ（第２リセット電圧に相当）が、選択ビット線ＢＬ２以外の非選択ビット線ＢＬｊ（ｊ≠２）に０［Ｖ］（第１リセット電圧に相当）が、夫々同時に印加される。
以上の結果、ビット線ＢＬ２に接続する同一列の○印で囲んだ８つの選択メモリセルだけにリセットＶｅが書き込み電圧Ｖｗの印加とは逆方向に印加され、当該メモリセルのリセットが実行される。また、本実施形態では、非選択メモリセルの両端には、同電圧のリセット電圧Ｖｅが夫々印加されるため、非選択メモリセルに印加されるバイアス電圧は０［Ｖ］となり、バイアス電流が流れない。図８に示す例では、選択メモリセルだけにリセット電流（実線の矢印で示す）が流れる。
リセット動作時においても、８ビットデータ“１１１１１１１１”の書き込み動作時と同様に、図８に示す電圧印加方法により、従来の１／２バイアス方式では発生するバイアス電流の発生を阻止でき、書き込み動作時の動作電流の低減が図れる。
次に、本発明装置のメモリセルアレイのレイアウト構成について説明する。尚、以下の説明においても、８行×８列のアレイサイズを想定する。
本実施形態では、書き込みデータに対応するメモリセルが同一ビット線に接続する構成であるため、書き込み対象の選択メモリセルを流れる書き込み電流は、最大８つの選択メモリセル分の書き込み電流が、１本の選択ビット線ＢＬｊに集中して、ビット線選択トランジスタＴＢｊｋを介して、対応する選択された主ビット線ＧＢＬｊに流れる。これに対して、選択データ線ＤＬｉには、各選択データ線ＤＬｉに接続する１つの選択メモリセルを流れる書き込み電流だけが流れる。非選択メモリセルを流れるバイアス電流については、選択データ線または非選択データ線ＤＬｉに、最大８つの非選択メモリセル分のバイアス電流が流れるが、選択メモリセルに印加される書き込み電圧は、バイアス電流が流れる非選択メモリセルに印加されるバイアス電圧の２倍になるため、選択ビット線を流れる電流の方が、データ線を流れる電流より大きくなる。従って、選択メモリセルに十分な書き込み電流を供給するためには、ビット線選択トランジスタＴＢｊｋの電流供給能力、つまり、トランジスタサイズを、データ線選択トランジスタＴＤｉｋの電流供給能力、つまり、トランジスタサイズより大きく、例えば、２倍程度に設定する。
図９に、図１に示す各バンクＢＫｋ（ｋ＝０〜３）における、メモリセルアレイ領域（メモリセルがマトリクス状に配列している領域）Ａｍと、偶数番目と奇数番目のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２と、偶数番目と奇数番目のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２の関係を示している。本実施形態では、ビット線選択トランジスタＴＢｊｋのトランジスタサイズが、データ線選択トランジスタＴＤｉｋのトランジスタサイズより大きく設定されているため、ビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２をメモリセルアレイ領域Ａｍの下側に配置している。回路レイアウト上、占有面積の大きくなるビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２をメモリセルアレイ領域Ａｍと重ねて３次元的に構成することで、各バンクＢＫｋのレイアウト面積を小さくできる。この場合、トランジスタサイズの小さい方のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２は、メモリセルアレイ領域Ａｍに対して行方向の両側に隣接する領域に配置する。
図１０は、更に、ビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２における各ビット線選択トランジスタＴＢｊｋのトランジスタ単位での配置個所、及び、データ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２における各データ線選択トランジスタＴＤｉｋのトランジスタ単位での配置個所の一例を示すものである。
次に、８行×８列のアレイサイズのメモリセルアレイ領域Ａｍの領域内に、８つのビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７）が、４つずつ列方向に２分して収容可能である点につき簡単に説明する。
１つのメモリセルの書き込み動作或いはリセット動作に対して、約７５μＡの電流が必要であるとすると、８行×８列のアレイサイズでは、１本の選択ビット線に流れる書き込み電流は、その８倍の０．６ｍＡとなる。一般的なＣＭＯＳ半導体製造プロセスで作製されるＮＭＯＳトランジスタの電流供給能力として０．６ｍＡを実現するには、最小加工寸法Ｆが０．１３μｍの半導体製造プロセスを使用した場合に約１μｍのゲート幅が必要となる。当該ゲート幅は、最小加工寸法Ｆの約７．６９倍（約７．６９Ｆ）に相当する。ところで、データ線ＤＬｉ及びビット線ＢＬｊの線幅及び配線スペースは夫々最小加工寸法Ｆとなるので、メモリセルアレイ領域Ａｍの大きさは１６Ｆ×１６Ｆとなり、メモリセルアレイ領域Ａｍの列方向の長さ１６Ｆに対して、２つのビット線選択トランジスタＴＢｊｋが列方向に並んで配置可能となる。尚、各ビット線選択トランジスタＴＢｊｋは、ゲート長方向に４Ｆ間隔で配置される。
次に、データ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２に要する面積について考察する。データ線ＤＬｉの最大電流は、書き込み電圧の２分の１のバイアス電圧を印加された７つの非選択メモリセルを流れるバイアス電流と、書き込み電圧の印加された１つの選択メモリセルを流れる書き込み電流の合計である。バイアス電圧を２Ｖ、非選択メモリセルの各抵抗値Ｒを低抵抗値の５０ｋΩと仮定した場合、非選択メモリセル当たりのバイアス電流が４０μＡであるので、データ線ＤＬｉの最大電流Ｉｄｌは、以下の数７で表されるように、０．３５５ｍＡとなる。
（数７）
Ｉｄｌ＝０．０４×７＋０．０７５＝０．３５５［ｍＡ］
一般的なＣＭＯＳ半導体製造プロセスで作製されるＮＭＯＳトランジスタの電流供給能力として０．３５５ｍＡを実現するには、最小加工寸法Ｆが０．１３μｍの半導体製造プロセスを使用した場合に約０．６μｍのゲート幅が必要となる。当該ゲート幅は、最小加工寸法Ｆの約４．６倍（約４．６Ｆ）に相当する。尚、各データ線選択トランジスタＴＤｉｋは、ゲート長方向に４Ｆ間隔で配置される。
次に、メモリセルアレイのアレイサイズが１６行×１６列の場合でも、８行×８列のアレイサイズの場合と同様に、メモリセルアレイ領域Ａｍの領域内に、１６個のビット線選択トランジスタＴＢｊｋ（ｊ＝０〜１５）が、８つずつ列方向に２分して収容可能である点につき簡単に説明する。
１つのメモリセルの書き込み動作或いはリセット動作に対して、約７５μＡの電流が必要であるとすると、１６行×１６列のアレイサイズでは、１本の選択ビット線に流れる書き込み電流は、その１６倍の１．２ｍＡとなる。一般的なＣＭＯＳ半導体製造プロセスで作製されるＮＭＯＳトランジスタの電流供給能力として１．２ｍＡを実現するには、最小加工寸法Ｆが０．１３μｍの半導体製造プロセスを使用した場合に約２μｍのゲート幅が必要となる。当該ゲート幅は、最小加工寸法Ｆの約１５．３８倍（約１５．３８Ｆ）に相当する。ところで、データ線ＤＬｉ及びビット線ＢＬｊの線幅及び配線スペースは夫々最小加工寸法Ｆとなるので、メモリセルアレイ領域Ａｍの大きさは３２Ｆ×３２Ｆとなり、メモリセルアレイ領域Ａｍの列方向の長さ３２Ｆに対して、２つのビット線選択トランジスタＴＢｊｋが列方向に並んで配置可能となる。尚、各ビット線選択トランジスタＴＢｊｋは、ゲート長方向に４Ｆ間隔で配置される。
次に、データ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２に要する面積について考察する。データ線ＤＬｉの最大電流は、書き込み電圧の２分の１のバイアス電圧を印加された１５個の非選択メモリセルを流れるバイアス電流と、書き込み電圧の印加された１つの選択メモリセルを流れる書き込み電流の合計である。バイアス電圧を２Ｖ、非選択メモリセルの各抵抗値Ｒを低抵抗値の５０ｋΩと仮定した場合、非選択メモリセル当たりのバイアス電流が４０μＡであるので、データ線ＤＬｉの最大電流Ｉｄｌ’は、以下の数８で表されるように、０．６７５ｍＡとなる。
（数８）
Ｉｄｌ’＝０．０４×１５＋０．０７５＝０．６７５［ｍＡ］
一般的なＣＭＯＳ半導体製造プロセスで作製されるＮＭＯＳトランジスタの電流供給能力として０．６７５ｍＡを実現するには、最小加工寸法Ｆが０．１３μｍの半導体製造プロセスを使用した場合に約１．１３μｍのゲート幅が必要となる。当該ゲート幅は、最小加工寸法Ｆの約８．７倍（約８．７Ｆ）に相当する。尚、各データ線選択トランジスタＴＤｉｋは、ゲート長方向に４Ｆ間隔で配置される。
図１１に、１６行×１６列構成の各バンクＢＫｋ（ｋ＝０〜３）における、メモリセルアレイ領域Ａｍと、偶数番目と奇数番目のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２と、偶数番目と奇数番目のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２の関係を示す。また、図１２に、ビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２における各ビット線選択トランジスタＴＢｊｋ（ｊ＝０〜１５）のトランジスタ単位での配置個所、及び、データ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２における各データ線選択トランジスタＴＤｉｋ（ｉ＝０〜１５）のトランジスタ単位での配置個所の一例を示す。
同様に、各バンクのメモリセルアレイ構成が、３２行×３２列、或いは、６４行×６４列であっても、電流駆動能力の大きい方の偶数番目と奇数番目のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２をメモリセルアレイ領域Ａｍの領域内の下側に配置し、電流駆動能力の小さい方の偶数番目と奇数番目のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２を、メモリセルアレイ領域Ａｍに対して行方向の両側に隣接する領域に配置するレイアウト構成は、同じである。
ところで、上述の説明において、ビット線選択トランジスタＴＢｊｋのゲート幅、データ線選択トランジスタＴＤｉｋのゲート幅の算出において、０．１３μｍの半導体製造プロセス技術を想定したが、更に新しい半導体製造プロセス技術を使用した場合には、金属化合物を材料にして作製された可変抵抗素子の書き込み電流（リセット電流）がより低減されることが予想され、この結果、トランジスタサイズが縮小され、電流供給能力を必要とする方のビット線選択トランジスタＴＢｊｋをメモリセルアレイ領域Ａｍの領域内の下側に配置することがより一層可能となる。
次に、マルチバンク方式を採用したメモリセルアレイのブロック構成に対して、更に大容量化を図ったブロック構成について、図１３及び図１４を参照して説明する。
図１３は、１６行×１６列構成のメモリセルアレイと、データ線選択トランジスタＴＤｉｋ（ｉ＝０〜７）と、ビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）を含むバンクを、行方向及び列方向に夫々３２個ずつマトリクス状に配列したブロック構成を示す。図１９に示すブロック構成では、行方向に３２個配列されたバンクに亘って延伸する各主データ線ＧＤＬｉを個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ１０と、行アドレスをデコードして各主データ線ＧＤＬｉの選択・非選択を設定する行デコーダ１１が、３２行×３２列のバンクアレイの行方向の一方側（図中左側）に配置され、更に、列方向に３２個配列されたバンクに亘って延伸する各主ビット線ＧＢＬｊを個別に駆動し、所定のビット線電圧を供給するビット線ドライバ２０と、列アドレスをデコードして各主ビット線ＧＢＬｊの選択・非選択を設定する列デコーダ２１が、３２行×３２列のバンクアレイの列方向の一方側（図中下側）に配置されている。
図１３に示すブロック構成では、１０２４（＝３２×３２）バンクを１ブロックとすると、１バンクが２５６（＝１６×１６）ビットであるので、１ブロックで２５６Ｋビットのメモリ容量を確保できる。
図１４は、図１３に示す１ブロックを２行×２列に配列して４ブロックとしたブロック構成を示し、１Ｍビットのメモリコアを形成される。更に、当該コアを複数配置することにより、更なる大容量化を図ることができる。
次に、本実施形態におけるデータ線ドライバ１０及びビット線ドライバ２０等の周辺回路部のレイアウト構成の別実施形態について説明する。
図１に示すブロック構成において、各主データ線ＧＤＬｉを各別に駆動するデータ線ドライバ１０、及び、各主ビット線ＧＢＬｊを各別に駆動するビット線ドライバ２０を、２行×２列構成のバンクからなるブロックの夫々行方向の一方側と列方向の一方側に配置する構成としたが、図１５に示すように、偶数番目の各主データ線ＧＤＬｉを各別に駆動するデータ線ドライバ１０を当該ブロックの行方向の一方側に、奇数番目の各主データ線ＧＤＬｉを各別に駆動するデータ線ドライバ１０を当該ブロックの行方向の他方側に配置し、また、偶数番目の各主ビット線ＧＢＬｊを各別に駆動するビット線ドライバ２０を当該ブロックの列方向の一方側に、奇数番目の各主ビット線ＧＢＬｊを各別に駆動するビット線ドライバ２０を当該ブロックの列方向の他方側に配置するのも好ましい実施の形態である。
また、図１３に示す１６行×１６列構成のメモリセルアレイのバンクを行方向及び列方向に夫々３２個ずつマトリクス状に配列したブロック構成においても、同様に、偶数番目の各主データ線ＧＤＬｉを各別に駆動するデータ線ドライバ１０と行デコーダ１１を当該ブロックの行方向の一方側に配置し、奇数番目の各主データ線ＧＤＬｉを各別に駆動するデータ線ドライバ１０と行デコーダ１１を当該ブロックの行方向の他方側に配置し、また、偶数番目の各主ビット線ＧＢＬｊを各別に駆動するビット線ドライバ２０と列デコーダ２１を当該ブロックの列方向の一方側に配置し、奇数番目の各主ビット線ＧＢＬｊを各別に駆動するビット線ドライバ２０と列デコーダ２１を当該ブロックの列方向の他方側に配置するのも好ましい実施の形態である。
〈第２実施形態〉
次に、本発明装置の第２実施形態について、図面に基づいて説明する。
第２実施形態では、読み出し動作に着目したデータ線選択トランジスタＴＤｉｋ及びビット線選択トランジスタＴＢｊｋの配置について説明する。
図２に示すクロスポイント型のメモリセルアレイの読み出し動作は、図１６に示すように、全てのデータ線ＤＬｉと非選択ビット線ＢＬｊ（ｊ≠３）に第１読み出し電圧Ｖｒ１（例えば、２．５Ｖ）を印加し、○印で囲んだ読み出し対象の選択メモリセルに接続する選択ビット線ＢＬ３に第２読み出し電圧Ｖｒ２（例えば、１．５Ｖ）を印加する。そして選択メモリセルに接続する、選択データ線ＤＬ２を流れる電流を検出して、選択メモリセルに記憶されているデータの１／０を判定する。
このときの非選択メモリセルを介して発生するリーク電流が、選択メモリセルを流れる読み出し電流に対して雑音成分となって、選択データ線ＤＬ５を流れる電流に重畳して、読み出しマージンを悪化させる。図１７に当該リーク電流の様子を示す。尚、図１７は、説明の簡単のために、１バンクを２行×２列構成のメモリセルアレイで簡易的に示す。図１７に示す回路構成において、データ線ＤＬ０、ＤＬ１に第１読み出し電圧を供給する負荷トランジスタＰ０と主データ線ＧＤＬ０、ＧＤＬ１の間に、主データ線ＧＤＬ０、ＧＤＬ１の電圧変位を各別に抑制する行電圧変位抑制回路３０が挿入され、主データ線ＧＤＬ０、ＧＤＬ１とデータ線ＤＬ０、ＤＬ１は、夫々データ線選択トランジスタＴＤ０ｋ、ＴＤ１ｋを介して接続している。更に、図１７に示す回路構成において、ビット線ＢＬ０、ＢＬ１に第２読み出し電圧を供給する負荷トランジスタＰ１と主ビット線ＧＢＬ０、ＧＢＬ１の間に、主ビット線ＧＢＬ０、ＧＢＬ１の電圧変位を各別に抑制する列電圧変位抑制回路３１が挿入され、主ビット線ＧＢＬ０、ＧＢＬ１とビット線ＢＬ０、ＢＬ１は、夫々ビット線選択トランジスタＴＢ０ｋ、ＴＢ１ｋを介して接続している。
図１７において、データ線ＤＬ０と選択ビット線ＢＬ０に接続するメモリセルＭＳ０の抵抗値が高抵抗で、データ線ＤＬ１と選択ビット線ＢＬ０に接続するメモリセルＭＳ１の抵抗値が低抵抗と仮定する。主データ線ＧＤＬ０、ＧＤＬ１の各電圧Ｖｍ０、Ｖｍ１は夫々略同電圧となるが、バンク内のデータ線ＤＬ０、ＤＬ１の各電圧Ｖｄ０、Ｖｄ１は、メモリセルＭＳ０、ＭＳ１の抵抗値の差によってＶｄ０＞Ｖｄ１となり、若干の電圧差（Ｖｄ０−Ｖｄ１）が生じる。この電圧差（Ｖｄ０−Ｖｄ１）によって、データ線ＤＬ０、ＤＬ１の間に非選択メモリセルを介したリーク電流（回り込み電流）が発生する。
この場合、非選択ビット線ＢＬ１にもデータ線ＤＬ０、ＤＬ１と同じ第１読み出し電圧を供給する必要があるが、列電圧変位抑制回路３１及びビット線選択トランジスタＴＢ１ｋを介して、バンク内のデータ線ＤＬ０、ＤＬ１に第１読み出し電圧を供給するには、非選択ビット線ＢＬ１に接続する各メモリセルを介して供給する必要がある。従って、バンク内のデータ線ＤＬ０、ＤＬ１の各電圧Ｖｄ０、Ｖｄ１を同電圧に近付けるには、主データ線ＧＤＬ０、ＧＤＬ１側から第１読み出し電圧を供給する方が効果的と考えられる。従って、データ線選択トランジスタＴＤ０ｋ、ＴＤ１ｋの電流供給能力、つまり、トランジスタサイズを、ビット線選択トランジスタＴＢ０ｋ、ＴＢ１ｋの電流供給能力、つまり、トランジスタサイズより大きくする方が、上記リーク電流を低減するためには有利である。
次に、本第２実施形態におけるデータ線選択トランジスタＴＤｉｋのトランジスタサイズをビット線選択トランジスタＴＢｊｋより大きくした場合のメモリセルアレイのレイアウト構成について説明する。尚、以下の説明において、８行×８列のアレイサイズを想定する。
図１８に、各バンク（ｋ＝０〜３）を２行×２列構成に配列した場合における、メモリセルアレイ領域（メモリセルがマトリクス状に配列している領域）Ａｍと、偶数番目と奇数番目のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２と、偶数番目と奇数番目のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２の関係を示す。本第２実施形態では、データ線選択トランジスタＴＤｉｋのトランジスタサイズをビット線選択トランジスタＴＢｊｋより大きく設定されているため、データ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２をメモリセルアレイ領域Ａｍの下側に配置している。回路レイアウト上、占有面積の大きくなるデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２をメモリセルアレイ領域Ａｍと重ねて３次元的に構成することで、各バンクＢＫｋのレイアウト面積を小さくできる。この場合、トランジスタサイズの小さい方のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２は、メモリセルアレイ領域Ａｍに対して列方向の両側に隣接する領域に配置する。
図１９は、更に、ビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２における各ビット線選択トランジスタＴＢｊｋのトランジスタ単位での配置個所、及び、データ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２における各データ線選択トランジスタＴＤｉｋのトランジスタ単位での配置個所の一例を示すものである。
尚、上記説明では、８行×８列のアレイサイズを想定したが、各バンクのメモリセルアレイ構成が、１６行×１６列、３２行×３２列、或いは、６４行×６４列であっても、電流駆動能力の大きい方の偶数番目と奇数番目のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２をメモリセルアレイ領域Ａｍの領域内の下側に配置し、電流駆動能力の小さい方の偶数番目と奇数番目のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２を、メモリセルアレイ領域Ａｍに対して列方向の両側に隣接する領域に配置するレイアウト構成は、同じである。
尚、上記説明では、データの読み出しを主データ線ＧＤＬｉ側から行う場合を想定したが、主ビット線ＧＢＬｊ側から行う場合は、データ線とビット線の関係は逆転するため、ビット線選択トランジスタＴＢｊｋのトランジスタサイズがデータ線選択トランジスタＴＤｉｋより大きく設定されることになり、電流駆動能力の大きい方の偶数番目と奇数番目のビット線選択トランジスタＴＢｊｋの各配置領域Ａｂ１、Ａｂ２を、メモリセルアレイ領域Ａｍの領域内の下側に配置し、電流駆動能力の小さい方の偶数番目と奇数番目のデータ線選択トランジスタＴＤｉｋの各配置領域Ａｄ１、Ａｄ２を、メモリセルアレイ領域Ａｍに対して行方向の両側に隣接する領域に配置するレイアウト構成となり、第１実施形態と同じになる。
次に、上記第１及び第２実施形態の本発明装置で使用されるメモリセルについて説明する。
メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何なる構造、特性のものであっても構わない。また、電気抵抗の変化方式（つまり書き込み方式）は、電気的ストレスの印加によって電気抵抗の変化する電気的な書き込み方式を想定しているが、上記各実施形態において開示された本発明に特徴的なブロック構成やレイアウト構成は、電気的な書き込み方式以外のメモリセルのメモリセルアレイに対しても適用可能である。更に、メモリセルの記憶保持特性も、揮発性、不揮発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルアレイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。
メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅメモリ）にも適応される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適応することができる。
また、ＣＭＲ効果（Ｃｏｌｏｓｓａl Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ（１−ｘ）ＣａｘＭｎＯ３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適応することができる。
これは、強磁性金属体と、反磁性絶縁体との２相にて、状態が変化することによって、メモリセル素子を構成するＰＣＭＯ等のＭｎ酸化物系材料の抵抗値が変化することを利用するものである。
また、Ｎｉ，Ｔｉ，Ｈｆ，Ｚｒ等の遷移金属を含む金属酸化物を材料にして、電気パルスの変化に依存して抵抗値が変化するメモリセルを備えたメモリにも適応することができる。
また、ＳＴＯ(ＳrＴｉＯ３)や、ＳＺＯ(ＳｒＺｒＯ３)及びＳＲＯ(ＳｒＲｕＯ３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応することができる。
また、より広義において、以下のメモリに適応することができる。
１）メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応することができる。
２）メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適応することができる。
３）メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適応することができる。
４）メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適応することができる。
５）メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適応することができる。
６）メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適応することができる。
７）メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適応することができる。
８）メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適応することができる。
本発明に係る半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置の書き込み動作時の動作電流の低減対策として利用可能である。
本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の一例を模式的に示す回路ブロック図 図１に示す本発明に係る半導体記憶装置のメモリセルアレイの具体的な構成例を示す回路ブロック図 本発明に係る半導体記憶装置のメモリセルアレイの書き込み動作の一例を説明するためのメモリセルアレイの回路図 従来の１／２バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するためのメモリセルアレイの回路図 本発明に係る半導体記憶装置のメモリセルアレイの書き込み動作の他の一例を説明するためのメモリセルアレイの回路図 従来の１／２バイアス方式によるメモリセルアレイの書き込み動作の他の一例を説明するためのメモリセルアレイの回路図 本発明に係る半導体記憶装置のメモリセルアレイの書き込み動作の他の一例を説明するためのメモリセルアレイの回路図 本発明に係る半導体記憶装置のメモリセルアレイのリセット動作の一例を説明するためのメモリセルアレイの回路図 図１に示すブロック構成の本発明に係る半導体記憶装置のメモリセルアレイに対するレイアウト構成の一例を模式的に示すブロック図 図９に示すレイアウト構成の一例をトランジスタ単位で説明するブロック図 １６行×１６列構成の本発明に係る半導体記憶装置のメモリセルアレイに対するレイアウト構成の一例を模式的に示すブロック図 図１１に示すレイアウト構成の一例をトランジスタ単位で説明するブロック図 本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の他の一例を模式的に示す回路ブロック図 本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の他の一例を模式的に示す回路ブロック図 本発明に係る半導体記憶装置のメモリセルアレイのブロック構成の他の一例を模式的に示す回路ブロック図 本発明に係る半導体記憶装置のメモリセルアレイの読み出し動作の一例を説明するためのメモリセルアレイの回路図 本発明に係る半導体記憶装置のメモリセルアレイの読み出し動作におけるリーク電流の発生メカニズムを説明するための回路図 本発明に係る半導体記憶装置のメモリセルアレイに対する読み出し動作に着目したレイアウト構成の一例を模式的に示すブロック図 図１８に示すレイアウト構成の一例をトランジスタ単位で説明するブロック図 従来の１／２バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するためのメモリセルアレイの回路図 従来の１／３バイアス方式によるメモリセルアレイの書き込み動作の一例を説明するためのメモリセルアレイの回路図 従来の磁気ランダムアクセスメモリの回路構成の主要部を示す回路図 金属酸化物による可変抵抗素子をメモリセルに備えたクロスポイントタイプのメモリセルアレイの従来の回路構成例を示す回路図 ８行×３２列構成を行方向に４バンク設けた場合のブロック構成（Ａ）と、８行×１２８列構成を行方向に１バンク設けた場合のブロック構成（Ｂ）のレイアウト占有面積を比較する図
符号の説明
１０： データ線ドライバ
１１： 行デコーダ
２０： ビット線ドライバ
２１： 列デコーダ
３０： 行電圧変位抑制回路
３１： 列電圧変位抑制回路
Ａｍ： メモリセルアレイ領域
Ａｂ１，Ａｂ２： ビット線選択トランジスタの配置領域
Ａｄ１，Ａｄ２： データ線選択トランジスタの配置領域
ＢＫｋ（ｋ＝０〜３）： メモリセルアレイ（バンク）
ＢＬｊ（ｊ＝０〜７）： ビット線
ＤＬｉ（ｉ＝０〜７）： データ線
ＧＢＬｊ（ｊ＝０〜７）： 主ビット線
ＧＤＬｉ（ｉ＝０〜７）： 主データ線
Ｐ０，Ｐ１： 負荷トランジスタ
ＳＤｋ（ｋ＝０〜３）： バンク選択線
ＴＢｊｋ（ｊ＝０〜７、ｋ＝０〜３）： ビット線選択トランジスタ
ＴＤｉｋ（ｉ＝０〜７、ｋ＝０〜３）： データ線選択トランジスタ
Ｖｗ： 書き込み電圧（第１書き込み電圧）
Ｖｅ： リセット電圧（第２リセット電圧）
Ｖｒ１： 第１読み出し電圧
Ｖｒ２： 第２読み出し電圧
Ｖｍ０，Ｖｍ１： 主データ線ＧＤＬ０，ＧＤＬ１の電圧
Ｖｄ０，Ｖｄ１： データ線ＤＬ０，ＤＬ１の電圧

Claims (20)

  1. 電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配列してなる半導体記憶装置であって、
    行方向に配列した前記各メモリセルアレイの前記各データ線に各別に対応して所定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、
    前記各メモリセルアレイにおいて、前記各主データ線が対応する前記データ線と夫々個別のデータ線選択トランジスタを介して接続し、
    前記各メモリセルアレイの前記データ線の本数が１回の書き込み動作において同時に書き込み対象となる前記メモリセルの最大数に等しい構成であり、
    前記メモリセルアレイの１つに対して１回の書き込み動作において１本の前記ビット線に接続する前記メモリセルを同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、
    前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第１書き込み電圧が印加され、
    前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、
    前記データ線の内の前記選択データ線以外の非選択データ線に前記第１書き込み電圧と前記第２書き込み電圧の中間電圧が印加され、
    前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１書き込み電圧又は前記中間電圧が印加され、
    前記メモリセルアレイの１つに対して１回の読み出し動作において１本の前記ビット線に接続する前記メモリセルを読み出す場合に、読み出し対象の前記メモリセルアレイにおいて、
    全ての前記データ線に対して第１読み出し電圧が印加され、
    前記ビット線の内の読み出し対象の前記メモリセルに接続する１本の選択ビット線に第２読み出し電圧が印加され、
    前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１読み出し電圧が印加されることを特徴とする半導体記憶装置。
  2. 前記各メモリセルアレイの前記ビット線の本数が、前記データ線の本数と同数であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記各主データ線に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側に分散して配置されていることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記各主データ線の内の奇数番目に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側の一方に配置され、
    前記各主データ線の内の偶数番目に前記所定のデータ線電圧を供給するための回路が、行方向に複数配列した前記メモリセルアレイに対して行方向の両外側の他方に配置されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記メモリセルアレイを行方向と列方向に夫々複数配列してなり、
    列方向に配列した前記各メモリセルアレイの前記各ビット線に各別に対応して所定のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、
    前記各メモリセルアレイにおいて、前記各主ビット線が対応する前記ビット線と夫々個別のビット線選択トランジスタを介して接続していることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
  6. 前記各メモリセルアレイの前記ビット線の本数と前記データ線の本数が同数である場合に、書き込み動作時の前記各データ線及び前記各ビット線を流れる電流の最大電流が、前記データ線を流れる電流である場合には、前記データ線選択トランジスタの電流駆動能力を前記ビット線選択トランジスタより大きく設定してあり、前記最大電流が、前記ビット線を流れる電流である場合には、前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより大きく設定してあることを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより大きく設定してあることを特徴とする請求項５に記載の半導体記憶装置。
  8. 前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ群の少なくとも一部が、前記メモリセルアレイの領域内の前記メモリセルアレイより下側に配置されていることを特徴とする請求項６または７に記載の半導体記憶装置。
  9. 前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより小さい方のトランジスタ群が占有する領域の少なくとも一部が、前記メモリセルアレイの領域外に配置されていることを特徴とする請求項８に記載の半導体記憶装置。
  10. 電流駆動能力がより小さい方の前記データ線選択トランジスタまたは前記ビット線選択トランジスタが、前記メモリセルアレイの領域外の前記メモリセルアレイを挟んで対向する２つの領域に、前記データ線または前記ビット線を基準に２分されて配置されていることを特徴とする請求項６〜９の何れか１項に記載の半導体記憶装置。
  11. 前記各主ビット線に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモリセルアレイに対して列方向の両外側に分散して配置されていることを特徴とする請求項５〜１０の何れか１項に記載の半導体記憶装置。
  12. 前記各主ビット線の内の奇数番目に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモリセルアレイに対して列方向の両外側の一方に配置され、
    前記各主ビット線の内の偶数番目に前記所定のビット線電圧を供給するための回路が、列方向に複数配列した前記メモリセルアレイに対して列方向の両外側の他方に配置されていることを特徴とする請求項１１に記載の半導体記憶装置。
  13. 読み出し動作時における前記データ線選択トランジスタの電流駆動能力を前記ビット線選択トランジスタより大きく設定してあり、
    前記メモリセルアレイの１つに対する読み出し動作時において、
    前記データ線の全数に前記データ線選択トランジスタを介して同じ読み出し電圧が印加され、前記データ線側からデータの読み出しが行われることを特徴とする請求項５〜１２の何れか１項に記載の半導体記憶装置。
  14. 読み出し動作時における前記ビット線選択トランジスタの電流駆動能力を前記データ線選択トランジスタより大きく設定してあり、
    前記メモリセルアレイの１つに対する読み出し動作時において、
    前記ビット線の全数に前記ビット線選択トランジスタを介して同じ読み出し電圧が印加され、前記ビット線側からデータの読み出しが行われることを特徴とする請求項５〜１２の何れか１項に記載の半導体記憶装置。
  15. 前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより大きい方のトランジスタ群の少なくとも一部が、前記メモリセルアレイの領域内の前記メモリセルアレイより下側に配置されていることを特徴とする請求項１３または１４に記載の半導体記憶装置。
  16. 前記データ線選択トランジスタと前記ビット線選択トランジスタの内の電流駆動能力がより小さい方のトランジスタ群が占有する領域の少なくとも一部が、前記メモリセルアレイの領域外に配置されていることを特徴とする請求項１５に記載の半導体記憶装置。
  17. 前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する全ての前記メモリセルを同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、
    前記データ線の全数に第１書き込み電圧が印加され、
    前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、
    前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１書き込み電圧が印加されることを特徴とする請求項１〜１６の何れか１項に記載の半導体記憶装置。
  18. 前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する前記メモリセルの半数以上を同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、
    前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第１書き込み電圧が印加され、
    前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、
    前記データ線の内の前記選択データ線以外の非選択データ線に前記第１書き込み電圧と前記第２書き込み電圧の中間電圧が印加され、
    前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１書き込み電圧が印加されることを特徴とする請求項１〜１７の何れか１項に記載の半導体記憶装置。
  19. 前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する前記メモリセルの半数以下を同時に書き込む場合に、書き込み対象の前記メモリセルアレイにおいて、
    前記データ線の内の書き込み対象の前記メモリセルに接続する選択データ線に第１書き込み電圧が印加され、
    前記ビット線の内の書き込み対象の前記メモリセルに接続する１本の選択ビット線に第２書き込み電圧が印加され、
    前記データ線の内の前記選択データ線以外の非選択データ線に前記第１書き込み電圧と前記第２書き込み電圧の中間電圧が印加され、
    前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記中間電圧が印加されることを特徴とする請求項１〜１７の何れか１項に記載の半導体記憶装置。
  20. 前記メモリセルアレイの１つに対して、１回の書き込み動作において１本の前記ビット線に接続する全ての前記メモリセルを同時にリセットする場合に、リセット対象の前記メモリセルアレイにおいて、
    前記データ線の全数に第１リセット電圧が印加され、
    前記ビット線の内のリセット対象の前記メモリセルに接続する１本の選択ビット線に第２リセット電圧が印加され、
    前記ビット線の内の前記選択ビット線以外の非選択ビット線に前記第１リセット電圧が印加されることを特徴とする請求項１〜１９の何れか１項に記載の半導体記憶装置。
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